JPS62249450A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS62249450A JPS62249450A JP61093614A JP9361486A JPS62249450A JP S62249450 A JPS62249450 A JP S62249450A JP 61093614 A JP61093614 A JP 61093614A JP 9361486 A JP9361486 A JP 9361486A JP S62249450 A JPS62249450 A JP S62249450A
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- JP
- Japan
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- wiring
- basic
- cells
- basic cells
- basic cell
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- 239000011159 matrix material Substances 0.000 claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 7
- 238000000034 method Methods 0.000 abstract description 3
- 108090000699 N-Type Calcium Channels Proteins 0.000 abstract 3
- 102000004129 N-Type Calcium Channels Human genes 0.000 abstract 3
- 108010075750 P-Type Calcium Channels Proteins 0.000 abstract 3
- 238000010586 diagram Methods 0.000 description 14
- 238000009792 diffusion process Methods 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 5
- 238000003491 array Methods 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集権回路装置に係シ、特にＭＯＳＦＥ
Ｔによって構成されたマスタスライス方式のゲートアレ
ーに関する。
Ｔによって構成されたマスタスライス方式のゲートアレ
ーに関する。
マスタースライス方式によるゲートアレーは、あらかじ
め共通に使用される基本セルをマトリックス状に配列し
ておき、金属配線層を各集積回路ごとに異なることによ
って所望の回路域能を有した集積回路を短期間に、しか
も少量でもあまりコストが上ることなく得られるもので
ある為、近年多く使用される様になって来た。
め共通に使用される基本セルをマトリックス状に配列し
ておき、金属配線層を各集積回路ごとに異なることによ
って所望の回路域能を有した集積回路を短期間に、しか
も少量でもあまりコストが上ることなく得られるもので
ある為、近年多く使用される様になって来た。
第９図に従来のゲートアレーのチップレイアウト図の１
例を示す。テップの中央部分に基本セルが配設され、周
辺部分に外部との信号をやりと９をする為の人出カバッ
ファ−２があり、基本セル列の間には配線領域３と呼ば
れる配線の為の空き領域がある。第１０図に基本セルと
配線領域の一部を取り出した図を示す。
例を示す。テップの中央部分に基本セルが配設され、周
辺部分に外部との信号をやりと９をする為の人出カバッ
ファ−２があり、基本セル列の間には配線領域３と呼ば
れる配線の為の空き領域がある。第１０図に基本セルと
配線領域の一部を取り出した図を示す。
この配線領域３はそのチップに搭載されているゲート数
によって最適な配線チャンネル数に応じてその幅が決め
られており一般にゲート数が多くなるほど広く取られる
事が多い。
によって最適な配線チャンネル数に応じてその幅が決め
られており一般にゲート数が多くなるほど広く取られる
事が多い。
第１１図に相補形ＭＯ８ＦＥＴ（以下ＣＭＯ８と略す）
を使用した基本セルの１例を示す。第１１図において、
電源配線４がポリシリゲート６とＰ＋拡散層７とから成
るＰチャンネル形ＭＯＳトランジスタ９（以下Ｐｃｈ
Ｔｒ と略す）を横切っており、ＧＵＤ配線５がポリ
シリゲート６とＮ＋拡散層８とからなるＮチャンネル形
ＭＯ８）ランジスタ１０（以下Ｎｃｈ Ｔｒ と略す
）を横切っている。
を使用した基本セルの１例を示す。第１１図において、
電源配線４がポリシリゲート６とＰ＋拡散層７とから成
るＰチャンネル形ＭＯＳトランジスタ９（以下Ｐｃｈ
Ｔｒ と略す）を横切っており、ＧＵＤ配線５がポリ
シリゲート６とＮ＋拡散層８とからなるＮチャンネル形
ＭＯ８）ランジスタ１０（以下Ｎｃｈ Ｔｒ と略す
）を横切っている。
第１２図においても配線チャンネル領域３が設けである
。
。
第１２図に従来のゲートアレーにおける配線の一例を示
す。第１２図の例は金属２層配線を使用して配線した例
である、基本セル列１の間に配線領域、３，３′がち９
２層目の配線２０が主に縦方向の配線に使用され、１層
目の配線２１は主に横方の配線に使用され、基本セル上
は、機能ブロックを実現する為の配線が存在する為に、
１層目の配線は、主に配線領域３を通る事が多く、基本
セル上に機能ブロックの配線がなければ機能ブロック間
の配線に使用される場合もある。
す。第１２図の例は金属２層配線を使用して配線した例
である、基本セル列１の間に配線領域、３，３′がち９
２層目の配線２０が主に縦方向の配線に使用され、１層
目の配線２１は主に横方の配線に使用され、基本セル上
は、機能ブロックを実現する為の配線が存在する為に、
１層目の配線は、主に配線領域３を通る事が多く、基本
セル上に機能ブロックの配線がなければ機能ブロック間
の配線に使用される場合もある。
従って配線の数によって、第１２図に示すように配線領
域３のすべてを使用する場合もあれば、第１２図に示す
配線領域３′の様に配線領域に空きが存在する場合もあ
る。この配線に使用されなかった空き領域は、全くムダ
な領域であシ、この領域をつめることが出来ればそれだ
けチップサイズを小さくすることが出来、コストを下げ
ることが出来る。しかしながら、同じゲート数であって
もゲートアレーの場合には実現される回路機能によって
は、非常に配線数が多い場合もあシ、そのような場合に
は配線領域が不足し配線が不可能となる為、よシ大きな
ゲートアレーを用いる場合もある。
域３のすべてを使用する場合もあれば、第１２図に示す
配線領域３′の様に配線領域に空きが存在する場合もあ
る。この配線に使用されなかった空き領域は、全くムダ
な領域であシ、この領域をつめることが出来ればそれだ
けチップサイズを小さくすることが出来、コストを下げ
ることが出来る。しかしながら、同じゲート数であって
もゲートアレーの場合には実現される回路機能によって
は、非常に配線数が多い場合もあシ、そのような場合に
は配線領域が不足し配線が不可能となる為、よシ大きな
ゲートアレーを用いる場合もある。
また最近は、よシ基本セルを有効利用する為に第１３図
の様に配線領域を設けずに基本セルを配列するゲートア
レーも開発されて来た。第１３図に示す様なゲートアレ
ーにおいては機能プロ、り間の配線は未使用の基本セル
及び配置された機能ブロック上の空いている領域を使用
して行なわれる為配線の数が多くなると使用するゲート
数を下げなければならない。また、一般的に数千ゲート
程度のゲートアレーにおいては、配線領域の幅より基本
セル列の幅の方が大きいので第１３図の様なゲートアレ
ーにおいて、基本セル列を交互に使用し第１２図に示す
様な配線を行なったとすれば第１２図の配線領域の方が
小さい分、チップサイズは小さくする事が出来る。
の様に配線領域を設けずに基本セルを配列するゲートア
レーも開発されて来た。第１３図に示す様なゲートアレ
ーにおいては機能プロ、り間の配線は未使用の基本セル
及び配置された機能ブロック上の空いている領域を使用
して行なわれる為配線の数が多くなると使用するゲート
数を下げなければならない。また、一般的に数千ゲート
程度のゲートアレーにおいては、配線領域の幅より基本
セル列の幅の方が大きいので第１３図の様なゲートアレ
ーにおいて、基本セル列を交互に使用し第１２図に示す
様な配線を行なったとすれば第１２図の配線領域の方が
小さい分、チップサイズは小さくする事が出来る。
すなわち配線数が多くなり、セルの使用率が下った場合
には第１２図に示す様なレイアウトの方が有利である。
には第１２図に示す様なレイアウトの方が有利である。
上述したように、従来のゲートアレーにおいてはより広
い配線領域を取シ配線性を向上させるとチップサイズが
犬きくなシ、配線領域を狭くしチップサイズを小さくす
ると基本セルを有効利用することが出来ないという欠点
がある。
い配線領域を取シ配線性を向上させるとチップサイズが
犬きくなシ、配線領域を狭くしチップサイズを小さくす
ると基本セルを有効利用することが出来ないという欠点
がある。
すなわち、ゲート数によ、って必要とされる配線領域の
幅を見込みで設定しているため、実現する回路機能によ
っては、配線領域が余ったシネ足するという欠点がある
。
幅を見込みで設定しているため、実現する回路機能によ
っては、配線領域が余ったシネ足するという欠点がある
。
本発明は、大きさの異なる基本セルを２種類有し、その
各々の基本セルを横方向は同じ櫨類のセルが並べられ縦
方向には異なった種類の基本セルが交互に並ぶ様に配列
することによって、基本セルの有効利用と同時に高い配
線性を得るものである。
各々の基本セルを横方向は同じ櫨類のセルが並べられ縦
方向には異なった種類の基本セルが交互に並ぶ様に配列
することによって、基本セルの有効利用と同時に高い配
線性を得るものである。
本発明の半導体集積回路装置は、第１４電型のＭＯＳ）
ランジスタと第２４電型のＭＯＳトランジスタよシなる
複数の基本セルをマトリックス状に配列してなるマスタ
ースライス方式の半導体果積回路装置において、基本セ
ルがそれぞれゲート電極の長さの異なる第１の基本セル
と第２の基本セルとからなり、横方向には同一セルが並
べられ縦方向には第１および第２の基本セルが又互に並
べられたことを特徴とする。
ランジスタと第２４電型のＭＯＳトランジスタよシなる
複数の基本セルをマトリックス状に配列してなるマスタ
ースライス方式の半導体果積回路装置において、基本セ
ルがそれぞれゲート電極の長さの異なる第１の基本セル
と第２の基本セルとからなり、横方向には同一セルが並
べられ縦方向には第１および第２の基本セルが又互に並
べられたことを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例でめる。基本セル１と基本セ
ル１′はセルの横方向の長さは同じであるが、縦方向の
長さは基本セル１の方が大きく、また、セル列間に配線
領域は設けられていない。
ル１′はセルの横方向の長さは同じであるが、縦方向の
長さは基本セル１の方が大きく、また、セル列間に配線
領域は設けられていない。
第２図は第１図の基本セルの配列の一部分だけ取シ出し
たものである。電源上［４がポリシリゲート６とＰ＋拡
散領域７とからなるＰｃｈ Ｔｒ９を横切っており、Ｇ
ＮＤ配線５がポリシリゲート６とＮ＋拡散層８とからな
るＮｃｈ Ｔｒを横切っている基本セル１はＰｃｈ Ｔ
ｒ９とＮｃｈＴｒｌＯとによって構成され、基本セル１
′は電源上＃！４が横切らないＰｃｋｉ Ｔｒ９’とＧ
ＮＤ配線５が横切らないＮｃｈ’ｌ［’ｒ１０’とによ
って構成されている。すなわち、基本セル１ではＰｃｈ
Ｔｒ ９が第２図の上側におるのに対して基本セル１
′においてはＰｃｈＴｒ９’が下側にある。基本セル１
はほぼ従来の基本セルと同じ大きさにしておき基本セル
１′は、従来配線領域として設けられていた領域よりも
多少小さくなる程度の大きさにしておく。
たものである。電源上［４がポリシリゲート６とＰ＋拡
散領域７とからなるＰｃｈ Ｔｒ９を横切っており、Ｇ
ＮＤ配線５がポリシリゲート６とＮ＋拡散層８とからな
るＮｃｈ Ｔｒを横切っている基本セル１はＰｃｈ Ｔ
ｒ９とＮｃｈＴｒｌＯとによって構成され、基本セル１
′は電源上＃！４が横切らないＰｃｋｉ Ｔｒ９’とＧ
ＮＤ配線５が横切らないＮｃｈ’ｌ［’ｒ１０’とによ
って構成されている。すなわち、基本セル１ではＰｃｈ
Ｔｒ ９が第２図の上側におるのに対して基本セル１
′においてはＰｃｈＴｒ９’が下側にある。基本セル１
はほぼ従来の基本セルと同じ大きさにしておき基本セル
１′は、従来配線領域として設けられていた領域よりも
多少小さくなる程度の大きさにしておく。
そして、回路機能を実現する為に配置配線処理を行なう
際に、その回路の配線が多くなければ、第３図に示す様
に基本セル１上に機能プロ、りを配置し、基本セル１′
上を配線領域として使用し、逆に配線の数が多くて基本
セル１′上だけでは配線することが出来ない場合には、
第４図に示す様に基本セル１′に機能ブロックを配置し
、基本セル１上を配線領域として使用する。
際に、その回路の配線が多くなければ、第３図に示す様
に基本セル１上に機能プロ、りを配置し、基本セル１′
上を配線領域として使用し、逆に配線の数が多くて基本
セル１′上だけでは配線することが出来ない場合には、
第４図に示す様に基本セル１′に機能ブロックを配置し
、基本セル１上を配線領域として使用する。
第３図及び第４図において、基本セル１，１′の他は第
１３図と同等のものは同一記号で示しである。第３図の
様に従来と同じ大きさの基本セルを使用しているならば
出来上った回路のスピードは全く同じであるが、第４図
の様に、配線が多い為従来より小さい基本セルを使用し
、配置配線を行なった場合、出来上った回路のスピード
は従来よシも若干落ちることが予想される。しかしなが
らあまシ高速性を要求し危い様な回路であれば、実用上
特に問題とはならない、それよシも従来であれば配線性
が悪い為によシ大きなチップサイズのゲートアレーを使
用して実現していたものがよシ小さいチップサイズで実
現出来る為、大幅なコストダウンが可能となる。
１３図と同等のものは同一記号で示しである。第３図の
様に従来と同じ大きさの基本セルを使用しているならば
出来上った回路のスピードは全く同じであるが、第４図
の様に、配線が多い為従来より小さい基本セルを使用し
、配置配線を行なった場合、出来上った回路のスピード
は従来よシも若干落ちることが予想される。しかしなが
らあまシ高速性を要求し危い様な回路であれば、実用上
特に問題とはならない、それよシも従来であれば配線性
が悪い為によシ大きなチップサイズのゲートアレーを使
用して実現していたものがよシ小さいチップサイズで実
現出来る為、大幅なコストダウンが可能となる。
また、０ＭＯ８の欠点として、信号の伝搬時間（以下ｔ
ｐｄと略す）の負荷依存性が悪いことがよく知られてい
る。この欠点を改善する為には、ＭＯＳ）ランジスタの
幅（Ｗ）を大きくすればよいがＷを大きくする為には、
基本セルを太きくしなけれはならず、チップが大きくな
ってしまう為現実的にはある程度以上の改善は難かしい
。
ｐｄと略す）の負荷依存性が悪いことがよく知られてい
る。この欠点を改善する為には、ＭＯＳ）ランジスタの
幅（Ｗ）を大きくすればよいがＷを大きくする為には、
基本セルを太きくしなけれはならず、チップが大きくな
ってしまう為現実的にはある程度以上の改善は難かしい
。
従って現在はより多くの負荷をドライブする様な信号線
には、第５図及び第６図に示す様にＭＯ８トランジスタ
を２ヶ以上並列にしたバッファブロックが使用されてい
る。
には、第５図及び第６図に示す様にＭＯ８トランジスタ
を２ヶ以上並列にしたバッファブロックが使用されてい
る。
第５図はバッファブロックのレイアウトの１例であり、
第６図はその等価回路である。第５図において・は砿散
層または、ポリシリゲートと配線との接続すなわちコン
タクトホール１１を示している。従って、Ｐｃｈ Ｔ
ｒのゲートポリシリとＮｃｈＴｒのゲートポリシリはす
べて共通接続され、ＰｃｈＴｒの中央のソース、ドレイ
ン領域と、ＮｃｈＴｒの中央のソース、ドレイン領域は
互いに接続され、Ｐｃｈ Ｔｒの両側のソース、ドレイ
ン領域は電源配線と接続されておりＮｃｈＴｒの両側の
ソース、ドレイン領域も（）ＮＬ）配線と接続され０Ｍ
０８回路におけるインバータを構成している。
第６図はその等価回路である。第５図において・は砿散
層または、ポリシリゲートと配線との接続すなわちコン
タクトホール１１を示している。従って、Ｐｃｈ Ｔ
ｒのゲートポリシリとＮｃｈＴｒのゲートポリシリはす
べて共通接続され、ＰｃｈＴｒの中央のソース、ドレイ
ン領域と、ＮｃｈＴｒの中央のソース、ドレイン領域は
互いに接続され、Ｐｃｈ Ｔｒの両側のソース、ドレイ
ン領域は電源配線と接続されておりＮｃｈＴｒの両側の
ソース、ドレイン領域も（）ＮＬ）配線と接続され０Ｍ
０８回路におけるインバータを構成している。
今、第５図に示すバッファブロックよシ大きな負荷ドラ
イブ能力を得ようとした時には、本発明の様に基本セル
を配列しておけば、よシ大きい負荷ドライブ能力を得た
い場合のみその基本セルの上下方向に余っている別な種
類の基本セルを使用して並列接続して負荷ドライブ能力
を向上させることが出来る。
イブ能力を得ようとした時には、本発明の様に基本セル
を配列しておけば、よシ大きい負荷ドライブ能力を得た
い場合のみその基本セルの上下方向に余っている別な種
類の基本セルを使用して並列接続して負荷ドライブ能力
を向上させることが出来る。
第７図にそのレイアウトの一例を、ＷＪｓ図にその等価
回路を示す。第７図において・はコンタクト、口は１層
配線と２層配線を接続するスルーホールであシ実線は２
層配線を、破線は１層配線を表わしている。従って第７
図のレイアウトの例は第５図のレイアウト例に、未使用
であった上下方向のＰｃｈ Ｔｒ９’とＮｃｈ Ｔｒ
ＩＱ’とを並列に接続し、より負荷駆動能力を上げたも
のである。
回路を示す。第７図において・はコンタクト、口は１層
配線と２層配線を接続するスルーホールであシ実線は２
層配線を、破線は１層配線を表わしている。従って第７
図のレイアウトの例は第５図のレイアウト例に、未使用
であった上下方向のＰｃｈ Ｔｒ９’とＮｃｈ Ｔｒ
ＩＱ’とを並列に接続し、より負荷駆動能力を上げたも
のである。
また、複数の基本セルを使用して機能ブロックを設計す
る場合でも大きい基本セルと小さな基本セルを適当に組
み合せることによって、よシ小さな面積で機能プロ、り
を実現することも出来る。
る場合でも大きい基本セルと小さな基本セルを適当に組
み合せることによって、よシ小さな面積で機能プロ、り
を実現することも出来る。
以上説明したように本発明は、大きさの異なる２種類の
基本セルを用い、その各々の基本セルを横方向は同じ種
類を並べ、縦方向は２種類の基本セルを交互に並べるこ
とによシ、よシ小さなチ。
基本セルを用い、その各々の基本セルを横方向は同じ種
類を並べ、縦方向は２種類の基本セルを交互に並べるこ
とによシ、よシ小さなチ。
プ面槓でよシ配線性が高く、かつ配線の自由度の高い半
導体集積回路装置を得ることが出来る。
導体集積回路装置を得ることが出来る。
第１図は本発明の一実施例の基本セルの配列の概略図、
第２図は第１図の基本セルの一部分のレイアウト図、第
３図、第４図は本発明の一実施例における配線の例を示
すレイアウト図、第５図は本発明の一実施例におけるバ
ッファブロックのレイアウト図、第６図は第５図の等価
回路図、第７図は本発明の一実施例における他のバッフ
ァブロックのレイアウト図、第８図は第７図の等価回路
図、第９図は従来のゲートアレーの概略図、第１０図は
第９図の一部分のレイアウト図、第１１図は従来の基本
セルの配列の一例を示すレイアウト図、第１２図は従来
の配線の例を示すレイアウト図、第１３図は従来の基本
セルの配列の他の例を示すレイアウト図である。 １．１′・・・・・・基本セル、２・・・・・・入出力
用セル、３・・・・・・配線領域、４，４′・・・・・
・電源配線及び電源への接続、５，５′・・・・・・Ｇ
ＮＤ配線、及びＧＮＤへの接続、６・・・・・・ポリシ
リゲート、７，７′・・・・−・Ｐ＋拡散領域、８，８
′・・・・・・Ｎ 拡散領域、９，９′・・・・・・Ｐ
チャンネルＭＯＳトランジスタ、１０．１０’・・・・
・・ＮチャンネルＭＯ８）ランジスタ、１１・・・・・
・コンタクトホール、１２・・・・・・スルーホール、
２０・・・・・・第２層配線、２１・・・・・・第１層
配線、２２・・・・・・端子、２３・・・・・・スルー
ホール。 ゝ・、−二゛′ 業 Ｉ ダ 茅 ３Ｔ５！Ｊ 第 ＋ 図 募７図 第８図 多ｆ９ｃ ＄ ｌθ ヅ 芋ｌ１図 華 ／２ 図 茅 １３ ｆｆｆ
第２図は第１図の基本セルの一部分のレイアウト図、第
３図、第４図は本発明の一実施例における配線の例を示
すレイアウト図、第５図は本発明の一実施例におけるバ
ッファブロックのレイアウト図、第６図は第５図の等価
回路図、第７図は本発明の一実施例における他のバッフ
ァブロックのレイアウト図、第８図は第７図の等価回路
図、第９図は従来のゲートアレーの概略図、第１０図は
第９図の一部分のレイアウト図、第１１図は従来の基本
セルの配列の一例を示すレイアウト図、第１２図は従来
の配線の例を示すレイアウト図、第１３図は従来の基本
セルの配列の他の例を示すレイアウト図である。 １．１′・・・・・・基本セル、２・・・・・・入出力
用セル、３・・・・・・配線領域、４，４′・・・・・
・電源配線及び電源への接続、５，５′・・・・・・Ｇ
ＮＤ配線、及びＧＮＤへの接続、６・・・・・・ポリシ
リゲート、７，７′・・・・−・Ｐ＋拡散領域、８，８
′・・・・・・Ｎ 拡散領域、９，９′・・・・・・Ｐ
チャンネルＭＯＳトランジスタ、１０．１０’・・・・
・・ＮチャンネルＭＯ８）ランジスタ、１１・・・・・
・コンタクトホール、１２・・・・・・スルーホール、
２０・・・・・・第２層配線、２１・・・・・・第１層
配線、２２・・・・・・端子、２３・・・・・・スルー
ホール。 ゝ・、−二゛′ 業 Ｉ ダ 茅 ３Ｔ５！Ｊ 第 ＋ 図 募７図 第８図 多ｆ９ｃ ＄ ｌθ ヅ 芋ｌ１図 華 ／２ 図 茅 １３ ｆｆｆ
Claims (2)
- （１）第１導電型のＭＯＳトランジスタと第２導電型の
ＭＯＳトランジスタよりなる複数の基本セルをマトリツ
クス状に配列してなるマスタースライス方式の半導体集
積回路装置において、前記基本セルが、それぞれゲート
電極の長さの異なる第１の基本セルと第２の基本セルと
からなり、横方向には同一のセルが並べられ縦方向には
第１および第２の基本セルが交互に並べられた事を特徴
とする半導体集積回路装置。 - （２）前記第１の基本セルと第２の基本セルとは第一導
電型のＭＯＳトランジスタと第２導電型のＭＯＳトラン
ジスタとの配置が互いに逆である事を特徴とする特許請
求の範囲記載の第１項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61093614A JPS62249450A (ja) | 1986-04-22 | 1986-04-22 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61093614A JPS62249450A (ja) | 1986-04-22 | 1986-04-22 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62249450A true JPS62249450A (ja) | 1987-10-30 |
Family
ID=14087205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61093614A Pending JPS62249450A (ja) | 1986-04-22 | 1986-04-22 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62249450A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS639132A (ja) * | 1986-06-30 | 1988-01-14 | Toshiba Corp | マスタ−スライス型半導体集積回路装置 |
| WO1993010561A1 (en) * | 1991-11-18 | 1993-05-27 | Vlsi Technology, Inc. | Gate array bases with flexible routing |
-
1986
- 1986-04-22 JP JP61093614A patent/JPS62249450A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS639132A (ja) * | 1986-06-30 | 1988-01-14 | Toshiba Corp | マスタ−スライス型半導体集積回路装置 |
| WO1993010561A1 (en) * | 1991-11-18 | 1993-05-27 | Vlsi Technology, Inc. | Gate array bases with flexible routing |
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