JP3481116B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置に係り、
特に、マスタスライス方式の半導体集積回路装置及びそ
れを構成する基本セルの構造に関するものである。

【０００２】

【従来の技術】従来より、セミカスタムＬＳＩの製造方
式として、拡散工程までは共通マスクを用いて予め製造
しておき、配線層のマスクのみを変更してＬＳＩを構成
するマスタスライス方式が広く用いられている。このマ
スタスライス方式では、ＬＳＩの設計から拡散工程まで
を画一的に処理しておき、その後の回路配線のみを品種
毎に行えばよいため、少量多品種のＬＳＩを少ない費用
で短期間に開発することができる。

【０００３】マスタスライス方式の半導体集積回路装置
は、同一構造の基本セル（単位セル）がマトリクス状ま
たは一方向に規則的に配列されたマスタと呼ばれる半導
体チップに対して、カスタマの希望する仕様に合わせた
配線層を形成することにより実現される。すなわち、基
本セル上に形成する配線層を変更することにより、各基
本セルを用いて様々な基本ゲート回路（基本論理素子）
を構成し、各基本ゲート回路を配線層によって結線する
ことで、カスタマの設計した論理回路が作成される。

【０００４】

【発明が解決しようとする課題】従来のマスタスライス
方式では、基本ゲート回路（インバータ，ＸＯＲ回路，
ＮＡＮＤ回路，ＡＮＤ回路，ＮＯＲ回路など）のみで基
本セルが構成されている。そして、基本セルからは正論
理または負論理の一方の論理信号のみが出力されるよう
になっている。

【０００５】そのため、基本セルから出力された論理信
号の論理を反転する必要がある場合には、基本セルの出
力側にインバータを接続し、そのインバータを介して反
転した論理出力を得るようにしなければならなかった。
ここで、各基本セルの間のスペースが各基本セルを接続
する配線領域となる。また、インバータも１つの基本セ
ルによって構成される。従って、論理反転のためのイン
バータを構成する基本セルを設けた場合、そのインバー
タを構成する基本セルと他の基本セルとを接続するため
の配線が必要になることから、配線のネット総数が増大
する。その結果、配線のネット総数の増大に伴って配線
領域の面積も増大することから、チップ面積が増大する
ことになる。

【０００６】また、複雑な論理回路中には論理反転が必
要な個所が多くあり、その個所毎にインバータを設ける
となると、使用するインバータの数は相当なものにな
る。特に、複雑な論理回路によって構成される大規模Ｌ
ＳＩでは、配線のネット総数によってチップ面積が規定
されるため、論理反転のためのインバータを構成する基
本セルを設けることによる配線のネット総数の増大に伴
い、チップ面積の増大は甚だしいものとなる。

【０００７】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、チップ面積を縮小する
ことが可能な半導体装置を提供することにある。

【０００８】

【課題を解決するための手段】請求項１に記載の発明
は、正負両論理の論理信号が出力可能に構成され、且つ
水平方向に延びる電源配線と垂直方向に延びる電源配線
とを有する基本セルから成ることをその要旨とする。請
求項２に記載の発明は、インバータが内蔵されて正負両
論理の論理信号が出力可能に構成され、且つ水平方向に
延びる電源配線と垂直方向に延びる電源配線とを有する
基本セルから成ることをその要旨とする。

【０００９】請求項３に記載の発明は、少なくとも１つ
の基本ゲート回路にインバータを加えて構成され、且つ
水平方向に延びる電源配線と垂直方向に延びる電源配線
とを有する基本セルから成る半導体装置であって、その
基本セルからは、基本ゲート回路から出力される論理信
号に加えて、その基本ゲート回路からインバータを介し
て論理が反転された論理信号が出力可能に構成されたこ
とをその要旨とする。

【００１０】従って、請求項１〜３のいずれか１項に記
載の発明によれば、論理反転のためのインバータを構成
する基本セルを設ける必要がないため、そのインバータ
を構成する基本セルと他の基本セルとを接続するための
配線も不要になることから配線のネット総数を削減する
ことができる。その結果、配線のネット総数の削減に伴
って配線領域の面積も縮小されることから、チップ面積
を縮小することができる。特に、複雑な論理回路により
構成される大規模ＬＳＩでは、配線のネット総数によっ
てチップ面積が規定されるため、配線のネット総数の削
減によりチップ面積を大幅に縮小することができる。ま
た、従来のように、水平方向ばかりではなく、垂直方向
にも電源配線を設けたので、配線が簡素で面積の小さな
半導体装置を提供することができる。

【００１１】請求項４に記載の発明は、請求項１〜３の
いずれか１項に記載の半導体装置において、サイズの異
なる複数のトランジスタを選択組み合わせ可能に配列
し、複数のトランジスタを配列する向きをサイズ毎に異
ならせたことをその要旨とする。

【００１２】このようにすれば、トランジスタのサイズ
を異ならせてあるので、回路の大きさに応じたサイズの
トランジスタを自由に選定することができる。請求項５
に記載の発明は、請求項１〜３のいずれか１項に記載の
半導体装置において、サイズの異なる複数の第１導電型
トランジスタ及びサイズの異なる複数の第２導電型トラ
ンジスタを選択組み合わせ可能に配列したことをその要
旨とする。

【００１３】従って、請求項５に記載の発明によれば、
トランジスタを配列する向きを異ならせてあるので、結
線方向の自由度が増す。請求項６に記載の発明は、請求
項１〜５のいずれか１項に記載の半導体装置における基
本セルを１個または複数個配列した状態で、各基本セル
を構成するトランジスタを選択組み合わせて結線するこ
とにより、基本ゲート回路およびインバータを構成した
ことをその要旨とする。

【００１４】請求項７に記載の発明は、請求項１〜６の
いずれか１項に記載の半導体装置において、前記水平方
向に延びる電源配線と垂直方向に延びる電源配線とで低
電位側用と高電位側用の配線を構成したことをその要旨
とする。

【００１５】請求項８に記載の発明は、請求項１〜７の
いずれか１項に記載の半導体装置において、各トランジ
スタを結ぶ配線と、水平方向に延びる電源配線および垂
直方向に延びる電源配線とを設ける位置を２層に分け、
各トランジスタを結ぶ配線と一方の方向に延びる電源配
線とが１層目に、他方の方向に延びる電源配線が２層目
に位置するように構成したことをその要旨とする。

【００１６】従って、請求項８に記載の発明によれば、
各トランジスタを結ぶ配線（例えば、基本セル間を接続
する配線）が、他方の方向に延びる電源配線とクロスす
る場合でも、この電源配線の下を通すことができ、配線
の自由度が高くなる。請求項９に記載の発明は、基板
に、第１導電型トランジスタと第２導電型トランジスタ
とからなる第１のデバイスを複数平行に配列し、前記第
１のデバイスの少なくとも一方のトランジスタのサイズ
を異ならせた第２のデバイスを複数平行に、且つ前記第
１のデバイスに対し向きを異ならせて配列し、基板の空
き領域に、前記第１のデバイスの少なくとも一方のトラ
ンジスタのサイズを前記第２のデバイスのトランジスタ
のサイズよりもさらに異ならせた第３のデバイスを複数
配列して構成され、且つ水平方向に延びる電源配線と垂
直方向に延びる電源配線とを有する基本セルのトランジ
スタを、選択組み合わせて結線することにより基本ゲー
ト回路およびインバータが構成され、その基本セルから
は、基本ゲート回路から出力される論理信号に加えて、
基本ゲート回路からインバータを介して論理が反転され
た論理信号が出力可能に構成されたことをその要旨とす
る。

【００１７】従って、本発明によれば、基本ゲート回路
にインバータを加えた基本セルを構成することが可能に
なり、この基本セルによれば、基本ゲート回路のみで基
本セルを構成した場合に比べてチップ面積が増大するこ
とはない。請求項１０に記載の発明は、基板に、第１導
電型トランジスタと第２導電型トランジスタとからなる
第１のデバイスを複数平行に配列し、前記第１のデバイ
スの少なくとも一方のトランジスタのサイズを異ならせ
た第２のデバイスを複数平行に、且つ前記第１のデバイ
スに対し向きを異ならせて配列し、基板の空き領域に、
前記第１のデバイスの少なくとも一方のトランジスタの
サイズを前記第２のデバイスのトランジスタのサイズよ
りもさらに異ならせた第３のデバイスを複数配列して構
成され、且つ水平方向に延びる電源配線と垂直方向に延
びる電源配線とを有する基本セルのトランジスタを、選
択組み合わせて結線することによりＮＯＲ回路およびイ
ンバータが構成され、その基本セルからは、ＮＯＲ回路
から出力される論理信号に加えて、ＮＯＲ回路からイン
バータを介して論理が反転された論理信号が出力可能に
構成されたことをその要旨とする。

【００１８】従って、本発明によれば、基本ゲート回路
としてのＮＯＲ回路にインバータを加えて基本セルを構
成することが可能になる。そして、この基本セルによれ
ば、基本ゲート回路のみで基本セルを構成した場合に比
べてチップ面積が増大することはない。

【００１９】

【発明の実施の形態】以下、本発明を具体化した一実施
形態を図面と共に説明する。図１（ａ）に示すように、
従来のマスタスライス方式では、基本ゲート回路１０２
（インバータ，ＸＯＲ回路，ＮＡＮＤ回路，ＡＮＤ回
路，ＮＯＲ回路など）のみで基本セル１が構成されてお
り、各基本セル１からは正論理または負論理の一方のみ
の論理信号しか出力することができない。

【００２０】それに対して、図１（ｂ）に示すように、
本実施形態においては、基本ゲート回路１０２にインバ
ータ１０３を加えて基本セル１が構成されている。そし
て、各基本セル１からは、基本ゲート回路１０２から出
力される論理信号に加えて、その基本ゲート回路１０２
からインバータ１０３を介して論理が反転された論理信
号が出力可能に構成されている。つまり、各基本セル１
にインバータ１０３を内蔵することにより、各基本セル
１から正負両論理の論理信号を出力可能にしている。

【００２１】従って、本実施形態によれば、論理反転の
ためのインバータを構成する基本セル１を設ける必要が
ないため、そのインバータを構成する基本セルと他の基
本セルとを接続するための配線も不要になることから配
線のネット総数を削減することができる。その結果、配
線のネット総数の削減に伴って配線領域の面積も縮小さ
れることから、チップ面積を縮小することができる。特
に、複雑な論理回路により構成される大規模ＬＳＩで
は、配線のネット総数によってチップ面積が規定される
ため、本実施形態によれば、配線のネット総数の削減に
よりチップ面積を大幅に縮小することができる。

【００２２】尚、基本セル１を構成する基本ゲート回路
１０２は１つとは限らず、複数の基本ゲート回路１０２
（例えば、ＡＮＤ回路とＮＯＲ回路）から構成されるこ
ともある。図２に、本実施形態における基本セル１の構
造例を示す。

【００２３】基本セル１は、方形状のセル基板２と、こ
のセル基板２の上部約３分の１の面積を占める第１デバ
イス領域３と、セル基板２の左下約４分の１の面積を占
める第２デバイス領域４と、セル基板２の右下約３分の
１の面積を占める第３デバイス領域５と、第１デバイス
領域３と第３デバイス領域５との間の空隙部に設けられ
た配線パターン６とから構成されている。配線パターン
６は例えばタングステンポリサイドからなる。

【００２４】第１デバイス領域３には、第１ＰＭＯＳト
ランジスタ群９と第１ＮＭＯＳトランジスタ群１０とが
設けられている。第１ＰＭＯＳトランジスタ群９は、互
いに平行に図の左右方向に延びるポリシリコン製の第１
及び第２ゲート電極１１，１２と、第１，第２及び第３
Ｐ型ソース・ドレイン領域１３，１４，１５とを備え
る。第１，第２及び第３Ｐ型ソース・ドレイン領域１
３，１４，１５は第１及び第２ゲート電極１１，１２の
左側領域部分によって互いに上下方向に隔てられてい
る。

【００２５】また、第１ＮＭＯＳトランジスタ群１０
は、第１及び第２ゲート電極１１，１２と、第１，第２
及び第３Ｎ型ソース・ドレイン領域１６，１７，１８と
を備える。第１，第２及び第３Ｎ型ソース・ドレイン領
域１６，１７，１８は、第１及び第２ゲート電極１１，
１２の右側領域部分によって互いに上下方向に隔てられ
ている。

【００２６】すなわち、第１ＰＭＯＳトランジスタ群９
の２個のＰＭＯＳトランジスタと第１ＮＭＯＳトランジ
スタ群１０の２個のＮＭＯＳトランジスタとは、それぞ
れ１対１の関係で第１ゲート電極１１または第２ゲート
電極１２を共有している。さらに、第１デバイス領域３
の空隙部を有効利用するために、第１及び第２ゲート電
極１１，１２の中央部や端部の適宜な箇所を拡張するこ
とによりコンタクト部を形成可能な幅広部１９，２０，
２１を形成している。

【００２７】第２デバイス領域４には、第２ＰＭＯＳト
ランジスタ群２２と第２ＮＭＯＳトランジスタ群２３と
が設けられている。第１ＰＭＯＳトランジスタ群２２
は、互いに平行に図の上下方向に延びるポリシリコン製
の第３，第４及び第５ゲート電極２４，２５，２６と、
第４，第５，第６及び第７Ｐ型ソース・ドレイン領域２
７，２８，２９，３０とを備える。第４，第５，第６及
び第７Ｐ型ソース・ドレイン領域２７，２８，２９，３
０は、第３〜第５ゲート電極２４〜２６の上側領域部分
によって互いに左右方向に隔てられている。

【００２８】また、第１ＮＭＯＳトランジスタ群２３
は、第３〜第５ゲート電極２４〜２６と、第４，第５，
第６及び第７Ｎ型ソース・ドレイン領域３１，３２，３
３，３４とを備える。第４，第５，第６及び第７Ｎ型ソ
ース・ドレイン領域３１，３２，３３，３４は、第３〜
第５ゲート電極２４〜２６の下側領域部分によって互い
に左右方向に隔てられている。

【００２９】すなわち、第２ＰＭＯＳトランジスタ群２
２の３個のＰＭＯＳトランジスタと第２ＮＭＯＳトラン
ジスタ群２３の３個のＮＭＯＳトランジスタとは、それ
ぞれ１対１の関係で第３ゲート電極２４、第４ゲート電
極２５または第５ゲート電極２６を共有している。

【００３０】さらに、第２デバイス領域４の空隙部を有
効利用するために、第３〜第５ゲート電極２４〜２６の
中央部や端部の適宜な箇所を拡張することによりコンタ
クト部を形成可能な幅広部３５，３６，３７，３８，３
９を形成している。第３デバイス領域５は、ポリシリコ
ン製の第６，第７及び第８ゲート電極４０，４１，４２
を備える。第６ゲート電極４０は、鉤状に複数箇所で屈
曲しながら延びる。第７ゲート電極４１は、同じく鉤状
に複数箇所で屈曲しながら延び、第６ゲート電極４０と
の間に隘路を構成するように設けられている。第８ゲー
ト電極４２は、この第７ゲート電極４１の端部からさら
にセル基板２の右端に沿って図の上下方向に延びてい
る。

【００３１】第６ゲート電極４０の一端部４０ａと第７
ゲート電極４１の他端部４１ｂとは互いに平行に図の上
下方向に延びている。第６ゲート電極４０の他端部４０
ｂと第７ゲート電極４１の一端部４１ａとは互いに平行
に図の上下方向に延びている。第６及び第７ゲート電極
４０，４１の各一端部４０ａ，４１ａ同士及び各他端部
４０ｂ，４１ｂ同士は、左右方向に若干ずれる程度で、
ほぼ上下方向直線上に位置するように配置されている。

【００３２】さらに、第３デバイス領域５は、第８，第
９及び第１０Ｐ型ソース・ドレイン領域４３，４４，４
５と、第８，第９及び第１０Ｎ型ソース・ドレイン領域
４６，４７，４８と、第１１及び第１２Ｐ型ソース・ド
レイン領域４９，５０と、第１１及び第１２Ｎ型ソース
・ドレイン領域５１，５２とを有する。第８，第９及び
第１０Ｐ型ソース・ドレイン領域４３，４４，４５は、
第６ゲート電極４０の他端部４０ｂと第７ゲート電極４
１の一端部４１ａとによって互いに図の左右方向に隔て
られている。第８，第９及び第１０Ｎ型ソース・ドレイ
ン領域４６，４７，４８は、第６ゲート電極４０の一端
部４０ａと第７ゲート電極４１の他端部４１ｂとによっ
て互いに図の左右方向に隔てられている。第１１及び第
１２Ｐ型ソース・ドレイン領域４９，５０は、第８ゲー
ト電極４２の一端部４２ａによって隔てられている。第
１１及び第１２Ｎ型ソース・ドレイン領域５１，５２
は、第８ゲート電極４２の他端部４２ｂによって隔てら
れている。

【００３３】そして、第６ゲート電極４０の他端部４０
ｂと、第７ゲート電極４１の一端部４１ａと、第８，第
９及び第１０Ｐ型ソース・ドレイン領域４３，４４，４
５と、第８ゲート電極４２の一端部４２ａと、第１１及
び第１２Ｐ型ソース・ドレイン領域４９，５０とにより
第３ＰＭＯＳトランジスタ群５３が構成されている。ま
た、第６ゲート電極４０の一端部４０ａと、第７ゲート
電極４１の他端部４１ｂと、第８，第９及び第１０Ｎ型
ソース・ドレイン領域４６，４７，４８と、第８ゲート
電極４２の他端部４２ｂと、第１１及び第１２Ｎ型ソー
ス・ドレイン領域５１，５２とにより第３ＮＭＯＳトラ
ンジスタ群５４が構成されている。

【００３４】さらに、第３デバイス領域５の空隙部を有
効利用するために、第６〜第８ゲート電極４０〜４２の
中央部や端部の適宜な箇所を拡張することによりコンタ
クト部を形成可能な幅広部５５，５６，５７を形成して
いる。そして、本実施形態における基本セル１にあって
は、第１〜第３Ｐ型ソース・ドレイン領域１３〜１５の
幅Ｗ１（すなわち第１ＰＭＯＳトランジスタ群９のゲー
ト幅）と、第４〜第７Ｐ型ソース・ドレイン領域２７〜
３０の幅Ｗ２（すなわち第２ＰＭＯＳトランジスタ群２
２のゲート幅）と、第８〜第１２Ｐ型ソース・ドレイン
領域４３〜４５，４９，５０の幅Ｗ３（すなわち第３Ｐ
ＭＯＳトランジスタ群５３のゲート幅）との比（Ｗ１：
Ｗ２：Ｗ３）が６：３：２になるように設定されてい
る。

【００３５】また、第１〜第３Ｎ型ソース・ドレイン領
域１６〜１８の幅Ｗ４（すなわち第１ＮＭＯＳトランジ
スタ群１０のゲート幅）と、第４〜第７Ｎ型ソース・ド
レイン領域３１〜３４の幅Ｗ５（すなわち第２ＮＭＯＳ
トランジスタ群２３のゲート幅）と、第８〜第１２Ｎ型
ソース・ドレイン領域４６〜４８，５１，５２の幅Ｗ６
（すなわち第３ＮＭＯＳトランジスタ群５４のゲート
幅）との比（Ｗ４：Ｗ５：Ｗ６）が１０：４：３になる
ように設定されている。

【００３６】さらに、本実施形態における基本セル１に
あっては、第１ＰＭＯＳトランジスタ群９のゲート幅Ｗ
１と第１ＮＭＯＳトランジスタ群１０のゲート幅Ｗ４と
の比が６：５になるように設定され、第２ＰＭＯＳトラ
ンジスタ群２２のゲート幅Ｗ２と第２ＮＭＯＳトランジ
スタ群２３のゲート幅Ｗ５との比が３：２になるように
設定され、さらに第３ＰＭＯＳトランジスタ群５３のゲ
ート幅Ｗ３と第３ＮＭＯＳトランジスタ群５４のゲート
幅Ｗ６との比が４：３になるように設定されている。

【００３７】すなわち、本実施形態にあっては、セル基
板１上の第１，第２，第３ＰＭＯＳトランジスタ群９，
２２，５３のサイズを個々に異ならせ、且つ、第１，第
２，第３ＮＭＯＳトランジスタ群１０，２３，５４のサ
イズを個々に異ならせている。

【００３８】また、セル基板２の下端部には図の左右方
向に延びるように低電位側電源配線７（以下、水平配線
７という）が設けられ、セル基板２の左右両端部には図
の上下方向に延びるように高電位側電源配線８（以下、
垂直配線８という）が設けられている。そして、水平配
線７および垂直配線８と各トランジスタとが結線されて
いる。尚、水平配線７は金属配線層の１層目に設けら
れ、垂直配線８は金属配線層の２層目に設けられる。ま
た、低電位側電源配線７はアース線として機能する。

【００３９】図３に示すように、基本セル１は半導体基
板上にマトリックス状に配置される。この際、互いに隣
接する基本セル１はミラー配置される。図４（ｂ）は、
図２に示す基本セル１を用いて、図４（ａ）に示す基本
ゲート回路１０２としてのＮＯＲ回路のみで基本セル１
を構成した場合の実体回路図であり、その内の配線部分
を太い実線で表したものである。尚、各トランジスタを
接続する配線は金属配線層の１層目に形成されている。
ここで、ＮＯＲ回路は２つの入力信号Ａ，ＢのＮＯＲ論
理をとって出力信号Ｃを生成する。

【００４０】図５（ｂ）は、図２に示す基本セル１を用
いて、図５（ａ）に示す基本ゲート回路１０２としての
インバータのみで基本セル１を構成した場合の実体回路
図であり、その内の配線部分を太い実線で表したもので
ある。尚、各トランジスタを接続する配線は金属配線層
の１層目に形成されている。ここで、インバータは入力
信号Ｄの論理を反転して出力信号Ｅを生成する。

【００４１】図６（ｂ）は、図２に示す基本セル１を用
いて、図６（ａ）に示す基本ゲート回路１０２としての
ＮＯＲ回路にインバータ１０３を加えて基本セル１を構
成した場合の実体回路図であり、その内の配線部分を太
い実線で表したものである。尚、各トランジスタを接続
する配線は金属配線層の１層目に形成されている。ここ
で、ＮＯＲ回路は２つの入力信号Ａ，ＢのＮＯＲ論理を
とって出力信号Ｃを生成し、インバータは出力信号Ｃの
論理を反転して出力信号Ｅを生成する。

【００４２】本実施形態における基本セル１は、以下の
通りの特徴を有する。 ａ）第１〜第３デバイス領域３〜５におけるトランジス
タのサイズを異ならせてあるので、基本セル１を構成す
る基本ゲート回路１０２およびインバータ１０３の駆動
能力の大きさに応じたサイズのトランジスタを自由に選
定することができる。

【００４３】ｂ）第１デバイス領域３のトランジスタ群
９，１０の配列方向と、第２デバイス領域４のトランジ
スタ群２２，２３の配列方向とを異ならせてある（特
に、配列方向が９０度異なるように設定している）。従
って、トランジスタ領域を跨がないように各トランジス
タを結線する際に配線層を変更しないで済み、配線効率
を向上できるとともに、配線長を短くすることができ
る。

【００４４】ｃ）第３デバイス領域５において、第６ゲ
ート電極４０の他端部４０ｂをゲート電極とするＰＭＯ
Ｓトランジスタと第７ゲート電極４１の他端部４１ｂを
ゲート電極とするＮＭＯＳトランジスタとが上下方向の
直線上にほぼずれることなく位置し、更には、第６ゲー
ト電極４０の一端部４０ａをゲート電極とするＮＭＯＳ
トランジスタと第７ゲート電極４１の一端部４１ａをゲ
ート電極とするＰＭＯＳトランジスタとが上下方向の直
線上にほぼずれることなく位置するように、第６及び第
７ゲート電極４０，４１を屈曲させている。従って、こ
の部分を用いてトランスファーゲートを形成する場合、
ＰＭＯＳトランジスタのソース・ドレイン領域とＮＭＯ
Ｓトランジスタのソース・ドレイン領域とを接続する各
配線がクロスしない。

【００４５】従って、ＰＭＯＳトランジスタとＮＭＯＳ
トランジスタとを接続する配線を１層に形成できるとと
もに、これらの配線の長さが最短になり、トランスファ
ーゲート自身の回路面積を縮小でき、半導体集積回路の
省面積化に寄与できる。 ｄ）配線ライン６を設けたり、各ゲート電極の中央部や
端部にコンタクト用幅広部を設けているので、セル内の
空き領域を有効に活用しつつ、結線位置の自由度が増
す。

【００４６】特に、各ゲート電極の中央部に幅広部１
９，２０，３５〜３７，５６を設けることにより、従来
にも増してコンタクトの選択枝が広がる。 ｅ）第１〜第３デバイス領域３〜５の各領域において、
ＰＭＯＳトランジスタとＮＭＯＳトランジスタとのゲー
ト電極を共有させているので、結線時に金属配線を用い
て接続する必要がなく、その分配線領域に自由度が生じ
る。

【００４７】ｆ）水平方向ばかりではなく、水平配線７
と垂直配線８とで低電位側用と高電位側用の配線を構成
している。従って、本実施形態のようにトランジスタの
向きが９０度異なる基本セル１にあっては、水平配線７
または垂直配線８と各トランジスタとを接続する配線の
長さを最短化できる。

【００４８】ｇ）各配線を設ける位置を、絶縁膜を介し
た２層に分け、前記各トランジスタを結ぶ配線及び水平
配線７が１層目に、垂直配線８が２層目に位置するよう
に構成している。これにより、前記各トランジスタを結
ぶ配線（例えば、基本セル間を接続する配線）が、垂直
配線８をクロスする場合でも、これら垂直配線８の下を
通すことができ、配線の自由度が高くなる。

【００４９】ｈ）回路として使用しないゲート電極は、
そのまま配線の一部として使用することができる。 ｉ）図６（ｂ）に示すように基本ゲート回路１０２（Ｎ
ＯＲ回路）にインバータ１０３を加えて構成した基本セ
ル１のセル基板２の面積は、図４（ａ）に示す基本ゲー
ト回路１０２のみで構成した基本セル１のセル基板２の
面積と同じである。つまり、図２に示す基本セル１を用
いれば、各トランジスタを接続する配線を変更するだけ
で、１つの基本セル１に基本ゲート回路１０２（ＮＯＲ
回路）とインバータ１０３とを組み込むことができる。
従って、図２に示す基本セル１を用いれば、基本ゲート
回路１０２にインバータ１０３を加えて基本セル１を構
成した場合（図６（ｂ））でも、基本ゲート回路１０２
のみで基本セル１を構成した場合（図４（ｂ））に比べ
てチップ面積が増大することはない。

【００５０】尚、上記実施形態は以下のように変更して
もよく、その場合でも同様の作用および効果を得ること
ができる。 ［１］低電位側電源配線７および高電位側電源配線８を
設ける位置は、それぞれセルの下端部や左端部に限定さ
れるものではなく、上端部や右端部であってもよく、要
は、両者の延びる向きが異なって（好ましくは９０度）
いればよい。

【００５１】［２］第１〜第３デバイス領域３〜５にお
いて、各領域のトランジスタのサイズを異ならせたが、
各領域内のトランジスタのサイズ（ゲート幅）の比（Ｗ
１：Ｗ４、Ｗ２：Ｗ５、Ｗ３：Ｗ６）をそれぞれ任意の
値に変更してもよい。 ［３］上記実施形態ではトランジスタのサイズを異なら
せる手段として、トランジスタのゲート幅Ｗを変化させ
たが、ゲート長Ｌを変化させても良く、また、双方を変
化させても良い。

【００５２】［４］上記実施形態では基本ゲート回路１
０２としてのＮＯＲ回路にインバータ１０３を加えて基
本セル１を構成した例を示したが、これに限定するもの
ではなく、どのような基本ゲート回路１０２（例えば、
インバータ、ＮＡＮＤ回路、ＡＮＤ回路、ＯＲ回路、Ａ
ＮＤ−ＮＯＲ回路、ＯＲ−ＮＡＮＤ回路、排他的論理和
回路（Exclusive-OR 回路） 、排他的否定論理和回路
（Exclusive-NOR回路）など）にインバータ１０３を加
えて基本セル１を構成した例に適用してもよい。

【００５３】［５］上記実施形態ではＭＯＳトランジス
タによって基本セル１を構成した例を示したが、バイポ
ーラトランジスタによって基本セル１を構成した例に適
用してもよい。 以上、各実施形態について説明したが、各実施形態から
把握できる請求項以外の技術的思想について、以下にそ
れらの効果と共に記載する。

【００５４】（１）前記トランジスタをサイズ毎に複数
設けた請求項４に記載の半導体装置。 （２）前記トランジスタはＭＯＳトランジスタである請
求項４または上記（１）に記載の半導体装置。

【００５５】（３）前記少なくとも一方の導電型のトラ
ンジスタを配列する向きをサイズ毎に異ならせた請求項
４または請求項５に記載の半導体装置。このようにすれ
ば、トランジスタを配列する向きを異ならせてあるの
で、結線方向の自由度が増す。

【００５６】（４）前記少なくとも一方の導電型のトラ
ンジスタをサイズ毎に複数設けた請求項４，５，上記
（３）のいずれかに記載の半導体装置。 （５）前記複数のトランジスタの異なる導電型の２つの
トランジスタのゲートラインを共通化したことを特徴と
する請求項４，５，上記（３），（４）のいずれかに記
載の半導体装置。

【００５７】（６）第１導電型トランジスタ及び第２導
電型トランジスタからなるデバイスを少なくとも２組有
し、このデバイス群のうちの少なくとも２組のデバイス
における一方のデバイスの第１導電型トランジスタと他
方のデバイスの第２導電型トランジスタとがほぼ上下ま
たは左右方向に位置するように配列した構造を有するこ
とを特徴とした請求項４，５，上記（１）〜（５）のい
ずれかに記載の半導体装置。

【００５８】（７）基板に、第１導電型トランジスタと
第２導電型トランジスタとからなる第１のデバイスを複
数平行に配列し、前記第１のデバイスの少なくとも一方
のトランジスタのサイズを異ならせた第２のデバイスを
複数平行に、且つ前記第１のデバイスに対し向きを異な
らせて配列し、基板の空き領域に、前記第１のデバイス
の少なくとも一方のトランジスタのサイズを前記第２の
デバイスのトランジスタのサイズよりもさらに異ならせ
た第３のデバイスを複数配列した半導体装置。

【００５９】（８）前記第３のデバイス群を、第１導電
型トランジスタ及び第２導電型トランジスタからなるデ
バイスを少なくとも２組有し、このデバイス群のうちの
少なくとも２組のデバイスにおける一方のデバイスの第
１導電型トランジスタと他方のデバイスの第２導電型ト
ランジスタとがほぼ上下または左右方向に位置するよう
に配列した構造としたことを特徴とする上記（７）に記
載の半導体装置。

【００６０】このように、上記（６）〜（８）のように
すれば、例えば、Ｐ型トランジスタとＮＭＯＳトランジ
スタとからなるトランスファーゲートを形成する場合、
Ｐ型トランジスタとＮ型トランジスタとを接続する配線
がクロスしない。従って、Ｐ型トランジスタとＮ型トラ
ンジスタとを接続する配線の長さが最短になる。

【００６１】（９）前記各デバイスにおけるトランジス
タのゲートラインを共通化した上記（６）〜（８）のい
ずれかに記載の半導体装置。このようにすれば、第１導
電型トランジスタと第２導電型トランジスタとのゲート
電極を共有させているので、結線時に金属配線を用いて
接続する必要がなく、その分配線領域に自由度が生じ
る。

【００６２】（１０）前記複数のトランジスタ間の空隙
部に配線ラインを形成した請求項４，５，上記（１）〜
（９）のいずれかに記載の半導体装置。このようにすれ
ば、結線時に配線ラインを使用することにより、金属配
線を用いて接続する必要がなくなり、その分配線領域に
自由度が生じる。

【００６３】（１１）水平端と垂直端とに電源配線を設
けた請求項４，５，上記（１）〜（１０）のいずれかに
記載の半導体装置。このようにすれば、従来のように、
水平方向ばかりではなく、垂直方向にも電源配線を設け
たので、トランジスタの配列向きが異なるものにおいて
は、電源配線と各トランジスタとを接続する配線の長さ
を最短化できる。

【００６４】（１２）前記各電源配線を設ける位置を２
層に分け、一方の電源配線を１層目に、他方の電源配線
を２層目に位置させた上記（１１）に記載の半導体装
置。このようにすれば、各電源配線を設ける位置を２層
に分け、一方の電源配線が１層目に、他方の電源配線が
２層目に位置するようにすることにより、各トランジス
タを結ぶ配線を基板の多くの箇所から引き出すことがで
き、配線の自由度が高くなる。

【００６５】（１３）前記トランジスタのゲートにコン
タクト部形成可能な幅広部を設けた請求項４，５，上記
（１）〜（１２）のいずれかに記載の半導体装置。この
ようにすれば、各ゲート電極の中央部や端部にコンタク
ト用幅広部を設けているので、セル内の空き領域を有効
に活用しつつ、結線位置の自由度が増す。特に、各ゲー
ト電極の中央部にも幅広部を設けることにより、従来に
も増してコンタクトの選択枝が広がる。

【００６６】（１４）前記トランジスタのサイズは、ゲ
ート幅及びゲート長の少なくとも一方を変化させること
により異ならせた請求項４，５，上記（１）〜（１３）
のいずれかに記載の半導体装置。

【図面の簡単な説明】

【図１】本発明を具体化した一実施形態を説明するため
の説明図。

【図２】一実施形態の基本セルの構造を示した平面図。

【図３】一実施形態の基本セルの構造を示した平面図。

【図４】図４（ａ）は一実施形態を説明するための回路
図。図４（ｂ）は一実施形態を説明するための実体回路
図。

【図５】図５（ａ）は一実施形態を説明するための回路
図。図５（ｂ）は一実施形態を説明するための実体回路
図。

【図６】図６（ａ）は一実施形態を説明するための回路
図。図６（ｂ）は一実施形態を説明するための実体回路
図。

【符号の説明】

１…基本セル ２…セル基板 ６…配線パターン（配線ライン） ７…低電位側電源配線 ８…高電位側電源配線 ９，２２，５３…第１，第２，第３Ｐ型トランジスタ群 １０，２３，５４…第１，第２，第３Ｎ型トランジスタ
群 １１，１２，２４〜２６，４０〜４２…ゲート電極 １０２…基本ゲート回路 １０３…インバータ

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/82 H01L 21/822 H01L 27/04 H01L 27/118

Claims (10)

(57)【特許請求の範囲】
1. 【請求項１】 正負両論理の論理信号が出力可能に構成
   され、且つ水平方向に延びる電源配線と垂直方向に延び
   る電源配線とを有する基本セルから成る半導体装置。
2. 【請求項２】 インバータが内蔵されて正負両論理の論
   理信号が出力可能に構成され、且つ水平方向に延びる電
   源配線と垂直方向に延びる電源配線とを有する基本セル
   から成る半導体装置。
3. 【請求項３】 少なくとも１つの基本ゲート回路にイン
   バータを加えて構成され、且つ水平方向に延びる電源配
   線と垂直方向に延びる電源配線とを有する基本セルから
   成る半導体装置であって、その基本セルからは、基本ゲ
   ート回路から出力される論理信号に加えて、その基本ゲ
   ート回路からインバータを介して論理が反転された論理
   信号が出力可能に構成されたことを特徴とする半導体装
   置。
4. 【請求項４】 請求項１〜３のいずれか１項に記載の半
   導体装置において、サイズの異なる複数のトランジスタ
   を選択組み合わせ可能に配列し、複数のトランジスタを
   配列する向きをサイズ毎に異ならせた半導体装置。
5. 【請求項５】 請求項１〜３のいずれか１項に記載の半
   導体装置において、サイズの異なる複数の第１導電型ト
   ランジスタ及びサイズの異なる複数の第２導電型トラン
   ジスタを選択組み合わせ可能に配列した半導体装置。
6. 【請求項６】 請求項１〜５のいずれか１項に記載の半
   導体装置における基本セルを１個または複数個配列した
   状態で、各基本セルを構成するトランジスタを選択組み
   合わせて結線することにより、基本ゲート回路およびイ
   ンバータを構成した半導体装置。
7. 【請求項７】 請求項１〜６のいずれか１項に記載の半
   導体装置において、前記水平方向に延びる電源配線と垂
   直方向に延びる電源配線とで低電位側用と高電位側用の
   配線を構成した半導体装置。
8. 【請求項８】 請求項１〜７のいずれか１項に記載の半
   導体装置において、各トランジスタを結ぶ配線と、前記
   水平方向に延びる電源配線および垂直方向に延びる電源
   配線とを設ける位置を２層に分け、各トランジスタを結
   ぶ配線と一方の方向に延びる電源配線とが１層目に、他
   方の方向に延びる電源配線が２層目に位置するように構
   成した半導体装置。
9. 【請求項９】 基板に、第１導電型トランジスタと第２
   導電型トランジスタとからなる第１のデバイスを複数平
   行に配列し、前記第１のデバイスの少なくとも一方のト
   ランジスタのサイズを異ならせた第２のデバイスを複数
   平行に、且つ前記第１のデバイスに対し向きを異ならせ
   て配列し、基板の空き領域に、前記第１のデバイスの少
   なくとも一方のトランジスタのサイズを前記第２のデバ
   イスのトランジスタのサイズよりもさらに異ならせた第
   ３のデバイスを複数配列して構成され、且つ水平方向に
   延びる電源配線と垂直方向に延びる電源配線とを有する
   基本セルのトランジスタを、選択組み合わせて結線する
   ことにより基本ゲート回路およびインバータが構成さ
   れ、その基本セルからは、基本ゲート回路から出力され
   る論理信号に加えて、基本ゲート回路からインバータを
   介して論理が反転された論理信号が出力可能に構成され
   たことを特徴とする半導体装置。
10. 【請求項１０】 基板に、第１導電型トランジスタと第
    ２導電型トランジスタとからなる第１のデバイスを複数
    平行に配列し、前記第１のデバイスの少なくとも一方の
    トランジスタのサイズを異ならせた第２のデバイスを複
    数平行に、且つ前記第１のデバイスに対し向きを異なら
    せて配列し、基板の空き領域に、前記第１のデバイスの
    少なくとも一方のトランジスタのサイズを前記第２のデ
    バイスのトランジスタのサイズよりもさらに異ならせた
    第３のデバイスを複数配列して構成され、且つ水平方向
    に延びる電源配線と垂直方向に延びる電源配線とを有す
    る基本セルのトランジスタを、選択組み合わせて結線す
    ることによりＮＯＲ回路およびインバータが構成され、
    その基本セルからは、ＮＯＲ回路から出力される論理信
    号に加えて、ＮＯＲ回路からインバータを介して論理が
    反転された論理信号が出力可能に構成されたことを特徴
    とする半導体装置。