JPS62263653A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、マスタス
ライス方式を採用する半導体集積回路装置に適用して有
効な技術に関するものである。

〔従来の技術〕

短時間に少量で多品種の設計ができるマスタスライス方
式を採用する半導体集積回路装置が知られている。

この半導体集積回路装置は、基本設計によってなされた
基本セルを行列状に規則的に配置し、基本セル内及び基
本セル間に配線を施すことで論理回路又は記憶回路を構
成している。つまり、マスクスライス方式を採用する半
導体集積回路装置は、配線パターンの変更のみで種々の
論理回路又は記憶回路を構成でき、大幅に製品の完成時
間を短縮できる特徴がある。

なお、マスタスライス方式を採用する半導体集積回路装
置については、例えば、日経エレクトロニクス、　１９
８５年６月３日号−、ｐ！５１〜ｐ１７７に記載されて
いる。

〔発明が解決しようとする問題点〕

本発明者は、前述のマスクスライス方式を採用する半導
体集積回路装置について検討した結果、次の問題点が生
じることを見出した。

マスクスライス方式を採用する半導体集積回路装置は、
論理回路又は記憶回路を２届の配線（アルミニウム配線
）で構成している。通常、第１層目の配線は、基本セル
内に施して論理回路又は記憶回路を形成し、第２Ｍ！ｊ
目の配線は、論理回路又は記憶回路間を接続している。

この第１ｙｆ３０及び第２層口の配線は、要求される半
導体集積回路装置毎に異なる配線パターンで構成される
。つまり、論理回路又は記憶回路のバリエーションが変
更されると、第１層目の配線パターン、第２層目の配線
のパターン及び第１層目と第２層目の配線間を接続する
接続孔のパターンが変更される。このため、配線パター
ンマスク形成工程、配線形成工程等を少なくすることが
できないので、製品の完成時間を短縮することができな
い。

また、第２層目の配線パターンだけを変更して論理回路
又は記憶回路を形成しようとすると、第２層目の配線の
引き回しによる集積度の仁王を生じる。

本発明の目的は、マスタスライス方式を採用する半導体
集積回路装置において、製品の完成時間を短縮するとと
もに、集積度を向上することが可能な技術を提供するこ
とにある。

本発明の他の目的は、最上層の配線パターンの変更で種
々の論理回路又は記憶回路を構成することが可能な技術
を提供することにある。

本発明の他の目的は、マスクスライス方式を採用する半
導体集積回路装置の歩留りを向上することが可能な技術
を提供することにある。

本発明の面記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔問題点を解決するための手段〕

木葉において開示される発明のうち１代表的なものの概
要を説明すれば、下記のとおりである。

マスクスライス方式を採用する半導体集積回路装置にお
いて、基本パターンを有する第１層１１の配線を形成し
、この第１層目の配線を覆う層間絶赤膜を形成し、前記
第１層目の配線の基本パターンに対応する前記層間絶縁
膜に、接続用又は切断用開口を形成し、前記層間絶縁膜
上に、前記接続用開口を通して第１層目の配線を接続す
る第２層目の配線を形成するとともに、前記切断用開口
を通して第１層目の配線を切断する。

〔作　用〕

上記した手段によれば、前記第１ＷＪ口の配線パターン
と接続用又は切断用開口とを基本設計により形成し、第
２層目の配線パターンを変更するだけで種々の論理回路
又は記憶回路を形成できるので、製品の完成時間を短縮
することができる。

また、第１層目の配線と第２層目の配線との交差を自由
に行うことができるので、第２層目の配線の引き回しが
なくなり、集積度を向上することができる。

以下９本発明の構成について、一実施例とともに説明す
る。

なお、全図において、同一の機能を有するものは同一の
符号を付け、その繰り返しの説明は省略する。

〔実施例Ｉ〕

本発明の実施ｆｉｌ　Ｉであるマスクスライス方式を採
用する半導体集積回路装置の概略構成を第１図（平面図
）で示す。

第１図に示すように、マスタスライス方式を採用する半
導体集積回路装置１は、外周部に外部端子２及び人出力
バッファ回路３が夫々複数配置されている。

半導体集積回路装置１の中央部には、基本設計により形
成された基本セル４が列方向に複数配置され、基本セル
列５を構成している。基本セル列５は、配線領域（配線
チャネル領域）６を介在させ２行方向に複数配置されて
いる。

前記基本セル４の具体的な構成は、第２図（平面図）及
び第３図（第２図の■−■線で切った断面図）に示すよ
うに構成されている。すなわち、基本セル４は、相補型
Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ（ＣＭＯＳ）を用い、２人力Ｎ
　Ａ、　Ｎ　Ｄゲート回路を構成できるように構成され
ている。

ＣＭＯ３のＰチャネルＭＩＳＦＥＴＱＰは、に型の半導
体基板７の主面のフィールド絶縁膜９に囲まれた領域に
設けられている。すなわち、ＭＩＳＦＥＴＱｐは、半導
体基板１、ゲート絶縁膜１０、ゲート電極１１、ｐ゛型
のソース領域及びドレイン領域１２で構成されている。

ＣＭＯＳのｎチャネルＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｎ
は、ｐ−型のウェル領域８の主面のフィールド絶８膜９
に囲まれた領域に設けられている。すなわち、ＭＩＳＦ
ＥＴＱｎは、ウェル領域８、ゲート絶縁膜１０、ゲート
電極１１、ｎ゛型のソース領域及びドレイン領域１３で
構成さ才している。

一つの基本セル４内に設けられた２つのＭＴＳＦＥＴＱ
ｐ、２つのＭＩＳＦＥＴＱｎの夫々は。

一方のソース領域又はドレイン１２又は１３を共有して
いる。また、フィールド絶縁膜９下部のウェル領域８主
面部には、Ｐ型のチャネルストッパ領域（符号を付でい
ない）が設けられている。

このように構成される半導体集積回路装置１には、第４
図及び第５図（各製造工程毎の平面図）と第６図及び第
７図（■−Ｖｌ線、■−■線の夫々で切った断面図）で
示す配線パターンが施される。

なお、この配線パターンは、第８図（等価回路図）に示
すインバータ回路（論理回路）を構成する。

第８図は、ＭＩＳＦＥＴＱｐ＋及びＱ　ｎ　１からなる
インバータ回路と、ＭＩ　５ＦＥＴＱＰ２−　Ｑｐａ＋
Ｑｎｚ及びＱ　ｎ　ｓからなるインバータ回路を示して
いる。後者のインバータ回路は、ＦＡＮ・ＯＵＴ数（駆
動能力）を高めるために、夫々のＭＩＳ　Ｆ　Ｅ　Ｔ　
Ｑ　Ｐ　２　＋　Ｑ　Ｐ　３−　Ｑ　ｎ　２１　Ｑ　ｎ
　３を並列接続している。Ｖｃｃは電源電圧（例えば、
回路の動作電圧５［Ｖ］）、Ｖ　ｓ　ｓは基準電圧（例
えば、回路の接地電位０［Ｖ］）である。Φ、は入力信
号端量、Φ２．Φ３は出力信号端子である。

配線形成工程は、第４図及び第６図に示すように、まず
、基本パターンを有する第１層目の配線１６及び基本パ
ターンに対応する第１層目の配線１６上に接続用又は切
断用開口１８を順次形成する。

略基本セル４内に形成される第１層目の配線１６は、そ
の一端部がＭＩ　５ＦＥＴＱｐ、Ｑｎに接続され、その
他端部が切断されたパターンで形成される。すなわち、
第１層目のバ己線１６の一嬬部は１Ｍ　Ｉ　Ｓ　ＦＥＴ
Ｑｐ及びＱｎを覆う眉間絶縁膜１４に形成された接続孔
１５を通して、ゲート電を菓１１の端子、ソース領域及
びドレイン領域１２゜１３の人々と接続される。第１層
目の配線１６の他端部は、基本セル４内又は外に形成さ
れる第１層目の配ａ１６のいずれかと接続できるように
構成されている。つまり、第１層目の配！１６は。

規則的にしかも断続的に構成しており、後述する第２層
目の配線１９を形成する工程だけで種々の論理回路又は
記憶回路を構成できるように、基本的なパターンで構成
されている。第１層目の配線１６は１例えば、アルミニ
ウム膜又は所定の添加物（Ｓｉ、　Ｃｕ）が含有さ九た
アルミニウム膜で形成する。

接続用又は切断ｍＵａ口１８は、第１層目の配線１６を
覆う層間絶縁膜１７に設けられており、第１層目の配線
１６の切断部分に対応する位置に設けら才している。こ
の接続用又は切断用開口１８は。

第１層目の配線１６間を第２層目の配線１９で接続する
か、又は第１層目の配線１６を電気的に切断するように
構成されている。この接続用又は切断用開口１８は、第
１層目の配ａｌＧ間を確実に切断するために、第１層目
の配線１６の幅寸法よりも大きな寸法で構成されている
。

また、前記第１層目の配線１６の下地となる層間絶８膜
１４は１層間絶縁膜１７をエツチングして接続用又は切
断用開口１８を形成する際にオーバエツチングされない
ように構成されている。例えば、層間絶縁膜１４は、層
間絶縁膜１７と同様に酸化シリコン膜で形成し、その表
面にエツチングストッパとなる窒化シリコン膜、多結晶
シリコン膜を形成する。また１層間絶縁膜１４は、層間
絶縁膜１７とエツチング速度が異なる絶縁膜で形成して
もよい。

次に、第５図及び第７図に示すように１層間絶縁膜１７
上に、接続用開口１８を通して第１層目の配線１６と接
続する又は第１層目の配ｖＡ１６間を接続する第２層目
の配線１９を形成するとともに、切断用開口１８を通し
て第１層目の配！Ａ１６間を電気的に切断する。図中、
接続部を符号Ａで示し、切断部を符号Ｂで示す。つまり
、第２層目の配線１９は１層間絶縁膜１７上の全面に例
えば前記第１層目の導電層１６と同様のアルミニウム膜
を形成し、このアルミニウム膜にエツチングを施すこと
により形成する。そして、第１層目の配線１６間の切断
は、第２層目の配線１９のアルミニウム膜の除去に連続
して開口１８から露出したアルミニウム膜の除去（エツ
チング）で行われる。

この第２層目の配線１９の形成と第１層目の配線１６間
の切断とにより、前記第８図に示すインバータ回路が完
成する。

このように、マスタスライス方式を採用する半導体集積
回路装置１において、基本パターンを有する第１ＦＩ目
の配線１６を形成し、この第１層目の配線を覆う層間絶
縁膜１７を形成し、前記第１層目の配線１６の基本パタ
ーンに対応する前記層間絶ａｌ摸１７に、接続用又は切
断用開口１８を形成し２前記層間絶縁膜１７上に、前記
接続用開口１８を通して第１層目の配ｔｌＡ１６間を接
続する第２層目の配線１９を形成するとともに、前記切
断用開口１８を通して第１層目の配線１６間を切断する
ことにより、前記第１層目の配線１６、接続用又は切断
用開口１８の夫々のパターンを基本設計により形成し、
第２層目の配ＬＡ１９（最上層の配線）のパターンを変
更するだけで種々の論理回路又は記憶回路を形成できる
ので、製品の完成時間を短縮することができる。

また、第１層目の配線１６と第２層目の配ａ１９との交
差を自由に行うことができるので、第２層目の配ａｉ９
の引き回しがなくなり、集積度を向上することができる
。

〔実施例■〕

本実施例■は、半導体素子の電気的特性の検査に本発明
を適用した、本発明の他の実施例である。

本発明の実施例■であるマスクスライス方式を採用した
半導体集積回路装置を各配線形成工程毎に第９図及び第
１０図（概略模写図）で示す。

まず、第９図に示すように、第１層目の配線１６を形成
する。この第１層口の配ａ１６は、検査用端子としても
使用される外部端子２と、所定の基本セル４に形成され
た検査用半導体素子Ｒとを電気的に接続する。

この検査用半導体素子Ｒは、例えば、未使用の基本セル
４に設けられたソース領域又はドレイン領域１３で形成
した抵抗素子である。また、検査用半導体素子は、Ｍ　
Ｉ　Ｓ　ＦＥＴ、バイポーラトランジスタ等で構成して
もよい。他の基本セル４には、インバータ回路等の論理
回路が形成されている。

次に、前記実施例Ｉと略同様に１層間Ｍａ膜１７（図示
していない）と接続用又は切断用開口１８を形成する。

そして、第１０図に示すように、接続用開口１８を通し
て、基本セル４の論理回路と外部端子２から延在する第
１Ｑ目の配線１６とを接続する第２層目の配線１９を形
成する。この第２層目の配線１９の形成とともに、切断
用開口１８を通して、外部端子２と検査用半導体素子Ｒ
とを接続する第１ｙＩ！ｊ目の配線１６を電気的に切断
する。

このように、第１１目の配ａ１６で外部端子２と検査用
半導体素子Ｒとを電気的に接続し、この後、第２層目の
配ａ１９で外部端子２と論理回路とを電気的に接続する
とともに、外部端子２と検査用半導体素子Ｒとを接続す
る第１層目の配線１６を電気的に切断することにより、
第１層目の配線１６を形成する工程の後で検査用半導体
素子Ｒの電気的特性検査を行うことができるので、マス
タスライス方式を採用する半導体集積回路装置の製造工
程における歩留りを向上することができる。

また、外部端子２を検査用端子として使用することがで
きるので、検査用端子の占有面積を縮小し、集積度を向
上することができる。

以上１本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが１本発明は。

前記実施例に限定されるものではなく、その要旨を逸脱
しない範囲において、種々変形し得ることは勿論である
。

第１１図は、本発明の他の実施例を示す図であり、２つ
の入力信号Ｘ　Ｉｙ　Ｘ　２を受けて、そのＮＡ　Ｎ　
Ｄ論理Ｘ３（＝ＸＩ　−Ｘ２）を出力するゲートを構成
した例である。信号Ｘ１．Ｘ２及びＸ３は、本発明に従
って、第２層目の配線１９によって伝達される。

第４図及び第５図との比較から理解されるように、基本
セルのＭ　Ｉ　Ｓ　ＦＥＴのソース又はドレイ領域１２
又は１３に接続される第１層目の配！１６は、全て、フ
ィールド絶縁膜９上に延在される。

第２ｙ？！ｊ目の配線１９を、これによって、領域１２
又は１３のいずれの領域にも接続可能としている。

また、ｎチャネル及びｐチャネルＭＩＳＦＥＴのソース
又はドレイン領域１２及び１３を接続する配線１６の一
部が、その幅を大きくされ、第２層目の配Ｍ１９との接
続を容易にしている。さらに。

このｎチャネル及びＰチャネルＭＩＳＦＥＴのソース又
はドレイン領域１２及び１３を接続する配線１６の一部
（中央部）が、切断用開口１８を通して除去できるよう
にされる。さらに、また、固定パターンを有するＷｌ源
Ｖ　ｃ　ｅ　、　Ｖ　ｓ　ｓ供給のための配線パターン
が可変パターンとされる。

以上の基本パターンを用い、ＮＡＮＤゲートが構成され
る。第２層目の信号ＸＩ、Ｘ２及びＸ３のための配線１
９のパターンを形成すると共に。

固定配線である電源Ｖｃｃ及びＶｓｓ供給のための配線
１９の一部を突出させて、この突出部において、第１層
目の配線１６と接続している。これにより、電諒電位Ｖ
ｅｃと出力Ｘ３との間にＭＩＳ　Ｆ　Ｅ　Ｔ　Ｑ　Ｐ　
Ｉ　Ｌ　Ｑ　Ｐ　２を並列に接続する一方、出力Ｘ３と
接地電位■ｓｓとの間に、ＭＩＳＦＥＴＱｎ＋　、Ｑｎ
２を直列に接続している。また。

配線１６のうち、稿本セル内で固定パターンとされてい
る部分の一部を開口１８を通して除去することにより、
領域１２又は１３の任意の領域に対して電位Ｖｃｃ又は
Ｖｓｓを印加している。この除去により、配線１６で短
絡されていた領域の一方の領域１２を出力Ｘ３に、他方
を電位Ｖｓｓに、夫々接続している。

上述の基本パターンを用いることにより、ＮΔＮＤゲー
トの構成が安易になる。また、２段のインバータ、ＮＯ
Ｒゲート、ゲート幅を２倍とした１つのインバータ回路
等も、構成が安易になる。

また１例えば１本発明は、３人力又は４人力ＮＯＲゲー
ト回路を構成し得る基本セルを有するマスクスライス方
式を採用する半導体集積回路装置に適用することができ
る。

また１本発明は、３層の配線形成工程を有するマスタス
ライス方式を採用する半導体集積回路装置に適用するこ
とができる。

〔発明の効果〕

本願において開示される発明のうち、代表的なものによ
って得ることができる効果を簡単に説明すれば１次のと
おりである。

マスクスライス方式を採用する半導体集積回路装置にお
いて、基本パターンを有する第１層目の配線を形成し、
この第１層目の配線を覆う層間絶縁ＰＩＡを形成し、前
記第１層目の配線の基本パターンに対応する前記層間絶
縁１漠に、接続用又は切断用開口を形成し、前記層間絶
縁膜上に、前記接続用開口を通して第１層１コの配線間
を接続する第２片１目の配、線を形成するとともに、前
記切断用開口を通して第１層目の配線間を切断すること
により。

前記第１層目の配線パターンと接続用又は切断用間口と
を基本設計により形成し、第２層目の配置ｖＡパターン
を変更するだけでｆｌＲ々の論理回路又は記憶回路を形
成できるので、製品の完成時間を短縮することができる
。

また、第１層目の配線と第２層目の配線との交差を自由
に行うことができるので、第２層目の配線の引き回しが
なくなり、集積度を向上することができる。

【図面の簡単な説明】

第１図は、本発明の実施例１であるマスクスライス方式
を１用する半導体集積回路装置の概略構成を示す平面図
、 第２図は、前記第１図に示す基本セルの要部平面図、 第３図は、第２図の■−■線で切った断面図、第４図及
び第５図は、前記第１図に示す半導体集積回路装置の配
線形成工程を各製造工程毎に示す平面図、 第６図は、第４図の■−■線で切った断面図。 第７図は、第５図の■−■線で切った断面図、第８図は
、前記配線形成工程で形成される論理回路の等価回路図
、 第９図及び第１０図は、本発明の実施例■であるマスタ
スライス方式を採用した半導体集積回路装置を各配線形
成工程毎に示す概略模写図。 第１１図は、本発明のさらに他の実施例を示す平面図で
ある。 図中、１・・・半導体集積回路装置、２・外部端子、４
・・・基本セル、５・・基本セル列、６・・・配線領域
。 １４．１７・・・層間絶縁膜、１６・・・第１層目の配
線、１８・・・接続用又は切断用開口、１９・・・第２
層目の配線、Ｑｐ、Ｑ）ｎ−ＭＩＳＦＥＴである。

Claims (1)

1. 【特許請求の範囲】 １、配線パターンの変更で種々の論理機能又は記憶機能
   を構成するマスタスライス方式を採用する半導体集積回
   路装置の製造方法であって、基本パターンを有する第１
   層目の第１配線を形成する工程と、該第１配線を覆う層
   間絶縁膜を形成し、前記基本パターンに対応する第１配
   線上の前記層間絶縁膜に接続用又は切断用開口を形成す
   る工程と、前記層間絶縁膜上に、前記接続用開口を通し
   て第１配線間を接続する第２層目の第２配線を形成する
   とともに、前記切断用開口を通して第１配線間を電気的
   に切断する工程とを備えたことを特徴とする半導体集積
   回路装置の製造方法。 ２、前記接続用開口又は切断用開口は、前記第１配線間
   を電気的に切断できるように、第１配線の幅寸法よりも
   大きな寸法で形成されることを特徴とする特許請求の範
   囲第１項に記載の半導体集積回路装置の製造方法。 ３、前記第１配線の下に、前記層間絶縁膜とは異なる膜
   質の絶縁膜を設けたことを特徴とする特許請求の範囲第
   １項に記載の半導体集積回路装置の製造方法。 ４、前記第１配線を形成する工程で検査用半導体素子と
   検査用端子とを電気的に接続し、この検査用端子を通し
   て検査用半導体素子の電気的特性を検査した後に、前記
   第２配線を形成する工程で前記検査用半導体素子と検査
   用端子とを電気的に切断したことを特徴とする特許請求
   の範囲第１項に記載の半導体集積回路装置の製造方法。