JPH01175241A - 半導体装置のマスタスライス方法 - Google Patents
半導体装置のマスタスライス方法Info
- Publication number
- JPH01175241A JPH01175241A JP33224087A JP33224087A JPH01175241A JP H01175241 A JPH01175241 A JP H01175241A JP 33224087 A JP33224087 A JP 33224087A JP 33224087 A JP33224087 A JP 33224087A JP H01175241 A JPH01175241 A JP H01175241A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- insulating film
- film
- contact hole
- pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 12
- 238000000034 method Methods 0.000 claims abstract description 28
- 230000005669 field effect Effects 0.000 claims 2
- 238000004519 manufacturing process Methods 0.000 abstract description 5
- 238000004904 shortening Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 239000012535 impurity Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は」６導体装置のマスタスライス方法に関するも
のであり、 変更ハターンマスクをビアホールバクーンマスクと第２
層目の配線パターンマスクの２つに減らして、ターンア
ラウンドタイムの短縮を目的とし、本発明の半導体装置
のマスタスライス方法は、各基本セルのトランジスタの
各電極部を被覆する第１の絶縁膜が形成され、 該第１の絶縁膜にコンタクトホールが形成され、前記第
１の絶縁膜の上に前記コンタクトホールに適宜接続する
第１の配線膜が形成され、前記第１の配ｍ膜を被覆する
第２の絶ｎ膜が形成され、前記第１の配線膜に接続する
ために該第２の絶縁膜にビアホールが形成され、前記ビ
アホールに適宜接続する第２の配線膜が形成されてなる
半導体装置のマスタスライス方法において、 前記各電極部に対するコンタクトホールを少なくとも一
個ずつ形成し、該コンタクトホールを介して該各電極部
に適宜接続するとともにビアホールを受けるために部分
的に拡張された領域を有する第１層目の配線膜を予め形
成しておき、要求される回路機能に従って、前記第２の
絶縁膜に適宜ビアホールを形成し、かつ該ビアホールを
介して選択的に前記第１層目の配ＬＡ膜の拡張部に接続
する第２層目の配線膜を形成することを含み構成する。
のであり、 変更ハターンマスクをビアホールバクーンマスクと第２
層目の配線パターンマスクの２つに減らして、ターンア
ラウンドタイムの短縮を目的とし、本発明の半導体装置
のマスタスライス方法は、各基本セルのトランジスタの
各電極部を被覆する第１の絶縁膜が形成され、 該第１の絶縁膜にコンタクトホールが形成され、前記第
１の絶縁膜の上に前記コンタクトホールに適宜接続する
第１の配線膜が形成され、前記第１の配ｍ膜を被覆する
第２の絶ｎ膜が形成され、前記第１の配線膜に接続する
ために該第２の絶縁膜にビアホールが形成され、前記ビ
アホールに適宜接続する第２の配線膜が形成されてなる
半導体装置のマスタスライス方法において、 前記各電極部に対するコンタクトホールを少なくとも一
個ずつ形成し、該コンタクトホールを介して該各電極部
に適宜接続するとともにビアホールを受けるために部分
的に拡張された領域を有する第１層目の配線膜を予め形
成しておき、要求される回路機能に従って、前記第２の
絶縁膜に適宜ビアホールを形成し、かつ該ビアホールを
介して選択的に前記第１層目の配ＬＡ膜の拡張部に接続
する第２層目の配線膜を形成することを含み構成する。
〔産業上の利用分野］
本発明は半導体装置のマスタスライス方法に関するもの
である。
である。
第１１図は従来例に係るＣＭＯ３構成の半導体装置のマ
スタスライス方法の基本セルパターンである。図におい
て、１は基本セルであり、２つのＰチャネルトランジス
タと２つのＮチャネルトランジスタとによって構成され
ている。１つのＰチャネルトランジスタはポリＳｉゲー
ト電極２とソース・ドレイン領域４．５ （Ｐ型不純物
領域）からなり、他方のＰチャネルトランジスタはポリ
Ｓｉゲート電極３とソース・ドレイン領域ｓ、Ｂｐ型不
純物領域）からなっている。また１つのＮチャネルトラ
ンジスタはポリＳｉゲート電極２とソース・ドレイン領
域７．８ （Ｎ型不純物領域）からなり、他方のＮチャ
ネルトランジスタはポリＳｉゲート電極３とソース・ド
レイン領域８．９’（Ｎ型不純物領域）からなっている
、そして、これらの領域を保護するために絶縁膜がその
上に形成されている。
スタスライス方法の基本セルパターンである。図におい
て、１は基本セルであり、２つのＰチャネルトランジス
タと２つのＮチャネルトランジスタとによって構成され
ている。１つのＰチャネルトランジスタはポリＳｉゲー
ト電極２とソース・ドレイン領域４．５ （Ｐ型不純物
領域）からなり、他方のＰチャネルトランジスタはポリ
Ｓｉゲート電極３とソース・ドレイン領域ｓ、Ｂｐ型不
純物領域）からなっている。また１つのＮチャネルトラ
ンジスタはポリＳｉゲート電極２とソース・ドレイン領
域７．８ （Ｎ型不純物領域）からなり、他方のＮチャ
ネルトランジスタはポリＳｉゲート電極３とソース・ド
レイン領域８．９’（Ｎ型不純物領域）からなっている
、そして、これらの領域を保護するために絶縁膜がその
上に形成されている。
ここまで作成した半導体装置をストックしておき、要求
される回路機能に応じて絶縁膜にコンタクトホールを開
け、次いで第１の配線膜（Ａｌ膜）を形成し、次に第２
の絶縁膜を形成してこの第２の絶縁膜にビアホールを形
成し、更にビアホールを介して第１の配線膜に接続する
第２の配線膜を形成する。
される回路機能に応じて絶縁膜にコンタクトホールを開
け、次いで第１の配線膜（Ａｌ膜）を形成し、次に第２
の絶縁膜を形成してこの第２の絶縁膜にビアホールを形
成し、更にビアホールを介して第１の配線膜に接続する
第２の配線膜を形成する。
第１２図はこのようなマスタスライス方法によって形成
された８人カナンド回路であり、丸印が第１の絶縁膜の
コンタクトホール、破線が第１層目のＡｌ配線、二重丸
印が第２の絶縁膜のビアホール、実線が第２Ｎ目の／ｌ
配線である。
された８人カナンド回路であり、丸印が第１の絶縁膜の
コンタクトホール、破線が第１層目のＡｌ配線、二重丸
印が第２の絶縁膜のビアホール、実線が第２Ｎ目の／ｌ
配線である。
このようにして、コンタクトホール、第１層目の／ｌ配
線、ビアホールおよび第２層目のＡｆｆｉ配線の４つの
各パターンを変更することにより、所定の機能の回路を
自在に形成できるので、設計時間および製造工程の短縮
化を図ることが可能となる。
線、ビアホールおよび第２層目のＡｆｆｉ配線の４つの
各パターンを変更することにより、所定の機能の回路を
自在に形成できるので、設計時間および製造工程の短縮
化を図ることが可能となる。
ところで、従来例のマスタスライス方法によれば、コン
タクトホールパターンマスク、第１層目のＡ２配線パタ
ーンマスク、ビアホールパターンマスクおよび第２Ｎ目
のＡｆｆｉｆｆ式ターンマスクの少なくとも４つのパタ
ーンマスクを必要とする。
タクトホールパターンマスク、第１層目のＡ２配線パタ
ーンマスク、ビアホールパターンマスクおよび第２Ｎ目
のＡｆｆｉｆｆ式ターンマスクの少なくとも４つのパタ
ーンマスクを必要とする。
これらの変更パターンマスクを減らすことが出来れば、
従来よりも更にターンアラウンドタイムを短くすること
ができる。
従来よりも更にターンアラウンドタイムを短くすること
ができる。
本発明はかかる従来の問題に鑑みて創作されたものであ
り、変更パターンマスクをビアホールパターンマスクと
第２層目の配線パターンマスクの２つに減らして、ター
ンアラウンドタイムの短縮が可能な半導体装置のマスタ
スライス方法の提供を目的とする。
り、変更パターンマスクをビアホールパターンマスクと
第２層目の配線パターンマスクの２つに減らして、ター
ンアラウンドタイムの短縮が可能な半導体装置のマスタ
スライス方法の提供を目的とする。
［問題点を解決するための手段］
上記目的を達成するために、本発明は各基本セルのトラ
ンジスタの各電極部を被覆する第１の絶縁膜が形成され
、 該第１の絶縁膜にコンタクトホールが形成され、前記第
１の絶縁膜の上に前記コンタクトホールに適宜接続する
第１の配線膜が形成され、前記第１の配線膜を被覆する
第２の絶縁膜が形成され、前記第１の配線膜に接続する
ために該第２の絶縁膜にビアホールが形成され、前記ビ
アホールに適宜接続する第２の配線膜が形成されてなる
半導体装置のマスタスライス方法において、 前記各電極部に対するコンタクトホールを少なくとも一
個ずつ形成し、該コンタクトホールを介して該各電極部
に適宜接続するとともにビアホールを受けるために部分
的に拡張された領域を有する第１層目の配線膜を予め形
成しておき、要求される回路機能に従って、前記第２の
絶縁膜に適宜ビアホールを形成し、かつ該ビアホールを
介して選択的に前記第１層目の配線膜の拡張部に接続す
る第２層目の配線膜を形成することを含み構成する。
ンジスタの各電極部を被覆する第１の絶縁膜が形成され
、 該第１の絶縁膜にコンタクトホールが形成され、前記第
１の絶縁膜の上に前記コンタクトホールに適宜接続する
第１の配線膜が形成され、前記第１の配線膜を被覆する
第２の絶縁膜が形成され、前記第１の配線膜に接続する
ために該第２の絶縁膜にビアホールが形成され、前記ビ
アホールに適宜接続する第２の配線膜が形成されてなる
半導体装置のマスタスライス方法において、 前記各電極部に対するコンタクトホールを少なくとも一
個ずつ形成し、該コンタクトホールを介して該各電極部
に適宜接続するとともにビアホールを受けるために部分
的に拡張された領域を有する第１層目の配線膜を予め形
成しておき、要求される回路機能に従って、前記第２の
絶縁膜に適宜ビアホールを形成し、かつ該ビアホールを
介して選択的に前記第１層目の配線膜の拡張部に接続す
る第２層目の配線膜を形成することを含み構成する。
すなわち、コンタクトホールおよび第１の配線膜のマス
クパターンは固定的である。そしてコンタクトホールは
、第１の配線膜がトランジスタの各領域（ソース、ドレ
イン、ゲート）に電気的に接続できるように、少なくと
も該各領域に一つずつ設けられている。
クパターンは固定的である。そしてコンタクトホールは
、第１の配線膜がトランジスタの各領域（ソース、ドレ
イン、ゲート）に電気的に接続できるように、少なくと
も該各領域に一つずつ設けられている。
また、第１の配線膜にはビアホールを適正に受けること
ができるようにするため、部分的に拡張された部分が設
けられており、この拡張された部分は各領域（ソース、
ドレイン、ゲート）上に少なくとも１個ずつ設けられて
いる。また第１の配線膜は前記コンタクトホールを介し
て該領域（ソース、ドレイン、ゲート）に適宜、電気的
に接続するように形成されている。
ができるようにするため、部分的に拡張された部分が設
けられており、この拡張された部分は各領域（ソース、
ドレイン、ゲート）上に少なくとも１個ずつ設けられて
いる。また第１の配線膜は前記コンタクトホールを介し
て該領域（ソース、ドレイン、ゲート）に適宜、電気的
に接続するように形成されている。
例えば、コンタクトホールおよび第１の配線膜の固定パ
ターンは、第１図に示すようになる。
ターンは、第１図に示すようになる。
〔作用］
所定の機能の回路を形成する場合には゛、第１の配線膜
の拡張部の真上にビアホールを選択的に形成し、次いで
第２の配線膜を形成する。
の拡張部の真上にビアホールを選択的に形成し、次いで
第２の配線膜を形成する。
これにより、第２の配線膜はビアホールを介して第１の
配線膜に電気的に接続する。なお、第１の配線膜がコン
タクトホールを介してトランジスタの各令頁域（ソース
、ドレイン、ゲート）に電気的接続している場合には、
第２の配線膜はこれら各領域にも電気的に接続すること
ができる。
配線膜に電気的に接続する。なお、第１の配線膜がコン
タクトホールを介してトランジスタの各令頁域（ソース
、ドレイン、ゲート）に電気的接続している場合には、
第２の配線膜はこれら各領域にも電気的に接続すること
ができる。
このようにして、例えば第４図に示すように、８人力ナ
ンドゲート回路を作成することができる。
ンドゲート回路を作成することができる。
〔実施例］
次に図を参照しながら本発明の実施例について説明する
。第１図は本発明の実施例に係るＣＭＯ８構成のマスタ
スライス方法を説明する上面図であり、第２図、第３図
はそれぞれ第１図においてＡ−Ａ、Ｂ−Ｂで示す矢視断
面図である。
。第１図は本発明の実施例に係るＣＭＯ８構成のマスタ
スライス方法を説明する上面図であり、第２図、第３図
はそれぞれ第１図においてＡ−Ａ、Ｂ−Ｂで示す矢視断
面図である。
第１図において、左側がＰチャネルトランジスタ列で、
右側がＮチャネルトランジスタ列である。
右側がＮチャネルトランジスタ列である。
また、１０と１１はポリＳｉゲート電極、１２〜１４は
Ｐチャネルトランジスタのソース・ドレイン領域、１５
〜Ｉ７はＮチャネルトランジスタのソース・ドレイン領
域である。１８は第１Ｎ目の配線（破線で示す。）であ
り、通常の配線幅より広い拡張された部分１９を有して
いる。この拡張部１９は、後述する第２の絶縁膜のビア
ホールを形成するときに利用される。
Ｐチャネルトランジスタのソース・ドレイン領域、１５
〜Ｉ７はＮチャネルトランジスタのソース・ドレイン領
域である。１８は第１Ｎ目の配線（破線で示す。）であ
り、通常の配線幅より広い拡張された部分１９を有して
いる。この拡張部１９は、後述する第２の絶縁膜のビア
ホールを形成するときに利用される。
２０は第１の絶縁膜に形成されるコンタクトホール、２
１は第１の配線によるＶＤＯライン、２２は同じく第１
の配線によるｖｓｓラインである。
１は第１の配線によるＶＤＯライン、２２は同じく第１
の配線によるｖｓｓラインである。
第２図において、２３はＮ型Ｓｉ基板、２４はＰウェル
、２５はＬＯＣＯ３法による５ｉｏＪ！、２６は第１の
絶縁膜（例えば、Ｐ Ｓ Ｇ［）である。
、２５はＬＯＣＯ３法による５ｉｏＪ！、２６は第１の
絶縁膜（例えば、Ｐ Ｓ Ｇ［）である。
第１図に示すように、本発明のマスタスライス方法によ
れば第１の絶縁膜２６に対するコンタクトホールと第１
Ｎ目の配線１８は固定パターンである。
れば第１の絶縁膜２６に対するコンタクトホールと第１
Ｎ目の配線１８は固定パターンである。
第４図は、第１図の固定パターンを用いて８人カナンド
回路を形成する場合のビアホールパターンと第２Ｎ目の
配線パターンを示す図で、ある。２日は第２の絶縁膜に
形成されるビアホールであり、第１層目の配線１８の拡
張部１９の真上に形成される。なお、図において二重丸
印の中の小火がビアホールであり、二重丸印以外の小火
はコンタクトホールを示している。２９は第２の絶縁膜
の上に形成される第２Ｎ目の配線であり、ビアホール２
８を介して第１１目の配線１８に電気的に接続している
（第５図は第４図のＣ−Ｃ矢視断面図）。
回路を形成する場合のビアホールパターンと第２Ｎ目の
配線パターンを示す図で、ある。２日は第２の絶縁膜に
形成されるビアホールであり、第１層目の配線１８の拡
張部１９の真上に形成される。なお、図において二重丸
印の中の小火がビアホールであり、二重丸印以外の小火
はコンタクトホールを示している。２９は第２の絶縁膜
の上に形成される第２Ｎ目の配線であり、ビアホール２
８を介して第１１目の配線１８に電気的に接続している
（第５図は第４図のＣ−Ｃ矢視断面図）。
図のように、ビアホール２８と第２Ｎ目の配線２９を適
宜形成することにより、４人力ナンド回路、２人カノア
回路、インバータ回路を容易に作成することができる。
宜形成することにより、４人力ナンド回路、２人カノア
回路、インバータ回路を容易に作成することができる。
第６図（ａ）は第１図で示す基本セル間に配置される第
１Ｎ目の配線パターン（固定パターン）を示す図である
０図のように、基本セル間に第１層目の配線１８が複数
本設けられ（第１Ｎ目の配線は、この図において実線で
示されている。）、また各配線には複数の拡張部１９（
丸印で示す、）が基本セル側の配線パターンと対応付け
られて形成されている。
１Ｎ目の配線パターン（固定パターン）を示す図である
０図のように、基本セル間に第１層目の配線１８が複数
本設けられ（第１Ｎ目の配線は、この図において実線で
示されている。）、また各配線には複数の拡張部１９（
丸印で示す、）が基本セル側の配線パターンと対応付け
られて形成されている。
第１Ｎ目の配線同士を電気的に接続するときには第６図
（ｂ）に示すように、ビアホール２８と第２層目の配線
２９とを適宜形成する。なお、所定の電気的接続を完成
させるためには第１層目の配線を適宜切断する必要があ
るが、本発明の実施例ではレーザ光を照射することによ
り、これを行う。図において、Ｘ印はレーザ光による切
断箇所を示す。
（ｂ）に示すように、ビアホール２８と第２層目の配線
２９とを適宜形成する。なお、所定の電気的接続を完成
させるためには第１層目の配線を適宜切断する必要があ
るが、本発明の実施例ではレーザ光を照射することによ
り、これを行う。図において、Ｘ印はレーザ光による切
断箇所を示す。
第７図は、第４図および第５図に示すビアホールおよび
第２層目の配線パターンを用いて形成した最終的な８人
力ナンド回路の結線図である。図において、３０と３１
は４人力ナンド回路、３２は２人カノア回路、３３はイ
ンバータ回路である。
第２層目の配線パターンを用いて形成した最終的な８人
力ナンド回路の結線図である。図において、３０と３１
は４人力ナンド回路、３２は２人カノア回路、３３はイ
ンバータ回路である。
第８図〜第１０図は、本発明のマスタスライス方法によ
る基本回路と呼ばれる種々の回路の結線図である。
る基本回路と呼ばれる種々の回路の結線図である。
なお、実施例では第８図〜第１０図に示す基本回路に限
っているが、当業者ならば第１ノの固定パターンを利用
して、その他の種々の基本回路を容易に形成できる。
っているが、当業者ならば第１ノの固定パターンを利用
して、その他の種々の基本回路を容易に形成できる。
このように本発明の実施例によれば、コンタクトホール
パターンおよび第１ＰＪ目の配線パターンまでを固定パ
ターンとし、ビアホールおよび第２層目の配線パターン
のみを変えることにより、所定の種々の機能の回路を形
成できるので、従来よりも製造工程が簡単となり、また
製造期間の短縮が可能となる。
パターンおよび第１ＰＪ目の配線パターンまでを固定パ
ターンとし、ビアホールおよび第２層目の配線パターン
のみを変えることにより、所定の種々の機能の回路を形
成できるので、従来よりも製造工程が簡単となり、また
製造期間の短縮が可能となる。
以上説明したように、本発明によればコンタクトホール
パターンおよび第１層目の配線パターンまでを固定パタ
ーンとし、ビアホールパターンと第２Ｎ目の配線パター
ンのみを変更することによって種々の所定の機能の回路
を形成することができるので、従来よりも製造工程が短
縮し、ターンアラウンドタイムを短くすることが可能と
なる効果がある。
パターンおよび第１層目の配線パターンまでを固定パタ
ーンとし、ビアホールパターンと第２Ｎ目の配線パター
ンのみを変更することによって種々の所定の機能の回路
を形成することができるので、従来よりも製造工程が短
縮し、ターンアラウンドタイムを短くすることが可能と
なる効果がある。
第１図は本発明の実施例に係るマスタスライス方法の固
定パターン図、 第２図は第１図のＡ−Ａ矢視断面図、 第３図は第１図のＢ−Ｂ矢視断面図、 第４図は本発明のマスタスライス方法による８人力ナン
ド回路の構成回路パターン図、第５図は第４図のＣ−Ｃ
矢視断面図、 第６図は本発明の第２層目の配線の結線方法を説明する
図、 第７図は本発明のマスタスライス方法による８人力ナン
ド回路の結線図、 第８図〜第１０図は本発明のマスタスライス方法による
他の基本回路の結線図、 第１ｆ図は従来例のマスタスライス基本セルの説明図、
− 第１２図は従来例のマスタスライス方法の説明図である
。 （符号の説明） １０．１１−・・ポＩＪ Ｓｉケ−） ？Ｊｉ、１２〜
１４・・・Ｐ型ソース・ドレイン領域、１５〜１７・・
・Ｎ型ソース・ドレイン領域、１８・・・第１層目の配
線、 １９・・・第１層目の配線の拡張部 ２０・・・コンタクトホール、 ２１・・・ＶＯＤライン、 ２２・・・ＶＳＳライン、 ２３・・・Ｎ型Ｓｔ基板、 ２４・・・Ｐウェル、 ２５・・・Ｓｉｎ、膜、 ２６・・・第１の絶縁膜、 ２７・・・チャネルストップ、 ２８・・・ビアホール、 ２９・・・第２層目の配線。 Ｐチャネル Ｎチャネルトランジスタ
列 トランジスタ列第１図 第１図のＡ−Ａ矢視断面図 第２図 第１図のＢ−Ｂ矢視断面図 第３図 第４図のＣ−Ｃ矢視断面図 第５図 第４図 （ａ） 本発明の第２層目の配線の結線方法を説明する図本発明
のマスタスライス方式による ８人力ナンド回路の結線図 第７図 第８図 ｍ＝発明のマスタスライス方法てよる 本発明のマスタスライス方法にヨル 他の基本回路の結線図 Ｐチャネル Ｎチャネルトランジスタ
列 トランジスタ列従来例のマスタスライ
ス基本セルの説明図第１１図
定パターン図、 第２図は第１図のＡ−Ａ矢視断面図、 第３図は第１図のＢ−Ｂ矢視断面図、 第４図は本発明のマスタスライス方法による８人力ナン
ド回路の構成回路パターン図、第５図は第４図のＣ−Ｃ
矢視断面図、 第６図は本発明の第２層目の配線の結線方法を説明する
図、 第７図は本発明のマスタスライス方法による８人力ナン
ド回路の結線図、 第８図〜第１０図は本発明のマスタスライス方法による
他の基本回路の結線図、 第１ｆ図は従来例のマスタスライス基本セルの説明図、
− 第１２図は従来例のマスタスライス方法の説明図である
。 （符号の説明） １０．１１−・・ポＩＪ Ｓｉケ−） ？Ｊｉ、１２〜
１４・・・Ｐ型ソース・ドレイン領域、１５〜１７・・
・Ｎ型ソース・ドレイン領域、１８・・・第１層目の配
線、 １９・・・第１層目の配線の拡張部 ２０・・・コンタクトホール、 ２１・・・ＶＯＤライン、 ２２・・・ＶＳＳライン、 ２３・・・Ｎ型Ｓｔ基板、 ２４・・・Ｐウェル、 ２５・・・Ｓｉｎ、膜、 ２６・・・第１の絶縁膜、 ２７・・・チャネルストップ、 ２８・・・ビアホール、 ２９・・・第２層目の配線。 Ｐチャネル Ｎチャネルトランジスタ
列 トランジスタ列第１図 第１図のＡ−Ａ矢視断面図 第２図 第１図のＢ−Ｂ矢視断面図 第３図 第４図のＣ−Ｃ矢視断面図 第５図 第４図 （ａ） 本発明の第２層目の配線の結線方法を説明する図本発明
のマスタスライス方式による ８人力ナンド回路の結線図 第７図 第８図 ｍ＝発明のマスタスライス方法てよる 本発明のマスタスライス方法にヨル 他の基本回路の結線図 Ｐチャネル Ｎチャネルトランジスタ
列 トランジスタ列従来例のマスタスライ
ス基本セルの説明図第１１図
Claims (3)
- （１）各基本セルのトランジスタの各電極部を被覆する
第１の絶縁膜が形成され、 該第１の絶縁膜にコンタクトホールが形成され、前記第
１の絶縁膜の上に前記コンタクトホールに適宜接続する
第１の配線膜が形成され、前記第１の配線膜を被覆する
第２の絶縁膜が形成され、前記第１の配線膜に接続する
ために該第２の絶縁膜にビアホールが形成され、前記ビ
アホールに適宜接続する第２の配線膜が形成されてなる
半導体装置のマスタスライス方法において、 前記各電極部に対するコンタクトホールを少なくとも一
個ずつ形成し、該コンタクトホールを介して該各電極部
に適宜接続するとともにビアホールを受けるために部分
的に拡張された領域を有する第１層目の配線膜を予め形
成しておき、 要求される回路機能に従って、前記第２の絶縁膜に適宜
ビアホールを形成し、かつ該ビアホールを介して選択的
に前記第１層目の配線膜の拡張部に接続する第２層目の
配線膜を形成することを特徴とする半導体装置のマスタ
スライス方法。 - （２）前記トランジスタは電界効果トランジスタであり
、各電極はソース電極、ドレイン電極およびゲート電極
であることを特徴とする特許請求の範囲第１項に記載の
半導体装置のマスタスライス方法。 - （３）前記電界効果トランジスタはＣＭＯＳを構成する
ＰチャネルトランジスタとＮチャネルトランジスタであ
ることを特徴とする特許請求の範囲第２項に記載の半導
体装置のマスタスライス方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33224087A JPH01175241A (ja) | 1987-12-29 | 1987-12-29 | 半導体装置のマスタスライス方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33224087A JPH01175241A (ja) | 1987-12-29 | 1987-12-29 | 半導体装置のマスタスライス方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01175241A true JPH01175241A (ja) | 1989-07-11 |
Family
ID=18252743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33224087A Pending JPH01175241A (ja) | 1987-12-29 | 1987-12-29 | 半導体装置のマスタスライス方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01175241A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5488238A (en) * | 1990-06-25 | 1996-01-30 | Kabushiki Kaisha Toshiba | Arrangement of power supply lines used in a unit functional block |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59204254A (ja) * | 1983-05-06 | 1984-11-19 | Sumitomo Electric Ind Ltd | 多層配線マスタスライスｉｃの製造方法 |
| JPS6020586A (ja) * | 1983-07-13 | 1985-02-01 | Semiconductor Energy Lab Co Ltd | 光電変換装置の作製方法 |
| JPS61111564A (ja) * | 1984-11-05 | 1986-05-29 | Toshiba Corp | 半導体装置の製造方法 |
| JPS61199672A (ja) * | 1985-02-28 | 1986-09-04 | Fuji Electric Co Ltd | 光起電力装置 |
| JPS62263653A (ja) * | 1986-05-12 | 1987-11-16 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
-
1987
- 1987-12-29 JP JP33224087A patent/JPH01175241A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59204254A (ja) * | 1983-05-06 | 1984-11-19 | Sumitomo Electric Ind Ltd | 多層配線マスタスライスｉｃの製造方法 |
| JPS6020586A (ja) * | 1983-07-13 | 1985-02-01 | Semiconductor Energy Lab Co Ltd | 光電変換装置の作製方法 |
| JPS61111564A (ja) * | 1984-11-05 | 1986-05-29 | Toshiba Corp | 半導体装置の製造方法 |
| JPS61199672A (ja) * | 1985-02-28 | 1986-09-04 | Fuji Electric Co Ltd | 光起電力装置 |
| JPS62263653A (ja) * | 1986-05-12 | 1987-11-16 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5488238A (en) * | 1990-06-25 | 1996-01-30 | Kabushiki Kaisha Toshiba | Arrangement of power supply lines used in a unit functional block |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH058585B2 (ja) | ||
| JPH0558582B2 (ja) | ||
| US5081059A (en) | Method of forming semiconductor integrated circuit using master slice approach | |
| JPH01175241A (ja) | 半導体装置のマスタスライス方法 | |
| JPH0254670B2 (ja) | ||
| JPS5836501B2 (ja) | 半導体集積回路装置 | |
| US4143390A (en) | Semiconductor device and a logical circuit formed of the same | |
| KR100401495B1 (ko) | 반도체 소자의 트랜지스터 제조방법 | |
| JPH01244640A (ja) | 半導体装置のマスタスライス方法 | |
| US5977573A (en) | Wiring pattern for a semiconductor integrated circuit device | |
| JP2517452B2 (ja) | 半導体装置 | |
| JPH03283566A (ja) | 半導体装置 | |
| JPH04287369A (ja) | 半導体集積回路装置の製造方法 | |
| JPH06120457A (ja) | マスタースライス半導体装置及びその製造方法 | |
| JPH0371788B2 (ja) | ||
| JPH02174258A (ja) | 遅延セル | |
| JPS62277747A (ja) | 半導体集積回路 | |
| JPS61295642A (ja) | 半導体集積回路装置 | |
| JPH03105972A (ja) | 半導体集積回路の製造方法及び半導体装置 | |
| JPS61111564A (ja) | 半導体装置の製造方法 | |
| JPH03145762A (ja) | マスタースライス集積回路 | |
| JPS589359A (ja) | Ｍｏｓ集積回路 | |
| JPH05198680A (ja) | 半導体集積回路装置 | |
| JPS628538A (ja) | 半導体集積回路装置 | |
| JPS63306640A (ja) | プログラマブル・ロジック・アレイ |