JPS63306640A

JPS63306640A - プログラマブル・ロジック・アレイ

Info

Publication number: JPS63306640A
Application number: JP62142499A
Authority: JP
Inventors: Daisuke Miura; 大祐三浦
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1987-06-08
Filing date: 1987-06-08
Publication date: 1988-12-14

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概要〕本発明はプログラマブル・ロジック・アレイであって、
基本セルがＣＭＯＳ形成部とＮＭＯＳ形成部とよりなる
マスタスライス型半導体集積回路を用い、かつアンド平
面及びオア平面夫々で！ＪＩ用の積項線を設けることに
より、基本セルを効率良く利用してマスクスライス型半
導体集積回路でプログラマブル・ロジック・アレイの形
成を可能どする。

〔産業上の利用分野〕

本発明はプログラマブル・ロジック・アレイに関し、ア
ンド平面及びオア平面の２段構成で名神の論理関数を生
成するプログラマブル・ロジック・アレイに関する。

一般にマスタスライス型半導体集積回路は人出カセル領
域を除いたチップ中央部に複数の基本セル列を配線チャ
ネルを挟んで並べている。

最近のゲート敷き詰めマスタスライス型半導体集積回路
（３ｅａ　ｏｒ　ｇａｔｅｓ以下ｒｓＯＧＪという）は
入出力セル領域を除いたチップ中央部の全面に基本セル
を敷き詰めており、論理ユニットセル及び配線チャネル
夫々を上記敷き詰めた基本セル上で構成する。

上記のＳＯＧでは配線チャネルを最小限に抑えることが
できるので集積できるゲート数が大となる。このように
集積度が高くなると、論理コニットセルの他にプログラ
マブル・ロジック・７レイ（以下ｒＰＬＡＪという）を
ＳＯＧに内蔵させるといった要求が発生している。

ＰＬＡはアンド平面のＲＯＭとオア平面のＲＯＭとの２
段構成で各種の論連関数を少ないトランジスタで生成す
るものである。

〔従来の技術〕

第８図は従来のＰＬＡの一例の回路図を示す。

同図中、端子１ａ、Ｉｂ夫々には入力信号Ａ、Ｂが入来
し、入力線３ａ、３ｂ、４ａ、４ｂ夫々に信号Ａ、Ａ、
Ｂ、Ｂが夫々供給される。入力線３ａ、３ｂ、４ａ、４
ｂ夫々と積項線５ａ〜５ｄ夫々との交点にアンド平面６
のＮチャンネルＭＯ８（ＮＭＯＳ＞　トランジスタが設
けられ、かつ、積項ｔａ５ａ〜５ｄ夫々と出力線７ａ、
７ｂとの交点にオア平面８のＮＭＯＳトランジスタが設
けられており、出力信号Ｚ＋　、２２夫々は端子２ａ。

２ｂより出力される。

ここで、アンド平面６のトランジスタのドレインを積項
線５ａ〜５ｄ夫々に接続すること、及びオア平面のトラ
ンジスタのトレインを出力１！Ｊ７ａ。

７ｂ夫々に接続することによってプログラムがなされる
。

〔発明が解決しようとする問題点〕

上記のＰＬＡをマスクスライス型半導体集積回路で構成
しようとする場合は次の点で問題となる。

■　ＰＬＡでは読み出し速度を考慮してアンド平面及び
オア平面共にＮＭＯＳトランジスタしか使わないが、マ
スタスライス型半導体集積回路は論理ユニットセルを構
成するためのコンプリメンタリ−ＭＯＳ　（０ＭＯ８）
を基本として基本セルが構成されているので、上記基本
セル内のＰチャンネルＭＯ８（ＰＭＯ８）　トランジス
タが余まり、基本セルの利用効率が悪い。

■　マスタスライス型半導体集積回路では基本セル内に
例えばＸ方向（列方向）に複数のトランジスタが構成さ
れ、これらのゲートは共通接続されている。これに対し
て、ＰＬＡのアンド平面６では列方向の複数のトランジ
スタのゲートが共通接続され、オア平面８では行方向の
複数のトランジスタのゲートが共通接続されている。従
って、マスタスライス型半導体集積回路の基本セルのＸ
方向く列方向）に入力線３ａ〜４ｂを設け、積項線５ａ
〜５ｄをＹ方向（行方向）に設けると、オア平面８では
基本セル内の単一のトランジスタしか利用できず基本セ
ルの利用効率が悪い。

このため、マスタスライス型半導体集積回路を用いてＰ
ＬＡが構成されることはなかった。

本発明は上記の点に鑑みてなされたものであり、マスタ
スライス型半導体集積回路の基本セルを効率良く利用し
て構成したＰＬＡを提供することを目的とする。

（問題点を解決するための手段）本発明のＰＬＡは、互いに同数でかつゲート共通のＰチ
ャンネルＭＯＳトランジスタ及びＮチャンネルＭＯＳト
ランジスタを形成するためのＣＭＯＳ形成部（１０ａ）
と、複数のゲート共通のＮチャンネルＭＯＳトランジス
タを形成するためのＮＭＯ３形成部（１０ｂ）とよりな
る基本セル（１０）が構成されたマスタスライス型半導
体集積回路を用いて形成され、入力線（３６〜４１．５１〜５４）と第１の積項線（３
８，３９，５５ａ〜５８ａ）との交点に基本セル（１０
）で構成される複数のＮチャンネルＭＯＳトランジスタ
を配設したアンド平面（３４，６０）と、第１の積項線（３８，３９，５５ａ〜５８ａ）に接続さ
れた第２の積項線（４３，４４，５５ｂ〜５８ｂ）と出
力線（４２，４３，６２，６３）との交点に基本セル（
１０）で構成される複数のＮチャンネルＭＯＳトランジ
スタを配設したオア平面（３５，６１）とを有する。

〔作用〕

本発明においては、基本セル（１０）がＣＭＯＳ形成部
（１０ａ）とＮＭＯＳ形成部（１０ｂ）とよりなるので
、ＰＬＡを構成したとき基本セル（１０）で使用されな
い部分が少なく、基本セル（１０）を効率良く利用でき
る。また、アンド平面（３４，６０）の第１の積項線（
３Ｂ、３９゜５５ａ〜５８ａ）と、オア平面（３５，６
１）の第２の積項ａ（４３，４４，５５ｂ〜５８ｂ）と
が別々に設けられているので、アンド平面（３４゜６０
）及びオア平面（３５，６１）夫々で基本セル（１０）
に形成される複数のＮＭＯＳトランジスタを利用でき基
本セル（１０）の利用効率が向上する。

（実施例）第３図（Ａ）は本発明ＰＬＡで用いられるマスタスライ
ス型半導体集積回路の一実施例の全体図を示す。同図中
、半導体チップ１の周縁部には複数の入出力セル２が設
けられ、半導体チップ１の中央部には基本セル１０が敷
き詰められている。

第３図（Ｂ）、（Ｃ）夫々は基本セル１０の一実施例の
平面図、拡大図を示す。この第３図（Ｂ）、（Ｃ）はア
ルミ配線が形成されてない状態、いわゆるマスクを示し
ている。マスタスライスではゲート電極まで予め形成し
たマスクを用意しておき、使用者の要求に応じて上層に
アルミ配線を施す。

第３図（Ｂ）、（Ｃ）において、基本セル１０は、ＣＭ
ＯＳ形成部１０ａとＮＭＯＳ形成部１０ｂとよりなる。

ＣＭＯＳ形成部１０ａは梨地で示すゲート電極１１．１
２と、ＰＭＯ８部１３と、ＮＭＯＳ部１４部上４構成さ
れている。ＰＭＯ３部１３はＰ型部１３ａ、１３ｂとＰ
型部１３Ｃとよりなり、Ｐ型部１３Ｇ共通の２つのＰＭ
ＯＳトランジスタが形成される。ＮＭＯＳ部１４部上４
部１４ａ、１４ｂとＮ型部１４Ｇとよりなり、Ｎ型部１
４Ｇ共通の２つのＮＭＯＳトランジスタが形成される。

なお、ゲート電極１１．１２の幅広部１１ａ、１２ａ夫
々はスライス段階で上層に形成する配線極を接続するた
めのものである。

ＮＭＯＳ形成部１０ｂは梨地で示すゲート電極１５．１
６とＮＭＯＳ部１７．１８とより構成されている。ＮＭ
ＯＳ部１７．１８夫々はＮ型部１７ａ、１８ａ、１７ｂ
、１８ｂとＮ型部１７Ｃ９１８Ｃとよりなり、各ＮＭＯ
Ｓ部で夫々Ｎ型部１７ｃ、１８ａ共通の２つのＮＭＯＳ
トランジスタが形成される。Ｎ型部１７ｃはＮ型部１８
ｃに対して矢印Ｙ方向の幅が２倍とされている。

ゲート電極１１．１２．１５．１６は、夫々ポリシリコ
ンで形成された一体のものである。

また、第４図（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）。

（Ｅ）夫々は第３図（Ｃ）の一点ｍ線ｒＶＡ、ｒＶＢ。

ｒＶｃ、ｒＶＤ、ＩＶＥ夫々に断面図を示す。この第４
図（Ａ）〜（Ｅ）夫々においてゲート絶縁膜は省略して
いる。

ゲート電極１５．１６夫々は矢印Ｘ７）向左方に隣接す
る基本セルのＮＭＯＳ形成部１０ｂのゲートと一体の共
通電極で構成されており、配線電極用の幅広部１５ａ、
１６ａを設けられている。この隣接する２つのＮＭＯＳ
形成部１０ｂは矢印Ｙ方向にずらした状態で両画の境界
上の一点に対して点対称とされている。

また、ＣＭＯＳ形成部１０ａとこれに矢印Ｘ方向右方に
隣接する基本セルのＣＭＯＳ形成部１０ａとは両者の境
界線に対して線対称とされている。

このようにして複数の基本ゼル１０が第３図（Ａ）に示
す如く、入出力セル領域を除いたチップ中央部の全面に
矢印Ｘ、Ｙ方向に並べて敷き詰められている。

また、矢印Ｙ方向に隣接する基本セル１０の間の部分１
９ａ及び矢印Ｘ方向に隣接する基本セル１０のＮＭＯＳ
形成部１０ｂの間の部分１９ｂは基板コンタクト設置部
分とされている。

なお、第３図（Ｃ）に示す基本セル１０の拡大図におい
て、目印はアルミ配線を接続可能な位置に示している。

また、第５図（Ａ）、（Ｂ）夫々は第３図（Ｃ）に対応
する基本セルの等価回路図を示す。第５図（Ａ）はＣＭ
ＯＳ形成部１０ａの等価回路を示しており、トランジス
タＴｒ＋　、Ｔｒｚ夫々はＮＭＯＳ部１４で構成される
ＮＭＯＳトランジスタであり、トランジスタＴｒ３．Ｔ
ｒ＜夫々はＰＭＯ８部１３で構成されるＰＭＯＳトラン
ジスタである。

第５図（Ｂ）は隣接する一対のＮＭＯＳ形成部１０ｂの
等価回路を示しており、トランジスタＴｒｓ　、Ｔｒｓ
及びＴｒｎ、Ｔｒ＋ｚ夫々はＮＭＯＳ部１８で構成され
るＮＭＯＳトランジスタであり、トランジスタＴｒ７．
Ｔｒｅ及びＴｒｓ。

Ｔ　ｒ　１０夫々はＮＭＯＳ部１７で構成されるＮＭＯ
Ｓトランジスタである。

第１図、第２図は夫々は本発明のＰＬＡの第１実施例の
配線図９回路図を示す。

なお、第１図においては、便宜上ゲート電極を省略して
おり、配線の接続位置は第３図（Ｃ）の目印に対応して
いる。

ここで、第１図において斜線部は第１層アルミ配線を示
し、梨地部は第２層アルミ配線を示す。

また、基本セルの第１列３０及び第２列３１はアンド平
面３４を構成し、第３列３２及び第４列３３はオア平面
３５を構成している。

第１列３０において、ＰＭＯ８部１３のＰ型部１３ａ、
１３ｂ、１３ｃは電源Ｖｏｏに接続されてＰＭＯ８トラ
ンジスタが動作しないようにされており、ＮＭＯＳ部１
４．１７．１８夫々のＮ型部１４ｃ、１７ｃ、１８ｃは
電＋１１Ｖｓ　ｓに接続されている。

矢印Ｘ方向に延在し信号Ａの入来する入力線３６は接続
部Ｃ１，Ｃ２でゲート電極１１．１５夫々に接続され、
矢印Ｘ方向に延在し、信号への入来する入力線３７は接
続部Ｃ３，Ｃ４でゲート電極１２．１６夫々に接続され
ている。これによっＴＮＭＯＳ部１４のＮ型部１４ａと
１４ｃ１１４ｂと１４ｃ夫々で第２図に示す２個のＮＭ
ＯＳトランジスタＮ１．Ｎ２夫々が構成され、ゲート共
通のＮＭＯＳ部１７．１８のＮ型部１７ｂと１８ｂと１
７ｃと１８Ｃ，１７ａと１８ａト１７Ｇと１８０夫々で
２個のＮＭＯＳトランジスタＮ３゜Ｎ４夫々が構成され
ている。

ＮＭＯＳ部１４．１７夫々の上には矢印Ｙ方向に積項線
３８．３９夫々が延在しており、接続部Ｃ５〜Ｃ８夫々
でトランジスタＮ１〜Ｎ４夫々のドレインを積項線３８
．３９夫々に接続してプログラムを行なう。第２図にお
いてはプログラムを行なう部分を破線の○印で囲んで示
す。

入力線４０．４１が矢印Ｙ方向に延在する第２列３１に
ついても同様である。

第３列３２において、ＰＭＯ８部１３ａ、１３ｂ。

１３ｃは電源Ｖｏｏに接続されてＰＭＯＳトランジスタ
が動作しないようにされており、ＮＭＯＳ部１４．１７
．１８夫々のＮ型部１４ａ、１４ｂ。

１７ｃ、１８ｃは電源Ｖｓｓに接続されている。

矢印Ｘ方向に延在し信号Ｚ＋を出力する出力線４２は接
続部Ｃ１０，０１１と０１２．０１３とＣ１４夫々でＮ
型部１４Ｇ、１８ｂと１７ｂ。

１８ａと１７ａ夫々に接続されている。これによってＮ
ＭＯＳ部１４で第２図に示す１個のＮＭＯＳトランジス
タＮ１０が構成されＮＭＯＳ部１７゜１８で１個ＮＭＯ
ＳトランジスタＮ１１が構成されている。

ＣＭＯＳ形成部１０ａのゲート幅広部１１ａ。

１２ａ上には矢印Ｙ方向に積項線４３．４４が延在して
おり、積項線４３．４４夫々は積項線３８゜３９夫々と
接続されている。この積項線４３゜４４夫々に接続部Ｃ
１５とＣ１６、Ｃ１７とＣ１ＢでトランジスタＮ１０．
Ｎ１１夫々のゲートを接続してプログラムを行なう。

出力線４５が矢印Ｙ方向に延在する第４列３３について
も同様である。

このように、基本セル１０はＣＭＯＳ形成部１０ａにＮ
ＭＯＳ形成部１０ｂを有し基本セル１０で構成されるＮ
ＭＯＳトランジスタはＰＭＯＳトランジスタより多いた
め、ＰＬＡを構成するときの基本セルの利用効率が向上
する。

また、アンド平面３４用の積項線３８．３９とオア平面
３５用の積項線４３．４４とを別々に設けているためオ
ア平面３５においても単一の基本セル１０で複数のトラ
ンジスタを構成でき、基本セルの利用効率が向上する。

第６図は本発明のＰＬＡの第２実施例の回路図を示す。

同図中、端子５０．５１夫々には入力信号Ａ、Ｂが入来
し、矢印Ｘ方向に延在する入力線５１〜５４夫々に信号
Ａ、Ａ、Ｂ、Ｂが夫々供給される。

入力線５１〜５４夫々は積項線５５ａ〜５８ａ夫々と直
交して矢印Ｙ方向に延在し、これらの交点にアンド平面
６０のＮＭＯＳ）−ランジスタが設けられている。積項
線５５ａ〜５８ａ夫々には矢印Ｘ方向に延在する積項線
５５ｂ〜５８ｂ夫々が接続されている。

積項線５５ａ〜５８ａの矢印Ｘ方向の右方に設けられた
出力線６２．６３夫々は積項１ｉ１５５ｂ〜５８ｂ夫々
と直交して矢印Ｙ方向に延在し、これらの交点にオア平
面６１のＮＭＯＳトランジスタが設けられている。

アンド平面６０のＮＭＯＳトランジスタは、ソースを接
地され、ゲートを入力線５１〜５４夫々に接続されてお
り、破線のＯ印で囲んだ夫々のドレインを積項線５５ａ
〜５８ａ夫々に接続することによってプログラムされる
。オア平面６１のＮＭｏ５トランジスタは、ソースを接
地され、グーｉ−を積項線５５ｂ〜５８ｂ夫々に接続さ
れており、夫々のドレインを出力線６２．６３に接続す
ることによってプログラムされる。

なお、端子６４．６５夫々には位相の異なるクロック信
号φ１．φ２が供給されており、端子６６．６７夫々よ
り出力信号Ｚ＋　、Ｚ２が出力される。

ここでも、アンド平面用の積項線５５ａ〜５８ａと、こ
れに直交するオア平面用の積項線５５ｂ〜５８ｂとが設
けられているため、アンド平面６０とオア平面６１とを
矢印Ｘ方向に並べることができ、第３図に示す基本セル
１０で構成されるＮＭＯＳトランジスタをアンド平面６
０及び平面６１共に効率良く利用できる。

第７図は本発明ＰＬＡの第３実施例の回路図を示す。同
図中、第６図と同一部分には同一符号を付し、その説明
を省略する。第７図において、矢印Ｘ方向に延在する積
項線５５ｂ〜５８ｂはアンド平面６０の下方向に配置さ
れ、積項線５５ａ〜５８ａと接続されている。これによ
ってオア平面６１をアンド平面６０の矢印Ｙ方向に並べ
ることができ、基本セル１０をアンド平面６０及びオア
平面６１共に効率良く利用できることは第６図に示す回
路と同様である。

〔発明の効果〕

上述の如く、本発明のＰＬＡによ゛れば、基本セルを効
率良く利用してマスタスライス型半導体集積回路で構成
でき、マスタスライス型半導体集積回路の利用分野が拡
大され、実用上ぎわめで有用である。

【図面の簡単な説明】

第１図、第２図夫々は本発明のプログラマブル・ロジッ
ク・アレイの第１実施例の配線図９回路図、第３図は本発明に用いられるマスタスライス型半導体集
積回路一実施例の全体図及び基本セルの平面図、拡大図
、第４図は第３図（Ｃ）の各部の断面図、第５図は第３図
（Ｃ）に対応する等価回路図、第６図、第７図夫々は本
発明のプログラマブル・ロジック・アレイの第２．第３
実施例の回路図、第８図は従来のプログラマブル・ロジック・アレイの一
例の回路図である。図面中、１０は基本セル、１０ａはＣＭＯＳ形成部、１０ｂｉ、ｔＮＭＯＳ形成部、１１．１２．１５．１６．２１．２４はゲート電極、１３はＰＭＯ８部、１４．１７．１８．２２．２３．２５．２ＮＭＯＳ部、３４．６０はアンド平面、３５．６１はオア平面、３６〜４１．５１〜５４は入力線、３８．３９，４３．４４．５５ａ〜５８ａ５５ｂ〜５８
ｂは積項線、４２．４３．６２．６３は出力線である。

Claims

【特許請求の範囲】　互いに同数でかつゲート共通のＰチャンネルＭＯＳト
ランジスタ及びＮチャンネルＭＯＳトランジスタを形成
するためのＣＭＯＳ形成部（１０ａ）と、複数のゲート
共通のＮチャンネルＭＯＳトランジスタを形成するため
のＮＭＯＳ形成部（１０ｂ）とよりなる基本セル（１０
）が構成されたマスタスライス型半導体集積回路を用い
て形成され、入力線（３６〜４１、５１〜５４）と第１
の積項線（３８、３９、５５ａ〜５８ａ）との交点に該
基本セル（１０）で構成される複数のＮチャンネルＭＯ
Ｓトランジスタを配設したアンド平面（３４、６０）と
、該第１の積項線（３８、３９、５５ａ〜５８ａ）に接続
された第２の積項線（４３、４４、５５ｂ〜５８ｂ）と
出力線（４２、４３、６２、６３）との交点に該基本セ
ル（１０）で構成される複数のＮチャンネルＭＯＳトラ
ンジスタを配設したオア平面（３５、６１）とを有する
ことを特徴とするプログラマブル・ロジック・アレイ。