JPS6135535A - マスタ−スライス集積回路装置 - Google Patents
マスタ−スライス集積回路装置Info
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- JPS6135535A JPS6135535A JP15662884A JP15662884A JPS6135535A JP S6135535 A JPS6135535 A JP S6135535A JP 15662884 A JP15662884 A JP 15662884A JP 15662884 A JP15662884 A JP 15662884A JP S6135535 A JPS6135535 A JP S6135535A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- wiring
- fet
- channel
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
- H10D84/907—CMOS gate arrays
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマスタースライス集積回路装置、特に５方、
トランジスタアレイ式の基本セルにおけるゲートコンタ
クト領域の改良に関する。
クト領域の改良に関する。
大規模半導体集！＋’を回路装置互（以下ＬＳＩと略称
する）の進歩と、これを用いるシステムの拡大と多様化
の速既がますます高まっているが、システムの論理回￥
６部分をどの様にＬＳＩ化するかとい５ 問題は、それ
がシステムのハードウェアの基本的な部分を決定し、シ
ステム全体の性能に対して大きな影’ｌ！Ｐ力をもつた
めに、システム設計上の重大関心事である。
する）の進歩と、これを用いるシステムの拡大と多様化
の速既がますます高まっているが、システムの論理回￥
６部分をどの様にＬＳＩ化するかとい５ 問題は、それ
がシステムのハードウェアの基本的な部分を決定し、シ
ステム全体の性能に対して大きな影’ｌ！Ｐ力をもつた
めに、システム設計上の重大関心事である。
システムの多様化、開発期１…の短縮及び経済性の向上
などの制約条件の下でより話度のＬＳＩ化を実現するた
めに、論理回路をカスタムＬＳＩ化する手段として、マ
スタスライス（ゲートアレイ）方式、スタンダードセル
（ビルディングブロック）方式などが行なわれている。
などの制約条件の下でより話度のＬＳＩ化を実現するた
めに、論理回路をカスタムＬＳＩ化する手段として、マ
スタスライス（ゲートアレイ）方式、スタンダードセル
（ビルディングブロック）方式などが行なわれている。
マスタスライス方式はウェハーをトランジスタ素子を形
成した状態でストックし、これＩｃ顧各の要求に応じた
回路接続を行なってＬＳＩを完成する方法であって、カ
ストマイズするマスクの層数はＬＳＩ製造に使用するマ
スク総数のｌ／３程度であり、カスタムＬ８Ｉの実現に
大きい効果が得られている。
成した状態でストックし、これＩｃ顧各の要求に応じた
回路接続を行なってＬＳＩを完成する方法であって、カ
ストマイズするマスクの層数はＬＳＩ製造に使用するマ
スク総数のｌ／３程度であり、カスタムＬ８Ｉの実現に
大きい効果が得られている。
しかしながらチップ面積の使用効率はスタンダ−ドセル
方式′４′ｆより低く、その改［（が要イ１されている
。
方式′４′ｆより低く、その改［（が要イ１されている
。
マスタースライス方式では一つのチップ領域内’１）１
１１當祉数のトランジスタや抵抗紫子等からなるシ５本
セルをアレイ状に配置し、更にその周囲に周辺１Ｕ路形
成のだめの人出力セル及び人出力パッドを配ｆｌするり
成が行なわれている。
１１當祉数のトランジスタや抵抗紫子等からなるシ５本
セルをアレイ状に配置し、更にその周囲に周辺１Ｕ路形
成のだめの人出力セル及び人出力パッドを配ｆｌするり
成が行なわれている。
トランジスタ素子としては、バイポーラトランジスタ及
び醒界効朱トランジスタの１６ｊれも用いられているが
、相補１ｉＭｏｓ′４界効果トランジスタ（ＣＭＯＳ
ＦＥＴ） ４；ａ４が最も多く用いられている。
び醒界効朱トランジスタの１６ｊれも用いられているが
、相補１ｉＭｏｓ′４界効果トランジスタ（ＣＭＯＳ
ＦＥＴ） ４；ａ４が最も多く用いられている。
ＣＭＯＳマスタースライス方式の基本セルの従来の主流
は、ｐチャネル素子とｎチャネル素子とのゲート電極ン
Ｊ′一連通し、かつ同一チャネル形の素子がソース又は
ドレイン領域を共通にして製を数組配列された構造であ
る。
は、ｐチャネル素子とｎチャネル素子とのゲート電極ン
Ｊ′一連通し、かつ同一チャネル形の素子がソース又は
ドレイン領域を共通にして製を数組配列された構造であ
る。
しカシナがらＣＭＯＳマスタースライス方式をＲＡム４
などの記ｔＦ）回路やトランスミッションゲート等の４
ｒ−戊にコｉｉ用するためｗ、ｙｉ口（ａ）に例示する
如く、ｐチャネル素子とｎチャネル素子とを独立して配
列するＣＭＯＳ）ランジスタアレイ方式の基本セルが４
人されている。
などの記ｔＦ）回路やトランスミッションゲート等の４
ｒ−戊にコｉｉ用するためｗ、ｙｉ口（ａ）に例示する
如く、ｐチャネル素子とｎチャネル素子とを独立して配
列するＣＭＯＳ）ランジスタアレイ方式の基本セルが４
人されている。
図に示す如くｐチャネル水子Ｑ＋、Ｑ−とｎチャネル素
子Ｑ、、 Ｑ、とが対向して配列され、ｌはゲート金＆
４（多粕品シリコンなど）及びゲニト畝化膜、２はｎチ
ャネル素子のソース及びドレイン領域であるｎ＋拡敬領
域、３はｐチャネル素子の基板コンタクト領域であるｎ
＋拡散領Ｊハ４はｐチャネル素子のソース及びドレイン
領域であるｐ拡￥ｌ領域、５はｎチャネル素子の基板コ
ンタクト領域であるｐ＋拡散領域、６はフィールド醒化
膜等の素子分離領域である。
子Ｑ、、 Ｑ、とが対向して配列され、ｌはゲート金＆
４（多粕品シリコンなど）及びゲニト畝化膜、２はｎチ
ャネル素子のソース及びドレイン領域であるｎ＋拡敬領
域、３はｐチャネル素子の基板コンタクト領域であるｎ
＋拡散領Ｊハ４はｐチャネル素子のソース及びドレイン
領域であるｐ拡￥ｌ領域、５はｎチャネル素子の基板コ
ンタクト領域であるｐ＋拡散領域、６はフィールド醒化
膜等の素子分離領域である。
前記基本セルへの主配線は、通常アルミニウム（ｉ）等
の金ＭＩＣよる第１層配線として、第４図（ｂ）に例示
する如く形成される。図に示した配縁は第２１！１：回
路図を示したＮＡＮＤゲートを構成するもので、７は電
ＭＶｏｏ、８及び９は人力Ｘ及びＹ、 ｌ Ｏ）！出
力Ｚ、 Ｉ Ｎ！接ｔ（ｂＶｓｓｌｉ’）６配ｔＪ、
１２はコンタクトホールな示す。
の金ＭＩＣよる第１層配線として、第４図（ｂ）に例示
する如く形成される。図に示した配縁は第２１！１：回
路図を示したＮＡＮＤゲートを構成するもので、７は電
ＭＶｏｏ、８及び９は人力Ｘ及びＹ、 ｌ Ｏ）！出
力Ｚ、 Ｉ Ｎ！接ｔ（ｂＶｓｓｌｉ’）６配ｔＪ、
１２はコンタクトホールな示す。
前記従来例ではゲート市極と捲続する配置のために、ゲ
ートコンタクト傾城１ａ上に２チヤネルの配置スペース
を設定しているが、ｐチャネルとｎチャネルのＦ Ｅ
Ｔ対勉とＱ４のゲート相互間の接続配線に妨げられ−（
、Ｙ人力配線は曲チャネルを占有することを余儀なくさ
れている。
ートコンタクト傾城１ａ上に２チヤネルの配置スペース
を設定しているが、ｐチャネルとｎチャネルのＦ Ｅ
Ｔ対勉とＱ４のゲート相互間の接続配線に妨げられ−（
、Ｙ人力配線は曲チャネルを占有することを余儀なくさ
れている。
マスタスライス方式の配置は通昔２層の金属配線層でセ
ル内部配０、セル相互１ｉ１及び人出力バラの設計を煩
雑にし、更に目的とする回路樽成が極め【困難となる場
合があるために、そる改善が強く要望されている。
ル内部配０、セル相互１ｉ１及び人出力バラの設計を煩
雑にし、更に目的とする回路樽成が極め【困難となる場
合があるために、そる改善が強く要望されている。
前記問題点は、ゲート７″Ｌ化を相互に平行にしてａｔ
の方向に配列された？ｚＪ Ｏの電昇効果トランジスタ
の列が、該１イＳｌの方向に直交する第２の方向に複数
列配設され、該列間Ｋ ｕ“ＩｉＬ界効果トランジスタ
のゲートコンタクト領域が設けられて、瞬接する該列相
互間で対向する位置にある該電界効果トランジスタの該
ゲートコンタクト領域が該ｉＡｌの方向に配列されてな
る本発明によるマスタースライス集積回路装置により解
決される。
の方向に配列された？ｚＪ Ｏの電昇効果トランジスタ
の列が、該１イＳｌの方向に直交する第２の方向に複数
列配設され、該列間Ｋ ｕ“ＩｉＬ界効果トランジスタ
のゲートコンタクト領域が設けられて、瞬接する該列相
互間で対向する位置にある該電界効果トランジスタの該
ゲートコンタクト領域が該ｉＡｌの方向に配列されてな
る本発明によるマスタースライス集積回路装置により解
決される。
上述の如＜ＦＥＴが配列されたトランジスタアレイ方式
の基本セルにおいて、隣接するＦｆｌＴ列相互間で対向
する位置にあるＦＩＴのゲートコンタクト領域を、ＦＩ
Ｔ列内の素子配列方向く配列することによって、対向す
る位置の両ゲートコンタクト領域間の接続のみならず、
両列の圧意の位Ｕｋの１ｉ’ＢＴｇ子のゲートコンタク
トを、ＦＥＴ列に平行方向の直υ配線によって行なうこ
とが可能となる。
の基本セルにおいて、隣接するＦｆｌＴ列相互間で対向
する位置にあるＦＩＴのゲートコンタクト領域を、ＦＩ
Ｔ列内の素子配列方向く配列することによって、対向す
る位置の両ゲートコンタクト領域間の接続のみならず、
両列の圧意の位Ｕｋの１ｉ’ＢＴｇ子のゲートコンタク
トを、ＦＥＴ列に平行方向の直υ配線によって行なうこ
とが可能となる。
以下本発明な実ｉ＃ｉ例により具体的に説明する。
第１１’Ｊｌ（ａ）は前記従来例に相当する本発明の実
施例の基本セルの平面図、同図缶）は該基本セルによっ
て第２図に回路図を示すＮＡＮＤゲートを構成する配線
を示す平面図であ；て、第４図（ａ）及び（ｂ）と同−
符号忙よって相当する部分を表わす。
施例の基本セルの平面図、同図缶）は該基本セルによっ
て第２図に回路図を示すＮＡＮＤゲートを構成する配線
を示す平面図であ；て、第４図（ａ）及び（ｂ）と同−
符号忙よって相当する部分を表わす。
本実施例のゲートコンタクト領域１ｎ４゛よ、図に示す
如く対向１−るＥ’ｌＢＴ素子の該領域１＆がＦＢＴ’
列の方向と平行な方向に配列され、かつ配線２チャネル
分の長さが与えられている。どの結果、Ｘ。
如く対向１−るＥ’ｌＢＴ素子の該領域１＆がＦＢＴ’
列の方向と平行な方向に配列され、かつ配線２チャネル
分の長さが与えられている。どの結果、Ｘ。
Ｙ人力配Ｉ！８及び９をそれぞれｌチャネルのスペース
で形成することができて、ゲート人力配線がゲートコン
タクト領域【ａ上に収容され、前記問題点が解決されて
いる。
で形成することができて、ゲート人力配線がゲートコン
タクト領域【ａ上に収容され、前記問題点が解決されて
いる。
前記実施側圧おいてはｐチャネル素子とｎチャネル素子
６１個のゲートを接続しているが、例えばｄＬ流容量の
増大等の目的で１λ数個づつのゲートを接続する場合に
も、同様に１チヤネルのスペースで配線を行なうことが
可能である。
６１個のゲートを接続しているが、例えばｄＬ流容量の
増大等の目的で１λ数個づつのゲートを接続する場合に
も、同様に１チヤネルのスペースで配線を行なうことが
可能である。
また本実施例においては領域１ａｉｃ配Ｇ２チャネル分
の長さを与えているが、配線チャネル数が異なる場合で
も同様の効果を得ることができる。
の長さを与えているが、配線チャネル数が異なる場合で
も同様の効果を得ることができる。
なお本実施例では外信のゲートコンタクト領域１ｂを領
Ｊｉ１ｍと同様の形状として、６右のコンタクトホール
の上下方向の位置を一致させている。
Ｊｉ１ｍと同様の形状として、６右のコンタクトホール
の上下方向の位置を一致させている。
次に第３図は本発明の池の実施例を示す平面図であ乙。
本実施例では基本セルＩ’ｒ＋ＩＫチャネル配線領域を
設けず、ｐチャネルＭＯ８ＦＥＴとｎチャネルＭＯ８１
ｉ’Ｔｉ；Ｔアレイが交互に隣接して設けられ、基板フ
ンタクト領域３及び５はゲート幅方向と平行に設けられ
ている。
設けず、ｐチャネルＭＯ８ＦＥＴとｎチャネルＭＯ８１
ｉ’Ｔｉ；Ｔアレイが交互に隣接して設けられ、基板フ
ンタクト領域３及び５はゲート幅方向と平行に設けられ
ている。
この様なセル配置構造においては、セルｌ及び２間で対
向する位置にあるゲートコンタクト領域ｔｂＫ、ついて
も、セル内のコンタクト領域」ａと同様に本発明による
配列を実施すること罠よって前記の効果が得られて、論
理回路設計のセル配置及び配線の自由度が更に拡大され
る。
向する位置にあるゲートコンタクト領域ｔｂＫ、ついて
も、セル内のコンタクト領域」ａと同様に本発明による
配列を実施すること罠よって前記の効果が得られて、論
理回路設計のセル配置及び配線の自由度が更に拡大され
る。
以上の説明はＣＩＶＩＯ８）ランジスタアレイ方式を対
象としているが、同一チャネル形のＭＯ８）ランジスタ
アレイ方式についても、更ＫＭＯｆ５或いはＭＩＳ形以
外の接合形成いはシヲットキバリア形ＦＥＴ素子を用い
る方式九つい【も、本発明を適用して同様の効果を得る
ことができる。
象としているが、同一チャネル形のＭＯ８）ランジスタ
アレイ方式についても、更ＫＭＯｆ５或いはＭＩＳ形以
外の接合形成いはシヲットキバリア形ＦＥＴ素子を用い
る方式九つい【も、本発明を適用して同様の効果を得る
ことができる。
以上説明した如く本発明によれば、目的とする回路機能
を従来より少ない配線チャネルで実現することができ、
この結果従来と同一の＠理回路をより少ない基本セル或
いは配線チャネルで実現し、又は従来と同一の規模のマ
スタースライス基板により複雑な論理回路を形成するこ
とが可能となるなど、集積度を向上する効果が得られる
。
を従来より少ない配線チャネルで実現することができ、
この結果従来と同一の＠理回路をより少ない基本セル或
いは配線チャネルで実現し、又は従来と同一の規模のマ
スタースライス基板により複雑な論理回路を形成するこ
とが可能となるなど、集積度を向上する効果が得られる
。
第１＠は本実男の実施例を示す平面図、第２図はその回
路図、第３図は他の実施例を示す平面図、第４図は従来
例を示す平面図である。 図において、【はゲート金ｆｆｉ、ｌ、及びＬｂはゲー
トコンタクト領域、２及び４はソース及びドレイン領域
、３及び５は基板コンタクト領域、６は素子分離領域、
７及至１１は配置３，１２はコンタクトホールな示す。 茅Ｉ Ａ ”’ Ｐ−Ｃｈ ＭＯＳ ＦＥｒ ７ｔ−Ｃ
ｈ ＭＯＳ ＦＥＴ早 ２ 園 第３ 閥 茎４ 閾
路図、第３図は他の実施例を示す平面図、第４図は従来
例を示す平面図である。 図において、【はゲート金ｆｆｉ、ｌ、及びＬｂはゲー
トコンタクト領域、２及び４はソース及びドレイン領域
、３及び５は基板コンタクト領域、６は素子分離領域、
７及至１１は配置３，１２はコンタクトホールな示す。 茅Ｉ Ａ ”’ Ｐ−Ｃｈ ＭＯＳ ＦＥｒ ７ｔ−Ｃ
ｈ ＭＯＳ ＦＥＴ早 ２ 園 第３ 閥 茎４ 閾
Claims (1)
- ゲート電極を相互に平行にして第１の方向に配列され
た複数の電界効果トランジスタの列が、該第１の方向に
直交する第２の方向に複数列配設され、該列間に該電界
効果トランジスタのゲートコンタクト領域が設けられて
、隣接する該列相互間で対向する位置にある該電界効果
トランジスタの該ゲートコンタクト領域が該第１の方向
に配列されてなることを特徴とするマスタースライス集
積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15662884A JPS6135535A (ja) | 1984-07-27 | 1984-07-27 | マスタ−スライス集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15662884A JPS6135535A (ja) | 1984-07-27 | 1984-07-27 | マスタ−スライス集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6135535A true JPS6135535A (ja) | 1986-02-20 |
Family
ID=15631850
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15662884A Pending JPS6135535A (ja) | 1984-07-27 | 1984-07-27 | マスタ−スライス集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6135535A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62200756A (ja) * | 1986-02-28 | 1987-09-04 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| JPH0194636A (ja) * | 1987-10-06 | 1989-04-13 | Hitachi Ltd | 半導体装置 |
| US5136356A (en) * | 1989-04-19 | 1992-08-04 | Seiko Epson Corporation | Semiconductor device |
| US5436485A (en) * | 1991-07-18 | 1995-07-25 | Fujitsu Limited | Transistor arrangement for forming basic cell of master-slice type semiconductor integrated circuit device and master-slice type semiconductor integrated circuit device |
-
1984
- 1984-07-27 JP JP15662884A patent/JPS6135535A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62200756A (ja) * | 1986-02-28 | 1987-09-04 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| JPH0194636A (ja) * | 1987-10-06 | 1989-04-13 | Hitachi Ltd | 半導体装置 |
| US5136356A (en) * | 1989-04-19 | 1992-08-04 | Seiko Epson Corporation | Semiconductor device |
| EP0712164A2 (en) | 1989-04-19 | 1996-05-15 | Seiko Epson Corporation | Semiconductor device |
| EP0712164A3 (en) * | 1989-04-19 | 1996-10-16 | Seiko Epson Corp | Semiconductor device |
| US5436485A (en) * | 1991-07-18 | 1995-07-25 | Fujitsu Limited | Transistor arrangement for forming basic cell of master-slice type semiconductor integrated circuit device and master-slice type semiconductor integrated circuit device |
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