JP3154411B2 - Cadによってレイアウトされた2金属層集積回路ゲート・アレイ - Google Patents
Cadによってレイアウトされた2金属層集積回路ゲート・アレイInfo
- Publication number
- JP3154411B2 JP3154411B2 JP00368490A JP368490A JP3154411B2 JP 3154411 B2 JP3154411 B2 JP 3154411B2 JP 00368490 A JP00368490 A JP 00368490A JP 368490 A JP368490 A JP 368490A JP 3154411 B2 JP3154411 B2 JP 3154411B2
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- metal layer
- metal
- grid
- width
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000002184 metal Substances 0.000 title claims description 78
- 229910052751 metal Inorganic materials 0.000 title claims description 78
- 230000005669 field effect Effects 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 33
- 229920005591 polysilicon Polymers 0.000 description 33
- 238000013461 design Methods 0.000 description 16
- 239000004065 semiconductor Substances 0.000 description 13
- 238000001465 metallisation Methods 0.000 description 10
- 238000009792 diffusion process Methods 0.000 description 8
- 238000011960 computer-aided design Methods 0.000 description 7
- 238000002955 isolation Methods 0.000 description 7
- 125000000524 functional group Chemical group 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 238000003491 array Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000013519 translation Methods 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 238000010420 art technique Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000000746 purification Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000004513 sizing Methods 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
ジスタを異なる機能グループに分離するようゲート分離
を使用するゲート・アレイ型特定用途集積回路の改良に
関する。
られるサブクラスの製品にあるような顧客指定機能を実
行する集積回路を製造するため、広範囲に使用されてい
る。ゲート・アレイの半導体装置はベース・パターンに
設計され、金属化において顧客指定の機能に接続しうる
ウエハに製造される。従って、集積回路半導体装置は金
属化パターンを形成するに必要な短い時間に顧客が希望
するロジック機能を行うよう配線される。
ジスタと他のアクテイブ装置間が接続されて、機能構造
を形成するようにした金属化は、現在2又はそれ以上の
金属化層と、金属化層から半導体領域に接続するコンタ
クト・パターンと、連続的金属化パターンを接続する選
択的に規定された通路とを使用する。
び性能を有するようにした集積回路チップの傾向は同時
により小さなアクテイブ装置セルによって構成されたコ
ンプリメンタリMOS(CMOS)装置の使用の方に進行して
いる。
の数を最大にするゲート・アレイ・ベース・セット又は
パターンの設計は単に電界効果トランジスタを小さくす
る問題ではない。集積回路の設計ルールはトランジタの
接続に多くの制約を課すものである。例えば、ゲート・
アレイの設計は最小ポリシリコン幅と、ポリシリコン導
体間の最小スペースと、最小金属幅と、金属導体間最小
スペースと、最小コンタクト寸法と、最小通路寸法と、
種々の連続層の縦配置に関する制約とを満足しなければ
ならない。その上、ゲート・アレイの技術界では、まだ
半導体チップの単位面積当りの機能密度を最大にするた
めの最良且つ好ましいアプローチに関するコンセンサス
に達しておらず、“ゲートの海”と称する現在の視野の
一端では、全表面が接続可能な電界効果トランジスタで
カバーされ、その他端では、通常トランジスタ領域の2
倍の広いワイヤリング・チャンネル領域によって分離さ
れた長い形状の電界効果トランジスタを使用するゲート
・アレイを有する。
の導入であった。屡々ゲート又はセルと称する電界効果
トランジスタのチエインはその下にチャンネル領域を有
する連続するゲート電極によってのみ分離された連続体
に他のドレイン領域として作用するもののソース領域を
有する基板に形成される。アクテイブ・トランジスタの
電気的分離は夫々p及びn両チャンネルにつき周辺トラ
ンジスタのゲート電極を電源又は接地電位に接続するこ
とによって達成される。その接続及び結合は金属化にお
いて達成される。分離及び電子機能を達成するためのゲ
ートの接続は回路設計者の機能説明に応じて、コンピュ
ータ設計装置により行われる。
び標準セル構造は米国特許第4,161,662号及び第4,661,8
15号の主題である。
する最良チャンネル比を規定する試みがなされていな
い。それらは、更に、基板及びゲート・ポリシリコンの
両方に対し完全コンタクト形成を可能にすると共に、ほ
ぼ一致したトランジスタ・ゲート電極ピッチと金属化ピ
ッチを有し、半導体の単位面積当り実行する機能を最大
にするような最良チャンネル幅を含むチャンネル・ベー
スCMOSゲート分離構造を使用した高密度ゲート・アレイ
・アーキテクチャが依然として必要である。
構成とした。すなわち、本発明は、連続的に整列配置さ
れた多数の電界効果トランジスタによって構成され、CA
Dによってレイアウトされた2金属層集積回路ゲート・
アレイであって、前記CADレイアウト上に所定間隔を以
って配置されたグリッド・パターン上において、前記電
界効果トランジスタのソース/ドレイン領域のパターン
と、前記電界効果トランジスタのゲート電極のパターン
と、集積回路基板上のウエル領域のパターンと、前記ソ
ース/ドレイン領域、前記ゲート電極及び前記ウェル領
域の前記各パターンにコンタクトを形成するためのコン
タクト・パターンと、該各コンタクト・パターンによる
コンタクトを介して前記ソース/ドレイン領域、前記ゲ
ート電極及び前記回路基板ウエルに接続される第1の金
属層を形成するための第1の金属層パターンと、前記第
1の金属層と金属導電路を介して接続される第2の金属
層を形成するための第2の金属層パターンと、前記金属
導電路を形成するためのヴィアホール・パターンと、が
配置され、前記第1の金属層パターンは、その中央に少
なくとも1単位幅の前記グリッド・パターンを含み、前
記第2の金属層パターンは、その中央に少なくとも2単
位幅の前記グリッド・パターンを含み、前記ゲート電極
のパターンは、その中央に配置された場合の前記グリッ
ド・パターンに対して、その半単位幅分だけ前記ゲート
電極の幅方向にシフトして配置される、ことを特徴とす
る、CADによってレイアウトされた2金属層集積回路ゲ
ート・アレイを提供するものである。好ましい実施例は
接続のための重複金属層と共に単一ポリシリコン層ゲー
ト電極ベース・セル構造を含む。セル密度は、そのポリ
シリコン・ゲート電極及びパッド・パターンが金属レベ
ル・グリッド・パターンに対してグリッドの半分だけシ
フトされるようにした電界効果トランジスタ・ゲート電
極構造の使用を通して最良化される。シフトの結果、各
トランジスタ・セルはゲート電極と平行にトランジスタ
を横切って延びる金属層を持つことができる。又、それ
は基板とポリシリコン層両方に十分コンタクトすること
ができ、従来の設計ルールに反せずに連続金属層間に通
路を持つことができる。
果トランジスタ・セルの隣接チエイン間のチャンネル領
域が3つの金属化ラインを保持するために最良の幅を有
するということである。
おける重要な最近の活動主題であった。第1図は米国特
許第4,745,084号に述べられている比較的最近の構造で
ある。第1図は、全体として夫々連続するゲート電極6,
7によって分離された連続的p−チャンネル・ソース/
ドレイン拡散領域3及びn−チャンネル・ソース/ドレ
イン拡散領域4と共に、各ゲート電極の下にそれらのチ
ャンネル領域を有する夫々チエインに配置された連続す
るp−チャンネル・トランジスタ1及び隣接して置かれ
たn−チャンネル・トランジタ2を示す。
的タブ8のスペースは電界効果トランジスタ・チエイン
のための最小ピッチを確立する。一部、これは、ソース
/ドレイン領域とゲート・ポリシリコン・パターンと金
属パターンとコンタクトと通路とは最小幅と最小の共面
及び非共面の近接寸法とを有するということを要求する
という設計ルールに起因するものである。第1図の先行
技術において、第1の金属層パターン9のピッチは公称
連続する電界効果トランジスタ・セルのピッチの半分で
あるということは明らかである。第1図の構造では、金
属の共通配線の下にソース/ドレイン領域及びゲート電
極両方を置く試みにおいて、ソース/ドレイン領域4及
びポリシリコン・ゲート電極6の寸法を減じることはで
きない。金属9とポリシリコン6又はソース/ドレイン
拡散領域4との間の接続のためのコンタクトの寸法は減
少の最低限界を課する。その上、そうしないと常にその
ような状況に遭遇するであろうステップ・カバー間の問
題のため、ポリシリコン層の下にある領域において通路
及び金属層間の接続を行うことを許さない設計ルールに
よって強制が課される。
域又はポリシリコン層に対するコンタクトを作る際に完
全にフレキシビリテイを残し、多重金属接続層間に通路
を形成するに十分可能であるようにし、セルのピッチと
金属接続パターンのピッチとを一致させるようにしたゲ
ート・アレイ・セル構造の必要性が残されている。その
上、各セルのソース/ドレイン領域に直隣接した位置に
VDD又はVSSから直接良い接合がなされることが望まし
い。第1図の先行技術では、良く接合されたコンタト11
は中間を通し、遠くに置かれたドープド拡散領域12が作
られる。
に接続して機能グループを形成する。有能な接続アーキ
テクチャは単位チップ面積当りのゲートの使用を最大に
し、それはチップ・サイズ及びそのコストが争点である
場合には非常に重要である。接続アーキテクチャに関す
るゲート・アレイの設計は幾分反対側に移動する傾向に
あった。比較的最近流行の第1の立場は、全半導体表面
が電界効果トランジスタ・ゲート/セルによってカバー
されるということを特徴とする“ゲートの海”と称する
概念を使用する。その接続は、多くのセルに対する金属
パターンの接続が機能グループ内のアクテイブ装置を形
成してそれらの使用を有効に排除する。使用者の経験は
ゲートの海アレイの通路の可能性は典型的な2入力ナン
ド・ゲート・グループにおいて40%の範囲にあるという
こと示した。機能の能力において、これは、100,000ゲ
ートを有するチップは標準機能グループでは約40,000ゲ
ートを使用することができるということを意味する。
計はアクテイブ・ゲート/セルのチエイン間の広いチャ
ンネル・すなわち公称20金属ラインのピッチに等しいチ
ャンネルを有する。そのような構成では、90%通路効率
を経験することも異常ではない。半導体チップ領域の比
較のために広いチャンネル・ゲート・アレイ構造は約3
3,000ゲート(100,000ゲートの1/3)を持つことができ
るし、90%の効率で通路を形成すれば機能グループにつ
き30,000ゲートの有効な生産ゲートを達成できる。
接続して使用しうるゲートに関する両構造を越える。
の実施例の構造アーキテクチャの説明に入る前に、ゲー
ト・アレイに対する多くの設計制約及びルールを知るこ
とが必要である。第2図の実施例に課される構造的制約
及び寸法設計ルールは最近のゲート・アレイ技術を代表
する。最初の一般的制約として2つの金属間の接続はそ
の下のポリシリコン層の端部とを重複しない。次に、通
路(V1as),コンタクト及びすべての金属パターンはコ
ンピュータ設計のために適切なグリッドを基準にしなけ
ればならない。最初の相対的スペースとして、最小ポリ
シリコン・スペースは1グリッドである。最小の同一グ
リッドは最初の金属層スペーに適用され、第2の金属層
スペースは1.5グリッドに延長される。コンタクト及び
通路は幅が1グリッドであることが要求され、ソース/
ドレインと、ポリシリコンと、コンタクト又は通路パタ
ーンとを越え、少くとも1/2グリッド延長した金属1又
は金属2領域とによって接続されなければならない。ポ
リシリコン、第1の金属及び第2の金属ラインの幅はそ
の最小寸法が夫々1グリッド、1.5グリッド及び2グリ
ッドに制御される。
た目標はセルのピッチを最低密度の金属ピッチ(この場
合第2の金属ピッチ)に一致させ、第1の金属のパター
ンを不当に強制することなく、コンタクトの位置又は通
路の位置に一致するセル構造を作ることであった。しか
し、その目標は自動化されたレイアウト及び通路を容易
にするコンピュータ・エイド設計グリッド・パターンと
の関係において達成されるであろう。
・レベル・ゲート電極を半グリッド整列に置換え、第1
の金属層パターンと、第2の金属層パターンと、コンタ
クトと、通路とを、単位グリッド・パターンを基準とし
て達成された。グリッド・パターンがその幅及び相対ス
ペースにおいて、ポリシリコン層の最小寸法と本質的に
一致したとき、とりわけその解決は適切である。このゲ
ート・アレイ・アーキテクチャーにおいて、ポリシリコ
ン層を半グリッドの位置に整列させることは、特にゲー
ト分離セル・ゲート・アレイの基礎設計に好適である
が、それは、コンピュータ・エイド設計(CAD)ツール
が、高度に構成され容易に規定されたグリッド・パター
ンに基づいて、なんら障害とならずに操作し得る点から
でる。
・デイスプレイに現れるかもしれないグリッド・パター
ン13の関係におけるゲート分離されたゲート・アレイ・
パターンの実施例の一部である。第1の金属層は斜線パ
ターン14で示される。第2の金属層16は交差斜線で示さ
れる。トランジスタ・ゲート電極のための第1のポリシ
リコン層パターンは太い出力線17で示される。半導体基
板のソース/ドレイン拡散は連続するゲート電極17間の
ドット領域18で示される。第1の金属層とソース/ドレ
イン領域の半導体基板との間の接続をなすコンタクトは
19で示され、第1の金属層とトランジスタ井戸領域との
間のコンタクトは21で示される。第1の金属層とポリシ
リコンとの間のコンタクトは22であり、参照番号23で識
別される。第1の金属と第2のそれとを接続する通路は
24で示され、ポリシリコン・パターンの端は常に半グリ
ッド基準に、即ち、グリッドの中央からそのグリッド幅
の半分シフトして配置され、一方、第1の金属パターン
は、グリッド・パターンそれ自体を基準として、即ちグ
リッド・パターンを規定しているグリッド線に沿って配
置される。
グリッドによって水平方向に分離されていることが分か
る。即ち、水平方向のグリッド基準は、4つのグリッド
13によって規定される。第2の金属パターン16は、選択
された領域18上に重畳され、それゆえ同時にグリッド基
準上に位置する。同様に、内部通路24とソース/ドレイ
ン・コンタクト19は、水平方向のグリッド基準に位置す
る。しかしながら、ポリシリコン・ゲート17は、グリッ
ド基準間の中央にその中心を配置させ、従って、半グリ
ッドの基準に置かれている。垂直方向に関しては、内部
通路24は、3つのグリッド即ち3グリッドの集合によっ
て分離されている。かくて、垂直方向のグリッド基準
は、3つのグリッド13によって定義される。ソース/ド
レイン・コンタクト19と水平に走る第1の金属層14もま
た3グリッド垂直グリッド基準上に中心を合わせてい
る。従って、第2図のグリッド基準は、水平方向の4つ
のグリッド13と垂直方向の3つのグリッドからなる方形
のグリッドである。
小幅は、ポリシリコン層のパッド領域22での半グリッド
配置と符合し調和している。
させることについての困難さを過小に見るべきではな
い。今一般に認識されている問題としては、セルのピッ
チが、金属層の最小デザイン・ルール・ピッチと等しく
されているセル構造を規定することであり、しかも同時
に、金属層とポリシリコン・ゲート又はソース/ドレイ
ンとの接続、及び、各セル内で金属層間のヴィアホール
接続の両者を十分に達成しながらこれを行うことであ
る、という点が想起されよう。接続に関してのこの性能
は、セル26及び27の連続する状態に示されているが、そ
こでは、1セルのピッチ・スペース内において、第1の
金属とポリシリコン・パッドとの間のコンタトと、第1
の金属と基板との間のコンタクトと、第1の金属と第2
の金属との間の通路(ヴィアホール)とが、最小の寸
法、スペーシング又は通路配置の障害とならないよう
に、かつ、CADシステム上で動作するに好適なグリッド
の枠構成内において、形成されている。
相対スペース寸法を犯すことなくグリッド・パターンに
整列することができ、それでも第1の金属からポリシリ
コン又は半導体基準に対するコンタクトを保持すること
ができるが、並進移動されたポリシリコン・ゲート・パ
ターンはポリシリコン・パターンとの重複の発生により
通路位置の設計制約を犯すであろう。そのようなグリッ
ド整列ポリシリコン・パターンに対する第1又は第2の
金属パターンの類似の並進移動は、コンタクト又は通路
の配置において同様な基本的制約に違反し、或いは、セ
ルのソース/ドレイン領域内の通路の使用で制約を受け
る。金属ピッチの増加は、機能密度が重要事項の場合に
は明らかに重要な解決法ではない。
それは平行且つ隣り合うチエインの配線チャンネル31で
分離されたp−チャンネル・トランジスタ28及びn−チ
ャンネル・トランジスタ29を含む。この発明の他の面に
よると、配線チャンネルは3つのセルのピッチ寸法に等
しい幅を有するように規定され、3つの隣り合う金属又
は拡散導線を通すことができる。1つのポリシリコン層
及び2つの金属層で構成され、セルのピッチと一致する
ピッチを有するCMOSゲート分離アレイについて、第1と
第2の金属、第3の金属線のピッチに対応するチャンネ
ル幅は配線のための領域と使用可能なゲートを基準にセ
ルに割当てられた領域との最良のバランスを提供すると
いうことがわかった。例えば、チャンネル31の幅の増加
はセルのより多くの接続を可能にするが、チップ領域の
再割当を生じさせる。その結果発生するセル・ゲート・
カウントのロスはより大きな接続に寄与した機能利得を
越える。同様にして、チャンネル幅の減少はセル・カウ
ントの利得より大きな使用しないゲートの増加を生じさ
せる。
ゲート・アレイのセルに対する急速且つ直接接続のため
チャンネル領域31に形成される。接続されない抵抗32は
書込のためにチャンネル31の使用を制限せず、それらは
基板内に存在し、金属1及び金属2配線レベル両方から
電気的に絶縁される。その結果、複数の抵抗はゲート・
アレイのためのベース・セットの形成中に形成される。
そこで抵抗はその他の点でアレイのセル・カウントに影
響を与えることなく任意な接続に使用可能である。その
上の特徴として、その抵抗の物理的近似性は電気及び温
度パラメータは一致しやすいことである。例えば、チャ
ンネル32に示す抵抗32の組は交差接続されて、精密な差
動応用のために要求されるかもしれないマッチングを最
大にする。
せたゲート・ポリシリコン層の半グリッド整列は特に高
度に使用しうるゲート密度を有するゲート・アレイを提
供する。このアーキテクチャは基板又はポリシリコン層
に対するコンタクトとセル・トランジスタの各ソース/
ドレイン領域内の通路を形成する完全な能力を与えると
共に金属ピッチにマッチするセル・ピッチを提供する。
金属化ピッチ及びマッチド・セルを有する上記のCMOS設
計のため、3金属化線チャンネル幅はセル・カウントと
典型的なランダム的ロジックの応用のためのセルの使用
との間の最良のバランスを提供する。チャンネル31の幅
は明らかにゲート・アレイ製品の製造に使用する金属化
層の数に関係する。
ト・アレイの拡大部の略図、 第3図は、チャンネルとチャンネルが配置された装置と
を示すこの発明のレイアウト構成を表わした略図であ
る。 図中、1……p−チャンネル・トランジスタ、2……n
−チャンネル・トランジスタ、3,4……p及びnチャン
ネル・ソース/ドレイン拡散領域、6,7……ゲート電
極、8……タブ、9……金属層パターン、11……コンタ
クト、12……ドープド拡散領域。
Claims (4)
- 【請求項1】連続的に整列配置された多数の電界効果ト
ランジスタによって構成され、CADによってレイアウト
された2金属層集積回路ゲート・アレイであって、 前記CADレイアウト上に所定間隔を以って配置されたグ
リッド・パターン上において、 前記電界効果トランジスタのソース/ドレイン領域のパ
ターンと、 前記電界効果トランジスタのゲート電極のパターンと、 集積回路基板上のウエル領域のパターンと、 前記ソース/ドレイン領域、前記ゲート電極及び前記ウ
ェル領域の前記各パターンにコンタクトを形成するため
のコンタクト・パターンと、 該コンタクト・パターンによるコンタクトを介して前記
ソース/ドレイン領域、前記ゲート電極及び前記回路基
板ウエルに接続される第1の金属層を形成するための第
1の金属層パターンと、 前記第1の金属層と金属導電路を介して接続される第2
の金属層を形成するための第2の金属層パターンと、 前記金属導電路を形成するためのヴィアホール・パター
ンと、 が配置され、 前記第1の金属層パターンは、その中央に少なくとも1
単位幅の前記グリッド・パターンを含み、 前記第2の金属層パターンは、その中央に少なくとも2
単位幅の前記グリッド・パターンを含み、 前記ゲート電極のパターンは、その中央に配置された場
合の前記グリッド・パターンに対して、その半単位幅分
だけ前記ゲート電極の幅方向にシフトして配置される、 ことを特徴とする、CADによってレイアウトされた2金
属層集積回路ゲート・アレイ。 - 【請求項2】前記ゲート電極のパターンの幅は、前記グ
リッド・パターンの単位幅に等しい、請求項1に記載の
CADによってレイアウトされた2金属層集積回路ゲート
・アレイ。 - 【請求項3】前記ゲート電極のパターンの幅と、前記コ
ンタクト・パターンの幅と、前記ヴィアホールのパター
ンの幅とは、それぞれ、互いに等しく配列されている、
請求項1又は2に記載のCADによってレイアウトされた
2金属層集積回路ゲート・アレイ。 - 【請求項4】前記各コンタクト・パターン及びヴィアホ
ール・パターンの中央に、前記グリッド・パターンの単
位幅を規定するグリッド線の交差点を位置させた、請求
項1乃至3いずれかに記載のCADによってレイアウトさ
れた2金属層集積回路ゲート・アレイ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US07/297,355 US4928160A (en) | 1989-01-17 | 1989-01-17 | Gate isolated base cell structure with off-grid gate polysilicon pattern |
US297,355 | 1989-01-17 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02234469A JPH02234469A (ja) | 1990-09-17 |
JP3154411B2 true JP3154411B2 (ja) | 2001-04-09 |
Family
ID=23145973
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP00368490A Expired - Lifetime JP3154411B2 (ja) | 1989-01-17 | 1990-01-12 | Cadによってレイアウトされた2金属層集積回路ゲート・アレイ |
Country Status (4)
Country | Link |
---|---|
US (1) | US4928160A (ja) |
EP (1) | EP0379330B1 (ja) |
JP (1) | JP3154411B2 (ja) |
DE (1) | DE69031603T2 (ja) |
Families Citing this family (33)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5410173A (en) * | 1991-01-28 | 1995-04-25 | Kikushima; Ken'ichi | Semiconductor integrated circuit device |
US5764533A (en) * | 1995-08-01 | 1998-06-09 | Sun Microsystems, Inc. | Apparatus and methods for generating cell layouts |
US5990502A (en) * | 1995-12-29 | 1999-11-23 | Lsi Logic Corporation | High density gate array cell architecture with metallization routing tracks having a variable pitch |
US5923060A (en) * | 1996-09-27 | 1999-07-13 | In-Chip Systems, Inc. | Reduced area gate array cell design based on shifted placement of alternate rows of cells |
US5977574A (en) * | 1997-03-28 | 1999-11-02 | Lsi Logic Corporation | High density gate array cell architecture with sharing of well taps between cells |
US5981987A (en) * | 1997-12-02 | 1999-11-09 | Nurlogic Design, Inc. | Power ground metallization routing in a semiconductor device |
JP3526450B2 (ja) * | 2001-10-29 | 2004-05-17 | 株式会社東芝 | 半導体集積回路およびスタンダードセル配置設計方法 |
US7492013B2 (en) * | 2005-06-27 | 2009-02-17 | International Business Machines Corporation | Systems and arrangements to interconnect components of a semiconductor device |
US7956421B2 (en) | 2008-03-13 | 2011-06-07 | Tela Innovations, Inc. | Cross-coupled transistor layouts in restricted gate level layout architecture |
US9230910B2 (en) | 2006-03-09 | 2016-01-05 | Tela Innovations, Inc. | Oversized contacts and vias in layout defined by linearly constrained topology |
US9009641B2 (en) | 2006-03-09 | 2015-04-14 | Tela Innovations, Inc. | Circuits with linear finfet structures |
US8658542B2 (en) | 2006-03-09 | 2014-02-25 | Tela Innovations, Inc. | Coarse grid design methods and structures |
US8839175B2 (en) | 2006-03-09 | 2014-09-16 | Tela Innovations, Inc. | Scalable meta-data objects |
US8448102B2 (en) | 2006-03-09 | 2013-05-21 | Tela Innovations, Inc. | Optimizing layout of irregular structures in regular layout context |
US7763534B2 (en) | 2007-10-26 | 2010-07-27 | Tela Innovations, Inc. | Methods, structures and designs for self-aligning local interconnects used in integrated circuits |
US9035359B2 (en) | 2006-03-09 | 2015-05-19 | Tela Innovations, Inc. | Semiconductor chip including region including linear-shaped conductive structures forming gate electrodes and having electrical connection areas arranged relative to inner region between transistors of different types and associated methods |
US7917879B2 (en) | 2007-08-02 | 2011-03-29 | Tela Innovations, Inc. | Semiconductor device with dynamic array section |
US8653857B2 (en) | 2006-03-09 | 2014-02-18 | Tela Innovations, Inc. | Circuitry and layouts for XOR and XNOR logic |
US8541879B2 (en) | 2007-12-13 | 2013-09-24 | Tela Innovations, Inc. | Super-self-aligned contacts and method for making the same |
US9563733B2 (en) | 2009-05-06 | 2017-02-07 | Tela Innovations, Inc. | Cell circuit and layout with linear finfet structures |
US7446352B2 (en) | 2006-03-09 | 2008-11-04 | Tela Innovations, Inc. | Dynamic array architecture |
US8667443B2 (en) | 2007-03-05 | 2014-03-04 | Tela Innovations, Inc. | Integrated circuit cell library for multiple patterning |
US8713493B2 (en) * | 2007-12-21 | 2014-04-29 | Cadence Design Systems, Inc. | System and method for solving connection violations |
WO2009082403A1 (en) * | 2007-12-21 | 2009-07-02 | Cadence Design Systems, Inc. | System and method for solving connection violations |
US8453094B2 (en) | 2008-01-31 | 2013-05-28 | Tela Innovations, Inc. | Enforcement of semiconductor structure regularity for localized transistors and interconnect |
US7939443B2 (en) | 2008-03-27 | 2011-05-10 | Tela Innovations, Inc. | Methods for multi-wire routing and apparatus implementing same |
KR101761530B1 (ko) | 2008-07-16 | 2017-07-25 | 텔라 이노베이션스, 인코포레이티드 | 동적 어레이 아키텍쳐에서의 셀 페이징과 배치를 위한 방법 및 그 구현 |
US9122832B2 (en) | 2008-08-01 | 2015-09-01 | Tela Innovations, Inc. | Methods for controlling microloading variation in semiconductor wafer layout and fabrication |
US8661392B2 (en) | 2009-10-13 | 2014-02-25 | Tela Innovations, Inc. | Methods for cell boundary encroachment and layouts implementing the Same |
US9159627B2 (en) | 2010-11-12 | 2015-10-13 | Tela Innovations, Inc. | Methods for linewidth modification and apparatus implementing the same |
US10127340B2 (en) | 2016-09-30 | 2018-11-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Standard cell layout, semiconductor device having engineering change order (ECO) cells and method |
CN110767661B (zh) * | 2018-07-27 | 2023-07-07 | 京东方科技集团股份有限公司 | 阵列基板及其制备方法、显示装置 |
CN109492273B (zh) * | 2018-10-22 | 2022-11-15 | 珠海一微半导体股份有限公司 | 一种基于通孔的自动打孔方法 |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4161662A (en) * | 1976-01-22 | 1979-07-17 | Motorola, Inc. | Standardized digital logic chip |
JPS5890758A (ja) * | 1981-11-25 | 1983-05-30 | Mitsubishi Electric Corp | 相補形集積回路装置 |
JPS58112343A (ja) * | 1981-12-26 | 1983-07-04 | Olympus Optical Co Ltd | 半導体装置およびその製造方法 |
JPS58122771A (ja) * | 1982-01-14 | 1983-07-21 | Nec Corp | 半導体集積回路装置 |
US4613940A (en) * | 1982-11-09 | 1986-09-23 | International Microelectronic Products | Method and structure for use in designing and building electronic systems in integrated circuits |
JPS6065547A (ja) * | 1983-09-20 | 1985-04-15 | Sharp Corp | 半導体装置 |
JPS6074647A (ja) * | 1983-09-30 | 1985-04-26 | Fujitsu Ltd | 半導体集積回路装置 |
JPH0828480B2 (ja) * | 1983-09-30 | 1996-03-21 | 富士通株式会社 | 半導体集積回路装置 |
JPS6074646A (ja) * | 1983-09-30 | 1985-04-26 | Fujitsu Ltd | 半導体集積回路装置 |
US4591993A (en) * | 1983-11-21 | 1986-05-27 | International Business Machines Corporation | Methodology for making logic circuits |
US4633571A (en) * | 1984-04-16 | 1987-01-06 | At&T Bell Laboratories | Method of manufacturing a CMOS cell array with transistor isolation |
US4570176A (en) * | 1984-04-16 | 1986-02-11 | At&T Bell Laboratories | CMOS Cell array with transistor isolation |
EP0177336B1 (en) * | 1984-10-03 | 1992-07-22 | Fujitsu Limited | Gate array integrated device |
US4627152A (en) * | 1985-05-24 | 1986-12-09 | International Business Machines Corporation | Automatic layout for cascode voltage switch logic |
JPS62276852A (ja) * | 1986-05-23 | 1987-12-01 | Mitsubishi Electric Corp | 半導体集積回路装置 |
US4745084A (en) * | 1986-11-12 | 1988-05-17 | Vlsi Technology, Inc. | Method of making a customized semiconductor integrated device |
-
1989
- 1989-01-17 US US07/297,355 patent/US4928160A/en not_active Expired - Lifetime
-
1990
- 1990-01-12 JP JP00368490A patent/JP3154411B2/ja not_active Expired - Lifetime
- 1990-01-16 DE DE69031603T patent/DE69031603T2/de not_active Expired - Lifetime
- 1990-01-16 EP EP90300429A patent/EP0379330B1/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US4928160A (en) | 1990-05-22 |
EP0379330B1 (en) | 1997-10-22 |
EP0379330A2 (en) | 1990-07-25 |
EP0379330A3 (en) | 1992-02-19 |
JPH02234469A (ja) | 1990-09-17 |
DE69031603T2 (de) | 1998-05-20 |
DE69031603D1 (de) | 1997-11-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3154411B2 (ja) | Cadによってレイアウトされた2金属層集積回路ゲート・アレイ | |
US5493135A (en) | Symmetrical multi-layer metal logic array with continuous substrate taps and extension portions for increased gate density | |
KR100375753B1 (ko) | 반도체 소자의 파워/그라운드 금속 경로 설정 | |
US6271548B1 (en) | Master slice LSI and layout method for the same | |
US4668972A (en) | Masterslice semiconductor device | |
JP3179800B2 (ja) | 半導体集積回路装置 | |
US4811073A (en) | Gate array arrangement | |
JPH0851353A (ja) | BiCMOSおよびCMOSゲートアレイ用の基本セル | |
US5869900A (en) | Sea-of-cells array of transistors | |
JPH10335612A (ja) | 高密度ゲートアレイセル構造およびその製造方法 | |
US7257779B2 (en) | Sea-of-cells array of transistors | |
EP0106660A2 (en) | Master slice semiconductor device | |
JPH09293844A (ja) | 高密度ゲートアレイセル構造およびその製造方法 | |
US5691574A (en) | Semiconductor device capable of high speed operation and being integrated with high density | |
JPH04216668A (ja) | 半導体集積回路 | |
JPH0558582B2 (ja) | ||
US5866923A (en) | Semiconductor integrated circuit device having fundamental cells and method of manufacturing the semiconductor integrated circuit device using the fundamental cells | |
US6730985B2 (en) | Semiconductor integrated circuit device | |
JPH036667B2 (ja) | ||
USH512H (en) | Automated universal array | |
EP1009031B1 (en) | Semiconductor integrated circuit device and method of producing the same | |
KR100216882B1 (ko) | 반도체 집적회로장치 | |
JPH04280471A (ja) | マスタースライス方式の半導体集積回路装置 | |
JPH03123076A (ja) | 半導体集積回路装置 | |
JP2002134720A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
S631 | Written request for registration of reclamation of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313631 |
|
S633 | Written request for registration of reclamation of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313633 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080202 Year of fee payment: 7 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090202 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100202 Year of fee payment: 9 |
|
EXPY | Cancellation because of completion of term | ||
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100202 Year of fee payment: 9 |