JPS58122771A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS58122771A JPS58122771A JP57004553A JP455382A JPS58122771A JP S58122771 A JPS58122771 A JP S58122771A JP 57004553 A JP57004553 A JP 57004553A JP 455382 A JP455382 A JP 455382A JP S58122771 A JPS58122771 A JP S58122771A
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- 238000004519 manufacturing process Methods 0.000 abstract description 9
- 238000000034 method Methods 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 11
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- 238000009792 diffusion process Methods 0.000 description 4
- 239000004020 conductor Substances 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は相補型ＭＯ８）ランジスタ（以下、０ＭＯ８と
記す、）構造を有する半導体集積回路装置に関し、特に
マスタースライス方式による大規模集積回路の入力回路
に関する。
記す、）構造を有する半導体集積回路装置に関し、特に
マスタースライス方式による大規模集積回路の入力回路
に関する。
今日、集積回路はますます高密度化、大規模化してきて
おシ、このような集積度の著しい増大は特にランダムロ
ジック回路においては集積回路としての汎用性が薄れ、
専用回路化する傾向が現われてきている。この友め量産
効果によるコストの低減など集積回路としてのメリット
が活せなくなってきている。
おシ、このような集積度の著しい増大は特にランダムロ
ジック回路においては集積回路としての汎用性が薄れ、
専用回路化する傾向が現われてきている。この友め量産
効果によるコストの低減など集積回路としてのメリット
が活せなくなってきている。
このような集積回路の大規模化が進む中で製造コストの
低減、製造期間の短縮を企る方法としてマスタースライ
ス方式が注目されている。
低減、製造期間の短縮を企る方法としてマスタースライ
ス方式が注目されている。
マスタースライス方式とは半導体基板に論理回路を構成
する各品種に共通な素子を基本セルとしてプレイ状に配
置し、共通する製造プロセスのある段階まで一括してあ
らかじめ大量に形成しておき品種に応じて任意の論理機
能実現の友めのコンタクトあるいは金属配線以降のマス
クのみを作成し、以降の製造工程によシ種々の論理機能
の集積回路を実現するものである。
する各品種に共通な素子を基本セルとしてプレイ状に配
置し、共通する製造プロセスのある段階まで一括してあ
らかじめ大量に形成しておき品種に応じて任意の論理機
能実現の友めのコンタクトあるいは金属配線以降のマス
クのみを作成し、以降の製造工程によシ種々の論理機能
の集積回路を実現するものである。
このように共通な基本セルを配した半導体基板ｔあらか
じめ大量に生産しておき、−品種尚９のマスクの枚数を
減じ、製造コスト及び製造期間の短縮を企シ、多品種少
量生産を可能とする方式である。
じめ大量に生産しておき、−品種尚９のマスクの枚数を
減じ、製造コスト及び製造期間の短縮を企シ、多品種少
量生産を可能とする方式である。
本発明は前述の如きマスタースライス方式の牛導体集積
回Ｉ！装置における入力回路のスレッシ璽−ルド電圧（
以下、入力レベルと記す。）を種々の値に設定すること
を可能ならしめる半導体集積回路＊ｔｔ−提案するもの
である。
回Ｉ！装置における入力回路のスレッシ璽−ルド電圧（
以下、入力レベルと記す。）を種々の値に設定すること
を可能ならしめる半導体集積回路＊ｔｔ−提案するもの
である。
一般にＣＭｏ、９構造ｆ：有する集積回路においては、
その入力回路として例えば第１図に示す如きインバータ
ー回路が広く用いられている。
その入力回路として例えば第１図に示す如きインバータ
ー回路が広く用いられている。
第１図において、ｌは入力端子、２は出力端子、３はＰ
チャンネルｆｉＭＯ８）ランジスタ、４はＮチャ／ネル
型ＭＯ８）ランジスタ、６は電源端子、７は接地端子で
ある。Ｐチャンネル型ＭＯ８）ランジスタ３及びＮデャ
ンネル型ＭＯ８）ランジスタ４のゲート及びドレインは
それぞれ接地され、インバーター５を構成している。イ
ンバーター５の出力は出力端子２に接続され、出力端子
はさらに集積回路装置の内部ゲートへ接続される。
チャンネルｆｉＭＯ８）ランジスタ、４はＮチャ／ネル
型ＭＯ８）ランジスタ、６は電源端子、７は接地端子で
ある。Ｐチャンネル型ＭＯ８）ランジスタ３及びＮデャ
ンネル型ＭＯ８）ランジスタ４のゲート及びドレインは
それぞれ接地され、インバーター５を構成している。イ
ンバーター５の出力は出力端子２に接続され、出力端子
はさらに集積回路装置の内部ゲートへ接続される。
ＣＭＯ８構造ｔＶするインバーター回路の入力レベルは
インバーターを構成しているＰチャンネル型ＭＯ８）ラ
ンジスタのチャ／ネル幅ＷＰとＮチャ／ネル型ＭＯ８）
ランジスタのチャンネル幅ＷＮの比Ｗｐ／Ｗｙによって
決定される。
インバーターを構成しているＰチャンネル型ＭＯ８）ラ
ンジスタのチャ／ネル幅ＷＰとＮチャ／ネル型ＭＯ８）
ランジスタのチャンネル幅ＷＮの比Ｗｐ／Ｗｙによって
決定される。
いま、実用的なＭＯＳ）ランジスタとして例えばＰチャ
ンネル型ＭＯ８）ｚ）ｙジスタのチャンネル長Ｌｐ １
に７μ、スレッシ■−ルド電圧を−ＩＶ。
ンネル型ＭＯ８）ｚ）ｙジスタのチャンネル長Ｌｐ １
に７μ、スレッシ■−ルド電圧を−ＩＶ。
Ｎチャンネル型ＭＯ８）ランジスタのチャンネル長Ｌｔ
ｆ６μ、スレッショールド電圧ｆｆ−ＩＶとする。＃！
２図は電源電圧ｔ−ＳＶとし九ときのＰチャンネル型Ｍ
Ｏ８）ランジスタとＮチャンネル型ＭＯ８）う／ジスタ
のチャンネル幅の比ＷＰ／ＷＮとインバーターの入力レ
ベルＶｒｔｈの関係の一例を示す図である。第２図に示
される如く、例えばＰチャンネル型ＭＯ８）う／ジスタ
とＮチャ／ネル型ＭＯ８）う／ジスタのチャンネル幅の
比ＷＰ／Ｗｗ ｔ−１８とすると通常の０ＭＯ８構造を
有する集積回路の入力レベルＶＤＤ ／ ２ 、すなわ
ち２５■を実現できる。
ｆ６μ、スレッショールド電圧ｆｆ−ＩＶとする。＃！
２図は電源電圧ｔ−ＳＶとし九ときのＰチャンネル型Ｍ
Ｏ８）ランジスタとＮチャンネル型ＭＯ８）う／ジスタ
のチャンネル幅の比ＷＰ／ＷＮとインバーターの入力レ
ベルＶｒｔｈの関係の一例を示す図である。第２図に示
される如く、例えばＰチャンネル型ＭＯ８）う／ジスタ
とＮチャ／ネル型ＭＯ８）う／ジスタのチャンネル幅の
比ＷＰ／Ｗｗ ｔ−１８とすると通常の０ＭＯ８構造を
有する集積回路の入力レベルＶＤＤ ／ ２ 、すなわ
ち２５■を実現できる。
又、Ｐチャンネル型ＭＯ８）う／ジスタとＮチャンネル
ＷＭＯ８）ランジスタのチャンネル幅の比Ｗｐ／Ｗｗｆ
α２とすると、トランジスタ・トランジスタ・ロジック
（以下、ＴＴＬと記す、）構造ｔ−Ｗする集積回路の入
力レベルとして充分な値約１．７Ｖｔ−実現できる。そ
の他、ＰチャンネルＷＭＯ８）ランジスタとＮチャ／ネ
ル温ＭＯ８）２／ジスタのチャンネル幅の比ＷＰ／Ｗ＊
ｆ適当に選ぶことによシ任意の入力レベルを実現できる
。
ＷＭＯ８）ランジスタのチャンネル幅の比Ｗｐ／Ｗｗｆ
α２とすると、トランジスタ・トランジスタ・ロジック
（以下、ＴＴＬと記す、）構造ｔ−Ｗする集積回路の入
力レベルとして充分な値約１．７Ｖｔ−実現できる。そ
の他、ＰチャンネルＷＭＯ８）ランジスタとＮチャ／ネ
ル温ＭＯ８）２／ジスタのチャンネル幅の比ＷＰ／Ｗ＊
ｆ適当に選ぶことによシ任意の入力レベルを実現できる
。
しかしながら、目的の大力レベルを実現するために、個
々の品種毎にＰチャンネル型Ｍ０８トランジスタとＮチ
ャンネル型ＭＯ８）ランジスタのチャンネル幅の比Ｗｐ
ｌＷｗを共通の素子の段階から変えていたのではその製
造期間の短縮がはかれず、マスタースライス方式の半導
体集積回路装輩の実現が困難なものとなってしまう。
々の品種毎にＰチャンネル型Ｍ０８トランジスタとＮチ
ャンネル型ＭＯ８）ランジスタのチャンネル幅の比Ｗｐ
ｌＷｗを共通の素子の段階から変えていたのではその製
造期間の短縮がはかれず、マスタースライス方式の半導
体集積回路装輩の実現が困難なものとなってしまう。
不発明は前述の如き点にかんがみなされ次ものでその目
的とするところは、０ＭＯ８構造を有する集積回路の大
力回路の入力レベルを種々の値に容易に設定することを
可能ならしめるマスタースライス方式の牛導体集棟回路
装＆金提供することである。
的とするところは、０ＭＯ８構造を有する集積回路の大
力回路の入力レベルを種々の値に容易に設定することを
可能ならしめるマスタースライス方式の牛導体集棟回路
装＆金提供することである。
以下、図ｍｔ−参照して本発明につき説明する。
ｌ！３図は本発明の一実ＮＪ例を示すパターンレイアウ
ト図である。
ト図である。
図において、１は入力端子、２は出力端子、６は電源端
子、７は接地層子のそれぞれの金属配線領域、３−１〜
３−３はＰチャンネル型ＭＯ８）ランジスタ領域、４−
１〜４−３はＮチャンネルｇＭＯＩ９）ッンジスタ領域
である。入力端子１はコンタクトホールによシゲートボ
リシリコ／に接続されている。
子、７は接地層子のそれぞれの金属配線領域、３−１〜
３−３はＰチャンネル型ＭＯ８）ランジスタ領域、４−
１〜４−３はＮチャンネルｇＭＯＩ９）ッンジスタ領域
である。入力端子１はコンタクトホールによシゲートボ
リシリコ／に接続されている。
３−１〜３−３及び４−１〜４−３はそれぞれ第１図に
示す回路のＰチャンネル型ＭＯ８）う／ジスタ及びＮチ
ャンネル型ＭＯ８）う／ジスタに相当するものであシ、
本実施例においてはそれぞれのトランジスタのチャンネ
ル幅の比が１：２：４の３つのトランジスタに分割され
ている。
示す回路のＰチャンネル型ＭＯ８）う／ジスタ及びＮチ
ャンネル型ＭＯ８）う／ジスタに相当するものであシ、
本実施例においてはそれぞれのトランジスタのチャンネ
ル幅の比が１：２：４の３つのトランジスタに分割され
ている。
Ｐチャンネル型Ｍ０８トランジスタのそれぞれのソース
拡散領域は電源端子６に、Ｎｆチャンネル型Ｏ８）ラン
ジスタのそれぞれのソース拡散領域は接地端子７にそれ
ぞれコンタクトホールによシ接続されている。出力層子
はコ／タクトホール５−１〜５−３及びＷ！続続合金属
配線領域８１〜８−３によシ任意のＰｆチャンネル型Ｏ
８）ランジスタのドレイン拡散領域に、更にコンタクト
ホール５−４〜５−６及び接続用金属配線領域８−４〜
８−６によシ任意のＮチャンネル型ＭＯ８）う／ジスタ
のドレイン拡散領域に接続が可能となっている。
拡散領域は電源端子６に、Ｎｆチャンネル型Ｏ８）ラン
ジスタのそれぞれのソース拡散領域は接地端子７にそれ
ぞれコンタクトホールによシ接続されている。出力層子
はコ／タクトホール５−１〜５−３及びＷ！続続合金属
配線領域８１〜８−３によシ任意のＰｆチャンネル型Ｏ
８）ランジスタのドレイン拡散領域に、更にコンタクト
ホール５−４〜５−６及び接続用金属配線領域８−４〜
８−６によシ任意のＮチャンネル型ＭＯ８）う／ジスタ
のドレイン拡散領域に接続が可能となっている。
こ仁でＰチャンネル型及びＮチャンネルをの各々のトラ
ンジスタのチャンネル幅はその接続のためのコンタクト
ホール及び接続用金属配線領域の選び方により、チャン
ネル幅の最も少ないトランジスタの１〜７倍の任意のチ
ャンネル幅の組合せを選べることは容易に理解できると
ころである。
ンジスタのチャンネル幅はその接続のためのコンタクト
ホール及び接続用金属配線領域の選び方により、チャン
ネル幅の最も少ないトランジスタの１〜７倍の任意のチ
ャンネル幅の組合せを選べることは容易に理解できると
ころである。
＠４図（ａｌ）はコンタクトホール５−３．５−５及び
接続用金属配線領域８−３．８−５１−設は九と君の等
価回ｗＩ図を示す。この場合においてはＰチャンネル型
ＭＯ８）ランジスタとＮ ｆ ＋ンネル型ＭＯ８）ラン
ジスタのチャンネル幅の比Ｗ ｐ ／Ｗｐｉは明らかに
２となりている。このときのインバーター回路としての
入出力間の伝達特性を求めると謳５図（１）で示す如き
特性が得られる。図から入力レベルは約Ｚ５Ｖであシ、
これは通常のＣＭＯ８構造を有する集積回路の入力回路
の入力レベルに相当している。
接続用金属配線領域８−３．８−５１−設は九と君の等
価回ｗＩ図を示す。この場合においてはＰチャンネル型
ＭＯ８）ランジスタとＮ ｆ ＋ンネル型ＭＯ８）ラン
ジスタのチャンネル幅の比Ｗ ｐ ／Ｗｐｉは明らかに
２となりている。このときのインバーター回路としての
入出力間の伝達特性を求めると謳５図（１）で示す如き
特性が得られる。図から入力レベルは約Ｚ５Ｖであシ、
これは通常のＣＭＯ８構造を有する集積回路の入力回路
の入力レベルに相当している。
第４図（ｂ）はコンタクトホール５−１．５−４゜５−
６及び接続用金属配線領域８−１．８−４゜８−５．８
−６１−設は九ときの等価回路図を示す。
６及び接続用金属配線領域８−１．８−４゜８−５．８
−６１−設は九ときの等価回路図を示す。
この場合においてはＰｆＪＰンネル型ＭＯ８）ランジス
タとＮチャンネル型ＭＯ８）ランジスタのチャンネル幅
の比ＷＰ／ＷＮは明らかに１／７となっている。このと
きのインバーター回路の入出力間の伝達特性を求めると
第５図中）で示す如き特性が得られる。図から入力レベ
ルは約１．７ｖであり、これはＴＴＬ＠ｆｉの集積回路
の入力回路の入力レベルに相当している。
タとＮチャンネル型ＭＯ８）ランジスタのチャンネル幅
の比ＷＰ／ＷＮは明らかに１／７となっている。このと
きのインバーター回路の入出力間の伝達特性を求めると
第５図中）で示す如き特性が得られる。図から入力レベ
ルは約１．７ｖであり、これはＴＴＬ＠ｆｉの集積回路
の入力回路の入力レベルに相当している。
以上、２つの実ｍ的の回路について述べたが、この他、
コンタクトホール及び接続用金属配線領域の選び万によ
シ種々のＰｆヤンネルｆｉＭＯ８）ランジスタとＮチャ
ンネル型ＭＯ８）ランジスタのチャンネル幅の比を設定
できることは明らかである。そのチャンネル幅の比は以
上述べた説明から７／１〜１／７１で種々の値が可能で
あることは容易に理解できよう、よってそのチャンネル
幅の比に応じた入力レベルが実現可能となる。
コンタクトホール及び接続用金属配線領域の選び万によ
シ種々のＰｆヤンネルｆｉＭＯ８）ランジスタとＮチャ
ンネル型ＭＯ８）ランジスタのチャンネル幅の比を設定
できることは明らかである。そのチャンネル幅の比は以
上述べた説明から７／１〜１／７１で種々の値が可能で
あることは容易に理解できよう、よってそのチャンネル
幅の比に応じた入力レベルが実現可能となる。
以上述べた如く本発明によればコンタクトホール及び接
続用金属配線領域の変更のみによって種々の入力レベル
が容易に実現できるマスタースライス方式の半導体集積
回路装置が実現できる。
続用金属配線領域の変更のみによって種々の入力レベル
が容易に実現できるマスタースライス方式の半導体集積
回路装置が実現できる。
同、本発明の実施例においてはＰチャンネル型ＭＯ８）
ランジスタ及びＮチャンネル型ＭＯ８）ランジスタのお
のおのの比が１．２．４の場合について述べたが、他の
組合せ、例えば１：２：３等に選ぶことは言うに及ばず
、Ｐチャ／ネル型Ｍ０８）ランジスタ及びＮチャンネル
型ＭＯ８）う／ジスタの分割もそれぞれ３つの１４曾に
限る４のではなく、更にはＰチャ／ネル型ＭＯ８）う／
ジスタとＮチャンネル型ＭＯ８）う／ジスタの故が同じ
である場合に限るものではない。例えば、Ｐチャンネル
型ＭＯ８）う／ジスタの数ｔ４つ、そのチャンネル幅の
比を１：２：４：８とし、Ｎチャンネル１１１Ｍ０８）
う／ジスタの数を３つ、そのチャンネル幅の比ｔ−１：
２：４とすることも可能である。その他、種・々の組合
せが可能であることも言うまでもないことである。
ランジスタ及びＮチャンネル型ＭＯ８）ランジスタのお
のおのの比が１．２．４の場合について述べたが、他の
組合せ、例えば１：２：３等に選ぶことは言うに及ばず
、Ｐチャ／ネル型Ｍ０８）ランジスタ及びＮチャンネル
型ＭＯ８）う／ジスタの分割もそれぞれ３つの１４曾に
限る４のではなく、更にはＰチャ／ネル型ＭＯ８）う／
ジスタとＮチャンネル型ＭＯ８）う／ジスタの故が同じ
である場合に限るものではない。例えば、Ｐチャンネル
型ＭＯ８）う／ジスタの数ｔ４つ、そのチャンネル幅の
比を１：２：４：８とし、Ｎチャンネル１１１Ｍ０８）
う／ジスタの数を３つ、そのチャンネル幅の比ｔ−１：
２：４とすることも可能である。その他、種・々の組合
せが可能であることも言うまでもないことである。
以上述べ几如く、本発明によれば相補型ＭＯＳトランジ
スタ構造ｔ−有する牛導体集槓回路の入カレベル七種々
の値に容易に設定することｔ可能ならしめるマスタース
ライス方式の半導体集積回路装置を実現できる。
スタ構造ｔ−有する牛導体集槓回路の入カレベル七種々
の値に容易に設定することｔ可能ならしめるマスタース
ライス方式の半導体集積回路装置を実現できる。
第１図はＣＭＯ８＠造ｔ−有する集積回路の入力回路の
一例を示す回路図、第２図は第１図に示す回路の特性の
一例を示す特性図、第３図は本発明の−実ｊｍ例の示す
バター７レイアウト図、！！４図（ａ）は本発明の一実
Ｎ列の等価回ａｔ示す回路図、第４図伽）は本発明の他
の一実施例の等価回路を示す回路図、第５図（ａ）は第
４図（１）に示す回路の特性を示す図、第５図伽）は第
４図（ｂ）に示す回路の特性を示す図である。 ｌ・・・・・・入力瑠子、２・・・・・・出力燗子、３
・・・・・・Ｐチャｙ＄ルｇＭＯ８）ランジスタ、４・
−−−−−Ｎ ５Ｆキャンル型ＭＯ８）ランジスタ、５
・・・・・・インバーター、６・・・・・・電源噌子、
７・・・・・・接地端子、３−１〜３−３・・・・・・
ＰｆヤンネルｆｉＭＯ８）ランジスタ領域、４−１〜４
−３・・・・・・Ｎ？ヤンネルＷＭＯ８）？／レジスタ
域、５−１〜５−６・・・・・・コンタクトホール、８
−１〜８−６・・・・・・接続用金属配線領域。 峯１艶 ｖ・２珂 ［Σコ 金ムｒ嘩報オベ 口 本−りうリコシ＠麹に ヒ葺ぞ’Ｊ ＋ｃｓ友々髪１べ ■ ３＞９，７１木−ル Ｙ プ し１
一例を示す回路図、第２図は第１図に示す回路の特性の
一例を示す特性図、第３図は本発明の−実ｊｍ例の示す
バター７レイアウト図、！！４図（ａ）は本発明の一実
Ｎ列の等価回ａｔ示す回路図、第４図伽）は本発明の他
の一実施例の等価回路を示す回路図、第５図（ａ）は第
４図（１）に示す回路の特性を示す図、第５図伽）は第
４図（ｂ）に示す回路の特性を示す図である。 ｌ・・・・・・入力瑠子、２・・・・・・出力燗子、３
・・・・・・Ｐチャｙ＄ルｇＭＯ８）ランジスタ、４・
−−−−−Ｎ ５Ｆキャンル型ＭＯ８）ランジスタ、５
・・・・・・インバーター、６・・・・・・電源噌子、
７・・・・・・接地端子、３−１〜３−３・・・・・・
ＰｆヤンネルｆｉＭＯ８）ランジスタ領域、４−１〜４
−３・・・・・・Ｎ？ヤンネルＷＭＯ８）？／レジスタ
域、５−１〜５−６・・・・・・コンタクトホール、８
−１〜８−６・・・・・・接続用金属配線領域。 峯１艶 ｖ・２珂 ［Σコ 金ムｒ嘩報オベ 口 本−りうリコシ＠麹に ヒ葺ぞ’Ｊ ＋ｃｓ友々髪１べ ■ ３＞９，７１木−ル Ｙ プ し１
Claims (1)
- 複数の第１導電盤の第１ｏＭＯ８）ランジスタ群及び複
数のＷＥ２の導電型の第２のＭＯＳ）ランジスタ群とを
有し、前記第１のＭＯＳ）ランジスタ群の少なくとも一
つのＭＯＳトランジスタ及び前記第２のＭＯＳ）ランジ
スタ群の少なくとも一つのＭＯＳ）ランジスタをあらか
じめ設定式れた任意のチャンネル幅に選択的に接続して
なるインバーターとなし、もりて前記インバーターを入
力回路となし、入力のスレッシ箇−ルド電圧を任意の値
に設足ならしめる仁と′に特徴とする半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57004553A JPS58122771A (ja) | 1982-01-14 | 1982-01-14 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57004553A JPS58122771A (ja) | 1982-01-14 | 1982-01-14 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58122771A true JPS58122771A (ja) | 1983-07-21 |
Family
ID=11587231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57004553A Pending JPS58122771A (ja) | 1982-01-14 | 1982-01-14 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58122771A (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6074644A (ja) * | 1983-09-30 | 1985-04-26 | Fujitsu Ltd | Ｃｍｏｓゲ−トアレ− |
| JPS60234342A (ja) * | 1984-05-08 | 1985-11-21 | Nec Corp | Ｃｍｏｓインバ−タ回路 |
| JPS6132549A (ja) * | 1984-07-25 | 1986-02-15 | Hitachi Ltd | Ｃｍｏｓ型マスタスライス半導体集積回路 |
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