JPS6132549A - Ｃｍｏｓ型マスタスライス半導体集積回路 - Google Patents
Ｃｍｏｓ型マスタスライス半導体集積回路Info
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- JPS6132549A JPS6132549A JP15297184A JP15297184A JPS6132549A JP S6132549 A JPS6132549 A JP S6132549A JP 15297184 A JP15297184 A JP 15297184A JP 15297184 A JP15297184 A JP 15297184A JP S6132549 A JPS6132549 A JP S6132549A
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- Japan
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- transistor
- ratio
- circuit
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- integrated circuit
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- 239000004065 semiconductor Substances 0.000 title claims description 9
- 230000005669 field effect Effects 0.000 claims 5
- 230000000295 complement effect Effects 0.000 claims 1
- 239000000758 substrate Substances 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 4
- 239000002184 metal Substances 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、マスタスライス半導体集積回路装置に適用し
て有効な技術に関する。
て有効な技術に関する。
近年、マスタスライス集積回路装置は、素子の微細化に
より動作速度の高速化がはかられている。
より動作速度の高速化がはかられている。
これに対応して、マスタスライス集積回路装置において
は、内部の論理回路動作の高速化をはかるために、高速
なりロック信号を入力することがある。
は、内部の論理回路動作の高速化をはかるために、高速
なりロック信号を入力することがある。
また、論理回路の大規模化により、７９７１７６２１回
ｉに入力されるクロック信号パルスは多段のゲート回路
を経由している。このため釦、各フリップフロップ回路
にクロック信号パルスを供給するゲート回路の立上り時
と立下り時の伝搬遅延時間に差がある場合は、クロック
信号パルスのデユーティ比が変化するという問題点があ
り、特に周期の短いクロック信号パルスでは、パルスの
幅が小さくなってしまい、フリップフロップ回路が誤動
作をするという欠点があった。
ｉに入力されるクロック信号パルスは多段のゲート回路
を経由している。このため釦、各フリップフロップ回路
にクロック信号パルスを供給するゲート回路の立上り時
と立下り時の伝搬遅延時間に差がある場合は、クロック
信号パルスのデユーティ比が変化するという問題点があ
り、特に周期の短いクロック信号パルスでは、パルスの
幅が小さくなってしまい、フリップフロップ回路が誤動
作をするという欠点があった。
本発明の目的は、ＣＭＯＳ型マスタスライス半導体集積
回路において、クロック信号パルスのデー−ティ比を任
意に変化できる技術を提供することにある。
回路において、クロック信号パルスのデー−ティ比を任
意に変化できる技術を提供することにある。
本発明は、ＣＭＯＥＨＪマスタスライス半導体集積回路
において、ＰＭＯ８）ランジスタとＮＭＯＳトランジス
タのそれぞのゲート幅寸法とゲート長寸法の比を任意に
設定し％ＣＭＯＳインバータ回路を構成し、他の論理回
路に任意に接続できることを特徴とするものである。
において、ＰＭＯ８）ランジスタとＮＭＯＳトランジス
タのそれぞのゲート幅寸法とゲート長寸法の比を任意に
設定し％ＣＭＯＳインバータ回路を構成し、他の論理回
路に任意に接続できることを特徴とするものである。
ｉ Ｉ 図（ａ）はＣＭＯＳｆｉマスタスライス半導体
集積回路において、拡散層に形成される基本的なＰＭＯ
８）ランジスタの図である。また、同様にしてＮＭＯＳ
トランジスタも形成可能である。
集積回路において、拡散層に形成される基本的なＰＭＯ
８）ランジスタの図である。また、同様にしてＮＭＯＳ
トランジスタも形成可能である。
第１図（ｂ）は、第１図（ａ） ＋７） ＰＭＯ８）ラ
ンジスタ１を１対、それぞれのゲート端子を金属配線に
よって共通に接続し、さらに、一方のＰＭＯＳトランジ
スタ１のソース端子かドレイン端子のいずれか一方を、
もう一方のＰＭＯ８）ランジスタのソース端子かドレイ
ン端子のいずれか一方とにそれぞれ金属配線によって接
続し構成した回路図である。同様にして、ＮＭＯＳトラ
ンジスタによっても構成可能である。
ンジスタ１を１対、それぞれのゲート端子を金属配線に
よって共通に接続し、さらに、一方のＰＭＯＳトランジ
スタ１のソース端子かドレイン端子のいずれか一方を、
もう一方のＰＭＯ８）ランジスタのソース端子かドレイ
ン端子のいずれか一方とにそれぞれ金属配線によって接
続し構成した回路図である。同様にして、ＮＭＯＳトラ
ンジスタによっても構成可能である。
このとき、第１図（ｂ）を一つのトランジスタとして見
た場合、このトランジスタのゲート幅とゲート長の比は
、第１図（ａ）のトランジスタのゲート幅とゲート長の
比をＷ／Ｌとすると、Ｗ／２Ｌと表わされ、第１図（ａ
）のゲート幅とゲート長を１としたときの１／２となる
。
た場合、このトランジスタのゲート幅とゲート長の比は
、第１図（ａ）のトランジスタのゲート幅とゲート長の
比をＷ／Ｌとすると、Ｗ／２Ｌと表わされ、第１図（ａ
）のゲート幅とゲート長を１としたときの１／２となる
。
ｍ Ｉ 図（Ｃ） ハ、第１図（ａ） （７） ＰＭＯ
８）ランジスタ１を１対、それぞれのゲート端子を金属
配線によって共通に接続し、さらに、それぞれのＰＭＯ
８）ランジスタのソース端子同志とドレイン端子同志を
それぞれ接続して構成した回路図である。また同様にし
て、ＮＭＯＳトランジスタによっても構成可能である。
８）ランジスタ１を１対、それぞれのゲート端子を金属
配線によって共通に接続し、さらに、それぞれのＰＭＯ
８）ランジスタのソース端子同志とドレイン端子同志を
それぞれ接続して構成した回路図である。また同様にし
て、ＮＭＯＳトランジスタによっても構成可能である。
このとき、第１図（Ｃ）を一つのトランジスタとして見
た場合、このトランジスタのゲート幅とゲート長の比は
、第１ 図（ａ）のトランジスタのゲート幅とゲート長
の比をＷ／Ｌとすると、２Ｗ／Ｌと表わされ、第１図（
ａ）のゲート幅とゲート長を１としたときの２倍となる
。
た場合、このトランジスタのゲート幅とゲート長の比は
、第１ 図（ａ）のトランジスタのゲート幅とゲート長
の比をＷ／Ｌとすると、２Ｗ／Ｌと表わされ、第１図（
ａ）のゲート幅とゲート長を１としたときの２倍となる
。
第２図は１本発明の実施例を示す図である、本実施例は
第１図（ａ）のＰＭＯ８）ランジスタ、三つを第１図（
Ｃ）と同様な方法によって構成した回路と、第１図（ａ
）のＰＭＯ８）ランジス・りと同様にして形成したＮＭ
Ｏ８）ランジスタ三つを第１図（ｂ）と同様な方法によ
って構成した回路によって構成したＣＭＯＳインバータ
回路である。
第１図（ａ）のＰＭＯ８）ランジスタ、三つを第１図（
Ｃ）と同様な方法によって構成した回路と、第１図（ａ
）のＰＭＯ８）ランジス・りと同様にして形成したＮＭ
Ｏ８）ランジスタ三つを第１図（ｂ）と同様な方法によ
って構成した回路によって構成したＣＭＯＳインバータ
回路である。
このとき、ＰＭＯ８）ランジスタによって構成される回
路のゲート幅とゲート長の比は、第１図＜ａ＞のトラン
ジスタのゲート幅とゲート長の比をＷ／Ｌとすると、ｓ
Ｗ／Ｌとなる。
路のゲート幅とゲート長の比は、第１図＜ａ＞のトラン
ジスタのゲート幅とゲート長の比をＷ／Ｌとすると、ｓ
Ｗ／Ｌとなる。
また％ＮＭＯ８）ランジスタによって構成される回路の
ゲート幅とゲート長の比は、同様にしてＷ／３Ｌとなる
。
ゲート幅とゲート長の比は、同様にしてＷ／３Ｌとなる
。
第６図に示すＣＭＯＳ型Ｏ８バータ回路において、出力
信号波形の立上り時間は出力端子４に接続される負荷容
量の充電時間によって決まり。
信号波形の立上り時間は出力端子４に接続される負荷容
量の充電時間によって決まり。
立下り時間は、同様に放電時間によって決まる。
このため％ＰＭＯ８）ランジスタ及びＮＭＯ８）う／ジ
スタのチャネルコンダクタンスが大きいほど充放電時間
も短くなる。
スタのチャネルコンダクタンスが大きいほど充放電時間
も短くなる。
したがって、ＰＭＯ８）ランジスタとＮＭＯ８）ランジ
スタのチャネルコンダクタンスの比は。
スタのチャネルコンダクタンスの比は。
立上り時間と立下り時間の比を表わすことになる。
また、第５図の回路において、ＰＭＯ８）ランジスタと
ＮＭＯ８）ランジスタのゲート幅とゲート長の比が同じ
ならば、ＰＭＯ８）ランジスタとＮＭＯ８）ランジスタ
のそれぞれのキャリア移動度はＰＭＯＳトランジスタに
対してＮＭＯ８）ランジスタは３倍となるため、チャネ
ルコンダクタンスはＮＭＯ８）ランジスタがＰＭＯ８）
ランジスタの５倍となる。
ＮＭＯ８）ランジスタのゲート幅とゲート長の比が同じ
ならば、ＰＭＯ８）ランジスタとＮＭＯ８）ランジスタ
のそれぞれのキャリア移動度はＰＭＯＳトランジスタに
対してＮＭＯ８）ランジスタは３倍となるため、チャネ
ルコンダクタンスはＮＭＯ８）ランジスタがＰＭＯ８）
ランジスタの５倍となる。
したがって、第３図に示す回路では、立下り時間が立上
り時間の６倍早くなる。
り時間の６倍早くなる。
ここで、第２図に示す実施例は、ＰＭＯＳトランジスタ
によって構成される回路のゲート幅とゲート長の比が３
Ｗ／Ｌで％ＮＭＯＳトランジスタによって構成される回
路のゲート幅とゲート長の比がＷ／６Ｌであるため、チ
ャネルコンダクタンスの比は６：１となり、ＰＭＯ８）
ランジスタのチャネルコンダクタンスがＮＭＯ８）ラン
ジスタの６倍となる。
によって構成される回路のゲート幅とゲート長の比が３
Ｗ／Ｌで％ＮＭＯＳトランジスタによって構成される回
路のゲート幅とゲート長の比がＷ／６Ｌであるため、チ
ャネルコンダクタンスの比は６：１となり、ＰＭＯ８）
ランジスタのチャネルコンダクタンスがＮＭＯ８）ラン
ジスタの６倍となる。
したがって１本回路では、立上り時間が立下り時間の６
倍早くなる。
倍早くなる。
そこで、第３図のＣＭＯＳ型Ｏ８バータ回路の出力端子
４に、第２図に示す本発明の実施例の入力端子５を接続
すると、第２図に示す回路の出力端子４での出力信号波
形の立上り時間と立下り時間は等しくなる。
４に、第２図に示す本発明の実施例の入力端子５を接続
すると、第２図に示す回路の出力端子４での出力信号波
形の立上り時間と立下り時間は等しくなる。
したがって、第１図（ｂ）、（Ｃ）に示すトランジスタ
回路を任意に組合せて、金属配線によって接続すること
によって第２図の様な回路を実現することにより、立上
り時間と立下り時間の調整ができ、クロック信号波形の
デユーティ比を調整できる。
回路を任意に組合せて、金属配線によって接続すること
によって第２図の様な回路を実現することにより、立上
り時間と立下り時間の調整ができ、クロック信号波形の
デユーティ比を調整できる。
本発明によれば、ＣＭＯＳ型マスタスライス半導体集積
回路において、クロック信号波形の立上り時間と立下り
時間を任意に調節できるので、クロック信号波形のデユ
ーティ比を調節できる効果がある。
回路において、クロック信号波形の立上り時間と立下り
時間を任意に調節できるので、クロック信号波形のデユ
ーティ比を調節できる効果がある。
第１図（ａ）、（ｂ）、（Ｃ）は１本発明に用いられる
ＭＯＳ）ランジスタの説明図、第２図は本発明の実施例
を示イ゛回路図、第３図はＣＭＯＳ型Ｏ８バータ回路の
図である。 １・・・・・・ＰＭＯ８）う／ジスタ、２・・・・・・
電源端子、 ３・・・・・・入力端子、 ４・・・・・・出力端子、 ５・・・・・・接地端子。 ６・・・・・・ＮＭＯ８）ランジスタ。
ＭＯＳ）ランジスタの説明図、第２図は本発明の実施例
を示イ゛回路図、第３図はＣＭＯＳ型Ｏ８バータ回路の
図である。 １・・・・・・ＰＭＯ８）う／ジスタ、２・・・・・・
電源端子、 ３・・・・・・入力端子、 ４・・・・・・出力端子、 ５・・・・・・接地端子。 ６・・・・・・ＮＭＯ８）ランジスタ。
Claims (1)
- 【特許請求の範囲】 〔１〕半導体基板上に形成された絶縁ゲート型電界効果
トランジスタを含む多層配線のＣＭＯＳ型マスタスライ
ス半導体集積回路において、Ｐチャネル絶縁ゲート型電
界効果トランジスタとＮチャネル絶縁ゲート型電界効果
トランジスタのそれぞれのゲート幅寸法とゲート長寸法
の比を任意に設定して構成した相補型インバータ回路を
形成し、かつ、他の絶縁ゲート型電界効果トランジスタ
によって構成される回路に任意に接続できることを特徴
とするＣＭＯＳ型マスタスライス半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15297184A JPS6132549A (ja) | 1984-07-25 | 1984-07-25 | Ｃｍｏｓ型マスタスライス半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15297184A JPS6132549A (ja) | 1984-07-25 | 1984-07-25 | Ｃｍｏｓ型マスタスライス半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6132549A true JPS6132549A (ja) | 1986-02-15 |
| JPH0586865B2 JPH0586865B2 (ja) | 1993-12-14 |
Family
ID=15552142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15297184A Granted JPS6132549A (ja) | 1984-07-25 | 1984-07-25 | Ｃｍｏｓ型マスタスライス半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6132549A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0475377A (ja) * | 1990-07-18 | 1992-03-10 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| JP2006179554A (ja) * | 2004-12-21 | 2006-07-06 | Sanyo Electric Co Ltd | 半導体回路装置およびその設計方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58122771A (ja) * | 1982-01-14 | 1983-07-21 | Nec Corp | 半導体集積回路装置 |
-
1984
- 1984-07-25 JP JP15297184A patent/JPS6132549A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58122771A (ja) * | 1982-01-14 | 1983-07-21 | Nec Corp | 半導体集積回路装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0475377A (ja) * | 1990-07-18 | 1992-03-10 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| JP2006179554A (ja) * | 2004-12-21 | 2006-07-06 | Sanyo Electric Co Ltd | 半導体回路装置およびその設計方法 |
| JP4646619B2 (ja) * | 2004-12-21 | 2011-03-09 | 三洋電機株式会社 | 半導体回路装置およびその設計方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0586865B2 (ja) | 1993-12-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |