JPH07202131A

JPH07202131A - 半導体集積回路

Info

Publication number: JPH07202131A
Application number: JP5336997A
Authority: JP
Inventors: Yoshinori Tanaka; 美紀田中; Osamu Kitade; 修北出; Tetsuji Hoshida; 哲司星田; Hiroaki Awano; 博昭阿波野; Mikio Sakurai; 幹夫桜井; Kyoji Yamazaki; 恭治山崎; Shigeru Yamaoka; 茂山岡
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1993-12-28
Filing date: 1993-12-28
Publication date: 1995-08-04

Abstract

(57)【要約】【目的】プロセスのばらつきによりトランジスタのゲ
ート長Ｌ_siが通常よりも細くなったとき生じる動作タイ
ミングのずれ及び動作電流の増加を防止することができ
る半導体集積回路を提供する。【構成】ゲート長Ｌsiが大きく、プロセスがばらつい
ても動作特性がほとんど変化しないトランジスタからな
るインバータ１１と、ゲート長Ｌsiが短く、プロセスが
ばらつくと動作特性が変化するトランジスタからなるイ
ンバータ１２とを含み、ゲート長Ｌ_siが短くなったとき
にＬレベルを出力する検出回路１ａと、検出回路１ａに
よりいずれかが選択される、通常のバイアス電圧を発生
する第１のＶ_BB発生回路２ａ及び動作特性の変化を補償
するように強いバイアス電圧を発生する第２のＶ_BB発生
回路３ａとを備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はＩＣ、ＬＳＩ等の半導
体集積回路に関するものである。

【０００２】

【従来の技術】ＩＣ、ＬＳＩ等の半導体集積回路は、種
々のプロセスにより半導体基板上に多数のトランジスタ
を形成し、それらを相互に接続することにより回路を構
成している。

【０００３】

【発明が解決しようとする課題】従来の半導体集積回路
の製造工程において、各工程のプロセスのばらつきがわ
ずかながら発生する。そのため半導体基板上に形成され
るトランジスタの電気的特性やトランジスタの電極の物
理的大きさは、製造される半導体集積回路ひとつひとつ
について多少異なることがある。

【０００４】例えば、図１３に示すような平面構成及び
断面をもつトランジスタを備える半導体集積回路につい
てみると、プロセスにばらつきが生じた場合、形成され
るトランジスタのゲート長Ｌ_siが設計上の長さよりも短
くなることがある。ゲート長Ｌ_siが短くなると、半導体
基板に形成されるチャネル長Ｌも短くなる（なお、図中
のＧ、Ｓ、Ｄはそれぞれゲート（制御）電極、ソース電
極、ドレイン電極を示す）。ところで、チャネルにおけ
るキャリアの伝導度はチャネル幅Ｗに比例し、かつ、チ
ャネル長Ｌに反比例するから、チャネル長Ｌが短くなる
とキャリアの伝導度が大きくなるのでトランジスタがオ
ンしやすくなる。つまり、動作速度が速くなる。したが
って、プロセスのばらつきによりゲート長Ｌ_siが短くな
ると、動作速度が上がり、予め定めたタイミングとのず
れが生じるとともに、トランジスタに流れる電流が大き
くなり、半導体集積回路全体の動作電流が増大するとい
う問題があった。

【０００５】また、同じ半導体集積回路において、ゲー
ト長Ｌ_siが通常のトランジスタより短いトランジスタか
らなる回路と通常のゲート長Ｌ_siのトランジスタからな
る回路とが混在する場合、これらの信号との間でタイミ
ングが微妙にずれることになり、動作が不安定になると
いう問題もある。また、ゲート長Ｌ_siが通常よりも長く
なった場合にも半導体集積回路のタイミングについて同
様の問題が生じる。

【０００６】この発明は上記のような問題点を解消する
ためになされたもので、半導体集積回路のトランジスタ
のゲート長Ｌ_siが短くなったり、あるいは長くなったり
した場合に、タイミングのずれを防止するとともに、動
作電流の増加を防ぐことを目的とする。

【０００７】

【課題を解決するための手段】請求項１に係る半導体集
積回路は、半導体基板上に形成されたトランジスタの制
御電極の長さを検出する検出手段と、上記検出手段の出
力に応じた電位を上記半導体基板に供給する電位供給手
段とを備えたものである。

【０００８】請求項２に係る半導体集積回路は、上記検
出手段を、複数の論理回路を直列に接続してなる第１の
遅延回路と、上記第１の遅延回路を構成するトランジス
タの制御電極より短い制御電極をもつトランジスタから
なり、上記第１の遅延回路を構成する論理回路よりも多
い論理回路を直列に接続してなる第２の遅延回路と、上
記第１の遅延回路及び上記第２の遅延回路の出力により
動作するラッチ回路とから構成したことを特徴とするも
のである。

【０００９】請求項３に係る半導体集積回路は、上記検
出手段を、第１の伝導型のトランジスタと、上記第１の
伝導型のトランジスタに直列に接続され、上記第１の伝
導型のトランジスタの制御電極よりも短い制御電極をも
つ複数の第２の伝導型のトランジスタと、上記第１の伝
導型のトランジスタと上記第２の伝導型のトランジスタ
との接続点の信号をラッチするラッチ回路とから構成し
たことを特徴とするものである。

【００１０】請求項４に係る半導体集積回路は、上記検
出手段を、複数の論理回路を直列に接続してなる第１の
リングオシレータと、上記第１のリングオシレータを構
成するトランジスタの制御電極より短い制御電極をもつ
トランジスタからなる複数の論理回路を直列に接続して
なる第２のリングオシレータと、上記第１のリングオシ
レータ及び上記第２のリングオシレータの出力に基づき
カウント動作を行うとともにリセットされるカウンタ回
路と、上記カウンタ回路の出力をラッチするラッチ回路
とから構成したことを特徴とするものである。

【００１１】請求項５に係る半導体集積回路は、上記検
出手段を、互いに直列に接続された第１の伝導型のトラ
ンジスタ及び第２の伝導型のトランジスタからなる第１
のトランジスタ群と、上記第１のトランジスタ群のトラ
ンジスタの制御電極より短い制御電極をもち、互いに直
列に接続された第１の伝導型のトランジスタ及び第２の
伝導型のトランジスタとからなる第２のトランジスタ群
とを備え、上記第１のトランジスタ群のトランジスタの
出力電極と上記第２のトランジスタ群のトランジスタの
制御電極とを接続するとともに、上記第１のトランジス
タ群のトランジスタの制御電極と上記第２のトランジス
タ群のトランジスタの出力電極とを接続して構成したこ
とを特徴とするものである。

【００１２】請求項６に係る半導体集積回路は、半導体
基板上に形成されたトランジスタの制御電極の長さを検
出する検出手段と、複数の論理回路からなる遅延回路
と、上記検出手段の出力に基づき、伝搬する信号を遅延
する遅延素子を上記遅延回路に接続するスイッチ手段と
を備えたものである。

【００１３】

【作用】請求項１の発明においては、検出手段が半導体
基板上に形成されたトランジスタの制御電極の長さを検
出し、電位供給手段が上記検出手段の出力に応じた電位
を上記半導体基板に供給する。

【００１４】請求項２の発明の検出手段においては、ト
ランジスタの制御電極の長さの変化に伴い第１の遅延回
路の遅延時間が変化するとともに、制御電極が短いトラ
ンジスタからなる第２の遅延回路の遅延時間がより大き
く変化し、ラッチ回路がそれぞれの遅延時間の変化に基
づきトランジスタの制御電極の長さの変化を検出する。

【００１５】請求項３の発明の検出手段においては、ト
ランジスタの制御電極の長さの変化に伴い第１の伝導型
のトランジスタの動作遅延時間が変化するとともに、上
記第１の伝導型のトランジスタに直列に接続された上記
第１の伝導型のトランジスタの制御電極よりも短い制御
電極をもつ複数の第２の伝導型のトランジスタの動作遅
延時間がより大きく変化し、ラッチ回路がそれぞれの動
作遅延時間の変化に基づきトランジスタの制御電極の長
さの変化を検出する。

【００１６】請求項４の発明の検出手段においては、ト
ランジスタの制御電極の長さの変化に伴い第１のリング
オシレータの発振周期が変化するとともに、上記第１の
リングオシレータを構成するトランジスタの制御電極よ
り短い制御電極をもつトランジスタからなる第２のリン
グオシレータの発振周期がより大きく変化し、カウンタ
回路がそれぞれの発振周期の変化に基づきトランジスタ
の制御電極の長さの変化を検出し、ラッチ回路が検出結
果をラッチする。

【００１７】請求項５の発明の検出手段においては、第
１のトランジスタ群と第２のトランジスタ群とがバラン
ス回路を構成し、トランジスタの制御電極の長さの変化
に伴い第１のトランジスタ群の動作遅延時間が変化する
とともに、上記第１のトランジスタ群のトランジスタの
制御電極より短い制御電極をもつ第２のトランジスタ群
の動作遅延時間がより大きく変化することによりバラン
ス回路の動作状態が変化し、トランジスタの制御電極の
長さの変化を検出する。

【００１８】請求項６の発明においては、検出手段がト
ランジスタの制御電極の長さを検出し、スイッチ手段が
上記検出手段の出力に基づき、伝搬する信号を遅延する
遅延素子を遅延回路に接続し、伝搬遅延時間を調整す
る。

【００１９】

【実施例】

実施例１．以下、この発明の一実施例を図について説明
する。図１は、この発明の一実施例による半導体集積回
路の一部の回路図を示す。同図において、１ａはこの半
導体集積回路のトランジスタのゲート長Ｌ_siが標準（通
常のトランジスタのゲート長）に比べ短いかどうかを検
出する検出回路であり、図示しないパワーオンリセット
回路から負論理のパワーオンリセット信号（／ＰＯＲ）
を受け、これを遅延するゲート長Ｌ_siが長いインバータ
１１０１〜１１０４及びゲート長Ｌ_isが短いインバータ
１２０１〜１２１２と、フリップフロップを構成するＮ
ＡＮＤゲート１３ａ、１３ｂとからなる。インバータ１
１０４、１２１２の出力は上記フリップフロップに入力
される。これら、インバータ１１０１〜１１０４及び１
２０１〜１２１２はそれぞれ第１の遅延回路、第２の遅
延回路を構成する。

【００２０】２ａは、検出回路１ａがゲート長Ｌ_siは通
常の長さであると検出したときに、通常レベルの基板電
位Ｖ_BB１を発生する第１のＶ_BB発生回路であり、ＰＭＯ
Ｓトランジスタ２１、ＰＭＯＳトランジスタ２１のゲー
トに直列に接続されたキャパシタ２２、リングオシレー
タを構成するＮＡＮＤゲート２３及びインバータ２４ａ
〜２４ｄ、ＰＭＯＳトランジスタ２１のゲートを接地レ
ベルにバイアスするＰＭＯＳトランジスタ２５とからな
る。ＰＭＯＳトランジスタ２１、２５、キャパシタ２２
は、いわゆる「小チャージポンプ回路」を構成する。

【００２１】一方、３ａは検出回路１ａがゲート長Ｌ_si
は通常の長さよりも短いことを検出したときに、通常レ
ベルよりも強いレベルの基板電位Ｖ_BB２を発生する第２
のＶ_BB発生回路であり、ＰＭＯＳトランジスタ３１、Ｐ
ＭＯＳトランジスタ３１のゲートに直列に接続されたキ
ャパシタ３２、キャパシタ３２に対し並列にＰＭＯＳト
ランジスタ３１のソース・ゲート間に接続され、キャパ
シタ３２より大きな容量をもつキャパシタ３３、リング
オシレータを構成するＮＡＮＤゲート３４及びインバー
タ３５ａ〜３５ｄ、ＰＭＯＳトランジスタ３１のゲート
を接地レベルにバイアスするＰＭＯＳトランジスタ３６
とからなる。ＰＭＯＳトランジスタ３１、３６、キャパ
シタ３１、３３は、いわゆる「大チャージポンプ回路」
を構成する。

【００２２】５及び６は、それぞれＮＭＯＳトランジス
タ及びＰＭＯＳトランジスタであり、検出回路１ａの出
力に基づき第１のＶ_BB発生回路２ａ、第２のＶ_BB発生回
路３ａのいずれかを選択し、動作させるスイッチとして
の機能を果たす。検出回路１ａのＮＡＮＤゲート１３ｂ
の出力（ノードＢ）は、これらＮＭＯＳトランジスタ５
及びＰＭＯＳトランジスタ６のゲートに入力される。そ
してこれらトランジスタの出力は第１のＶ_BB発生回路２
ａ及び第２のＶ_BB発生回路３ａにそれぞれ入力される。
なお、ＮＭＯＳトランジスタ５及びＰＭＯＳトランジス
タ６の他の出力端はＶ_CCに接続されている。

【００２３】また、図２は、検出回路１ａの動作を説明
するためのタイミングチャートであり、図２(a)は通常
時のタイミング、図２(b)はプロセスのばらつきにより
トランジスタのゲート長Ｌ_isが短くなったときのタイミ
ングを示す。

【００２４】また、図３は、第１のＶ_BB発生回路２ａ及
び第２のＶ_BB発生回路３ａのチャージポンプ回路の動作
を説明するためのタイミングチャートであり、図３(b)
及び(c)は第１のＶ_BB発生回路２ａのタイミングチャー
トであり、図３(d)及び(e)は第２のＶ_BB発生回路３ａの
タイミングチャートである。

【００２５】次にこの実施例１の半導体集積回路の動作
について、ダイナミックメモリに適用した場合を例にと
り説明する。この実施例１の動作原理は、ゲート長が予
め定められた長さ（標準長）に適切に製造される通常時
と、プロセスのばらつきによりゲート長が所定の長さよ
り短くなった場合とでバイアス電圧である基板電圧Ｖ_BB
のレベルを変えることにより、基板効果に基づきトラン
ジスタのしきい値Ｖ_THを変化させてトランジスタの特性
を通常時の特性に近付け、半導体集積回路の動作速度及
び動作電流を安定化させるものである。

【００２６】半導体集積回路に電源が投入されると、図
２に示すように供給電源電圧Ｖ_CCがＬレベルから立ち上
がり、Ｈレベルになる。一方、図示しない回路から供給
される負論理のパワーオンリセット信号（／ＰＯＲ信
号）は、Ｖ_CCの立ち上がりにおいてＬになり所定の時間
Ｌのまま保持される。この／ＰＯＲ信号がＬである間に
おいて、図示しない制御回路により、ダイナミックメモ
リの制御信号である／ＲＡＳに所定の回数（図２では８
回）のダミーサイクル信号Ｐ１、Ｐ２、・・・、Ｐ８が
加えられる。そして、その後に／ＰＯＲ信号がＬ→Ｈに
切り換る。

【００２７】通常時、すなわちプロセスにバラツキがな
く、この半導体集積回路のトランジスタのゲート長Ｌsi
が通常よりも短くならない場合には、検出回路１ａを構
成する各トランジスタは予め設定された速度により動作
するので、検出回路１ａは次のように動作する。

【００２８】／ＰＯＲ信号は、インバータ１１０１〜１
１０４及び１２０１〜１２１２を経由してフリップフロ
ップを構成するＮＡＮＤゲート１３ａ、１３ｂにそれぞ
れ入力される。ここで、インバータ１１０１〜１１０４
はゲート長Ｌ_siが大きい（例えば3.0μｍ）トランジス
タで構成されるのに対し、インバータ１２０１〜１２１
２はゲート長Ｌ_siが短い（例えば1.0μｍ）トランジス
タで構成されている。

【００２９】ところで、トランジスタの電流駆動能力Ｉ
は、チャネル長Ｌが小さいほど、またゲート幅Ｗが大き
いほど大きくなる性質（Ｉ＝Ａ・Ｗ／Ｌ、Ａは比例定
数）がある。チャネル長Ｌとゲート長Ｌ_siとは等しいか
ら、結局インバータ１１０１〜１１０４と１２０１〜１
２１２とで電流駆動能力が異なることになる。そして、
電流駆動能力が大きいほど遅延時間が短くなるから、１
段あたりの遅延時間でみれば、インバータ１２０１〜１
２１２の遅延時間の方が短くなる。上記のゲート長Ｌ_si
の例では、インバータ１段あたりの遅延時間は、チャネ
ル長3.0μｍのトランジスタからなるインバータ１１０
１〜１１０４で各0.5nsであるのに対し、チャネル長1.0
μｍのトランジスタからなるインバータ１２０１〜１２
１２では各0.17nsである。ところで、インバータ１１０
１〜１１０４の段数は４段であるのに対し、インバータ
１２０１〜１２１２は１２段であるから、結局、インバ
ータ１１０４の出力（第１の遅延回路の出力）は0.5ns
×４＝2.0ns遅延するが、インバータ１２１２の出力
（第２の遅延回路の出力）は0.17ns×１２＝2.04ns遅延
する。

【００３０】このように、インバータ１１０１〜１１０
４の遅延時間の方が0.04ns短く、インバータ１１０４の
出力がインバータ１２１２の出力よりも速く／ＰＯＲ信
号をＮＡＮＤゲート１３ａに入力する。したがって、Ｎ
ＡＮＤゲート１３ａ、１３ｂにより構成されるフリップ
フロップはセットされ、その出力ノードＡ（ＮＡＮＤゲ
ート１３ａの出力）は図２に示すようにＬレベルにな
る。他方、ＮＡＮＤゲート１３ｂの出力のノードＢはＨ
レベルになる。

【００３１】以上のように通常時において、ノードＡ
は、電源が投入され／ＲＡＳのダミーサイクルが８回入
った後、／ＰＯＲ信号がＬレベル→Ｈレベルに切り換る
のを受けてＨレベル→Ｌレベルに切り換り、この状態で
ラッチされる。またノードＢはＨレベルのままである。

【００３２】このように、通常時において検出回路１ａ
のノードＢの出力はＨレベルであるから、ノードＢの信
号を受けるＮＭＯＳトランジスタ５はＯＮするととも
に、ＰＭＯＳトランジスタ６はＯＦＦになる。したがっ
て第１のＶ_BB発生回路２ａが動作し、他方、第２のＶ_BB
発生回路３ａは動作しない。

【００３３】第１のＶ_BB発生回路２ａにおいて、ＮＡＮ
Ｄゲート２３、インバータ２４ａ〜２４ｄはリングオシ
レータを構成しており、ＮＭＯＳトランジスタ５がＯＮ
になることにより所定の周期のパルス列を発生する。す
なわち、第１のＶ_BB発生回路２ａにおいて、ＮＡＮＤゲ
ート２３の入力であるＮＭＯＳトランジスタのドレイン
及び／ＰＯＲはいずれもＨであるから、インバータ２４
ｄの出力がＮＡＮＤゲート２３において反転された後、
インバータ２４ａに入力される。そして、インバータ２
４ａ〜２４ｄにより所定の遅延がなされた後、再びＮＡ
ＮＤゲート２３に入力される。つまり正帰還がかけられ
ている。したがって、このインバータの遅延時間に対応
した周期で発振が生じ、パルス信号がインバータ２４ｄ
から出力される。

【００３４】このパルス信号によりＰＭＯＳトランジス
タ２１、ＰＭＯＳトランジスタ２５、キャパシタ２２か
らなる回路により電圧Ｖ_BB１が発生する。これらはチャ
ージポンプ回路を構成している。まず、インバータ２４
ｄの出力がＨレベルのときはＰＭＯＳトランジスタ２１
はＯＦＦになる。したがってＰＭＯＳトランジスタ２１
のゲートに接続されている方のキャパシタ２２の電極の
電位は、ＰＭＯＳトランジスタ２５がＯＮして電荷を引
き抜くことにより低下する。次に、インバータ２４ｄの
出力がＬのときはＰＭＯＳトランジスタ２１はＯＮし、
ドレイン側に接続されている回路からキャパシタ２２の
電位に対応して電位を下げる。つまり、インバータ２４
ｄの出力がＨレベルのときはキャパシタ２２の電荷を引
き抜き、一方、Ｌレベルのときはキャパシタ２２の電位
に基づき半導体基板から電荷を引き抜く。

【００３５】このような動作を繰り返すことにより、図
３(b)に示すようにＰＭＯＳトランジスタ２１のゲート
電位（キャパシタ２２の電位）が低下していくととも
に、図３(c)に示すようにＰＭＯＳトランジスタ２１の
出力Ｖ_BB１は低下していく。そして十分時間が経過した
後に、半導体基板に対し所定の電位Ｖ_BB１（例えば−３
Ｖ＝−（Ｖ_CC−２Ｖ_TH））を供給する。この実施例１の
半導体装置の通常時の動作は以上のとおりである。

【００３６】次に、プロセスのばらつきにより、ゲート
長Ｌ_siが短くなった場合について説明する。各製造工程
におけるプロセスのばらつきは、種々の要因により発生
するが、同一半導体基板上にある半導体集積回路のすべ
てのトランジスタに対し影響を与えと考えることが多
い。すなわち、全部のトランジスタのゲート長Ｌ_siがほ
ぼ一定の長さだけ短くなると考えてよい。なお、このと
きゲート幅Ｗも短くなるが、ＷはＬに比べ非常に大きく
（Ｗ≫Ｌ）、トランジスタの特性に与える影響について
はゲート長Ｌ_siが支配的であり、ゲート幅Ｗの影響は無
視できる。

【００３７】このようなプロセスのばらつきによりゲー
ト長Ｌ_siが小さくなると、前述の式にしたがってインバ
ータ１１０１〜１１０４及び１２０１〜１２１２を構成
する全てのトランジスタの電流駆動能力が上がり、１段
あたりの遅延時間は減少する。ところで、上述のように
ゲート長Ｌ_siの減少の程度（幅）はどのトランジスタに
ついても一様と考えてよい。例えば、プロセスのばらつ
きによりゲート長Ｌ_siが0.06μｍ小さくなったとする
と、インバータ１１０１〜１１０４のトランジスタのゲ
ート長Ｌ_siは2.94μｍに、インバータ１２０１〜１２１
２のトランジスタのゲート長Ｌ_siは0.94μｍになる。

【００３８】しかし、もともとのゲート長Ｌ_siの長さが
異なるから、その長さによってトランジスタの遅延時間
の変化の割合は異なる。上述の式により、インバータ１
１０１〜１１０４の電流駆動能力は約2.0％、インバー
タ１２０１〜１２１２の電流駆動能力は約6.4％増え
る。そして、電流駆動能力と遅延時間とはほぼ反比例の
関係にあるから、インバータ１段あたりの遅延時間は、
インバータ１１の場合は各0.49nsとなり、インバータ１
２の場合は各0.16nsとなる。

【００３９】このことを考慮しつつ検出回路１ａの動作
について検討する。インバータ１１、１２からなる遅延
回路については、インバータ１１０４の出力は0.49ns×
４＝1.96ns遅延するが、インバータ１２１２の出力は0.
16ns×１２＝1.92ns遅延するとことなり、上述した通常
の場合とは逆にインバータ１２の遅延時間の方が0.04ns
短くなる。

【００４０】したがって、ＮＡＮＤゲート１３ｂの入力
が先にＨレベルになるため、図２(b)に示すように／Ｐ
ＯＲ信号がＬレベル→Ｈレベルに切り換るのを受けて、
ノードＢがＨレベル→Ｌレベルに切り換りラッチがかか
る。このときノードＡはＨレベルのままでラッチがかか
った状態となる。

【００４１】このように、検出回路１ａは、通常時にお
いてノードＢにＨレベルを出力し、一方、ゲート長Ｌ_si
が短くなったときはノードＢにＬレベルを出力する。こ
の検出回路１ａにおいて、ゲート長Ｌ_siが0.03μｍだけ
短くなると、第１の遅延回路の遅延時間と第２の遅延回
路の遅延時間とが均衡することになる。この程度を越え
るのゲート長Ｌ_siの減少は、半導体製造工程において非
常にまれにしか発生せず、出現の頻度は約0.03％であ
る。したがって、この検出回路１ａ、第２のＶ_BB発生回
路３ａは全体の約0.03％の半導体集積回路に対して機能
することになる（以後、このことを「ゲート長Ｌ_siが0.
03％減少」した場合と称する）。

【００４２】このように、ゲート長Ｌ_siが短くなる場合
において、検出回路１ａのノードＢの出力はＬになるか
ら、ノードＢの信号を受けるＮＭＯＳトランジスタ５は
ＯＦＦし、他方、ＰＭＯＳトランジスタ６はＯＮにな
る。したがって第１のＶ_BB発生回路２ｂの動作は停止
し、第２のＶ_BB発生回路３ｂが動作する。

【００４３】第２のＶ_BB発生回路３ｂにおいては、ＮＡ
ＮＤゲート３４、インバータ３５ａ〜３５ｄはリングオ
シレータを構成しており、ＰＭＯＳトランジスタ６がＯ
Ｎになることにより所定の周期のパルス列を発生する。
この動作は、第１のＶ_BB発生回路２ａの場合と同様であ
る。

【００４４】このインバータ３５ｄが出力するパルス信
号に基づき、ＰＭＯＳトランジスタ３１、ＰＭＯＳトラ
ンジスタ３６、キャパシタ３２、３３からなる回路によ
り電圧Ｖ_BB２が発生する。これらは第１のＶ_BB発生回路
２ａと同様にチャージポンプ回路を構成しているが、第
２のＶ_BB発生回路３ａのこの回路はいわゆる「大ポンプ
回路」を構成しており、第１のＶ_BB発生回路２ａのいわ
ゆる「小ポンプ回路」よりも、強い（低い）レベルの電
圧Ｖ_BB２を発生する。

【００４５】すなわち、インバータ３５ｄの出力がＬレ
ベルのときにキャパシタ３２を介してＰＭＯＳトランジ
スタ３１のゲートを負電圧にし、これをＯＮにするとと
もに、キャパシタ３３を介してＰＭＯＳトランジスタ３
１のソースを負電圧に引く。するとＰＭＯＳトランジス
タ３１は、そのしきい値電圧Ｖ_TH分電位が低い状態で動
作するから、出力電圧Ｖ_BB２は、Ｖ_BB１よりも低い電圧
（−Ｖ_CC、例えば−５Ｖ）を発生することができる。

【００４６】以上のように、ゲート長Ｌ_siが通常の長さ
である場合においては電圧Ｖ_BB１≒−３Ｖが発生し、一
方、ゲート長Ｌ_siが通常よりも短い場合においては電圧
Ｖ_BB２≒−５Ｖが発生する。このことにより、半導体集
積回路のトランジスタのしきい値Ｖ_THが変化し、動作が
安定化する。これは次のような理由によるものである。

【００４７】ＭＯＳＦＥＴの基板にバイアス電圧Ｖ_BBを
印加すると、基板効果によりしきい値Ｖ_THがバイアス電
圧Ｖ_BBの絶対値の平方根に比例して変化することが知ら
れている。そして、しきい値Ｖ_THが大きくなるとトラン
ジスタの動作速度が低下するから、結局Ｖ_BBによりトラ
ンジスタの動作速度を調整できることになる。この実施
例１において、（電圧Ｖ_BB１の絶対値）＜（電圧Ｖ_BB２
の絶対値）であるから、電圧Ｖ_BB２が印加されることに
よりトランジスタのしきい値Ｖ_THが大きくなり、動作速
度が低下する。したがって、ゲート長Ｌ_siが短くなって
速くなりすぎたトランジスタの動作速度を低下させ、半
導体集積回路全体としての動作を安定させることができ
るのである。

【００４８】なお、この実施例１においてＮＡＮＤゲー
ト２３、３４に入力されている／ＰＯＲは、第１のＶ_BB
発生回路２ａ、第２のＶ_BB発生回路３ａのリングオシレ
ータを電源投入時にリセットするためのものである。

【００４９】以上のように、この実施例１の半導体集積
回路においては、ゲート長Ｌ_siが通常の場合より短くな
ったことを検出する検出回路１ａを備えるとともに、ゲ
ート長Ｌ_siが短くなったときに大ポンプ回路を備える第
２のＶ_BB発生回路３ａを動作させてＶ_BB電位を通常の場
合より強く発生させることにより、半導体集積回路を構
成するトランジスタの動作特性の変化を緩和し、半導体
集積回路の性能を一定に保つことができる。また、この
実施例１の検出回路１ａはインバータにより構成してい
るので、温度変化に伴う動作特性の変化はわずかであ
り、安定して動作する。また、ＣＭＯＳ回路により構成
すれば、貫通電流はほとんどないので消費電流が少なく
てすむ。

【００５０】実施例２．実施例１の検出回路１ａは、ゲ
ート長Ｌ_siの長いトランジスタをもつインバータと短い
トランジスタをもつインバータとの遅延時間の変化の相
違を利用してゲート長Ｌ_isが短くなったのを検出した
が、インバータを用いることなく、トランジスタのスッ
チング特性を直接利用するようにしてもよい。

【００５１】図４は、この実施例２の検出回路１ｂの回
路図である。同図において、１４はゲート長Ｌ_siが長い
（例えば3.0μｍ）ＮＭＯＳトランジスタ、１５ａ〜１
５ｃはゲート長Ｌ_siが短い（例えば1.0μｍ）ＰＭＯＳ
トランジスタであり、ＮＭＯＳトランジスタ１４とＰＭ
ＯＳトランジスタ１５ａ〜１５ｃとは直列に接続され、
ＮＭＯＳトランジスタ１４はＶ_CCに、ＰＭＯＳトランジ
スタ１５ｃは接地されている。１６ａ〜１６ｃは出力を
ラッチするインバータである。

【００５２】次に動作について説明する。まず、通常時
の動作について説明する。ＮＭＯＳトランジスタ１４の
ゲート長Ｌ_siは3.0μｍであり動作遅延時間は0.5nsであ
るのに対し、ＰＭＯＳトランジスタ１５ａ〜１５ｃのゲ
ート長Ｌ_siは1.0μｍであるから合計の動作遅延時間は
0.17ns×３＝0.51nsである。したがって、電源電圧Ｖ_CC
が印加されたときにＮＭＯＳトランジスタ１４がＰＭＯ
Ｓトランジスタ１５ａ〜１５ｃよりも先にオンする。し
たがってインバータ１６ａの入力ノード（ノードＰ）
は、Ｖ_CC＝5.0Ｖとして、3.0Ｖになる。これは、ＮＭＯ
Ｓトランジスタ１４のしきい値電圧（Ｖ_TH１）が約2.0
Ｖであるから、（ノードＰ）＝Ｖ_CC−Ｖ_TH１＝5.0Ｖ−
2.0Ｖ＝3.0Ｖだからである。なお、スレッショルドの大
きさとゲート長とは次式のような関係がある。Ｖ_TH＝Ｖ_G−（（２Ｌ・Ｉ_DS）／（Ｃ_OX・Ｗ））^1/2 ただし、Ｖ_Gはゲート電圧、Ｌはチャネル長、Ｉ_DSはド
レイン電流、Ｃ_OXは単位当たりの酸化膜の容量、Ｗはチ
ャネル幅である。

【００５３】インバータ１６ａはＣＭＯＳインバータで
あるからＶ_CC／２以上の入力に対してはＬレベルを出力
する。したがって、インバータ１６ａに直列に接続され
たインバータ１６ｂはＨレベルを出力するから、結局出
力であるノードＢにはＨレベルが出力される。そして、
インバータ１６ｃによりラッチがかかり、ノードＢはＨ
のままホールドされる。

【００５４】次にゲート長Ｌ_siがプロセスの変動によっ
て短くなった場合の動作について説明する。例えば、0.
06μｍだけ短くなり、ＰＭＯＳトランジスタ１４のゲー
ト長Ｌ_siは2.94μｍに、ＮＭＯＳトランジスタ１５ａ〜
１５ｃのゲート長Ｌ_siが0.94μｍになったとする。動作
速度はゲート長Ｌ_siに反比例するから、このときＮＭＯ
Ｓトランジスタ１４の動作遅延時間は0.49nsである。こ
れに対し、ＰＭＯＳトランジスタ１５ａ〜１５ｃの１段
当たりの動作遅延時間は0.16nsであり、結局、動作遅延
時間は0.16ns×４＝0.48nsである。したがって、この場
合は逆にＰＭＯＳトランジスタ１５ａ〜１５ｃがＮＭＯ
Ｓトランジスタ１４より先にオンする。したがってノー
ドＰはＬレベルになる。

【００５５】ノードＰの電位を受け、インバータ１６ａ
はＨレベルを出力し、インバータ１６ｂはＬレベルを出
力し、結局検出回路１ｂの出力ノードＢはＬレベルにな
る。そして、出力はインバータ１６ｃによりラッチがか
かる。インバータ１６ｂ、１６ｃによるラッチは、イン
バータ１６ａによる増幅作用を補うものである。

【００５６】この実施例２の検出回路１ｂにおいて、ゲ
ート長Ｌ_siが小さいＰＭＯＳトランジスタ１５ａ〜１５
ｃに関してゲート長Ｌ_siが0.03％減少するとＮＭＯＳト
ランジスタ１４との動作遅延時間が拮抗し、それ以下に
なると、上記の説明のようにＰＭＯＳトランジスタ１５
ａ〜１５cが先にＯＮする。したがって、Ｌ_siが約0.03
％以上減少すると、検出回路１ｂが動作する。

【００５７】ノードＢの出力は、実施例１の検出回路１
ａの場合と同様に、ＮＭＯＳトランジスタ５及びＰＭＯ
Ｓトランジスタ６のゲートに供給され、ゲート長Ｌ_siが
短くなった時には、より強く発生された電圧Ｖ_BB２が供
給されることによりＶ_BB電位のへたりを少なくし、トラ
ンジスタのスイッチング特性を遅らせて、トランジスタ
の特性を一定に保つことができる。なお、この実施例２
の検出回路１ｂは、４つのトランジスタと３つのインバ
ータとから構成されるので、構成が簡単になるとともに
レイアウト面積が小さくてすみ、半導体集積回路の集積
度を向上させることができる。

【００５８】なお、図４の回路のトランジスタ１４及び
１５ａ〜１５ｃを、図５に示すようにそれぞれパワーオ
ンリセット（ＰＯＲ）、負論理のパワーオンリセット
（／ＰＯＲ）で駆動するようにしてもよい。立ち上がり
直後に電源電圧Ｖ_CCが多少変動することがあるが、図５
の構成によれば、検出回路１ｃはこの変動に影響され
ず、安定して動作できる。

【００５９】実施例３．なお、上記実施例１においてゲ
ート長Ｌ_siの異なるインバータ１１０１〜１１０４及び
インバータ１２０１〜１２１２により構成した遅延回路
の遅延特性の差に基づき、また、上記実施例２において
ゲート長Ｌ_siの異なるトランジスタのスイッチング特性
の差に基づきトランジスタのゲート長Ｌ_siの長短を判定
していたが、ゲート長Ｌ_siの異なるインバータによりそ
れぞれ構成した複数のリングオシレータとカウンタ回路
とにより判定するようにしてもよい。

【００６０】図６は、２種類のリングオシレータとカウ
ンタ回路とから構成したゲート長Ｌ_siの長短を判定する
検出回路１ｃを示す。同図において、１０は所定の同期
信号を発生する基準リングオシレータ１７及びモニタ用
リングオシレータ１８の出力に基づき動作し、ゲート長
Ｌ_siが短いときにＬレベルを出力するカウンタ回路であ
る。

【００６１】カウンタ回路１０は、周期の長いパルスを
発生する基準用リングオシレータ１７の出力（ノード
Ｅ）を遅延するインバータ１０２ａ、１０２ｂ、１０３
ａ、１０３ｂと、周期の短いパルスを発生するモニタ用
リングオシレータ１８の出力（ノードＤ）に基づき動作
する複数のシフトレジスタ１０１１〜１０１（ｎ＋３）
と、シフトレジスタ１０１ｎの出力を反転するインバー
タ１０４と、インバータ１０３ｂの出力に基づきＯＮ／
ＯＦＦするＮＭＯＳトランジスタ１０５と、インバータ
１０４の出力をラッチするためのＰＭＯＳトランジスタ
１０６及びラッチ回路１０７とからなる。また、シフト
レジスタ１０１１等はインバータ１０２ｂの出力に基づ
きリセットされる。なお、インバータ１０２ａ、１０２
ｂのトランジスタのゲート長Ｌ_siは、インバータ１０３
ａ、１０３ｂのトランジスタのゲート長Ｌ_siより長く、
したがってノードＥの信号はインバータ１０２ｂにおい
てインバータ１０３ｂよりも遅延されて出力される。

【００６２】また、１７は１７個のインバータ１７１〜
１７１７から構成される基準用リングオシレータであ
り、インバータ１７１〜１７１７はゲート長Ｌ_siの長い
トランジスタから構成されている。１８は７個のインバ
ータ１８１〜１８７から構成されるモニタ用リングオシ
レータであり、インバータ１８１〜１８７はゲート長Ｌ
_siの短いトランジスタから構成されている。基準用リン
グオシレータ１７、モニタ用リングオシレータ１８は、
それぞれ所定の周期をもつパルス信号を発生する。カウ
ンタ回路１０は、検出信号（ノードＣ）を図６には示さ
れていない第１のＶ_BB発生回路や第２のＶ_BB発生回路に
対し出力する。

【００６３】図７は、図６においてｎ＝２とした場合を
例にとった検出回路１ｃの通常時の動作を説明するため
の各部のタイミングチャートである。また、図８は同じ
くゲート長Ｌ_siが短くなった場合の各部のタイミングチ
ャートである。

【００６４】次に動作について説明する。まず通常時の
動作について図７のタイミングチャートを用いつつ説明
する。基準リングオシレータ１７は、ゲート長Ｌ_siの大
きなトランジスタからなるインバータ１７１〜１７１７
の合計の遅延時間ｔ₃に基づき、所定の周期のパルス信
号を発生する。例えば、１段あたりの遅延時間が0.5ns
であるとすれば、基準用リングオシレータ１７の出力で
あるノードＥにあらわれるパルス信号のパルス幅はｔ₃
＝0.5ns×１７＝8.5nsとなる。

【００６５】同様に、モニタ用リングオシレータ１８も
インバータ１８１〜１８７の合計の遅延時間ｔ₁に基づ
き所定の周期のパルス信号を発生する。例えば、インバ
ータ１８１〜１８７の１段あたりの遅延時間を0.35nsと
すれば、モニタ用リングオシレータ１８の出力であるノ
ードＤにあらわれるパルス信号のパルス幅はｔ₁＝0.35n
s×７＝2.45nsとなる。これら基準用リングオシレータ
１７及びモニタ用リングオシレータ１８の出力はカウン
タ回路１０に入力される。

【００６６】次にカウンタ回路１０の動作について、ｎ
＝２の場合を例にとり説明する。シフトレジスタ１０１
１は、ノードＤの信号の立ち下がりによりセットされ、
その出力を次のシフトレジスタ１０１２に伝える。シフ
トレジスタ１０１２は、同様にシフトレジスタ１０１１
の出力の立ち下がりによりセットされる。以下同様にシ
フトレジスタ１０１３〜１０１（ｎ＋３）が動作する。
以上の動作によりシフトレジスタ１０１１〜１０１（ｎ
＋３）はカウンタ回路として動作する。

【００６７】一方、シフトレジスタ１０１１〜１０１
（ｎ＋３）は、ノードＥの信号を受けたインバータ１０
２ｂの出力により同時にリセットされる。ここで、ノー
ドＥの信号はインバータ１０２ａ、１０２ｂによりｔ₅
（２×0.5ns＝１ns程度）遅延されるので、シフトレジス
タ１０１１〜１０１（ｎ＋３）はノードＥの信号の立ち
上がりからｔ₅経過後にリセットされる。

【００６８】ここでｔ₂（＝9.8ns）＞ｔ₃＋ｔ₅（＝9.5n
s）であるから、シフトレジスタ１０１１の出力Ｎ₁が立
ち下がりシフトレジスタ１０１２の出力Ｎ₂が立ち上が
るまでに、これらシフトレジスタはインバータ１０２ｂ
の出力によりリセットされる。したがって、出力Ｎ₂は
Ｌレベルのままである。なお、同図における点線はリセ
ットがないとしたときのノードＮ₁、Ｎ₂の波形を示す。

【００６９】一方、ノードＥの信号はインバータ１０３
ａ、１０３ｂにも供給され、ｔ₄（２×0.35ns程度）だ
け遅延された後にＮＭＯＳトランジスタ１０５のゲート
に供給される。ＮＭＯＳトランジスタ１０５はこれによ
りＯＮし、シフトレジスタ１０１２の出力Ｎ₂をインバ
ータ１０４に供給する。このとき、上述のように出力Ｎ
₂はＬレベルのままであるから、インバータ１０４及び
ラッチ回路１０７の出力はＨレベルのままである。以上
説明したように、通常時において検出回路１ｃの出力で
あるノードＣからＨレベルが出力される。

【００７０】次に、ゲート長Ｌ_siが短くなった場合の動
作について図８のタイミングチャートを用いつつ説明す
る。このとき、インバータ１７１〜１７１７の１段あた
りの遅延時間が短くなり、0.49nsになったとすると、基
準用リングオシレータ１７の出力であるノードＥにあら
われるパルス信号のパルス幅t'₃は0.49ns×１７＝8.33n
sとなる。同様に、インバータ１８１〜１８７の１段あ
たりの遅延時間が短くなり、0.32nsになったとすると、
モニタ用リングオシレータ１８の出力であるノードＤに
あらわれるパルス信号のパルス幅ｔ'₁は0.32ns×７＝2.
24nsとなる。

【００７１】カウンタ回路１０のシフトレジスタ１０１
１〜１０１（ｎ＋３）はカウンタ回路として動作する
点、シフトレジスタ１０１１〜１０１（ｎ＋３）は、ノ
ードＥの信号を受けたインバータ１０２ｂの出力により
同時にリセットされる点は、すでに説明した通常時の場
合と同様である。ところが、図８の場合は、インバータ
１０２ｂの出力であるリセット信号は、インバータ１０
２ａ、１０２ｂの合計の遅延時間をｔ'₅（＝２×0.49ns
＝0.98ns）としてｔ'₃＋ｔ'₅＝9.31ns後に立ち上がる。
一方、ノードＤのパルス信号のパルス幅はｔ'₁＝2.24ns
であるから、ｔ'₂＝ｔ'₁×４＝8.96ns後には出力Ｎ₂が
Ｈレベルに立ち上がる。したがって、図７の場合と異な
りｔ'₃＋ｔ'₅内においてＮ₂はＨレベルになる。

【００７２】また、ノードＥがＨレベルに立ち上がって
からインバータ１０３ａ、１０３ｂの遅延時間ｔ'₄（＝
0.32ns×２＝0.64ns）後に、すなわちｔ'₃＋ｔ'₄後にイ
ンバータ１０３ｂの出力で駆動されるＮＭＯＳトランジ
スタがＯＮし、出力Ｎ₂のＨレベル信号がインバータ１
０４に入力される。つまり、ｔ'₃＋ｔ'₄からリセットさ
れる前のｔ'₃＋ｔ'₅にかけてＬレベルの信号がインバー
タ１０４から出力される（図８のノードＦ信号）。この
ノードＦの信号はラッチ回路１０７によりラッチされ
る。このことにより、ラッチ回路１０７は検出回路１ｃ
の出力としてＬを出力する。以上の動作により、ゲート
長Ｌ_siが短くなったときに検出回路１ｃはノードＣから
Ｈレベルを出力する。なお、インバータ１８１等のトラ
ンジスタのゲート長Ｌ_siが約0.03％減少すると、ノード
ＣはＬレベルを出力する。

【００７３】以上のように、図６に示すカウンタを用い
た検出回路１ｃによってもゲート長Ｌ_siの大小を判定す
ることができ、実施例１、２における検出回路１ａ、１
ｂに比べ非常に安定して動作するという特徴がある。

【００７４】なお、この実施例３においてカウンタ回路
の１つのノードＮ_nのみをモニタしてゲート長Ｌ_siの長
短を判定しているが、ノードＮ_n+1もあわせてモニタす
ればゲート長Ｌ_siの長短を判定する基準を調整しつつ判
定することができる。また、この実施例３では２値のシ
フトレジスタを用いたが、同様の目的が達せられるなら
ば別の手段を用いてもよい。

【００７５】実施例４．ゲート長Ｌ_siを検出する他の検
出回路として、ゲート長Ｌ_siの長いトランジスタと短い
トランジスタを用いてバランス回路を構成したものを用
いてもよい。

【００７６】図９にこの実施例４のバランス回路による
検出回路１ｄの構成を示す。同図において、１１１ａ、
１１１ｂはＰＭＯＳトランジスタ、１１２ａ、１１２ｂ
はＮＭＯＳトランジスタであり、直列に接続されている
トランジスタ１１１ｂ、１１２ｂはゲート長Ｌ_siが短
く、直列に接続されているトランジスタ１１１ａ、１１
２ａはゲート長Ｌ_siが長い。トランジスタ１１１ａ及び
１１２ａのゲートとトランジスタ１１１ｂ及び１１２ｂ
の出力端子とが接続されるとともに、トランジスタ１１
１ｂ及び１１２ｂのゲートとトランジスタ１１１ａ及び
１１２ａの出力端子とが接続されており、トランジスタ
１１１ａ、１１１ｂ、１１２ａ、１１２ｂはバランス回
路を構成している。このバランス回路の一端はＶ_CCに接
続され、他端はＮＭＯＳトランジスタ１１４を介して接
地されている。

【００７７】１１３ａ、１１３ｂはゲートに不論理のパ
ワーオンリセット信号（／ＰＯＲ）が入力され、自身の
出力端子の一端がＶ_CCに接続されるとともに、他端がそ
れぞれトランジスタ１１１ａ及び１１２ａのゲート、ト
ランジスタ１１１ｂ及び１１２ｂのゲートに接続される
ＰＭＯＳトランジスタ、１１４は／ＰＯＲに基づきバラ
ンス回路の動作を制御するＮＭＯＳトランジスタであ
る。この検出回路１ｄの出力は、トランジスタ１１１ｂ
及び１１２ｂの出力端子から取り出される。

【００７８】次に動作について説明する。まず、通常時
において、図２に示すように電源電圧Ｖ_CCが立ち上がる
ときには／ＰＯＲはＬである。したがって、トランジス
タ１１３ａ、１１３ｂはＯＮし、ノードＰ、Ｑ（トラン
ジスタ１１１ａ、１１１ｂのゲート）はＨレベルにな
る。またＮＭＯＳトランジスタ１１４はＯＦＦである。
これが初期状態である。

【００７９】やがて電源電圧Ｖ_CCが完全に立ち上がり、
／ＰＯＲがＨになると、トランジスタ１１３ａ、１１３
ｂはＯＦＦし、一方、トランジスタ１１４はＯＮにな
る。するとトランジスタ１１４はノードＳ（トランジス
タ１１２ａ、１１２ｂの出力電極）を接地レベルに引き
抜き始める。するとノードＰはトランジスタ１１３ａ、
１１３ｂによりＨレベルになっていたから、バランス回
路のトランジスタのうちトランジスタ１１２ａ、１１２
ｂがＯＮになろうとする。

【００８０】ところで、通常時においてゲート長Ｌ_isが
長いトランジスタ１１１ａ、１１２ａは、短いトランジ
スタ１１１ｂ、１１２ｂよりもＯＮしやすいように設計
されている。例えば、以下に説明するように設計され
る。トランジスタのドレイン電流Ｉ_DSは、ゲート電極の
幅Ｗ、同じく長さＬ、ゲート電圧Ｖ_G、しきい値Ｖ_TH、
単位当たりの酸化膜（ＳｉＯ₂）の容量Ｃ_OXとしたとき
次の式で与えられる。Ｉ_DS＝（１／２）｛Ｃ_OX（Ｗ／Ｌ）（Ｖ_G−Ｖ_TH）²｝

【００８１】ここで、ＮＭＯＳトランジスタ１１２ａの
ゲート電極について、Ｗ／Ｌ＝５．１Ｗ₀／５＝１．０
２Ｗ₀（Ｗ₀は定数）となるように、また、ＮＭＯＳトラ
ンジスタ１１２ｂのゲート電極について、Ｗ／Ｌ＝Ｗ₀
／１＝Ｗ₀となるようにしておくと、ＮＭＯＳトランジ
スタ１１２ａ及びＮＭＯＳトランジスタ１１２ｂのドレ
イン電流Ｉ_DSａ、Ｉ_DSｂは次の式のようになる。Ｉ_DSａ＝（１／２）｛Ｃ_OX（１．０２Ｗ₀）（Ｖ_G−Ｖ_TH）²｝＝１．０２ＡＩ_DSｂ＝（１／２）｛Ｃ_OX・Ｗ₀（Ｖ_G−Ｖ_TH）²｝＝Ａただし、簡単のためＡ＝（１／２）｛Ｃ_OX・Ｗ₀（Ｖ_G−
Ｖ_TH）²｝とおいた。また、トランジスタ１１１ａ、１
１１ｂについても同様である。

【００８２】ところで、ドレイン電流が大きいほどトラ
ンジスタの動作速度は速いから、図９のバランス回路に
おいてドレイン電流が大きなトランジスタ１１２ａが先
にＯＮになる。するとノードＱはＬレベルになるからト
ランジスタ１１１ｂはＯＮになるとともにトランジスタ
１１２ｂはＯＦＦになり、結局出力（ノードＲ）はＨレ
ベルになる。一方、トランジスタ１１ａは、ノードＲが
ＨレベルであるからＯＦＦになる。したがって、バラン
ス回路はこの状態で安定し、トランジスタ１１１ｂ、１
１２ｂの出力端子（ノードＲ）はＨレベルにラッチされ
る。そして、ノードＲのＨレベル信号をこの検出回路１
ｄの出力として出力する。

【００８３】次にゲート長Ｌ_siが短いときの動作につい
て説明する。このときのトランジスタ１１３ａ、１１３
ｂ、１１４の動作は、通常時と同様である。

【００８４】しかし、バランス回路の動作は反対にな
る。ゲート長が短くなった場合において、ゲート長Ｌ_si
が短いＮＭＯＳトランジスタ１１２ｂの方がプロセスの
ばらつきの影響をより受けるからである。例えば、ゲー
ト長Ｌ_siが１から０．９７に減少した場合は、ＮＭＯＳ
トランジスタ１１２ａのゲート電極について、Ｗ／Ｌ＝
５．１Ｗ₀／０．９７＝１．０２Ｗ₀となり、他方、ＮＭ
ＯＳトランジスタ１１２ｂのゲート電極について、Ｗ／
Ｌ＝Ｗ₀／０．９７＝１．０３Ｗ₀となる（ゲート幅Ｗは
ゲート長Ｌ_siよりも大きくあまり影響を受けないので、
ゲート幅Ｗの変化は無視できる）。したがって、ＮＭＯ
Ｓトランジスタ１１２ａ及びＮＭＯＳトランジスタ１１
２ｂのドレイン電流Ｉ_DSａ、Ｉ_DSｂは次の式のようにな
る。Ｉ_DSａ＝（１／２）｛Ｃ_OX（１．０２Ｗ₀）（Ｖ_G−Ｖ_TH）²｝＝１．０２ＡＩ_DSｂ＝（１／２）｛Ｃ_OX（１．０３Ｗ₀）（Ｖ_G−Ｖ_TH）²｝＝１．０３Ａ

【００８５】このように、ＮＭＯＳトランジスタ１１２
ｂのドレイン電流Ｉ_DSｂが大きく、したがって動作速度
が速くなるからＮＭＯＳトランジスタ１１２ｂが先に動
作する。すなわち、トランジスタ１１１ａ、１１１ｂ、
１１２ａ、１１２ｂのＯＮ／ＯＦＦ状態は、先に述べた
通常の場合と全く逆の状態になり、検出回路１ｄの出力
としてＬレベルが出力される。このように、この実施例
４ではバランス回路によりゲート長Ｌ_siの検出回路を構
成したので、遅延回路、カウンタを用いる場合に比べ簡
単な構成ですみ、半導体集積回路の集積度が向上すると
いう特徴がある。

【００８６】実施例５．上記実施例１〜４において、検
出回路１について異なる方式を用いた場合のバリエーシ
ョンについて説明してきたが、この実施例５では、バイ
アス電圧発生回路Ｖ_BBについて実施例１と異なる方式を
用いた場合の半導体集積回路について説明する。

【００８７】図１０は、この実施例５による半導体集積
回路の構成を示す回路図である。同図において、４１は
検出回路１の出力を反転するインバータ、４２は検出回
路１の出力及びインバータ４６の出力を入力とするＮＡ
ＮＤゲート、４３はインバータ４１及びインバータ４６
の出力を入力とするＮＡＮＤゲート、４４ａ、４４ｂは
ＮＡＮＤゲート４２の出力を遅延するためのインバー
タ、４５はインバータ４４ｂ及びＮＡＮＤゲート４３の
出力を入力とするＮＡＮＤゲート、４６はＮＡＮＤゲー
ト４５の出力を反転するインバータである。ＮＡＮＤゲ
ート４２、インバータ４４ａ、４４ｂ、ＮＡＮＤゲート
４５、インバータ４６は第１のリングオシレータを構成
する。また、ＮＡＮＤゲート４３、ＮＡＮＤゲート４
５、インバータ４６は第１のリングオシレータを構成す
る。検出回路１、キャパシタ２２、ＰＭＯＳトランジス
タ２１、ＰＭＯＳトランジスタは上記実施例１〜４にお
けるものと同じものである。

【００８８】次に動作について説明する。図１０の回路
は、検出回路１の出力に基づき第１のリングオシレータ
と第２のリングオシレータを選択し、キャパシタ２２、
ＰＭＯＳトランジスタ２１、ＰＭＯＳトランジスタ２５
で構成されるＶ_BB発生回路の「ポンプをたたく周期」を
変えることによりＶ_BB電圧を変化させるものである。

【００８９】まず通常動作の場合について説明する。上
記実施例１〜４で説明したように、このとき検出回路１
はＨレベルを出力する。するとＮＡＮＤゲート４２の１
つの入力はＨレベルとなり、ＮＡＮＤゲート４２がアク
ティブとなって第１のリングオシレータが動作する。す
なわち、ＮＡＮＤゲート４２、インバータ４４ａ、４４
ｂ、ＮＡＮＤゲート４５、インバータ４６の各段におけ
る動作遅延時間をｔとすると、第１のリングオシレータ
はパルス幅が５ｔであるパルス信号を発生する。そし
て、このパルス信号がインバータ４６からＶ_BB発生回路
に対し出力され所定のＶ_BB電圧（実施例１のＶ_BB１に相
当する）を発生する。なお、このときＮＡＮＤゲート４
３の出力はＨレベルに固定されており、第２のリングオ
シレータ回路は動作しない。

【００９０】次にゲート長Ｌ_siが短くなった場合につい
て説明する。このとき検出回路１はＬレベルを出力す
る。すると通常動作の場合とは逆に第２のリングオシレ
ータ回路が動作する。すなわち、ＮＡＮＤゲート４３、
４５、インバータ４６の動作遅延時間をｔとすると、第
２のリングオシレータはパルス幅は３ｔであるパルス信
号を発生する。したがって、第２のリングオシレータが
発生するパルス信号は、第１のリングオシレータが発生
するパルスよりも周期が短い。この短い周期のパルスが
インバータ４６からＶ_BB発生回路に対し出力される。す
ると、長い周期の場合と比べて速くＶ_BB電圧が発生する
ので、通常時のＶ_BB電圧よりも強いレベルが発生する。

【００９１】このように、この実施例５の半導体集積回
路によれば、検出回路１が検出するゲート長Ｌ_siの長短
に基づきリングオシレータを選択し、Ｖ_BB発生回路に供
給するパルスの周期を変えてポンプ回路をたたく周期を
変えるので、ゲート長Ｌ_siに応じてＶ_BB電圧を変えるこ
とができ、半導体集積回路の各トランジスタの動作を安
定にすることができる。

【００９２】実施例６．なお、上記実施例５ではＶ_BB電
圧発生回路をたたくパルスの周期を変えることにより発
生するＶ_BB電圧を変化させていたが、パルスの周期は変
化させず、Ｖ_BB発生回路のキャパシタを選択することに
よりＶ_BB電圧を変化させてもよい。これによる半導体集
積回路の回路図を図１１に示す。

【００９３】同図において、４７はインバータ４１の出
力及び図示しないリングオシレータから供給されるパル
ス信号（ノードＶ）を入力とするＮＡＮＤゲート、４８
はＮＡＮＤゲート４７の出力を反転するインバータ、２
２ａはインバータ４８が出力するパルス信号により駆動
されるチャージポンプ用キャパシタ、２２ｂはノードＶ
のパルス信号により駆動されるチャージポンプ用キャパ
シタである。検出回路１、インバータ４１、ＰＭＯＳト
ランジスタ２１、ＰＭＯＳトランジスタ２５は上記実施
例１〜５と同じものである。

【００９４】次に動作について説明する。この実施例６
はゲート長Ｌ_siが短くなったときに、Ｖ_BB発生回路内の
Ｖ_BBポンプの数を増やすことによりＶ_BB電圧を変化させ
るというものである。まず通常時の動作について説明す
る。検出回路１の出力はＨレベルであるから、インバー
タ４１の出力はＬレベルになりＮＡＮＤゲート４７の出
力はＨレベルのままであり、キャパシタ２２ａは駆動さ
れない。一方、キャパシタ２２ｂは、図示しないリング
オシレータ回路から供給されるパルス信号（ノードＶ）
により駆動される。このときＶ_BB発生回路のポンプ動作
の対象となるキャパシタ２２ｂは、実施例１のキャパシ
タ２２と同程度の容量をもつから、Ｖ_BB発生回路が出力
するＶ_BB電圧は通常のレベル（Ｖ_BB１）である。

【００９５】次にゲート長Ｌ_siが短くなった場合の動作
について説明する。検出回路１の出力はＬレベルである
から、ノードＶのパルス信号はキャパシタ２２ｂを駆動
するとともに、ＮＡＮＤゲート４７及びインバータ４８
を介してキャパシタ２２ａを駆動する。したがって、Ｖ
_BB発生回路のポンプ動作のキャパシタの容量は、通常時
よりも増加し、その結果Ｖ_BB発生回路が出力するＶ_BB電
圧は通常よりも強いレベル（Ｖ_BB２）となる。

【００９６】このように、この実施例６の半導体集積回
路によれば、検出回路１が検出するゲート長Ｌ_siの長短
に基づきポンプ動作をするキャパシタの容量をかえるの
で、ゲート長Ｌ_siに応じてＶ_BB電圧を変えることがで
き、半導体集積回路の各トランジスタの動作を安定にす
ることができる。

【００９７】実施例７．上記実施例１、５、６による半
導体集積回路は、ゲート長Ｌ_siが短くなったことを検出
回路１により検出し、この検出結果に基づき基板電圧Ｖ
_BBのレベルを変えることにより、半導体集積回路全体の
トランジスタの動作を安定させるものであった。しか
し、トランジスタ自体の特性の変化はそのままに、特定
の回路の動作タイミングを調整することにより半導体集
積回路の動作を安定させるようにしてもよい。

【００９８】これによる一実施例を図１２に示す。同図
において、５１ａ〜５１ｅは図示しない回路から供給さ
れるパルス信号（ノードＷ）を遅延させるための遅延回
路を構成するインバータ、５２はノードＷのパルス信号
と上記遅延回路により遅延されたパルス信号とから所定
のパルス幅の信号を発生するＮＡＮＤゲート、５３は検
出回路１の出力に基づき動作し、遅延回路の出力（イン
バータ５１ｅの出力）にキャパシタ５４を接続するＮＭ
ＯＳトランジスタ、５４は上記遅延回路の出力を遅延さ
せるためのキャパシタである。また、検出回路１及びイ
ンバータ４１は実施例５の場合と同じものである。

【００９９】次に動作について説明する。通常の動作に
おいて、遅延回路を構成するインバータ５１ａ〜５１ｅ
の１段あたりの遅延時間をｔとすると、この遅延回路で
は５ｔだけ遅延する。したがって、ＮＡＮＤゲート５２
は、ノードＷに入力されたパルス信号に基づきパルス幅
５ｔのパルス信号を出力する（ノードＸ）。

【０１００】ところで、ゲート長Ｌ_siが短くなるとイン
バータ５１ａ〜５１ｅを構成するトランジスタの動作速
度が上がるから、遅延回路の遅延時間は５ｔ’（＜５
ｔ）となる。これにともないノードＸに出力されるパル
ス幅も短くなってしまう。そこで、ゲート長Ｌ_siが短く
なった場合にキャパシタ５４をインバータ５１ｅの出力
に接続し、この出力を遅延させることにより遅延時間が
通常時と同じ５ｔになるようにする。すなわち、ゲート
長Ｌ_siが短くなると検出回路１はＬレベルを出力するか
らインバータ４１はＨレベルをＮＭＯＳトランジスタ５
３のゲートに対し出力する。この出力を受けてＮＭＯＳ
トランジスタ５３はＯＮし、キャパシタ５４をインバー
タ５１ｅに接続する。このように検出回路１がＨレベル
を出力すると、キャパシタ５４の容量Ｃ_Ａが付加され、
信号の伝達速度が遅くなるのでパルス幅が保持される。

【０１０１】このようにこの実施例７によれば、検出回
路１の出力に基づき、遅延回路の出力にキャパシタを付
加したので、ゲート長Ｌ_siが短くなったの伝搬特性を通
常の場合と同等にできて、半導体集積回路の動作が安定
になる。なお、この実施例７において、キャパシタ５４
を遅延回路の出力側に接続したが、これを入力側に接続
してもよい。

【０１０２】なお、上記実施例１〜７の説明において、
ゲート長Ｌ_siが通常より短くなった場合について説明し
てきたが、これに限らずゲート長Ｌ_siが通常より長くな
った場合についても同様に適用できるのは言うまでもな
い。また、短くなったことを検出する検出回路と長くな
ったことを検出する検出回路とを備え、何れの場合につ
いても対応できるようにしてもよい。

【０１０３】

【発明の効果】以上のように、請求項１の発明によれ
ば、トランジスタのゲート電極の長さを検出する検出手
段と、上記検出手段の出力に基づき電位を発生して半導
体基板に供給する電位供給手段とを備えたので、製造プ
ロセスにばらつきが生じた場合でも、半導体集積回路の
安定な動作を可能にする。

【０１０４】また、請求項２の発明によれば、上記検出
手段を、複数の論理回路を直列に接続してなる第１の遅
延回路と、ゲート長が短いトランジスタからなる複数の
論理回路を直列に接続してなる第２の遅延回路と、上記
第１の遅延回路及び上記第２の遅延回路により動作する
フリップフロップ回路とから構成したので、簡単な構成
により安定な検出を行うことができ、半導体集積回路の
より安定な動作を可能にする。

【０１０５】また、請求項３の発明によれば、上記検出
手段を、ゲート長が長いトランジスタとゲート長が短い
トランジスタとを直列に接続して構成したので、簡単な
構成により検出ができ、半導体集積回路の安定な動作を
可能にする。

【０１０６】また、請求項４の発明によれば、上記検出
手段を、第１のリングオシレータと、ゲート長が短いト
ランジスタからなる第２のリングオシレータと、上記第
１のリングオシレータ及び上記第２のリングオシレータ
の出力により動作するカウンタ回路と、上記カウンタ回
路の出力をラッチするラッチ回路とから構成したので、
安定した検出ができ、半導体集積回路のより安定な動作
を可能にする。

【０１０７】また、請求項５の発明によれば、ゲート長
が長いトランジスタとゲート長が短いトランジスタとか
ら構成されるバランス回路としたので、簡単な構成によ
り安定した検出ができ、半導体集積回路の安定な動作を
可能にする。

【０１０８】また、請求項６の発明によれば、トランジ
スタの制御電極の長さを検出する検出手段と、複数のト
ランジスタからなる遅延回路と、上記検出手段の出力に
基づき、信号を遅延する遅延素子を上記遅延回路に接続
するスイッチ手段とを備えたので、半導体集積回路の遅
延回路の伝搬特性を安定にできる。

【図面の簡単な説明】

【図１】この発明の実施例１の半導体集積回路を示す回
路図である。

【図２】この発明の実施例１の半導体集積回路の検出回
路の動作を説明するためのタイミングチャートである。

【図３】この発明の実施例１の第１のＶ_BB発生回路及び
第２のＶ_BB発生回路の動作を説明するためのタイミング
チャートである。

【図４】この発明の実施例２の半導体集積回路の検出回
路を示す回路図である。

【図５】この発明の実施例２の他の半導体集積回路の検
出回路を示す回路図である。

【図６】この発明の実施例３の半導体集積回路の検出回
路を示す回路図である。

【図７】この発明の実施例３の検出回路の動作を説明す
るためのタイミングチャートである。

【図８】この発明の実施例３の検出回路の動作を説明す
るためのタイミングチャートである。

【図９】この発明の実施例４の半導体集積回路の検出回
路を示す回路図である。

【図１０】この発明の実施例５の半導体集積回路を示す
回路図である。

【図１１】この発明の実施例６の半導体集積回路を示す
回路図である。

【図１２】この発明の実施例７の半導体集積回路を示す
回路図である。

【図１３】半導体集積回路のトランジスタの構造を説明
するための平面図及び断面図である。

【符号の説明】

１検出回路２第１のＶ_BB発生回路３第２のＶ_BB発生回路１０カウンタ回路１１Ｌ_siが長いトランジスタからなるインバータ１２Ｌ_siが短いトランジスタからなるインバータ１４Ｌ_siが長いＮＭＯＳトランジスタ１５Ｌ_siが短いＰＭＯＳトランジスタ１７基準用リングオシレータ１８モニタ用リングオシレータ５１遅延回路（インバータ）５３ＮＭＯＳトランジスタ５４キャパシタ１１１ａＬ_siが短いＰＭＯＳトランジスタ１１１ｂＬ_siが長いＰＭＯＳトランジスタ１１２ａＬ_siが短いＮＭＯＳトランジスタ１１２ｂＬ_siが長いＮＭＯＳトランジスタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者阿波野博昭伊丹市瑞原４丁目１番地三菱電機株式会社北伊丹製作所内 (72)発明者桜井幹夫伊丹市瑞原４丁目１番地三菱電機株式会社北伊丹製作所内 (72)発明者山崎恭治伊丹市瑞原４丁目１番地三菱電機株式会社北伊丹製作所内 (72)発明者山岡茂伊丹市瑞原４丁目１番地三菱電機株式会社北伊丹製作所内

Claims

【特許請求の範囲】

【請求項１】半導体基板上に形成されたトランジスタ
の制御電極の長さを検出する検出手段と、上記検出手段
の出力に応じた電位を上記半導体基板に供給する電位供
給手段とを備えた半導体集積回路。
【請求項２】上記検出手段を、複数の論理回路を直列
に接続してなる第１の遅延回路と、上記第１の遅延回路
を構成するトランジスタの制御電極より短い制御電極を
もつトランジスタからなり、上記第１の遅延回路を構成
する論理回路よりも多い論理回路を直列に接続してなる
第２の遅延回路と、上記第１の遅延回路及び上記第２の
遅延回路の出力により動作するラッチ回路とから構成し
たことを特徴とする請求項１記載の半導体集積回路。
【請求項３】上記検出手段を、第１の伝導型のトラン
ジスタと、上記第１の伝導型のトランジスタに直列に接
続され、上記第１の伝導型のトランジスタの制御電極よ
りも短い制御電極をもつ複数の第２の伝導型のトランジ
スタと、上記第１の伝導型のトランジスタと上記第２の
伝導型のトランジスタとの接続点の信号をラッチするラ
ッチ回路とから構成したことを特徴とする請求項１記載
の半導体集積回路。
【請求項４】上記検出手段を、複数の論理回路を直列
に接続してなる第１のリングオシレータと、上記第１の
リングオシレータを構成するトランジスタの制御電極よ
り短い制御電極をもつトランジスタからなる複数の論理
回路を直列に接続してなる第２のリングオシレータと、
上記第１のリングオシレータ及び上記第２のリングオシ
レータの出力に基づきカウント動作を行うとともにリセ
ットされるカウンタ回路と、上記カウンタ回路の出力を
ラッチするラッチ回路とから構成したことを特徴とする
請求項１記載の半導体集積回路。
【請求項５】上記検出手段を、互いに直列に接続され
た第１の伝導型のトランジスタ及び第２の伝導型のトラ
ンジスタからなる第１のトランジスタ群と、上記第１の
トランジスタ群のトランジスタの制御電極より短い制御
電極をもち、互いに直列に接続された第１の伝導型のト
ランジスタ及び第２の伝導型のトランジスタとからなる
第２のトランジスタ群とを備え、上記第１のトランジス
タ群のトランジスタの出力電極と上記第２のトランジス
タ群のトランジスタの制御電極とを接続するとともに、
上記第１のトランジスタ群のトランジスタの制御電極と
上記第２のトランジスタ群のトランジスタの出力電極と
を接続して構成したことを特徴とする請求項１記載の半
導体集積回路。
【請求項６】半導体基板上に形成されたトランジスタ
の制御電極の長さを検出する検出手段と、複数の論理回
路からなる遅延回路と、上記検出手段の出力に基づき、
伝搬する信号を遅延する遅延素子を上記遅延回路に接続
するスイッチ手段とを備えた半導体集積回路。