JPS6412410B2 - - Google Patents
Info
- Publication number
- JPS6412410B2 JPS6412410B2 JP54098532A JP9853279A JPS6412410B2 JP S6412410 B2 JPS6412410 B2 JP S6412410B2 JP 54098532 A JP54098532 A JP 54098532A JP 9853279 A JP9853279 A JP 9853279A JP S6412410 B2 JPS6412410 B2 JP S6412410B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- charging
- discharging
- output
- evaluation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000007599 discharging Methods 0.000 claims description 13
- 239000004065 semiconductor Substances 0.000 claims description 11
- 238000011156 evaluation Methods 0.000 description 21
- 238000010586 diagram Methods 0.000 description 7
- 238000005070 sampling Methods 0.000 description 6
- 230000005669 field effect Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/0015—Layout of the delay element
- H03K2005/00195—Layout of the delay element using FET's
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Pulse Circuits (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明は回路装置に係り、特に個々の半導体集
積回路のもつ固有のスイツチング特性に適した回
路動作条件を与える目的でスイツチング特性評価
回路を集積回路内に内蔵し、その評価結果により
チツプ各々の最適条件で安定した回路動作をせし
める制御方式に関する。
積回路のもつ固有のスイツチング特性に適した回
路動作条件を与える目的でスイツチング特性評価
回路を集積回路内に内蔵し、その評価結果により
チツプ各々の最適条件で安定した回路動作をせし
める制御方式に関する。
従来、集積回路に組み込まれている論理回路は
クロツク等の外部的条件でその論理演算周波数が
規定されるため、電源電圧の低下や、周囲温度の
変化等により論理回路を構成する半導体素子のス
イツチング特性が劣化し、論理回路の演算周波数
をクロツク周波数が上まわつた時には、誤演算す
る危険性があつた。
クロツク等の外部的条件でその論理演算周波数が
規定されるため、電源電圧の低下や、周囲温度の
変化等により論理回路を構成する半導体素子のス
イツチング特性が劣化し、論理回路の演算周波数
をクロツク周波数が上まわつた時には、誤演算す
る危険性があつた。
本発明はこのような点に鑑みてなされたもの
で、この様な外的要因による特性の変動ひいては
半導体集積回路の製造工程より生じる各チツプ間
のスイツチング特性のバラツキを吸収し安定した
回路動作をせしめる回路手段を提供するものであ
る。
で、この様な外的要因による特性の変動ひいては
半導体集積回路の製造工程より生じる各チツプ間
のスイツチング特性のバラツキを吸収し安定した
回路動作をせしめる回路手段を提供するものであ
る。
本発明は、(1)第１の制御信号に同期して論理動
作を行なう第１の回路を備えた回路装置におい
て、前記第１の回路を構成する半導体素子と同等
の半導体素子を含む第２の回路を備え、前記第１
の制御信号を該第２の回路に印加することによ
り、所望の繰り返し時間を有する第２の制御信号
を得て、該第２の制御信号を前記第１の回路に印
加することを特徴とする回路装置にあり、特に(2)
第１の回路と第２の回路とが同一の半導体チツプ
に形成されていることを特徴とする回路装置にあ
る。
作を行なう第１の回路を備えた回路装置におい
て、前記第１の回路を構成する半導体素子と同等
の半導体素子を含む第２の回路を備え、前記第１
の制御信号を該第２の回路に印加することによ
り、所望の繰り返し時間を有する第２の制御信号
を得て、該第２の制御信号を前記第１の回路に印
加することを特徴とする回路装置にあり、特に(2)
第１の回路と第２の回路とが同一の半導体チツプ
に形成されていることを特徴とする回路装置にあ
る。
例えば、周期的に発生する信号に同期して論理
演算動作を行なう回路を備えた半導体集積回路に
おいて、前記回路又は前記回路の素子自体のスイ
ツチング特性評価回路を該半導体集積回路と同一
のチツプに内蔵し、その評価回路により前記周期
的に発生する信号を制御して該チツプ内の該スイ
ツチング特性評価回路以外の前記回路に所望の同
期信号を供給することを特徴とする半導体集積回
路にある。
演算動作を行なう回路を備えた半導体集積回路に
おいて、前記回路又は前記回路の素子自体のスイ
ツチング特性評価回路を該半導体集積回路と同一
のチツプに内蔵し、その評価回路により前記周期
的に発生する信号を制御して該チツプ内の該スイ
ツチング特性評価回路以外の前記回路に所望の同
期信号を供給することを特徴とする半導体集積回
路にある。
以下図面を参照して本発明の実施例を詳細に説
明する。なお以下の説明では低電位レベル＝−Ｖ
＝‘0'、高電位レベル＝GND＝‘1'として信号
をとりあつかう。第１図はMOS型電界効果トラ
ンジスタを用いたＮチヤンネルトランジスタの多
段縦続接続回路における充放電時間評価回路の一
実施例を示す図である。Ｇ１，Ｇ２は二入力
NORゲート、Ｇ３はインバータ、Ｇ４は二入力
アンドゲートを示す。Ｑ１は充電用Ｐチヤンネル
トランジスタ、Ｑ２は放電用Ｎチヤンネルトラン
ジスタ、Ｑ３〜Qnは評価回路以外の充放電時間
評価をすべき回路に対応するＮチヤンネルトラン
ジスタ群である。Ｑ１のソースはGND電位、ゲ
ートはＱ２のゲートと共通になりＧ１の出力（Ｂ
点）に接続され、ドレインはQnのドレインと共
通となりＧ３の入力（Ｃ点）となる。Ｑ２のソー
スは−Ｖに接続されドレインは、Ｑ３のソースと
共通になるとともにＧ２の一入力（Ａ点）とな
る。又、Ｑ３のドレインはＱ４のソースに接続さ
れＱ４のドレインはＱ５のソースに接続される。
同様にQnのソースに致るまで次々と縦続接続さ
れ、各々のゲートはすべてGNDに接続される。
Ｇ１の一つの入力には評価命令Ｉが入力され、他
入力にはＧ２の出力が接続される。又Ｇ２の他入
力にはＧ１の出力（Ｂ点）が接続され、Ｇ１及び
Ｇ２でラツチを構成する。Ｇ３の出力０は評価出
力でありＧ４の一入力に接続される。Ｇ４の他入
力には、本来評価回路以外のシステムを駆動すべ
き未制御のクロツクパルス、或いはサンプリング
パルスφが入力される。Ｇ４の出力φ′は上記クロ
ツクパルス又はサンプリングパルスが評価結果に
より制御された出力信号であり評価回路以外のシ
ステムの所望回路に供給される。第２図は第１図
を説明するためのタイムチヤートを示す。以下第
２図のタイムチヤートをもとにして第１図の動作
を説明する。
明する。なお以下の説明では低電位レベル＝−Ｖ
＝‘0'、高電位レベル＝GND＝‘1'として信号
をとりあつかう。第１図はMOS型電界効果トラ
ンジスタを用いたＮチヤンネルトランジスタの多
段縦続接続回路における充放電時間評価回路の一
実施例を示す図である。Ｇ１，Ｇ２は二入力
NORゲート、Ｇ３はインバータ、Ｇ４は二入力
アンドゲートを示す。Ｑ１は充電用Ｐチヤンネル
トランジスタ、Ｑ２は放電用Ｎチヤンネルトラン
ジスタ、Ｑ３〜Qnは評価回路以外の充放電時間
評価をすべき回路に対応するＮチヤンネルトラン
ジスタ群である。Ｑ１のソースはGND電位、ゲ
ートはＱ２のゲートと共通になりＧ１の出力（Ｂ
点）に接続され、ドレインはQnのドレインと共
通となりＧ３の入力（Ｃ点）となる。Ｑ２のソー
スは−Ｖに接続されドレインは、Ｑ３のソースと
共通になるとともにＧ２の一入力（Ａ点）とな
る。又、Ｑ３のドレインはＱ４のソースに接続さ
れＱ４のドレインはＱ５のソースに接続される。
同様にQnのソースに致るまで次々と縦続接続さ
れ、各々のゲートはすべてGNDに接続される。
Ｇ１の一つの入力には評価命令Ｉが入力され、他
入力にはＧ２の出力が接続される。又Ｇ２の他入
力にはＧ１の出力（Ｂ点）が接続され、Ｇ１及び
Ｇ２でラツチを構成する。Ｇ３の出力０は評価出
力でありＧ４の一入力に接続される。Ｇ４の他入
力には、本来評価回路以外のシステムを駆動すべ
き未制御のクロツクパルス、或いはサンプリング
パルスφが入力される。Ｇ４の出力φ′は上記クロ
ツクパルス又はサンプリングパルスが評価結果に
より制御された出力信号であり評価回路以外のシ
ステムの所望回路に供給される。第２図は第１図
を説明するためのタイムチヤートを示す。以下第
２図のタイムチヤートをもとにして第１図の動作
を説明する。
便宜上Ｇ１及びＧ２で構成されるラツチは初期
状態で‘1'を保持しているものとする。（Ｂ＝‘
1'、Ｉ＝Ａ＝‘0'）この場合Ｑ１及びＱ２のゲー
トには‘1'が印加されているがＱ１はＰチヤンネ
ルトランジスタであるのでOFF、逆にＱ２はＮ
チヤンネルトランジスタであるのでON、Ｑ３〜
QnはＮチヤンネルトランジスタでゲート入力が
‘1'であるため常にON状態である。以上の条件
でＣ点は‘0'に放電されており出力Ｏは‘1'とな
つている。この状態において評価命令が第２図ａ
で示すようにパルスがＩに入力されるとＧ１及び
Ｇ２で構成されるラツチは反転し、Ｂ点の出力は
第２図ｃに示すように‘0'となる。従つてＱ１は
ON、Ｑ２はOFFとなりＱ１→Qn→Qo-1→…Ｑ
５→Ｑ４→Ｑ３の経路でＡ点を‘1'にする充電動
作を開始する。Ａ点の電位（第２図ｃ）は充電経
路に配置されたトランジスタのON抵抗とトラン
ジスタの構造上存在するゲート容量及びソース、
ドレインの埋込み層と基板間の接合容量等の寄生
容量により決定される時定数で除々に充電されて
いきＧ２がＡ点の電圧レベルを‘1'レベルと判断
する所謂論理スレツシヨールドVTH1に達するとラ
ツチは反転しＢ点は‘0'→‘1'と変化する。即
ち、Ｉが印加されＢ点が‘0'になつてから‘1'に
復帰するまでの時間がＡ点に対する充電所要時間
である。Ｂ点が‘1'になるとＱ１はOFF、Ｑ２は
ONとなり充電経路に充電された‘1'レベルの電
荷をＱ２を介して‘0'レベルに放電を開始する。
放電を開始するとＣ点の電位は第２図ｄに示すよ
うに前述の時定数で‘0'レベルに向つていく。Ｇ
３はインバータであるが論理スレツシヨールドを
評価回路以外の論理ゲートのそれと等しくなる様
に設計されたレベル検出器であり、Ｃ点の電位が
‘1'→‘0'変化していきＧ３の論理スレツシヨー
ルドに達すると出力Ｏは第２図ｅに示すように‘
0'→‘1'に反転する。つまりＯが‘0'レベルの期
間は評価回路に設けられた直列のトランジスタ群
が充電開始→充電完了→放電開始→放電完了まで
のスイツチング時間に対応し制御信号となる。こ
の制御信号で前記クロツクパルス又はサンプリン
グパルスφ（第２図ｆ）を制御したシステム駆動
パルス信号がφ′で第２図ｇで示すようにとり出さ
れる。即ち本実施例においては、評価出力を用い
て未制御のクロツクパルス或いはサンプリングパ
ルスの発生を所望回路の充放電時間中は禁止して
いる。このため該回路が充放電中で出力が不安定
である期間はクロツクパルス或いはサンプリング
パルスが発生せず、該クロツク或いはサンプリン
グパルスが供給されるシステムは一時停止し充放
電が完了し正常な出力が出た後に再び動き出すた
めに、誤動作を避けられ、かつ個々の集積回路の
使用環境及びその充放電特性によらず最適な条件
でシステムを動作させることが可能となる。本実
施例においては電気的特性評価対象にMOS型電
界効果トランジスタを用いた半導体集積回路の充
放電特性について説明したが、これに限らず半導
体集積回路を構成する素子又は回路の全ての電気
的特性に対し本発明が適用可能であることは勿論
のことである。
状態で‘1'を保持しているものとする。（Ｂ＝‘
1'、Ｉ＝Ａ＝‘0'）この場合Ｑ１及びＱ２のゲー
トには‘1'が印加されているがＱ１はＰチヤンネ
ルトランジスタであるのでOFF、逆にＱ２はＮ
チヤンネルトランジスタであるのでON、Ｑ３〜
QnはＮチヤンネルトランジスタでゲート入力が
‘1'であるため常にON状態である。以上の条件
でＣ点は‘0'に放電されており出力Ｏは‘1'とな
つている。この状態において評価命令が第２図ａ
で示すようにパルスがＩに入力されるとＧ１及び
Ｇ２で構成されるラツチは反転し、Ｂ点の出力は
第２図ｃに示すように‘0'となる。従つてＱ１は
ON、Ｑ２はOFFとなりＱ１→Qn→Qo-1→…Ｑ
５→Ｑ４→Ｑ３の経路でＡ点を‘1'にする充電動
作を開始する。Ａ点の電位（第２図ｃ）は充電経
路に配置されたトランジスタのON抵抗とトラン
ジスタの構造上存在するゲート容量及びソース、
ドレインの埋込み層と基板間の接合容量等の寄生
容量により決定される時定数で除々に充電されて
いきＧ２がＡ点の電圧レベルを‘1'レベルと判断
する所謂論理スレツシヨールドVTH1に達するとラ
ツチは反転しＢ点は‘0'→‘1'と変化する。即
ち、Ｉが印加されＢ点が‘0'になつてから‘1'に
復帰するまでの時間がＡ点に対する充電所要時間
である。Ｂ点が‘1'になるとＱ１はOFF、Ｑ２は
ONとなり充電経路に充電された‘1'レベルの電
荷をＱ２を介して‘0'レベルに放電を開始する。
放電を開始するとＣ点の電位は第２図ｄに示すよ
うに前述の時定数で‘0'レベルに向つていく。Ｇ
３はインバータであるが論理スレツシヨールドを
評価回路以外の論理ゲートのそれと等しくなる様
に設計されたレベル検出器であり、Ｃ点の電位が
‘1'→‘0'変化していきＧ３の論理スレツシヨー
ルドに達すると出力Ｏは第２図ｅに示すように‘
0'→‘1'に反転する。つまりＯが‘0'レベルの期
間は評価回路に設けられた直列のトランジスタ群
が充電開始→充電完了→放電開始→放電完了まで
のスイツチング時間に対応し制御信号となる。こ
の制御信号で前記クロツクパルス又はサンプリン
グパルスφ（第２図ｆ）を制御したシステム駆動
パルス信号がφ′で第２図ｇで示すようにとり出さ
れる。即ち本実施例においては、評価出力を用い
て未制御のクロツクパルス或いはサンプリングパ
ルスの発生を所望回路の充放電時間中は禁止して
いる。このため該回路が充放電中で出力が不安定
である期間はクロツクパルス或いはサンプリング
パルスが発生せず、該クロツク或いはサンプリン
グパルスが供給されるシステムは一時停止し充放
電が完了し正常な出力が出た後に再び動き出すた
めに、誤動作を避けられ、かつ個々の集積回路の
使用環境及びその充放電特性によらず最適な条件
でシステムを動作させることが可能となる。本実
施例においては電気的特性評価対象にMOS型電
界効果トランジスタを用いた半導体集積回路の充
放電特性について説明したが、これに限らず半導
体集積回路を構成する素子又は回路の全ての電気
的特性に対し本発明が適用可能であることは勿論
のことである。
第１図は本発明の一実施例を示す回路図であ
る。 同図において、Ｇ１，Ｇ２……二入力NORゲ
ート、Ｇ３……インバータ、Ｇ４……二入力
ANDゲート、φ……被制御信号、Ｑ１……Ｐチ
ヤンネルトランジスタ、Ｑ２，Ｑ３，Ｑ４，Ｑ
５，…，Qo-1，Qn……Ｎチヤンネルトランジス
タ、Ｉ……評価命令パルス入力端子、Ｏ……評価
結果出力、φ′……評価結果により制御された出
力、Ａ，Ｂ，Ｃ……節点。 第２図ａ乃至第２図ｇは第１図の実施例の動作
を時間軸を統一して示すタイムチヤート図であ
り、第２図ａは評価命令パルス波形図であり、第
２図ｂ、第２図ｃ、第２図ｄは各々Ａ、Ｂ、Ｃノ
ードの信号波形図であり、第２図ｅは評価結果の
出力波形図であり、第２図ｆは被制御入力信号波
形図であり、第２図ｇは制御された出力信号波形
図である。 図中、VTH1，VTH2……各々論理スレツシヨール
ド・レベル。
る。 同図において、Ｇ１，Ｇ２……二入力NORゲ
ート、Ｇ３……インバータ、Ｇ４……二入力
ANDゲート、φ……被制御信号、Ｑ１……Ｐチ
ヤンネルトランジスタ、Ｑ２，Ｑ３，Ｑ４，Ｑ
５，…，Qo-1，Qn……Ｎチヤンネルトランジス
タ、Ｉ……評価命令パルス入力端子、Ｏ……評価
結果出力、φ′……評価結果により制御された出
力、Ａ，Ｂ，Ｃ……節点。 第２図ａ乃至第２図ｇは第１図の実施例の動作
を時間軸を統一して示すタイムチヤート図であ
り、第２図ａは評価命令パルス波形図であり、第
２図ｂ、第２図ｃ、第２図ｄは各々Ａ、Ｂ、Ｃノ
ードの信号波形図であり、第２図ｅは評価結果の
出力波形図であり、第２図ｆは被制御入力信号波
形図であり、第２図ｇは制御された出力信号波形
図である。 図中、VTH1，VTH2……各々論理スレツシヨール
ド・レベル。
Claims (1)
- １ パルス信号に同期して論理動作を行なう第１
の回路を有する回路装置において、前記第１の回
路を構成する半導体素子と同等の半導体素子を含
み、直列に接続された複数のトランジスタと、該
複数のトランジスタの一端を充電する手段と、充
電後前記複数のトランジスタを介して充電された
電荷を放電する手段と、放電完了を検出する手段
とを有する第２の回路を設け、該第２の回路の前
記放電完了を検出する手段の出力によつて前記第
１の回路に印加される前記パルス信号を制御し、
前記第２の回路の充放電期間中に前記第１の回路
へ前記パルス信号が印加されることを禁止するこ
とを特徴とする回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9853279A JPS5623025A (en) | 1979-08-01 | 1979-08-01 | Circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9853279A JPS5623025A (en) | 1979-08-01 | 1979-08-01 | Circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5623025A JPS5623025A (en) | 1981-03-04 |
| JPS6412410B2 true JPS6412410B2 (ja) | 1989-02-28 |
Family
ID=14222280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9853279A Granted JPS5623025A (en) | 1979-08-01 | 1979-08-01 | Circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5623025A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0658007B2 (ja) * | 1992-08-31 | 1994-08-03 | 日綜産業株式会社 | 工事用可搬式歩廊 |
| JPH0658004B2 (ja) * | 1992-08-31 | 1994-08-03 | 日綜産業株式会社 | 工事用可搬式歩廊 |
| JPH0658005B2 (ja) * | 1992-08-31 | 1994-08-03 | 日綜産業株式会社 | 工事用可搬式歩廊 |
| JPH0658003B2 (ja) * | 1992-08-31 | 1994-08-03 | 日綜産業株式会社 | 工事用可搬式歩廊 |
| JPH0658002B2 (ja) * | 1992-08-31 | 1994-08-03 | 日綜産業株式会社 | 工事用可搬式歩廊 |
| JPH0658006B2 (ja) * | 1992-08-31 | 1994-08-03 | 日綜産業株式会社 | 工事用可搬式歩廊 |
| JPH0658001B2 (ja) * | 1992-08-31 | 1994-08-03 | 日綜産業株式会社 | 工事用可搬式歩廊 |
-
1979
- 1979-08-01 JP JP9853279A patent/JPS5623025A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5623025A (en) | 1981-03-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4486670A (en) | Monolithic CMOS low power digital level shifter | |
| US4617529A (en) | Ring oscillator with delay element and potential pulling circuit | |
| JP3337344B2 (ja) | Ｃｍｏｓ回路 | |
| KR0133164B1 (ko) | 반도체 소자의 입력 전이 검출회로 | |
| JPS6412410B2 (ja) | ||
| JPH0428226Y2 (ja) | ||
| JP3151329B2 (ja) | データ出力回路 | |
| JPH06177719A (ja) | クロック発生回路 | |
| JPH0683065B2 (ja) | 分周回路 | |
| US5146109A (en) | Circuit for driving a floating circuit in response to a digital signal | |
| EP0109004B1 (en) | Low power clock generator | |
| JPH07202131A (ja) | 半導体集積回路 | |
| JPS58181321A (ja) | 固体走査回路 | |
| JPH0431443B2 (ja) | ||
| JP2569684B2 (ja) | パワーオンリセット回路 | |
| JPH05218850A (ja) | 論理回路 | |
| JPH0620177B2 (ja) | 半導体装置の内部バイアス発生回路 | |
| JP3124730B2 (ja) | チョッパコンパレータ回路 | |
| JPS63185116A (ja) | Ｃｍｏｓ回路 | |
| JPH0213965B2 (ja) | ||
| JPH0682808B2 (ja) | Ｍｏｓ型半導体集積回路装置 | |
| JPS5947333B2 (ja) | 経時回路 | |
| JP2003133915A (ja) | 半導体集積回路 | |
| JPH0318120A (ja) | 半導体論理回路 | |
| JPS6022368B2 (ja) | スイツチ回路 |