JPS5947333B2 - 経時回路 - Google Patents

Description

【発明の詳細な説明】 この発明は、オートクリア回路すなわち、経時回路に関
し、特に、ＭＩＳＦＥＴ（絶縁ゲート型電界効果トラン
ジスタ）で構成されたディジタル制御回路に用いられす
オートクリア回路を対象とする。

ディジタル制御回路は、各種記憶回路を含む論理回路で
構成され、その動作はクロックパルスに同期してなされ
る。

電源投入時においては、上記記憶回路の情報が、いずれ
に安定するかは不定であるため、これを初期値に設定す
るクリア動作が必要となる。オートクリア回路は、これ
を電源投入時に自動的に行なおうとするものである。

この発明は、ＭＩＳ半導体集積回路に内蔵でき、かつ、
簡単な回路構成のオートクリア回路すなわち、経時回路
を提供しようとするものである。

この発明は、所定のクロックパルスにより制御される伝
送ゲートＭＩＳＦＥＴを用い、容量比の異なるコンデン
サの蓄積レベルを順次移送することにより、電源投入後
、階段状に変化する電圧信号を形成し、これに基づいて
、クリア信号を形成しようとするものである。以下、実
施例により、この発明を具体的に説明する。

第１図は、この発明の一実施例を示す回路図である。

この回路は、Ｃ−ＭＩＳ（相補型ＭＩＳ）論理回路で構
成された電子式卓上計算機等のディジタル制御回路にお
けるオートクリア回路の一実施例を示すものである。

この回路において、ＭＩＳＦＥＴ（Ｑ１、Ｑ２）は、ｎ
型基板上に形成されたｐ型ウェル領域に構成されるｎチ
ャンネル型の伝送ゲートＭＩＳＦＥＴである。

このＭＩＳＦＥＴ（Ｑ１、Ｑ２）を直列接続して、それ
ぞれの出力側に、容量（Ｃ１、Ｃ２）を設けるとともに
、クロックパルス（φ１、φ２）で制御する。このクロ
ックパルス（φ１、φ２）は、第２図示すように、互い
に位相が異なり、そのアクティブレベル（ｎチャンネル
型ＭＩＳＦＥＴであるから、基準電位レベル）が重なり
合うことがないよう形成された２相のクロックパルスで
ある。上記伝送ゲートＭＩＳＦＥＴ（Ｑ１）の入力側に
は、電流制限用Ｐチヤンネル型ＭＩＳＦＥＴ（Ｑ３）を
設け一これを介して電源電圧（−Ｖ，８）を印加するも
のとする。

そして、上記ｎチヤンネル型ＭＩＳＦＥＴ（Ｑｌ，Ｑ２
）が構成されるｐ型ウエル領域には、基準電位が印加さ
れるｎ型基板とを電気的に分離するためのバイアス電圧
として、上記電源電圧（−Ｖ８ｓ）が印加されるもので
ある。

上記容量（Ｃｌ，Ｃ２）は、所定の容量比をもつて、Ｃ
２〉Ｃ１に選ぶよう設定する。

これは、後述する動作説明より理解されよう。この容量
（Ｃ２）の蓄積電圧を入力とするインバータ回路（ＩＮ
）の出力をオートクリア信号（φＡＣＬ）として用いる
。

この回路により、オートクリア信号が形成できる理由は
、第２図に示す動作波形図を参照して、次に説明する。

まず、電源投入により、電源電圧（−Ｖ８８）が、立ち
下る。

このとき、発振回路が発振動作を開始して、所定のレベ
ルのクロツクパルス（φ１，φ２）が形成されるまでの
間、伝送ゲートＭＳＦＥＴ（Ｑｌ，Ｑ２）がｎチヤンネ
ル型ＭＩＳＦＥＴであることより、両者共オン状態とな
るため、上記電源電圧（−Ｖ８８）の立ち下りにより、
容量（Ｃｌ，Ｃ２）に光電がなされる。したがつて、こ
れを防止するために、電流制限用ＭｌＳＦＥＴ（Ｑ３）
を設けるものである。すなわち、このＭＩＳＦＥＴ（Ｑ
３）は、電源電圧（−Ｖｓｓ）が立ち下つても、そのゲ
ート電圧がしきい値電圧以上に大きくならないとオンせ
ず、この動作は、そのゲート容量と抵抗８の時定数で制
御できる。

この抵抗（８）は、またＭＩＳＦＥＴ（Ｑ３）のゲート
保護用としても作用する。これは、モノリシツク集積回
路の外は端子に直接ゲートが接続されるためである。し
たがつて、クロツクパルス（φ１，φ２）により伝送ゲ
ートＭＩＳＦＥＴ（Ｑｌ，Ｑ２）が正常のオン、オフ動
作をするまでの間、上記ＭＩＳＦＥＴ（Ｑ３）により、
容量（Ｃｌ，Ｃ２）、特に出力側容量（Ｃ２）への光電
動作を阻止する。

このため、インバータ回路（１Ｎ）の出力は、電源電圧
（−Ｖ，８）の立ち下りとともに、立ち下るクリア信号
（φＡＣＬ）を形成する。

これにより、所定の記憶回路は、その電源電圧が所定の
動作電圧に達するとこのクリア信号（φＡＣＬ）でクリ
ア動作をする。次に、クロツクパルス（φ１，φ２）に
より、伝送ゲートＭＴＳＦＥＴ（Ｑｌ，Ｑ２）が交互に
オンするため、その度に、容量（Ｃ１）に蓄積された電
荷の容量（Ｃ２）への移送がなされ、徐々に容量（ＣΦ
の充電電圧レベルが大きくなる。

これを定量的に説明すると、次のようになる。まず、説
明を簡単にするため、ＭＩＳＦＥＴ（Ｑ１〜Ｑ３）のし
きい値電圧による電圧ロスを省略して説明する。

ＭＩＳＦＥＴ（Ｑ１）のオンにより容量（Ｃ１）への電
荷量（ｑ１）は、式（１）で求められる。

ＭＩＳＦＥＴ（Ｑ２）のオンによる電荷移送による蓄積
レベルをＶＸｌとすると次式（２）が求められる。

次のクロツクパルス（φ１，φ２）による蓄積レベルを
ＶＸ２とすると、次式（３）が求められる。以下同様に
、ｎ番目のクロツクパルス（φ１，φ２）による蓄積レ
ベルをＶｘとすると、次式（４）の関ｎ係式が得られる
。

＼ν１１ＶＺノ▼Ｘ〜―【ノ ｎ したがつて、ｏ〉Ｌ（Ｌはインバータ回 ｎ 路のロジツクスレツシヨルド電圧）のとき、インバータ
回路（ＩＮ）は、反転してクリア動作を解除する。

上記クロツクパルス（φ１，φ２）の周期を考慮して、
容量比（Ｃ，／Ｃ２）を適当に選ぶことにより、電源投
入時に所定の期間発生するクリア信号（φＡＣＬ）を得
ることができる。

一般に、電子式卓上計算機等のデイジタル制御回路には
、クロツクパルスに従つて動作シーケンスを進めるもの
であるから、特別なりロツク発生回路を要せず、従つて
、オートクリア回路としては、第１図に示すように、伝
送ゲートＭＩＳＦＥＴ（Ｑ１−Ｑ３）及び容量（Ｃ１〜
Ｃ２）並びにインバータ回路（Ｎ）で構成でき、極めて
簡単な回路となる。

また、この実施例回路においては、伝送ゲートＭＩＳＦ
ＥＴ（Ｑｌ，Ｑ２）をｐ型ウエル領域内に形成されたｎ
チヤンネル型ＭＩＳＦＥＴを用いることにより、そのウ
エル領域と基板との間に介在するＰｎ接合（Ｄ１〜Ｄ３
）を利用して、電源オフ時の上記容量（Ｃｌ，Ｃ２）の
放電経路が構成でき、回路の簡素化に役立たせている。

なお、電源投入とほぼ同時に、クロツクパルスが発生す
る場合、及び、例えば負の電源電圧に対するｐチヤンネ
ルＭＩＳＦＥＴにより上記伝送ゲートＭＩＳＦＥＴ（Ｑ
ｌ，Ｑ２）を構成するときのように伝送ゲートＭＩＳＦ
ＥＴのアクテイブレベルが電源電圧側レベルの場合には
、上記電流制限用ＭＩＳＦＥＴ（Ｑ３）は不要となるが
、その代りに電源オフ時の放電用のダイオードを特別に
作成する必要がある。

また、前記実施例において、容量（Ｃ２）の電荷をクロ
ツクパルス（φ１）で制御される伝送ゲートＭＩＳＦＥ
Ｔを設け、３段にわたつて電荷を移送させるもの等、３
段以上による回路としてもよい。

さらに、クロツクパルスを用いない電子式デイジタル時
計のように、発振回路及び分周回路を有するものにおい
ては、第３図に示すように、時間パルスを形成するため
の分周回路のうち、所定の分周出力（Ｆ４〜Ｆ６）を入
力とするゲート回路（Ｇｌ，Ｇ２）により、前記同様の
クロツクパルスを形成すればよい。すなわち、分周出力
（Ｆ４Ｑ−Ｆ６Ｑ）を入力とするＮＯＲ回路によるゲー
ト回路（Ｇ２）と、分周回力（Ｆ４Ｑ，Ｆ５Ｑ，Ｆ６Ｑ
）を入力とするＮＡＮＤ回路によるゲート回路（Ｇ１）
及びその反転出力を得るためのインバータ回路（ＩＮｌ
）とにより、第４図に示すゲート出力（Ｇｌ，Ｇ２）を
得ることができる。

また、この実施例においては、容量（Ｃ２）の蓄積レベ
ルをＮＯＲ回路（Ｇ３，Ｇ４）からなるラツチ回路に入
力し、電源投入時、第２図に示すような、ハイレベル（
１１１・・・正論理）信号（Ｃ）でもつて、ラツチ出力
Ωを″１″にセツトする。そして、上記信号（Ｏがロー
レベル（６０１）になつた後のキー入力信号で、ラツチ
回路（Ｇ３，Ｇ４）を反転させることにより、クリア動
作の解除を行なおうとするものである。時計の場合のク
リア動作は、各種カウンタをりセツトし、特定の時間、
例えばＡＭｌ２時００分ないし、Ｏ時００分とするよう
にするものである。

このクリア解除を行なう回路は、キースイツチ入力端子
（ＭＤ，ＨＭ）と基準電圧端子（ＶＤＤ）との間に設け
られたプルアツプ抵抗を構成するｐチヤンネルＭｌＳＦ
ＥＴ（Ｑ４，Ｑ５）と、これらのキー入力信号の波形整
形のためのインバータ回路（ＩＮ２〜ＩＮ５）と、これ
らの波形整形出力を入力とするラツチ回路（Ｇ５，Ｇ６
）と、これらのラツチ出力を入力とするＮＯＲ回路（Ｇ
７）と、その反転信号を形成するためのインバータ回路
とで構成される。上記ラツチ回路（Ｇ，，Ｇ６）は、チ
ヤタリング防止、並びにスイツチの二重押しを防止する
ためにある。上記いずれかのスイツチのオンにより入力
されたローレベル（−Ｖ５８レベル）の信号により、上
記ラツチ回路（Ｇ５，Ｇ６）を介したＮＯＲ回路（Ｇ７
）の入力のいずれかカピｌ゛となつて、そのインバータ
回路（ＩＮ６）を介した出力６ビとなり、クリア出力を
保持しているラツチ回路（Ｇ３，Ｇ４）を反転させて、
クリア解除を行なう。

なお、これらのキー入力回路は、このクリア動作解除用
のためだけにあるのではなく、むしろそれぞれのキース
イツチに対応させたシステム制御のためにあり、それを
クリア解除回路に利用したものである。

この発明は、前記実施例に限定されず、Ｃ一ＭＩＳ回路
の他、ｐチヤンネルＭＩＳＦＥＴ又はｎチヤンネルＭｌ
ＳＦＥＴによる単一チヤンネルのＭＩＳＦＥＴで構成さ
れたモノリシツク集積回路に組み込むものとしてもよい
。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す回路図、第２図は
、その動作波形図、第３図は、この発明の他の一実施例
を示す回路図、第４図は、その一部の動作を示す波形図
である。

Claims (1)

【特許請求の範囲】
1. １ 一端が電源電圧端子に接続され、他端と基準電位端
   子との間に第１の容量手段が接続され、第１のクロック
   パルスで制御される第１の伝送ゲートＭＩＳＦＥＴと、
   一端が上記第１の伝送ゲートＭＩＳＦＥＴの他端に接続
   され、他端と基準電位端子との間に上記第１の容量手段
   より大きな容量値を有する第２の容量手段が接続され、
   上記第１のクロックパルスと互いに位相が異なり、その
   アクティブレベルが重なり合うことのない第２のクロッ
   クパルスで制御される第２の伝送ゲートＭＩＳＦＥＴと
   、上記第２の容量手段の蓄積レベルを入力とする論理回
   路で、所望の信号を出力するものとを具備することを特
   徴とする経時回路。