JPH07298607A - 半導体昇圧回路 - Google Patents
半導体昇圧回路Info
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- JPH07298607A JPH07298607A JP10467394A JP10467394A JPH07298607A JP H07298607 A JPH07298607 A JP H07298607A JP 10467394 A JP10467394 A JP 10467394A JP 10467394 A JP10467394 A JP 10467394A JP H07298607 A JPH07298607 A JP H07298607A
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- stage
- booster circuit
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Abstract
(57)【要約】
【目的】 基板効果に起因した昇圧能力の低下を防止す
る。 【構成】 トランジスタＱ1 〜Ｑ9 の基板部を互いに電
気的に分離するとともに、それらの基板部を夫々のトラ
ンジスタＱ1 〜Ｑ9 のソース端子Ｎ3 〜Ｎ12に接続し、
各基板部を各トランジスタＱ1 〜Ｑ9 のソース電位に固
定して、基板効果によるトランジスタＱ1 〜Ｑ9 のしき
い値電圧の上昇を抑制する。
る。 【構成】 トランジスタＱ1 〜Ｑ9 の基板部を互いに電
気的に分離するとともに、それらの基板部を夫々のトラ
ンジスタＱ1 〜Ｑ9 のソース端子Ｎ3 〜Ｎ12に接続し、
各基板部を各トランジスタＱ1 〜Ｑ9 のソース電位に固
定して、基板効果によるトランジスタＱ1 〜Ｑ9 のしき
い値電圧の上昇を抑制する。
Description
【０００１】
【産業上の利用分野】本発明は、例えば、ＥＥＰＲＯＭ
(Electrically Erasable and ProgramableRead Only M
emory) やフラッシュメモリに用いられるチャージポン
プ回路等の半導体昇圧回路に関するものである。
(Electrically Erasable and ProgramableRead Only M
emory) やフラッシュメモリに用いられるチャージポン
プ回路等の半導体昇圧回路に関するものである。
【０００２】
【従来の技術】近年、ＥＥＰＲＯＭやフラッシュメモリ
などの半導体集積回路の単一５Ｖ電源化や単一３Ｖ電源
化に伴って、集積回路の内部で電圧の昇圧が行われるよ
うになってきており、このために、チャージポンプ回路
などの半導体昇圧回路が用いられる。
などの半導体集積回路の単一５Ｖ電源化や単一３Ｖ電源
化に伴って、集積回路の内部で電圧の昇圧が行われるよ
うになってきており、このために、チャージポンプ回路
などの半導体昇圧回路が用いられる。
【０００３】図１１に、従来の半導体昇圧回路の構成を
示す。
示す。
【０００４】図示のように、ＮチャネルＭＯＳトランジ
スタＱ20〜Ｑ24が縦列接続されてｎ段の昇圧回路を構成
している。各トランジスタＱ20〜Ｑ24のゲート端子はソ
ース端子に接続されており、また、夫々のソース端子Ｎ
20〜Ｎ24にはキャパシタンスＣ20〜Ｃ24を介してクロッ
ク信号φA 又はφB が入力される。
スタＱ20〜Ｑ24が縦列接続されてｎ段の昇圧回路を構成
している。各トランジスタＱ20〜Ｑ24のゲート端子はソ
ース端子に接続されており、また、夫々のソース端子Ｎ
20〜Ｎ24にはキャパシタンスＣ20〜Ｃ24を介してクロッ
ク信号φA 又はφB が入力される。
【０００５】図１２に示すように、クロック信号φA 、
φB は互いに逆位相の信号であり、周期が１／ｆで振幅
はＶφである。このクロック信号φA 、φB は、クロッ
ク信号ＣＫを、図１１のＮＡＮＤ回路ＮＤ1 、ＮＤ2 及
びインバータ回路ＩＶ1 〜ＩＶ3 に通して得ており、ク
ロック信号φA 、φB の振幅Ｖφは電源電圧Ｖddと等し
い。なお、図１１において、Ｇは接地端子である。
φB は互いに逆位相の信号であり、周期が１／ｆで振幅
はＶφである。このクロック信号φA 、φB は、クロッ
ク信号ＣＫを、図１１のＮＡＮＤ回路ＮＤ1 、ＮＤ2 及
びインバータ回路ＩＶ1 〜ＩＶ3 に通して得ており、ク
ロック信号φA 、φB の振幅Ｖφは電源電圧Ｖddと等し
い。なお、図１１において、Ｇは接地端子である。
【０００６】図１１に示すように、この半導体昇圧回路
では、入力信号として電源電圧ＶddがトランジスタＱ25
のソース端子Ｎ27から入力され、出力信号として出力電
圧ＶPOUTが出力端子Ｎ26から出力される。
では、入力信号として電源電圧ＶddがトランジスタＱ25
のソース端子Ｎ27から入力され、出力信号として出力電
圧ＶPOUTが出力端子Ｎ26から出力される。
【０００７】このような半導体昇圧回路の出力電圧Ｖ
POUTは、例えば "Analysis and Modeling of On-Chip H
igh-voltage Generator Circuits for Use in EEPROM C
ircuits" (IEEE JOURNAL OF SOLID-STATE CIRCUITS, vo
l.24, No.5, OCTOBER 1989) に記載されているように、
以下に示すような式で表される。 ＶPOUT＝Ｖin−Ｖt ＋ｎ〔Ｖφ・Ｃ／( Ｃ＋Ｃs ) −Ｖt −ＩOUT ／ｆ( Ｃ＋Ｃs ) 〕 …（１） Ｖt ＝ＶtO＋Ｋ2 ・〔( Ｖbs＋２φf )1/2−( ２φf )1/2〕 …（２） ここで、Ｖin ：昇圧回路の入力電圧 Ｖφ ：クロックの振幅電圧 ｆ ：クロック周波数 Ｃ ：クロック信号へのカップリング容量 Ｃs ：昇圧回路の各段での寄生容量 ｎ ：昇圧回路の段数 ＶPOUT：昇圧回路の最終段での出力電圧 ＩOUT ：出力段での負荷電流 ＶtO ：基板バイアスがない時のしきい値電圧 Ｖbs ：基板バイアス電圧（ソースと基板又はウェルと
の電位差） φf ：フェルミポテンシャル Ｋ2 ：基板バイアス係数
POUTは、例えば "Analysis and Modeling of On-Chip H
igh-voltage Generator Circuits for Use in EEPROM C
ircuits" (IEEE JOURNAL OF SOLID-STATE CIRCUITS, vo
l.24, No.5, OCTOBER 1989) に記載されているように、
以下に示すような式で表される。 ＶPOUT＝Ｖin−Ｖt ＋ｎ〔Ｖφ・Ｃ／( Ｃ＋Ｃs ) −Ｖt −ＩOUT ／ｆ( Ｃ＋Ｃs ) 〕 …（１） Ｖt ＝ＶtO＋Ｋ2 ・〔( Ｖbs＋２φf )1/2−( ２φf )1/2〕 …（２） ここで、Ｖin ：昇圧回路の入力電圧 Ｖφ ：クロックの振幅電圧 ｆ ：クロック周波数 Ｃ ：クロック信号へのカップリング容量 Ｃs ：昇圧回路の各段での寄生容量 ｎ ：昇圧回路の段数 ＶPOUT：昇圧回路の最終段での出力電圧 ＩOUT ：出力段での負荷電流 ＶtO ：基板バイアスがない時のしきい値電圧 Ｖbs ：基板バイアス電圧（ソースと基板又はウェルと
の電位差） φf ：フェルミポテンシャル Ｋ2 ：基板バイアス係数
【０００８】（１）式から、出力電圧ＶPOUTは負荷電流
ＩOUT が０で、Ｃ／( Ｃ＋Ｃs ) ≒１の場合は、（Ｖφ
−Ｖt ）と昇圧回路の段数ｎとに比例して大きくなるこ
とがわかる。図１１に示す従来の昇圧回路においては、
クロックの振幅電圧Ｖφは電源電圧Ｖddに等しいので、
出力電圧ＶPOUTは（Ｖdd−Ｖt ）の値と昇圧回路の段数
ｎとに比例して大きくなる。
ＩOUT が０で、Ｃ／( Ｃ＋Ｃs ) ≒１の場合は、（Ｖφ
−Ｖt ）と昇圧回路の段数ｎとに比例して大きくなるこ
とがわかる。図１１に示す従来の昇圧回路においては、
クロックの振幅電圧Ｖφは電源電圧Ｖddに等しいので、
出力電圧ＶPOUTは（Ｖdd−Ｖt ）の値と昇圧回路の段数
ｎとに比例して大きくなる。
【０００９】
【発明が解決しようとする課題】しかしながら、従来の
昇圧回路においては、出力電圧ＶPOUTが大きくなるに従
って、基板効果により、各トランジスタＱ20〜Ｑ24のし
きい値電圧Ｖt が（２）式に示すように大きくなるとい
う現象が生じる。
昇圧回路においては、出力電圧ＶPOUTが大きくなるに従
って、基板効果により、各トランジスタＱ20〜Ｑ24のし
きい値電圧Ｖt が（２）式に示すように大きくなるとい
う現象が生じる。
【００１０】このため、昇圧回路をディスクリートに構
成して基板効果が発生しないようにした場合には、出力
電圧ＶPOUTは昇圧回路の段数ｎに比例して大きくなるの
であるが、各トランジスタＱ20〜Ｑ24を集積化して同一
基板上に形成した場合には、基板効果が発生するため、
（Ｖdd−Ｖt ）の値は昇圧回路の段数ｎが大きくなると
小さくなってしまう。
成して基板効果が発生しないようにした場合には、出力
電圧ＶPOUTは昇圧回路の段数ｎに比例して大きくなるの
であるが、各トランジスタＱ20〜Ｑ24を集積化して同一
基板上に形成した場合には、基板効果が発生するため、
（Ｖdd−Ｖt ）の値は昇圧回路の段数ｎが大きくなると
小さくなってしまう。
【００１１】この結果、図１３に示すように、昇圧回路
の段数ｎが大きくなるに従い、出力電圧ＶPOUTは、基板
効果がない場合に得られる値よりも減少し、（Ｖdd−Ｖ
t ）の値が０となったところで出力電圧ＶPOUTは飽和し
てしまう。このことは、昇圧回路の段数ｎをいくら大き
くしても、得られる出力電圧ＶPOUTには限界があること
を示している。図１４に、昇圧回路の段数ｎを無限大と
した場合の電源電圧Ｖddと最大出力電圧との関係を示
す。昇圧回路の段数ｎを無限大とした場合、基板効果が
ない場合には、得られる出力電圧ＶPOUTは理論上無限大
となるが、基板効果がある場合には、電源電圧Ｖddによ
って決まる或る値までしか得られない。即ち、従来の昇
圧回路では、電源電圧Ｖddが低い場合は、昇圧回路の段
数ｎをどのような値に設定しても、所望の出力電圧Ｖ
POUTを得ることができないという問題があった。
の段数ｎが大きくなるに従い、出力電圧ＶPOUTは、基板
効果がない場合に得られる値よりも減少し、（Ｖdd−Ｖ
t ）の値が０となったところで出力電圧ＶPOUTは飽和し
てしまう。このことは、昇圧回路の段数ｎをいくら大き
くしても、得られる出力電圧ＶPOUTには限界があること
を示している。図１４に、昇圧回路の段数ｎを無限大と
した場合の電源電圧Ｖddと最大出力電圧との関係を示
す。昇圧回路の段数ｎを無限大とした場合、基板効果が
ない場合には、得られる出力電圧ＶPOUTは理論上無限大
となるが、基板効果がある場合には、電源電圧Ｖddによ
って決まる或る値までしか得られない。即ち、従来の昇
圧回路では、電源電圧Ｖddが低い場合は、昇圧回路の段
数ｎをどのような値に設定しても、所望の出力電圧Ｖ
POUTを得ることができないという問題があった。
【００１２】例えば、図１１に示す従来の昇圧回路にお
いて、電源電圧Ｖddが２．５Ｖ、基板効果がないとした
時のしきい値電圧ＶtOが０．６Ｖ（基板バイアスが０
Ｖ）の場合、昇圧回路の段数ｎを２０段にした時に、出
力電圧ＶPOUTとして２０Ｖを得ることができたが、電源
電圧Ｖddが２．０Ｖの時は、昇圧回路の段数ｎを１００
段にしても、出力電圧ＶPOUTとして１２Ｖしか得ること
ができなかった。
いて、電源電圧Ｖddが２．５Ｖ、基板効果がないとした
時のしきい値電圧ＶtOが０．６Ｖ（基板バイアスが０
Ｖ）の場合、昇圧回路の段数ｎを２０段にした時に、出
力電圧ＶPOUTとして２０Ｖを得ることができたが、電源
電圧Ｖddが２．０Ｖの時は、昇圧回路の段数ｎを１００
段にしても、出力電圧ＶPOUTとして１２Ｖしか得ること
ができなかった。
【００１３】一方、特開昭６１−２５４０７８号公報に
は、基板効果の著しい後段側のＭＯＳトランジスタのし
きい値電圧Ｖt を前段側のＭＯＳトランジスタのしきい
値電圧Ｖt よりも低くすることにより、基板効果による
出力電圧の低下を改善したコックロフト型昇圧回路が開
示されている。
は、基板効果の著しい後段側のＭＯＳトランジスタのし
きい値電圧Ｖt を前段側のＭＯＳトランジスタのしきい
値電圧Ｖt よりも低くすることにより、基板効果による
出力電圧の低下を改善したコックロフト型昇圧回路が開
示されている。
【００１４】しかしながら、この構成においても、基板
効果によるしきい値電圧Ｖt の上昇そのものは抑制でき
ず、例えば、電源電圧Ｖddが半分程度になった場合（Ｖ
dd＝１〜１．５Ｖ）には、昇圧回路の段数ｎをどのよう
な値に設定しても、所望の出力電圧ＶPOUTを得ることが
できない。また、ＭＯＳトランジスタのしきい値電圧Ｖ
t を複数設定するために例えば余分なフォトマスク及び
イオン注入の工程を追加する必要があり、製造工程が複
雑になるという欠点も有する。
効果によるしきい値電圧Ｖt の上昇そのものは抑制でき
ず、例えば、電源電圧Ｖddが半分程度になった場合（Ｖ
dd＝１〜１．５Ｖ）には、昇圧回路の段数ｎをどのよう
な値に設定しても、所望の出力電圧ＶPOUTを得ることが
できない。また、ＭＯＳトランジスタのしきい値電圧Ｖ
t を複数設定するために例えば余分なフォトマスク及び
イオン注入の工程を追加する必要があり、製造工程が複
雑になるという欠点も有する。
【００１５】そこで、本発明の目的は、特に複雑な製造
工程を必要とせずに、電源電圧が低い場合でも所望の出
力電圧が得られる半導体昇圧回路を提供することであ
る。
工程を必要とせずに、電源電圧が低い場合でも所望の出
力電圧が得られる半導体昇圧回路を提供することであ
る。
【００１６】
【課題を解決するための手段】上述した課題を解決する
ために、本発明の半導体昇圧回路では、各段が、第１の
ＭＯＳトランジスタと、前記第１のＭＯＳトランジスタ
のドレイン端子に一端が接続された第１のキャパシタン
スとを備え、前記第１のＭＯＳトランジスタが縦列接続
されることによって各段が接続されており、各段におけ
る前記第１のＭＯＳトランジスタのソース端子と基板部
とが互いに電気的に接続され、前記基板部が他段の前記
第１のＭＯＳトランジスタの基板部と電気的に絶縁され
ている。
ために、本発明の半導体昇圧回路では、各段が、第１の
ＭＯＳトランジスタと、前記第１のＭＯＳトランジスタ
のドレイン端子に一端が接続された第１のキャパシタン
スとを備え、前記第１のＭＯＳトランジスタが縦列接続
されることによって各段が接続されており、各段におけ
る前記第１のＭＯＳトランジスタのソース端子と基板部
とが互いに電気的に接続され、前記基板部が他段の前記
第１のＭＯＳトランジスタの基板部と電気的に絶縁され
ている。
【００１７】本発明の一態様では、前記第１のＭＯＳト
ランジスタがＮ型ウェル領域に形成されたＰチャネルＭ
ＯＳトランジスタであり、前記Ｎ型ウェル領域が各段毎
に電気的に絶縁分離されている。
ランジスタがＮ型ウェル領域に形成されたＰチャネルＭ
ＯＳトランジスタであり、前記Ｎ型ウェル領域が各段毎
に電気的に絶縁分離されている。
【００１８】本発明の一態様では、各段において、前記
第１のＭＯＳトランジスタのゲート端子に一端が接続さ
れた第２のキャパシタンスが設けられるとともに、前記
第１のＭＯＳトランジスタのゲート端子とソース端子と
が第２のＭＯＳトランジスタを介して互いに接続されて
おり、前記第２のＭＯＳトランジスタのゲート端子が前
記第１のキャパシタンスの前記一端に接続されている。
第１のＭＯＳトランジスタのゲート端子に一端が接続さ
れた第２のキャパシタンスが設けられるとともに、前記
第１のＭＯＳトランジスタのゲート端子とソース端子と
が第２のＭＯＳトランジスタを介して互いに接続されて
おり、前記第２のＭＯＳトランジスタのゲート端子が前
記第１のキャパシタンスの前記一端に接続されている。
【００１９】本発明の一態様では、連続する２段の前記
第１のキャパシタンスの他端に互いに逆相の一対の第１
のクロック信号が夫々入力されるとともに、連続する２
段の前記第２のキャパシタンスの他端にパルスタイミン
グが異なる一対の第２のクロック信号が夫々入力され
る。
第１のキャパシタンスの他端に互いに逆相の一対の第１
のクロック信号が夫々入力されるとともに、連続する２
段の前記第２のキャパシタンスの他端にパルスタイミン
グが異なる一対の第２のクロック信号が夫々入力され
る。
【００２０】本発明の一態様では、各段において、前記
第１のＭＯＳトランジスタのゲート端子が後段の前記第
１のキャパシタンスの前記一端に接続されており、連続
する２段の前記第１のキャパシタンスの他端に互いに逆
位相の一対のクロック信号が夫々入力される。
第１のＭＯＳトランジスタのゲート端子が後段の前記第
１のキャパシタンスの前記一端に接続されており、連続
する２段の前記第１のキャパシタンスの他端に互いに逆
位相の一対のクロック信号が夫々入力される。
【００２１】本発明の一態様では、各段が、第１のＭＯ
Ｓトランジスタと、前記第１のＭＯＳトランジスタのソ
ース端子に一端が接続されたキャパシタンスとを備え、
前記第１のＭＯＳトランジスタが縦列接続されることに
よって各段が接続されており、各段における前記第１の
ＭＯＳトランジスタのゲート端子とソース端子とが互い
に電気的に接続されるとともに、前記ソース端子と基板
部とが互いに電気的に接続され、前記基板部が他段の前
記第１のＭＯＳトランジスタの基板部と電気的に絶縁さ
れている。
Ｓトランジスタと、前記第１のＭＯＳトランジスタのソ
ース端子に一端が接続されたキャパシタンスとを備え、
前記第１のＭＯＳトランジスタが縦列接続されることに
よって各段が接続されており、各段における前記第１の
ＭＯＳトランジスタのゲート端子とソース端子とが互い
に電気的に接続されるとともに、前記ソース端子と基板
部とが互いに電気的に接続され、前記基板部が他段の前
記第１のＭＯＳトランジスタの基板部と電気的に絶縁さ
れている。
【００２２】本発明の一態様では、前記第１のＭＯＳト
ランジスタがＰ型ウェル領域に形成されたＮチャネルＭ
ＯＳトランジスタであり、前記Ｐ型ウェル領域が各段毎
に電気的に絶縁分離されている。
ランジスタがＰ型ウェル領域に形成されたＮチャネルＭ
ＯＳトランジスタであり、前記Ｐ型ウェル領域が各段毎
に電気的に絶縁分離されている。
【００２３】
【作用】本発明においては、昇圧回路の各段を構成する
ＭＯＳトランジスタの基板部を他段のＭＯＳトランジス
タの基板部から電気的に絶縁分離するとともに、各段に
おいて、ＭＯＳトランジスタの基板部とソース端子とを
互いに電気的に接続することにより、ＭＯＳトランジス
タの基板部をソース電位に固定して、基板効果によるＭ
ＯＳトランジスタのしきい値電圧の上昇を抑制してい
る。
ＭＯＳトランジスタの基板部を他段のＭＯＳトランジス
タの基板部から電気的に絶縁分離するとともに、各段に
おいて、ＭＯＳトランジスタの基板部とソース端子とを
互いに電気的に接続することにより、ＭＯＳトランジス
タの基板部をソース電位に固定して、基板効果によるＭ
ＯＳトランジスタのしきい値電圧の上昇を抑制してい
る。
【００２４】
【実施例】以下、本発明を実施例につき図１〜図１０を
参照しながら説明する。
参照しながら説明する。
【００２５】図１に本発明の第１実施例による半導体昇
圧回路の構成を示す。
圧回路の構成を示す。
【００２６】図１に示すように、ｎ個のＰチャネルＭＯ
ＳトランジスタＱ1 、Ｑ3 、Ｑ5 、Ｑ7 、…、Ｑ9 が縦
列接続されてｎ段の昇圧回路を構成している。各トラン
ジスタＱ1 、Ｑ3 、Ｑ5 、Ｑ7 、…、Ｑ9 の基板部は互
いに電気的に分離されるとともに、それらの基板部は夫
々トランジスタＱ1 、Ｑ3 、Ｑ5 、Ｑ7 、…、Ｑ9 のソ
ース端子に接続されている。そして、トランジスタ
Ｑ1 、Ｑ3 、Ｑ5 、Ｑ7 、…、Ｑ9 のドレイン端子（ノ
ードＮ1 、Ｎ3 、Ｎ5 、Ｎ7 、…、Ｎ9 で示される。）
に夫々キャパシタンスＣ1 、Ｃ3 、Ｃ5 、Ｃ7 、…、Ｃ
9 を介して、図３に示すクロック信号φ1A又はφ1Bが入
力される。
ＳトランジスタＱ1 、Ｑ3 、Ｑ5 、Ｑ7 、…、Ｑ9 が縦
列接続されてｎ段の昇圧回路を構成している。各トラン
ジスタＱ1 、Ｑ3 、Ｑ5 、Ｑ7 、…、Ｑ9 の基板部は互
いに電気的に分離されるとともに、それらの基板部は夫
々トランジスタＱ1 、Ｑ3 、Ｑ5 、Ｑ7 、…、Ｑ9 のソ
ース端子に接続されている。そして、トランジスタ
Ｑ1 、Ｑ3 、Ｑ5 、Ｑ7 、…、Ｑ9 のドレイン端子（ノ
ードＮ1 、Ｎ3 、Ｎ5 、Ｎ7 、…、Ｎ9 で示される。）
に夫々キャパシタンスＣ1 、Ｃ3 、Ｃ5 、Ｃ7 、…、Ｃ
9 を介して、図３に示すクロック信号φ1A又はφ1Bが入
力される。
【００２７】また、トランジスタＱ1 、Ｑ3 、Ｑ5 、Ｑ
7 、…、Ｑ9 のゲート端子（ノードＮ2 、Ｎ4 、Ｎ6 、
Ｎ8 、…、Ｎ10で示される。）には夫々キャパシタンス
Ｃ2、Ｃ4 、Ｃ6 、Ｃ8 、…、Ｃ10を介して、図３に示
すクロック信号φ2A又はφ2Bが入力される。
7 、…、Ｑ9 のゲート端子（ノードＮ2 、Ｎ4 、Ｎ6 、
Ｎ8 、…、Ｎ10で示される。）には夫々キャパシタンス
Ｃ2、Ｃ4 、Ｃ6 、Ｃ8 、…、Ｃ10を介して、図３に示
すクロック信号φ2A又はφ2Bが入力される。
【００２８】また、各トランジスタＱ1 、Ｑ3 、Ｑ5 、
Ｑ7 、…、Ｑ9 のゲート端子Ｎ2 、Ｎ4 、Ｎ6 、Ｎ8 、
…、Ｎ10とソース端子（ノードＮ3 、Ｎ5 、Ｎ7 、
Ｎ11、…、Ｎ12で示される。）との間には、Ｐチャネル
ＭＯＳトランジスタＱ2 、Ｑ4 、Ｑ6 、Ｑ8 、…、Ｑ10
が夫々接続され、これらのトランジスタＱ2 、Ｑ4 、Ｑ
6、Ｑ8 、…、Ｑ10のゲート端子はトランジスタＱ1 、
Ｑ3 、Ｑ5 、Ｑ7 、…、Ｑ9 のドレイン端子Ｎ1 、
Ｎ3 、Ｎ5 、Ｎ7 、…、Ｎ9 に夫々接続されている。
Ｑ7 、…、Ｑ9 のゲート端子Ｎ2 、Ｎ4 、Ｎ6 、Ｎ8 、
…、Ｎ10とソース端子（ノードＮ3 、Ｎ5 、Ｎ7 、
Ｎ11、…、Ｎ12で示される。）との間には、Ｐチャネル
ＭＯＳトランジスタＱ2 、Ｑ4 、Ｑ6 、Ｑ8 、…、Ｑ10
が夫々接続され、これらのトランジスタＱ2 、Ｑ4 、Ｑ
6、Ｑ8 、…、Ｑ10のゲート端子はトランジスタＱ1 、
Ｑ3 、Ｑ5 、Ｑ7 、…、Ｑ9 のドレイン端子Ｎ1 、
Ｎ3 、Ｎ5 、Ｎ7 、…、Ｎ9 に夫々接続されている。
【００２９】本実施例の昇圧回路では、入力信号とし
て、電源電圧Ｖddが、ＮチャネルＭＯＳトランジスタＱ
12、Ｑ13のソース端子（ノードＮ0 で示される。）から
トランジスタＱ1 、Ｑ3 のソース端子Ｎ1 、Ｎ3 に夫々
入力され、出力信号として、出力電圧ＶPOUTが、Ｎチャ
ネルＭＯＳトランジスタＱ11を介して出力端子（ノード
Ｎ13で示される。）から出力される。図示の如く、トラ
ンジスタＱ12、Ｑ13のゲート端子は夫々ソース端子Ｎ0
に接続されている。また、トランジスタＱ11のソース端
子（ノードＮ12で示される。）には、キャパシタンスＣ
11を介して、図３に示すクロック信号φ1Aが入力され
る。更に、トランジスタＱ11のゲート端子はドレイン端
子（ノードＮ13で示される。）に接続されている。
て、電源電圧Ｖddが、ＮチャネルＭＯＳトランジスタＱ
12、Ｑ13のソース端子（ノードＮ0 で示される。）から
トランジスタＱ1 、Ｑ3 のソース端子Ｎ1 、Ｎ3 に夫々
入力され、出力信号として、出力電圧ＶPOUTが、Ｎチャ
ネルＭＯＳトランジスタＱ11を介して出力端子（ノード
Ｎ13で示される。）から出力される。図示の如く、トラ
ンジスタＱ12、Ｑ13のゲート端子は夫々ソース端子Ｎ0
に接続されている。また、トランジスタＱ11のソース端
子（ノードＮ12で示される。）には、キャパシタンスＣ
11を介して、図３に示すクロック信号φ1Aが入力され
る。更に、トランジスタＱ11のゲート端子はドレイン端
子（ノードＮ13で示される。）に接続されている。
【００３０】図３に示すように、クロック信号φ1A、φ
1Bは互いに逆位相の信号であり、クロック信号φ2A、φ
2Bは、クロック信号φ1A、φ1Bが夫々オンの期間内にオ
フとなるパルス状の信号である。
1Bは互いに逆位相の信号であり、クロック信号φ2A、φ
2Bは、クロック信号φ1A、φ1Bが夫々オンの期間内にオ
フとなるパルス状の信号である。
【００３１】次に、この第１実施例による半導体昇圧回
路の動作を図２〜図５を参照して説明する。
路の動作を図２〜図５を参照して説明する。
【００３２】図２は、図１の半導体昇圧回路の連続する
２段（第１段及び第２段）を示す回路図である。また、
図４は、図３に示す（Ｉ）〜（VI）の期間における図２
の回路のノードＮA 〜ＮD での電圧波形を示すものであ
る。更に、図５は、各期間（Ｉ）〜（VI）における図２
のトランジスタＭ1 〜Ｍ4 の導通状態を説明するための
回路図である。
２段（第１段及び第２段）を示す回路図である。また、
図４は、図３に示す（Ｉ）〜（VI）の期間における図２
の回路のノードＮA 〜ＮD での電圧波形を示すものであ
る。更に、図５は、各期間（Ｉ）〜（VI）における図２
のトランジスタＭ1 〜Ｍ4 の導通状態を説明するための
回路図である。
【００３３】まず、期間（Ｉ）においては、図３に示す
ように、クロック信号φ1Aが接地電位０Ｖから電源電圧
Ｖddになり、図２に示すトランジスタＭ1 のドレイン端
子ＮA の電位は、図４（ａ）に示すように、電源電圧Ｖ
ddの電圧分上昇する。
ように、クロック信号φ1Aが接地電位０Ｖから電源電圧
Ｖddになり、図２に示すトランジスタＭ1 のドレイン端
子ＮA の電位は、図４（ａ）に示すように、電源電圧Ｖ
ddの電圧分上昇する。
【００３４】また、クロック信号φ1Bが電源電圧Ｖddか
ら接地電位０Ｖになり、トランジスタＭ1 のソース端子
ＮB の電位は、図４（ｂ）に示すように、電源電圧Ｖdd
の電圧分下降する。
ら接地電位０Ｖになり、トランジスタＭ1 のソース端子
ＮB の電位は、図４（ｂ）に示すように、電源電圧Ｖdd
の電圧分下降する。
【００３５】この時、トランジスタＭ1 のソース端子Ｎ
B に接続されているキャパシタンスＣA2には、前段から
運ばれてきた電荷が蓄積されており、トランジスタＭ1
のソース端子ＮB の電位は、このキャパシタンスＣA2に
蓄積されている電荷の電圧分だけ昇圧されている。
B に接続されているキャパシタンスＣA2には、前段から
運ばれてきた電荷が蓄積されており、トランジスタＭ1
のソース端子ＮB の電位は、このキャパシタンスＣA2に
蓄積されている電荷の電圧分だけ昇圧されている。
【００３６】また、トランジスタＭ2 のゲート端子ＮA
の電位はソース端子ＮB の電位よりも高くなり、トラン
ジスタＭ2 は、図５（Ｉ）に示すように、オン状態から
オフ状態となる。
の電位はソース端子ＮB の電位よりも高くなり、トラン
ジスタＭ2 は、図５（Ｉ）に示すように、オン状態から
オフ状態となる。
【００３７】そして、この時、後述するように、トラン
ジスタＭ1 のドレイン端子ＮA とソース端子ＮB との間
に形成されたＰＮ接合が順方向にバイアスされるので、
ソース端子ＮB に接続されたトランジスタＭ1 の基板部
は、ドレイン端子ＮA の電位からＰＮ接合の順方向バイ
アス電圧を引いた電位に保持される。
ジスタＭ1 のドレイン端子ＮA とソース端子ＮB との間
に形成されたＰＮ接合が順方向にバイアスされるので、
ソース端子ＮB に接続されたトランジスタＭ1 の基板部
は、ドレイン端子ＮA の電位からＰＮ接合の順方向バイ
アス電圧を引いた電位に保持される。
【００３８】また、図４（ｃ）に示すように、トランジ
スタＭ1 のゲート端子ＮC の電位はドレイン端子ＮA の
電位と同電位まで下降するが、トランジスタＭ1 は、図
５（Ｉ）に示すように、オフ状態のままである。
スタＭ1 のゲート端子ＮC の電位はドレイン端子ＮA の
電位と同電位まで下降するが、トランジスタＭ1 は、図
５（Ｉ）に示すように、オフ状態のままである。
【００３９】また、クロック信号φ1Aが接地電位０Ｖか
ら電源電圧Ｖddになるのに伴って、トランジスタＭ3 の
ソース端子ＮD の電位は、図４（ｄ）に示すように、電
源電圧Ｖddの電圧分上昇する。
ら電源電圧Ｖddになるのに伴って、トランジスタＭ3 の
ソース端子ＮD の電位は、図４（ｄ）に示すように、電
源電圧Ｖddの電圧分上昇する。
【００４０】この時、キャパシタンスＣA3には、前段か
ら運ばれてきた電荷が蓄積されており、トランジスタＭ
3 のソース端子ＮD の電位は、キャパシタンスＣA3に蓄
積されている電荷の電圧分だけ昇圧されている。
ら運ばれてきた電荷が蓄積されており、トランジスタＭ
3 のソース端子ＮD の電位は、キャパシタンスＣA3に蓄
積されている電荷の電圧分だけ昇圧されている。
【００４１】また、クロック信号φ1Bが電源電圧Ｖddか
ら接地電位０Ｖになった時に、トランジスタＭ4 のゲー
ト端子ＮB の電位は下降して、トランジスタＭ4 がオフ
状態からオン状態となるので、トランジスタＭ3 のゲー
ト端子ＮE の電位は、トランジスタＭ3 のソース端子Ｎ
D の電位と同電位となる。この時、図５（Ｉ）に示すよ
うに、トランジスタＭ3 はオフ状態のままである。
ら接地電位０Ｖになった時に、トランジスタＭ4 のゲー
ト端子ＮB の電位は下降して、トランジスタＭ4 がオフ
状態からオン状態となるので、トランジスタＭ3 のゲー
ト端子ＮE の電位は、トランジスタＭ3 のソース端子Ｎ
D の電位と同電位となる。この時、図５（Ｉ）に示すよ
うに、トランジスタＭ3 はオフ状態のままである。
【００４２】次に、期間（II）において、クロック信号
φ2Aが電源電圧Ｖddから接地電位０Ｖになり、トランジ
スタＭ1 のゲート端子ＮC の電位は、図４（ｃ）に示す
ように、電源電圧Ｖddの電圧分下降する。
φ2Aが電源電圧Ｖddから接地電位０Ｖになり、トランジ
スタＭ1 のゲート端子ＮC の電位は、図４（ｃ）に示す
ように、電源電圧Ｖddの電圧分下降する。
【００４３】このため、図５（II）に示すように、トラ
ンジスタＭ1 はオン状態となり、トランジスタＭ1 のド
レイン端子ＮA からソース端子ＮB に、ドレイン端子Ｎ
A とソース端子ＮB との電位が等しくなるまで電流が流
れる。
ンジスタＭ1 はオン状態となり、トランジスタＭ1 のド
レイン端子ＮA からソース端子ＮB に、ドレイン端子Ｎ
A とソース端子ＮB との電位が等しくなるまで電流が流
れる。
【００４４】即ち、キャパシタンスＣA1からキャパシタ
ンスＣA2に電荷の受け渡しが行われ、図４（ａ）に示す
ように、トランジスタＭ1 のドレイン端子ＮA の電位は
下降し、図４（ｂ）に示すように、トランジスタＭ1 の
ソース端子ＮB の電位は上昇する。
ンスＣA2に電荷の受け渡しが行われ、図４（ａ）に示す
ように、トランジスタＭ1 のドレイン端子ＮA の電位は
下降し、図４（ｂ）に示すように、トランジスタＭ1 の
ソース端子ＮB の電位は上昇する。
【００４５】また、トランジスタＭ3 のソース端子ＮD
についても、トランジスタＭ1 のドレイン端子ＮA の場
合と同様となり、図４（ｄ）に示すように、ソース端子
ＮDの電位は下降する。
についても、トランジスタＭ1 のドレイン端子ＮA の場
合と同様となり、図４（ｄ）に示すように、ソース端子
ＮDの電位は下降する。
【００４６】この時、トランジスタＭ1 をオン状態とす
るためのクロック信号φ2Aは、キャパシタンスＣB1を介
して外部から供給され、トランジスタＭ1 をオン状態と
した時のドレイン端子ＮA とソース端子ＮB との間で電
圧降下は発生しないので、従来に比べて昇圧能力が向上
する。即ち、この状態は、前述の（１）式において、括
弧内のＶt ＝０Ｖとみなした状態に当り、格段に効率よ
く昇圧を行うことができる。
るためのクロック信号φ2Aは、キャパシタンスＣB1を介
して外部から供給され、トランジスタＭ1 をオン状態と
した時のドレイン端子ＮA とソース端子ＮB との間で電
圧降下は発生しないので、従来に比べて昇圧能力が向上
する。即ち、この状態は、前述の（１）式において、括
弧内のＶt ＝０Ｖとみなした状態に当り、格段に効率よ
く昇圧を行うことができる。
【００４７】次に、期間(III) において、クロック信号
φ2Aが接地電位０Ｖから電源電圧Ｖddになり、トランジ
スタＭ1 のゲート端子ＮC の電位は、図４（ｃ）に示す
ように、電源電圧Ｖddの電圧分上昇する。
φ2Aが接地電位０Ｖから電源電圧Ｖddになり、トランジ
スタＭ1 のゲート端子ＮC の電位は、図４（ｃ）に示す
ように、電源電圧Ｖddの電圧分上昇する。
【００４８】このため、図５(III) に示すように、トラ
ンジスタＭ1 はオフ状態となる。
ンジスタＭ1 はオフ状態となる。
【００４９】また、図４（ａ）（ｂ）（ｄ）に示すよう
に、トランジスタＭ1 のドレイン端子ＮA 、ソース端子
ＮB 、トランジスタＭ3 のソース端子ＮD の電位は変わ
らない。
に、トランジスタＭ1 のドレイン端子ＮA 、ソース端子
ＮB 、トランジスタＭ3 のソース端子ＮD の電位は変わ
らない。
【００５０】次に、期間（IV）において、クロック信号
φ1Aが電源電圧Ｖddから接地電位０Ｖになり、トランジ
スタＭ1 のドレイン端子ＮA の電位は、電源電圧Ｖddの
電圧分下降しようとするが、第１段においては、図１の
トランジスタＱ12がオン状態となるため、図４（ａ）に
示すように、（Ｖdd−Ｖt ）の電位となる。
φ1Aが電源電圧Ｖddから接地電位０Ｖになり、トランジ
スタＭ1 のドレイン端子ＮA の電位は、電源電圧Ｖddの
電圧分下降しようとするが、第１段においては、図１の
トランジスタＱ12がオン状態となるため、図４（ａ）に
示すように、（Ｖdd−Ｖt ）の電位となる。
【００５１】また、クロック信号φ1Bが接地電位０Ｖか
ら電源電圧Ｖddになり、トランジスタＭ1 のソース端子
ＮB の電位は、図４（ｂ）に示すように、電源電圧Ｖdd
の電圧分上昇する。
ら電源電圧Ｖddになり、トランジスタＭ1 のソース端子
ＮB の電位は、図４（ｂ）に示すように、電源電圧Ｖdd
の電圧分上昇する。
【００５２】この時、キャパシタンスＣA2には、前段か
ら運ばれてきた電荷が蓄積されているので、トランジス
タＭ1 のソース端子ＮB の電位は、キャパシタンスＣA2
に蓄積されている電荷の電圧分だけ昇圧されている。
ら運ばれてきた電荷が蓄積されているので、トランジス
タＭ1 のソース端子ＮB の電位は、キャパシタンスＣA2
に蓄積されている電荷の電圧分だけ昇圧されている。
【００５３】また、トランジスタＭ2 のゲート端子ＮA
の電位はソース端子ＮB の電位よりも低くなり、トラン
ジスタＭ2 は、図５（IV）に示すように、オフ状態から
オン状態となる。
の電位はソース端子ＮB の電位よりも低くなり、トラン
ジスタＭ2 は、図５（IV）に示すように、オフ状態から
オン状態となる。
【００５４】このため、トランジスタＭ1 のゲート端子
ＮC の電位は、図４（ｃ）に示すように、トランジスタ
Ｍ1 のソース端子ＮB の電位と同電位となるまで上昇す
る。
ＮC の電位は、図４（ｃ）に示すように、トランジスタ
Ｍ1 のソース端子ＮB の電位と同電位となるまで上昇す
る。
【００５５】また、クロック信号φ1Aが電源電圧Ｖddか
ら接地電位０Ｖになるのに伴って、トランジスタＭ3 の
ソース端子ＮD の電位は、図４（ｄ）に示すように、電
源電圧Ｖddの電圧分下降する。
ら接地電位０Ｖになるのに伴って、トランジスタＭ3 の
ソース端子ＮD の電位は、図４（ｄ）に示すように、電
源電圧Ｖddの電圧分下降する。
【００５６】この時、キャパシタンスＣA3には、前段か
ら運ばれてきた電荷が蓄積されており、ソース端子ＮD
の電位は、キャパシタンスＣA3に蓄積されている電荷の
電圧分だけ昇圧されている。
ら運ばれてきた電荷が蓄積されており、ソース端子ＮD
の電位は、キャパシタンスＣA3に蓄積されている電荷の
電圧分だけ昇圧されている。
【００５７】このため、トランジスタＭ4 のドレイン端
子ＮB の電位はソース端子ＮD の電位よりも高くなり、
トランジスタＭ4 は、図５（IV）に示すように、オン状
態からオフ状態となる。
子ＮB の電位はソース端子ＮD の電位よりも高くなり、
トランジスタＭ4 は、図５（IV）に示すように、オン状
態からオフ状態となる。
【００５８】また、前述したトランジスタＭ1 の場合と
同様、トランジスタＭ3 のドレイン端子ＮB とソース端
子ＮD との間に形成されたＰＮ接合が順方向にバイアス
されるので、ソース端子ＮD に接続されたトランジスタ
Ｍ3 の基板部は、ドレイン端子ＮB の電位からＰＮ接合
の順方向バイアス電圧を引いた電圧に保持される。
同様、トランジスタＭ3 のドレイン端子ＮB とソース端
子ＮD との間に形成されたＰＮ接合が順方向にバイアス
されるので、ソース端子ＮD に接続されたトランジスタ
Ｍ3 の基板部は、ドレイン端子ＮB の電位からＰＮ接合
の順方向バイアス電圧を引いた電圧に保持される。
【００５９】次に、期間（Ｖ）において、クロック信号
φ2Bが電源電圧Ｖddから接地電位０Ｖになり、トランジ
スタＭ3 のゲート端子ＮE の電位は、電源電圧Ｖddの電
圧分下降する。
φ2Bが電源電圧Ｖddから接地電位０Ｖになり、トランジ
スタＭ3 のゲート端子ＮE の電位は、電源電圧Ｖddの電
圧分下降する。
【００６０】このため、図５（Ｖ）に示すように、トラ
ンジスタＭ3 はオン状態となり、トランジスタＭ3 のド
レイン端子ＮB からソース端子ＮD に、ドレイン端子Ｎ
B とソース端子ＮD の電位が等しくなるまで電流が流れ
る。
ンジスタＭ3 はオン状態となり、トランジスタＭ3 のド
レイン端子ＮB からソース端子ＮD に、ドレイン端子Ｎ
B とソース端子ＮD の電位が等しくなるまで電流が流れ
る。
【００６１】即ち、キャパシタンスＣA2からキャパシタ
ンスＣA3に電荷の受け渡しが行われ、図４（ｂ）に示す
ように、トランジスタＭ3 のドレイン端子ＮB の電位は
下降し、図４（ｄ）に示すように、トランジスタＭ3 の
ソース端子ＮD の電位は上昇する。
ンスＣA3に電荷の受け渡しが行われ、図４（ｂ）に示す
ように、トランジスタＭ3 のドレイン端子ＮB の電位は
下降し、図４（ｄ）に示すように、トランジスタＭ3 の
ソース端子ＮD の電位は上昇する。
【００６２】また、トランジスタＭ2 はオン状態のまま
であり、トランジスタＭ1 のゲート端子ＮC とトランジ
スタＭ3 のドレイン端子ＮB は同電位であるので、図４
（ｃ）に示すように、トランジスタＭ1 のゲート端子Ｎ
C の電位は下降する。
であり、トランジスタＭ1 のゲート端子ＮC とトランジ
スタＭ3 のドレイン端子ＮB は同電位であるので、図４
（ｃ）に示すように、トランジスタＭ1 のゲート端子Ｎ
C の電位は下降する。
【００６３】この時、トランジスタＭ3 をオン状態とす
るためのクロック信号φ2Bは、キャパシタンスＣB2を介
して外部から供給され、トランジスタＭ3 をオン状態と
した時のドレイン端子ＮB とソース端子ＮD との間で電
圧降下は発生しないので、従来に比べて昇圧能力が向上
する。
るためのクロック信号φ2Bは、キャパシタンスＣB2を介
して外部から供給され、トランジスタＭ3 をオン状態と
した時のドレイン端子ＮB とソース端子ＮD との間で電
圧降下は発生しないので、従来に比べて昇圧能力が向上
する。
【００６４】次に、期間(VI)において、クロック信号φ
2Bが接地電位０Ｖから電源電圧Ｖddになり、トランジス
タＭ3 のゲート端子ＮE の電位は、電源電圧Ｖddの電圧
分上昇する。
2Bが接地電位０Ｖから電源電圧Ｖddになり、トランジス
タＭ3 のゲート端子ＮE の電位は、電源電圧Ｖddの電圧
分上昇する。
【００６５】このため、図５(VI)に示すように、トラン
ジスタＭ3 はオフ状態となる。
ジスタＭ3 はオフ状態となる。
【００６６】また、図４（ａ）〜（ｄ）に示すように、
ノードＮA 〜ＮD の電位は変わらない。
ノードＮA 〜ＮD の電位は変わらない。
【００６７】以上に説明した動作において、各トランジ
スタＭ1 、Ｍ3 のソース端子は後段に行くほど昇圧され
るので、本来であれば、基板効果が発生して、前述の
（２）式に示すように、各トランジスタＭ1 、Ｍ3 のし
きい値電圧Ｖt は上昇しようとする。しかしながら、本
実施例においては、図２に示すように、各トランジスタ
Ｍ1 、Ｍ3 の基板部をソース端子に接続しているので、
基板効果が発生することがなく、前段から後段への電荷
の受け渡しが効率よく行われる。
スタＭ1 、Ｍ3 のソース端子は後段に行くほど昇圧され
るので、本来であれば、基板効果が発生して、前述の
（２）式に示すように、各トランジスタＭ1 、Ｍ3 のし
きい値電圧Ｖt は上昇しようとする。しかしながら、本
実施例においては、図２に示すように、各トランジスタ
Ｍ1 、Ｍ3 の基板部をソース端子に接続しているので、
基板効果が発生することがなく、前段から後段への電荷
の受け渡しが効率よく行われる。
【００６８】図６は、図２のトランジスタＭ1 、Ｍ3 の
部分の素子構造を示すための概略断面図である。
部分の素子構造を示すための概略断面図である。
【００６９】図６に示すように、Ｐ型半導体基板１０に
互いに絶縁されたＮウェル領域１１が夫々形成され、各
Ｎウェル領域１１には、ゲート酸化膜１５を介して形成
された多結晶シリコン層１６をゲート電極として有し、
Ｐ+ 拡散層１２をソース／ドレインとして有するＭＯＳ
トランジスタが形成されている。
互いに絶縁されたＮウェル領域１１が夫々形成され、各
Ｎウェル領域１１には、ゲート酸化膜１５を介して形成
された多結晶シリコン層１６をゲート電極として有し、
Ｐ+ 拡散層１２をソース／ドレインとして有するＭＯＳ
トランジスタが形成されている。
【００７０】各トランジスタのソース側のＰ+ 拡散層１
２は、Ｎ+ 拡散層１４を介して、そのトランジスタが形
成されているＮウェル領域１１と電気的に接続され、前
段のトランジスタのソースは後段のトランジスタのドレ
インと接続されている。
２は、Ｎ+ 拡散層１４を介して、そのトランジスタが形
成されているＮウェル領域１１と電気的に接続され、前
段のトランジスタのソースは後段のトランジスタのドレ
インと接続されている。
【００７１】このことによって、各トランジスタの基板
部となるＮウェル領域１１は、各トランジスタのソース
電位に固定され、基板効果が防止される。
部となるＮウェル領域１１は、各トランジスタのソース
電位に固定され、基板効果が防止される。
【００７２】また、各トランジスタのドレイン側のＰ+
拡散層１２とＮウェル領域１１との間に形成されるＰＮ
接合が、図５（Ｉ）又は（IV）の状態の時に、順方向バ
イアスされ、このＰＮ接合を通じて、基板部のＮウェル
領域１１からＮ+ 拡散層１４を介し、ノードＮA →
ＮB 、ＮB →ＮD の電荷の受け渡しを行うことができ
る。この場合には、ＭＯＳトランジスタのしきい値電圧
Ｖt とは独立したＰＮ接合の順接合バイアス電圧Ｖ
F （通常０．７Ｖ程度）の電位差を昇圧に利用すること
になり、前述の（１）（２）式のＶt の代わりにＶF を
使うことになる。このＰＮ接合の順接合バイアス電圧Ｖ
F は基板効果の影響を受けないので、昇圧回路の段数が
増えても基板効果による昇圧能力の低下を生じない昇圧
回路を実現することができる。
拡散層１２とＮウェル領域１１との間に形成されるＰＮ
接合が、図５（Ｉ）又は（IV）の状態の時に、順方向バ
イアスされ、このＰＮ接合を通じて、基板部のＮウェル
領域１１からＮ+ 拡散層１４を介し、ノードＮA →
ＮB 、ＮB →ＮD の電荷の受け渡しを行うことができ
る。この場合には、ＭＯＳトランジスタのしきい値電圧
Ｖt とは独立したＰＮ接合の順接合バイアス電圧Ｖ
F （通常０．７Ｖ程度）の電位差を昇圧に利用すること
になり、前述の（１）（２）式のＶt の代わりにＶF を
使うことになる。このＰＮ接合の順接合バイアス電圧Ｖ
F は基板効果の影響を受けないので、昇圧回路の段数が
増えても基板効果による昇圧能力の低下を生じない昇圧
回路を実現することができる。
【００７３】以上説明したように、本発明の第１実施例
による半導体昇圧回路では、図１のＭＯＳトランジスタ
Ｑ1 、Ｑ3 、Ｑ5 、Ｑ7 、…、Ｑ9 の基板部を互いに電
気的に絶縁分離するとともに、夫々の基板部をソース端
子Ｎ3 、Ｎ5 、Ｎ7 、Ｎ11、…、Ｎ12に電気的に接続す
ることにより、基板効果によるしきい値電圧Ｖt の増大
を防止している。従って、昇圧回路の段数ｎに比例して
増大する出力電圧ＶPOUTを得ることができ、従来よりも
昇圧能力の高い半導体昇圧回路を提供することができ
る。
による半導体昇圧回路では、図１のＭＯＳトランジスタ
Ｑ1 、Ｑ3 、Ｑ5 、Ｑ7 、…、Ｑ9 の基板部を互いに電
気的に絶縁分離するとともに、夫々の基板部をソース端
子Ｎ3 、Ｎ5 、Ｎ7 、Ｎ11、…、Ｎ12に電気的に接続す
ることにより、基板効果によるしきい値電圧Ｖt の増大
を防止している。従って、昇圧回路の段数ｎに比例して
増大する出力電圧ＶPOUTを得ることができ、従来よりも
昇圧能力の高い半導体昇圧回路を提供することができ
る。
【００７４】また、本実施例の構成は、図６に示すよう
に、各トランジスタが形成されるＮウェル領域１１を分
離して形成するとともに、各Ｎウェル領域１１のＮ+ 不
純物領域１４と各トランジスタのソース側のＰ+ 不純物
領域１２とを電気的に接続すればよく、従来のような各
トランジスタのしきい値電圧を異ならせるための工程が
必要ないので、製造工程がそれ程増大することはない。
に、各トランジスタが形成されるＮウェル領域１１を分
離して形成するとともに、各Ｎウェル領域１１のＮ+ 不
純物領域１４と各トランジスタのソース側のＰ+ 不純物
領域１２とを電気的に接続すればよく、従来のような各
トランジスタのしきい値電圧を異ならせるための工程が
必要ないので、製造工程がそれ程増大することはない。
【００７５】また、各トランジスタの基板部をソース端
子と電気的に接続することにより、各トランジスタのソ
ースとドレインとの間には、ドレインと基板部との境界
に形成されるＰＮ接合が並列に接続された構造となる。
そして、昇圧回路における次段への電荷の送り出し時に
おいて、このＰＮ接合をオン状態とすることにより、各
トランジスタの基板部の電位をＰＮ接合の順接合バイア
ス電圧ＶF （通常０．７Ｖ程度）の電位差に固定でき、
このことによっても基板効果の影響が抑制できる。
子と電気的に接続することにより、各トランジスタのソ
ースとドレインとの間には、ドレインと基板部との境界
に形成されるＰＮ接合が並列に接続された構造となる。
そして、昇圧回路における次段への電荷の送り出し時に
おいて、このＰＮ接合をオン状態とすることにより、各
トランジスタの基板部の電位をＰＮ接合の順接合バイア
ス電圧ＶF （通常０．７Ｖ程度）の電位差に固定でき、
このことによっても基板効果の影響が抑制できる。
【００７６】また、図５に示すように、各トランジスタ
Ｍ1 、Ｍ3 のゲート端子ＮC 、ＮEには、ドレイン端子
ＮA 、ＮB に入力されるクロック信号φ1A、φ1Bとは独
立のクロック信号φ2A、φ2Bを入力して、各トランジス
タＭ1 、Ｍ3 のソースとドレインの間に電位差が発生し
ないようにしてトランジスタをオン状態とさせることが
できるので、昇圧回路における次段への電荷の送り出し
時において、ソースとドレインの間の電位差分の電圧降
下が起こらないような電荷の送り出しが可能となる。こ
のため、（１）式において、しきい値電圧Ｖt を０とお
くことができるので、従来回路に比べて効率よく昇圧で
き、昇圧回路の段数ｎ及び電源電圧Ｖddが従来回路と同
一の場合でも、より高い出力電圧ＶPOUTを得ることがで
きる。また、出力電圧ＶPOUTが同じでよい場合には、本
実施例の昇圧回路の方がより大きな負荷電流ＩOUT をと
れる。
Ｍ1 、Ｍ3 のゲート端子ＮC 、ＮEには、ドレイン端子
ＮA 、ＮB に入力されるクロック信号φ1A、φ1Bとは独
立のクロック信号φ2A、φ2Bを入力して、各トランジス
タＭ1 、Ｍ3 のソースとドレインの間に電位差が発生し
ないようにしてトランジスタをオン状態とさせることが
できるので、昇圧回路における次段への電荷の送り出し
時において、ソースとドレインの間の電位差分の電圧降
下が起こらないような電荷の送り出しが可能となる。こ
のため、（１）式において、しきい値電圧Ｖt を０とお
くことができるので、従来回路に比べて効率よく昇圧で
き、昇圧回路の段数ｎ及び電源電圧Ｖddが従来回路と同
一の場合でも、より高い出力電圧ＶPOUTを得ることがで
きる。また、出力電圧ＶPOUTが同じでよい場合には、本
実施例の昇圧回路の方がより大きな負荷電流ＩOUT をと
れる。
【００７７】例えば、電源電圧Ｖddが２．５Ｖで、昇圧
回路の段数ｎが２０段の場合において、容量比Ｃ／( Ｃ
＋Ｃs ) を０．９、しきい値電圧の絶対値｜Ｖt ｜を
０．６Ｖ、出力段での負荷電流ＩOUT を０と仮定する
と、従来回路では出力電圧ＶPOUTとして２０Ｖしか得る
ことができなかったが、本実施例による回路では４７Ｖ
程度の値を得ることができた。
回路の段数ｎが２０段の場合において、容量比Ｃ／( Ｃ
＋Ｃs ) を０．９、しきい値電圧の絶対値｜Ｖt ｜を
０．６Ｖ、出力段での負荷電流ＩOUT を０と仮定する
と、従来回路では出力電圧ＶPOUTとして２０Ｖしか得る
ことができなかったが、本実施例による回路では４７Ｖ
程度の値を得ることができた。
【００７８】また、本実施例による半導体昇圧回路で
は、従来回路では昇圧不可能な低い電源電圧Ｖddにおい
ても、所望の出力電圧を得ることができる。即ち、従来
回路では、図１４に示すように、昇圧回路の段数ｎをど
のような値に設定しても、電源電圧Ｖddによって最大出
力電圧は所定の値に制限されるが、本実施例による半導
体昇圧回路においては、実質上、そのような制限はな
い。
は、従来回路では昇圧不可能な低い電源電圧Ｖddにおい
ても、所望の出力電圧を得ることができる。即ち、従来
回路では、図１４に示すように、昇圧回路の段数ｎをど
のような値に設定しても、電源電圧Ｖddによって最大出
力電圧は所定の値に制限されるが、本実施例による半導
体昇圧回路においては、実質上、そのような制限はな
い。
【００７９】例えば、電源電圧Ｖddが２．０Ｖの場合に
おいて、容量比Ｃ／( Ｃ＋Ｃs ) を０．９、しきい値電
圧の絶対値｜Ｖt ｜を０．６Ｖ、出力段での負荷電流Ｉ
OUTを０とすると、従来回路では、昇圧回路の段数ｎが
５０段においても出力電圧ＶPOUTは１２Ｖしか得ること
ができなかったが、本実施例による回路では、昇圧回路
の段数ｎが２０段において３７Ｖ程度の値を得ることが
でき、昇圧回路の段数ｎが５０段においては９１Ｖ程度
の値を得ることができた。
おいて、容量比Ｃ／( Ｃ＋Ｃs ) を０．９、しきい値電
圧の絶対値｜Ｖt ｜を０．６Ｖ、出力段での負荷電流Ｉ
OUTを０とすると、従来回路では、昇圧回路の段数ｎが
５０段においても出力電圧ＶPOUTは１２Ｖしか得ること
ができなかったが、本実施例による回路では、昇圧回路
の段数ｎが２０段において３７Ｖ程度の値を得ることが
でき、昇圧回路の段数ｎが５０段においては９１Ｖ程度
の値を得ることができた。
【００８０】なお、本実施例による半導体昇圧回路にお
いて、しきい値電圧の絶対値｜Ｖt｜を０．６Ｖとした
場合、昇圧可能な電源電圧Ｖddの下限は０．７Ｖ程度と
なる。
いて、しきい値電圧の絶対値｜Ｖt｜を０．６Ｖとした
場合、昇圧可能な電源電圧Ｖddの下限は０．７Ｖ程度と
なる。
【００８１】次に、本発明の第２実施例による半導体昇
圧回路を図７及び図８を参照しながら説明する。
圧回路を図７及び図８を参照しながら説明する。
【００８２】図７は、本発明の第２実施例による半導体
昇圧回路の構成を示す回路図である。
昇圧回路の構成を示す回路図である。
【００８３】図７において、ｎ個のＰチャネルＭＯＳト
ランジスタＱ30〜Ｑ34が縦列接続されてｎ段の昇圧回路
を構成している。各トランジスタＱ30〜Ｑ34の基板部は
電気的に分離されるとともに、各基板部及びゲート端子
は夫々ソース端子Ｎ31〜Ｎ35に接続されている。そし
て、夫々の端子Ｎ30〜Ｎ35にはキャパシタンスＣ30〜Ｃ
35を介して、図８に示すクロック信号φA 又はφB が入
力される。
ランジスタＱ30〜Ｑ34が縦列接続されてｎ段の昇圧回路
を構成している。各トランジスタＱ30〜Ｑ34の基板部は
電気的に分離されるとともに、各基板部及びゲート端子
は夫々ソース端子Ｎ31〜Ｎ35に接続されている。そし
て、夫々の端子Ｎ30〜Ｎ35にはキャパシタンスＣ30〜Ｃ
35を介して、図８に示すクロック信号φA 又はφB が入
力される。
【００８４】この実施例の昇圧回路では、入力信号とし
て、電源電圧ＶddがＰチャネルＭＯＳトランジスタＱ36
のソース端子Ｎ37からトランジスタＱ30のドレイン端子
Ｎ30に入力され、出力信号として、出力電圧ＶPOUTがＰ
チャネルＭＯＳトランジスタＱ35を介して出力端子Ｎ36
から出力される。
て、電源電圧ＶddがＰチャネルＭＯＳトランジスタＱ36
のソース端子Ｎ37からトランジスタＱ30のドレイン端子
Ｎ30に入力され、出力信号として、出力電圧ＶPOUTがＰ
チャネルＭＯＳトランジスタＱ35を介して出力端子Ｎ36
から出力される。
【００８５】クロック信号φA 、φB は、図８に示すよ
うに、互いに逆位相の信号であり、振幅が電圧Ｖφであ
る。
うに、互いに逆位相の信号であり、振幅が電圧Ｖφであ
る。
【００８６】また、この実施例のトランジスタＱ30〜Ｑ
34の素子構造は、図６と同様であってよい。即ち、Ｐ型
半導体基板１０にＮウェル領域１１が形成され、各Ｎウ
ェル領域１１には、ゲート酸化膜１５を介して形成され
た多結晶シリコン層１６をゲート電極として有し、Ｐ+
拡散層１２をソース／ドレインとして有するＭＯＳトラ
ンジスタが形成される。
34の素子構造は、図６と同様であってよい。即ち、Ｐ型
半導体基板１０にＮウェル領域１１が形成され、各Ｎウ
ェル領域１１には、ゲート酸化膜１５を介して形成され
た多結晶シリコン層１６をゲート電極として有し、Ｐ+
拡散層１２をソース／ドレインとして有するＭＯＳトラ
ンジスタが形成される。
【００８７】各トランジスタのソース側のＰ+ 拡散層１
２は、Ｎ+ 拡散層１４を介してＮウェル領域１１と接続
され、前段のトランジスタのソースは後段のトランジス
タのドレインと接続されている。このことによって、各
トランジスタの基板部となるＮウェル領域１１は、各ト
ランジスタのソース電位に固定され、基板効果が防止さ
れる。
２は、Ｎ+ 拡散層１４を介してＮウェル領域１１と接続
され、前段のトランジスタのソースは後段のトランジス
タのドレインと接続されている。このことによって、各
トランジスタの基板部となるＮウェル領域１１は、各ト
ランジスタのソース電位に固定され、基板効果が防止さ
れる。
【００８８】また、各トランジスタのドレイン側のＰ+
拡散層１２とＮウェル領域１１との間に形成されるＰＮ
接合が順方向バイアスされることにより、このＰＮ接合
を通じて、基板部のＮウェル領域１１からＮ+ 拡散層１
４を介し、ノードＮA →ＮB、ＮB →ＮD の電荷の受け
渡しが行われる。この実施例の場合には、上述した第１
実施例の図５（II）及び（Ｖ）に示すような各トランジ
スタが実質的に完全に導通した状態が存在せず、前段か
ら後段への電荷の受け渡しは上述したＰＮ接合を通じて
行われる。従って、この実施例の場合には、ＭＯＳトラ
ンジスタのしきい値電圧Ｖt とは独立したＰＮ接合の順
接合バイアス電圧ＶF （通常０．７Ｖ程度）の電位差を
昇圧に利用することになり、前述の（１）（２）式のＶ
t の代わりにＶF を使うことになる。このＰＮ接合の順
接合バイアス電圧ＶF は基板効果の影響を受けないの
で、昇圧回路の段数が増えても基板効果による昇圧能力
の低下を生じない昇圧回路を実現することができる。
拡散層１２とＮウェル領域１１との間に形成されるＰＮ
接合が順方向バイアスされることにより、このＰＮ接合
を通じて、基板部のＮウェル領域１１からＮ+ 拡散層１
４を介し、ノードＮA →ＮB、ＮB →ＮD の電荷の受け
渡しが行われる。この実施例の場合には、上述した第１
実施例の図５（II）及び（Ｖ）に示すような各トランジ
スタが実質的に完全に導通した状態が存在せず、前段か
ら後段への電荷の受け渡しは上述したＰＮ接合を通じて
行われる。従って、この実施例の場合には、ＭＯＳトラ
ンジスタのしきい値電圧Ｖt とは独立したＰＮ接合の順
接合バイアス電圧ＶF （通常０．７Ｖ程度）の電位差を
昇圧に利用することになり、前述の（１）（２）式のＶ
t の代わりにＶF を使うことになる。このＰＮ接合の順
接合バイアス電圧ＶF は基板効果の影響を受けないの
で、昇圧回路の段数が増えても基板効果による昇圧能力
の低下を生じない昇圧回路を実現することができる。
【００８９】詳細に説明すると、この実施例において
は、図７に示すように、各トランジスタＱ30〜Ｑ34の基
板部をソース端子Ｎ31〜Ｎ35と電気的に接続することに
より、各トランジスタＱ30〜Ｑ34のソースとドレインと
の間には、ドレインと基板部との境界に形成されるＰＮ
接合が並列に接続された構造となる。そして、昇圧回路
における次段への電荷の送り出し時において、このＰＮ
接合をオン状態とさせることにより、各トランジスタＱ
30〜Ｑ34の基板部の電位をＰＮ接合の順接合バイアス電
圧ＶF （通常０．７Ｖ程度）の電位差に固定できるた
め、このことによっても基板効果の影響を抑制できる。
は、図７に示すように、各トランジスタＱ30〜Ｑ34の基
板部をソース端子Ｎ31〜Ｎ35と電気的に接続することに
より、各トランジスタＱ30〜Ｑ34のソースとドレインと
の間には、ドレインと基板部との境界に形成されるＰＮ
接合が並列に接続された構造となる。そして、昇圧回路
における次段への電荷の送り出し時において、このＰＮ
接合をオン状態とさせることにより、各トランジスタＱ
30〜Ｑ34の基板部の電位をＰＮ接合の順接合バイアス電
圧ＶF （通常０．７Ｖ程度）の電位差に固定できるた
め、このことによっても基板効果の影響を抑制できる。
【００９０】即ち、本発明の第２実施例による半導体昇
圧回路では、前述した（１）（２）式において、しきい
値電圧Ｖt の代わりに順接合バイアス電圧ＶF を使用す
ることができ、特に、しきい値電圧Ｖt が順接合バイア
ス電圧ＶF よりも大きい場合においては、昇圧回路にお
ける次段への電荷の送り出し時の電圧降下が、しきい値
電圧Ｖt と順接合バイアス電圧ＶF との電圧差だけ少な
くなるので、昇圧回路の昇圧能力を向上させることがで
きる。即ち、次段への電荷の送り出し時の電圧降下は、
しきい値電圧Ｖt と順接合バイアス電圧ＶF とのうちの
いずれか小さい方によって決まる。
圧回路では、前述した（１）（２）式において、しきい
値電圧Ｖt の代わりに順接合バイアス電圧ＶF を使用す
ることができ、特に、しきい値電圧Ｖt が順接合バイア
ス電圧ＶF よりも大きい場合においては、昇圧回路にお
ける次段への電荷の送り出し時の電圧降下が、しきい値
電圧Ｖt と順接合バイアス電圧ＶF との電圧差だけ少な
くなるので、昇圧回路の昇圧能力を向上させることがで
きる。即ち、次段への電荷の送り出し時の電圧降下は、
しきい値電圧Ｖt と順接合バイアス電圧ＶF とのうちの
いずれか小さい方によって決まる。
【００９１】例えば、電源電圧Ｖddが２．５Ｖで、昇圧
回路の段数ｎが２０段の場合において、容量比Ｃ／( Ｃ
＋Ｃs ) を０．９、しきい値電圧の絶対値｜Ｖt ｜を
０．６Ｖ、出力段での負荷電流ＩOUT を０Ａ、ＰＮ接合
の順接合バイアス電圧ＶF を０．７Ｖとした時、従来回
路では出力電圧ＶPOUTとして２０Ｖしか得ることができ
なかったが、本発明の第２実施例による回路では３３Ｖ
程度の値を得ることができた。
回路の段数ｎが２０段の場合において、容量比Ｃ／( Ｃ
＋Ｃs ) を０．９、しきい値電圧の絶対値｜Ｖt ｜を
０．６Ｖ、出力段での負荷電流ＩOUT を０Ａ、ＰＮ接合
の順接合バイアス電圧ＶF を０．７Ｖとした時、従来回
路では出力電圧ＶPOUTとして２０Ｖしか得ることができ
なかったが、本発明の第２実施例による回路では３３Ｖ
程度の値を得ることができた。
【００９２】また、例えば、電源電圧Ｖddが２．０Ｖの
場合において、容量比Ｃ／( Ｃ＋Ｃs ) を０．９、しき
い値電圧の絶対値｜Ｖt ｜を０．６Ｖ、出力段での負荷
電流ＩOUT を０Ａ、ＰＮ接合の順接合バイアス電圧ＶF
を０．７Ｖとした時、従来回路では、昇圧回路の段数ｎ
が５０段においても出力電圧ＶPOUTは１２Ｖしか得るこ
とができなかったが、本発明の第２実施例による回路で
は、昇圧回路の段数ｎが２０段において２３Ｖ程度の値
を得ることができ、昇圧回路の段数ｎが５０段において
は５６Ｖ程度の値を得ることができた。
場合において、容量比Ｃ／( Ｃ＋Ｃs ) を０．９、しき
い値電圧の絶対値｜Ｖt ｜を０．６Ｖ、出力段での負荷
電流ＩOUT を０Ａ、ＰＮ接合の順接合バイアス電圧ＶF
を０．７Ｖとした時、従来回路では、昇圧回路の段数ｎ
が５０段においても出力電圧ＶPOUTは１２Ｖしか得るこ
とができなかったが、本発明の第２実施例による回路で
は、昇圧回路の段数ｎが２０段において２３Ｖ程度の値
を得ることができ、昇圧回路の段数ｎが５０段において
は５６Ｖ程度の値を得ることができた。
【００９３】本発明の第２実施例による半導体昇圧回路
において、ＰＮ接合の順接合バイアス電圧ＶF を０．７
Ｖ、容量比Ｃ／( Ｃ＋Ｃs ) を０．９とすると、昇圧可
能な電源電圧Ｖddの下限は０．８Ｖ程度となる。
において、ＰＮ接合の順接合バイアス電圧ＶF を０．７
Ｖ、容量比Ｃ／( Ｃ＋Ｃs ) を０．９とすると、昇圧可
能な電源電圧Ｖddの下限は０．８Ｖ程度となる。
【００９４】次に、本発明の第３実施例による半導体昇
圧回路を図９及び図１０を参照しながら説明する。
圧回路を図９及び図１０を参照しながら説明する。
【００９５】図９は、本発明の第３実施例による半導体
昇圧回路の構成を示す回路図である。
昇圧回路の構成を示す回路図である。
【００９６】図９において、ｎ個のＮチャネルＭＯＳト
ランジスタＱ40〜Ｑ44が縦列接続されてｎ段の昇圧回路
を構成している。各トランジスタＱ40〜Ｑ44の基板部は
電気的に分離されるとともに、各基板部及びゲート端子
は夫々ソース端子Ｎ40〜Ｎ44に接続されている。そし
て、夫々の端子Ｎ40〜Ｎ44にはキャパシタンスＣ40〜Ｃ
44を介して、図８に示したのと同じクロック信号φA 又
はφB が入力される。
ランジスタＱ40〜Ｑ44が縦列接続されてｎ段の昇圧回路
を構成している。各トランジスタＱ40〜Ｑ44の基板部は
電気的に分離されるとともに、各基板部及びゲート端子
は夫々ソース端子Ｎ40〜Ｎ44に接続されている。そし
て、夫々の端子Ｎ40〜Ｎ44にはキャパシタンスＣ40〜Ｃ
44を介して、図８に示したのと同じクロック信号φA 又
はφB が入力される。
【００９７】この実施例による昇圧回路では、入力信号
として、電源電圧ＶddがＮチャネルＭＯＳトランジスタ
Ｑ45のソース端子Ｎ47から端子Ｎ40に入力され、出力信
号として、出力電圧ＶPOUTがＮチャネルＭＯＳトランジ
スタＱ44を介して出力端子Ｎ46から出力される。
として、電源電圧ＶddがＮチャネルＭＯＳトランジスタ
Ｑ45のソース端子Ｎ47から端子Ｎ40に入力され、出力信
号として、出力電圧ＶPOUTがＮチャネルＭＯＳトランジ
スタＱ44を介して出力端子Ｎ46から出力される。
【００９８】この実施例によるトランジスタＱ40〜Ｑ44
の素子構造を図１０に示す。
の素子構造を図１０に示す。
【００９９】図１０において、Ｎ型半導体基板５０にＰ
ウェル領域５１が形成され、各Ｐウェル領域５１には、
ゲート酸化膜５５を介して形成された多結晶シリコン層
５６をゲート電極として有し、Ｎ+ 拡散層５２をソース
／ドレインとして有するＭＯＳトランジスタが形成され
ている。
ウェル領域５１が形成され、各Ｐウェル領域５１には、
ゲート酸化膜５５を介して形成された多結晶シリコン層
５６をゲート電極として有し、Ｎ+ 拡散層５２をソース
／ドレインとして有するＭＯＳトランジスタが形成され
ている。
【０１００】各トランジスタのソース側のＮ+ 拡散層５
２は、Ｐ+ 拡散層５４を介して、そのトランジスタが形
成されたＰウェル領域５１と電気的に接続され、前段の
トランジスタのソースは後段のトランジスタのドレイン
と接続されている。
２は、Ｐ+ 拡散層５４を介して、そのトランジスタが形
成されたＰウェル領域５１と電気的に接続され、前段の
トランジスタのソースは後段のトランジスタのドレイン
と接続されている。
【０１０１】このことによって、各トランジスタの基板
部となるＰウェル領域５１は、各トランジスタのソース
電位に固定され、基板効果が防止される。
部となるＰウェル領域５１は、各トランジスタのソース
電位に固定され、基板効果が防止される。
【０１０２】また、各トランジスタのドレイン側のＮ+
拡散層５２とＰウェル領域５１との間にはＰＮ接合が形
成されており、動作時において、このＰＮ接合に順方向
バイアスがかかると、各トランジスタの基板領域はＰＮ
接合の順方向バイアスにより固定されるので、このこと
によっても基板効果が防止される。
拡散層５２とＰウェル領域５１との間にはＰＮ接合が形
成されており、動作時において、このＰＮ接合に順方向
バイアスがかかると、各トランジスタの基板領域はＰＮ
接合の順方向バイアスにより固定されるので、このこと
によっても基板効果が防止される。
【０１０３】以上説明したように、本発明の第３実施例
による半導体昇圧回路では、ＭＯＳトランジスタの基板
部を互いに電気的に絶縁分離するとともに、その基板部
をＭＯＳトランジスタのソース端子と電気的に接続する
ことにより、基板効果によるしきい値電圧Ｖt の増大を
防止できるので、半導体昇圧回路の段数ｎに比例した出
力電圧ＶPOUTを得ることができる。
による半導体昇圧回路では、ＭＯＳトランジスタの基板
部を互いに電気的に絶縁分離するとともに、その基板部
をＭＯＳトランジスタのソース端子と電気的に接続する
ことにより、基板効果によるしきい値電圧Ｖt の増大を
防止できるので、半導体昇圧回路の段数ｎに比例した出
力電圧ＶPOUTを得ることができる。
【０１０４】また、この構成は、図１０に示すように、
各トランジスタＱ40〜Ｑ44が形成されるＰウェル領域５
１を分離して形成するとともに、各Ｐウェル領域５１の
Ｐ+不純物領域５４と各トランジスタＱ40〜Ｑ44のソー
ス側のＮ+ 不純物領域５２とを電気的に接続すればよ
く、特に、製造工程が増大することはない。
各トランジスタＱ40〜Ｑ44が形成されるＰウェル領域５
１を分離して形成するとともに、各Ｐウェル領域５１の
Ｐ+不純物領域５４と各トランジスタＱ40〜Ｑ44のソー
ス側のＮ+ 不純物領域５２とを電気的に接続すればよ
く、特に、製造工程が増大することはない。
【０１０５】また、各トランジスタＱ40〜Ｑ44の基板部
をソース端子Ｎ40〜Ｎ44と電気的に接続することによ
り、各トランジスタＱ40〜Ｑ44のソースとドレインとの
間には、ドレインと基板部との境界に形成されるＰＮ接
合が並列に接続された構造となる。そして、昇圧回路に
おける次段への電荷の送り出し時において、このＰＮ接
合をオンさせることにより、各トランジスタＱ40〜Ｑ44
の基板部の電位をＰＮ接合の順接合バイアス電圧Ｖ
F （通常０．７Ｖ程度）の電位差に固定できるため、こ
のことによっても基板効果の影響を抑制できる。
をソース端子Ｎ40〜Ｎ44と電気的に接続することによ
り、各トランジスタＱ40〜Ｑ44のソースとドレインとの
間には、ドレインと基板部との境界に形成されるＰＮ接
合が並列に接続された構造となる。そして、昇圧回路に
おける次段への電荷の送り出し時において、このＰＮ接
合をオンさせることにより、各トランジスタＱ40〜Ｑ44
の基板部の電位をＰＮ接合の順接合バイアス電圧Ｖ
F （通常０．７Ｖ程度）の電位差に固定できるため、こ
のことによっても基板効果の影響を抑制できる。
【０１０６】即ち、本発明の第３実施例による半導体昇
圧回路では、前述した（１）（２）式において、しきい
値電圧Ｖt の代わりに順接合バイアス電圧ＶF を使用す
ることができる。特に、しきい値電圧Ｖt が順接合バイ
アス電圧ＶF よりも大きい場合においては、昇圧回路に
おける次段への電荷の送り出し時の電圧降下が少なくな
るので、昇圧回路の昇圧能力を向上することができる。
即ち、次段への電荷の送り出し時の電圧降下は、しきい
値電圧Ｖt と順接合バイアス電圧ＶF とのうちのいずれ
か小さい方によって決まる。
圧回路では、前述した（１）（２）式において、しきい
値電圧Ｖt の代わりに順接合バイアス電圧ＶF を使用す
ることができる。特に、しきい値電圧Ｖt が順接合バイ
アス電圧ＶF よりも大きい場合においては、昇圧回路に
おける次段への電荷の送り出し時の電圧降下が少なくな
るので、昇圧回路の昇圧能力を向上することができる。
即ち、次段への電荷の送り出し時の電圧降下は、しきい
値電圧Ｖt と順接合バイアス電圧ＶF とのうちのいずれ
か小さい方によって決まる。
【０１０７】例えば、電源電圧Ｖddが２．５Ｖで、昇圧
回路の段数ｎが２０段の場合において、容量比Ｃ／( Ｃ
＋Ｃs ) を０．９、しきい値電圧の絶対値｜Ｖt ｜を
０．６Ｖ、出力段での負荷電流ＩOUT を０Ａ、ＰＮ接合
の順接合バイアス電圧ＶF を０．７Ｖとした時、従来回
路では出力電圧ＶPOUTとして２０Ｖしか得ることができ
なかったが、本発明の第３実施例による回路では３３Ｖ
程度の値を得ることができた。
回路の段数ｎが２０段の場合において、容量比Ｃ／( Ｃ
＋Ｃs ) を０．９、しきい値電圧の絶対値｜Ｖt ｜を
０．６Ｖ、出力段での負荷電流ＩOUT を０Ａ、ＰＮ接合
の順接合バイアス電圧ＶF を０．７Ｖとした時、従来回
路では出力電圧ＶPOUTとして２０Ｖしか得ることができ
なかったが、本発明の第３実施例による回路では３３Ｖ
程度の値を得ることができた。
【０１０８】また、例えば、電源電圧Ｖddが２．０Ｖの
場合において、容量比Ｃ／( Ｃ＋Ｃs ) を０．９、しき
い値電圧の絶対値｜Ｖt ｜を０．６Ｖ、出力段での負荷
電流ＩOUT を０Ａ、ＰＮ接合の順接合バイアス電圧ＶF
を０．７Ｖとした時、従来回路では、昇圧回路の段数ｎ
が５０段においても出力電圧ＶPOUTは１２Ｖしか得るこ
とができなかったが、本発明の第３実施例による回路で
は、昇圧回路の段数ｎが２０段において２３Ｖ程度の値
を得ることができ、昇圧回路の段数ｎが５０段において
は５６Ｖ程度の値を得ることができた。
場合において、容量比Ｃ／( Ｃ＋Ｃs ) を０．９、しき
い値電圧の絶対値｜Ｖt ｜を０．６Ｖ、出力段での負荷
電流ＩOUT を０Ａ、ＰＮ接合の順接合バイアス電圧ＶF
を０．７Ｖとした時、従来回路では、昇圧回路の段数ｎ
が５０段においても出力電圧ＶPOUTは１２Ｖしか得るこ
とができなかったが、本発明の第３実施例による回路で
は、昇圧回路の段数ｎが２０段において２３Ｖ程度の値
を得ることができ、昇圧回路の段数ｎが５０段において
は５６Ｖ程度の値を得ることができた。
【０１０９】本発明の第３実施例による半導体昇圧回路
において、ＰＮ接合の順接合バイアス電圧ＶF を０．７
Ｖ、容量比Ｃ／( Ｃ＋Ｃs ) を０．９とすると、昇圧可
能な電源電圧Ｖddの下限は０．８Ｖ程度となる。
において、ＰＮ接合の順接合バイアス電圧ＶF を０．７
Ｖ、容量比Ｃ／( Ｃ＋Ｃs ) を０．９とすると、昇圧可
能な電源電圧Ｖddの下限は０．８Ｖ程度となる。
【０１１０】以上、本発明の第１〜３実施例による半導
体昇圧回路について説明したが、第１実施例による回路
は、次段への電荷の送り出し時の電圧降下を実質的に０
とすることができるので、第２、第３実施例による回路
に比べてより大きな昇圧能力を有する。特に、０．８〜
２．０Ｖ程度の電源電圧Ｖddにおいて、それらの昇圧能
力の差が顕著となる。
体昇圧回路について説明したが、第１実施例による回路
は、次段への電荷の送り出し時の電圧降下を実質的に０
とすることができるので、第２、第３実施例による回路
に比べてより大きな昇圧能力を有する。特に、０．８〜
２．０Ｖ程度の電源電圧Ｖddにおいて、それらの昇圧能
力の差が顕著となる。
【０１１１】特に、０．８〜２．０Ｖ程度の電源電圧Ｖ
ddにおいて、所望の出力電圧を得ようとする場合、第
２、第３実施例による回路では、次段への電荷の送り出
し時の電圧降下のために、昇圧回路の段数ｎを大きくす
る必要があるが、第１実施例による回路ではその必要が
ない。例えば、電源電圧Ｖddが２．０Ｖの場合におい
て、第２、第３実施例による回路では、出力電圧ＶPOUT
として２３Ｖを得るために必要な昇圧回路の段数ｎは２
０段であるが、第２、第３実施例による回路では１２段
でよい。
ddにおいて、所望の出力電圧を得ようとする場合、第
２、第３実施例による回路では、次段への電荷の送り出
し時の電圧降下のために、昇圧回路の段数ｎを大きくす
る必要があるが、第１実施例による回路ではその必要が
ない。例えば、電源電圧Ｖddが２．０Ｖの場合におい
て、第２、第３実施例による回路では、出力電圧ＶPOUT
として２３Ｖを得るために必要な昇圧回路の段数ｎは２
０段であるが、第２、第３実施例による回路では１２段
でよい。
【０１１２】一方、第２、第３実施例による回路は、第
１実施例による回路に比べて構成が簡単であり、また、
必要なクロック信号も２種類で済むという利点を有す
る。
１実施例による回路に比べて構成が簡単であり、また、
必要なクロック信号も２種類で済むという利点を有す
る。
【０１１３】
【発明の効果】本発明によれば、ＭＯＳトランジスタの
基板部が互いに電気的に絶縁分離するとともに、その基
板部をＭＯＳトランジスタのソース端子と電気的に接続
しているため、基板効果を防止することができて、高い
昇圧能力を得ることができる。
基板部が互いに電気的に絶縁分離するとともに、その基
板部をＭＯＳトランジスタのソース端子と電気的に接続
しているため、基板効果を防止することができて、高い
昇圧能力を得ることができる。
【０１１４】また、特に複雑な製造工程も必要がない。
【０１１５】更に、従来と同一の昇圧能力を得る場合、
従来に比べて昇圧回路の段数を減少することができる。
従来に比べて昇圧回路の段数を減少することができる。
【図１】本発明の第１実施例による半導体昇圧回路の構
成を示す回路図である。
成を示す回路図である。
【図２】本発明の第１実施例による半導体昇圧回路の連
続する２段の構成を示す回路図である。
続する２段の構成を示す回路図である。
【図３】本発明の第１実施例による半導体昇圧回路のク
ロックタイミングを示す波形図である。
ロックタイミングを示す波形図である。
【図４】本発明の第１実施例による半導体昇圧回路の各
ノードの電圧波形を示す波形図である。
ノードの電圧波形を示す波形図である。
【図５】本発明の第１実施例による半導体昇圧回路の動
作を説明するための概念図である。
作を説明するための概念図である。
【図６】本発明の第１実施例による半導体昇圧回路の素
子構造を示す概略断面図である。
子構造を示す概略断面図である。
【図７】本発明の第２実施例による半導体昇圧回路の構
成を示す回路図である。
成を示す回路図である。
【図８】本発明の第２実施例による半導体昇圧回路のク
ロックタイミングを示す波形図である。
ロックタイミングを示す波形図である。
【図９】本発明の第３実施例による半導体昇圧回路の構
成を示す回路図である。
成を示す回路図である。
【図１０】本発明の第３実施例による半導体昇圧回路の
素子構造を示す概略断面図である。
素子構造を示す概略断面図である。
【図１１】従来の半導体昇圧回路の構成を示す回路図で
ある。
ある。
【図１２】従来の半導体昇圧回路のクロックタイミング
を示す波形図である。
を示す波形図である。
【図１３】従来の半導体昇圧回路の段数と出力電圧との
関係を示すグラフである。
関係を示すグラフである。
【図１４】従来の半導体昇圧回路の電源電圧と最大出力
電圧との関係を示すグラフである。
電圧との関係を示すグラフである。
Ｑ1 〜Ｑ11、Ｑ30〜Ｑ36、Ｍ1 〜Ｍ4 ＰチャネルＭＯ
Ｓトランジスタ Ｑ12〜Ｑ13、Ｑ40〜Ｑ45 ＮチャネルＭＯＳトランジス
タ Ｃ1 〜Ｃ11、Ｃ30〜Ｃ35、Ｃ40〜Ｃ44、ＣA1〜ＣA3、Ｃ
B1、ＣB2 キャパシタンス Ｖdd 電源電圧 Ｖpout 出力電圧 φ1A、φ1B、φ2A、φ2B、φA 、φB クロック信号 Ｎ0 〜Ｎ12、Ｎ30〜Ｎ37、Ｎ40〜Ｎ47、ＮA 〜ＮD ノ
ード １０ Ｐ型半導体基板 １１ Ｎウェル領域 １２、５１ Ｐ+ 不純物領域 １４、５２ Ｎ+ 不純物領域 １５、５５ ゲート酸化膜 １６、５６ 多結晶シリコン層 ５０ Ｎ型半導体基板 ５１ Ｐウェル領域
Ｓトランジスタ Ｑ12〜Ｑ13、Ｑ40〜Ｑ45 ＮチャネルＭＯＳトランジス
タ Ｃ1 〜Ｃ11、Ｃ30〜Ｃ35、Ｃ40〜Ｃ44、ＣA1〜ＣA3、Ｃ
B1、ＣB2 キャパシタンス Ｖdd 電源電圧 Ｖpout 出力電圧 φ1A、φ1B、φ2A、φ2B、φA 、φB クロック信号 Ｎ0 〜Ｎ12、Ｎ30〜Ｎ37、Ｎ40〜Ｎ47、ＮA 〜ＮD ノ
ード １０ Ｐ型半導体基板 １１ Ｎウェル領域 １２、５１ Ｐ+ 不純物領域 １４、５２ Ｎ+ 不純物領域 １５、５５ ゲート酸化膜 １６、５６ 多結晶シリコン層 ５０ Ｎ型半導体基板 ５１ Ｐウェル領域
Claims (7)
- 【請求項１】 各段が、第１のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタのドレイン端子に一端が
接続された第１のキャパシタンスとを備え、 前記第１のＭＯＳトランジスタが縦列接続されることに
よって各段が接続されており、 各段における前記第１のＭＯＳトランジスタのソース端
子と基板部とが互いに電気的に接続され、前記基板部が
他段の前記第１のＭＯＳトランジスタの基板部と電気的
に絶縁されていることを特徴とする半導体昇圧回路。 - 【請求項２】 前記第１のＭＯＳトランジスタがＮ型ウ
ェル領域に形成されたＰチャネルＭＯＳトランジスタで
あり、前記Ｎ型ウェル領域が各段毎に電気的に絶縁分離
されていることを特徴とする請求項１に記載の半導体昇
圧回路。 - 【請求項３】 各段において、前記第１のＭＯＳトラン
ジスタのゲート端子に一端が接続された第２のキャパシ
タンスが設けられるとともに、前記第１のＭＯＳトラン
ジスタのゲート端子とソース端子とが第２のＭＯＳトラ
ンジスタを介して互いに接続されており、前記第２のＭ
ＯＳトランジスタのゲート端子が前記第１のキャパシタ
ンスの前記一端に接続されていることを特徴とする請求
項１又は２に記載の半導体昇圧回路。 - 【請求項４】 連続する２段の前記第１のキャパシタン
スの他端に互いに逆相の一対の第１のクロック信号が夫
々入力されるとともに、連続する２段の前記第２のキャ
パシタンスの他端にパルスタイミングが異なる一対の第
２のクロック信号が夫々入力されることを特徴とする請
求項３に記載の半導体昇圧回路。 - 【請求項５】 各段において、前記第１のＭＯＳトラン
ジスタのゲート端子が後段の前記第１のキャパシタンス
の前記一端に接続されており、連続する２段の前記第１
のキャパシタンスの他端に互いに逆位相の一対のクロッ
ク信号が夫々入力されることを特徴とする請求項１又は
２に記載の半導体昇圧回路。 - 【請求項６】 各段が、第１のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタのソース端子に一端が接
続されたキャパシタンスとを備え、 前記第１のＭＯＳトランジスタが縦列接続されることに
よって各段が接続されており、 各段における前記第１のＭＯＳトランジスタのゲート端
子とソース端子とが互いに電気的に接続されるととも
に、前記ソース端子と基板部とが互いに電気的に接続さ
れ、前記基板部が他段の前記第１のＭＯＳトランジスタ
の基板部と電気的に絶縁されていることを特徴とする半
導体昇圧回路。 - 【請求項７】 前記第１のＭＯＳトランジスタがＰ型ウ
ェル領域に形成されたＮチャネルＭＯＳトランジスタで
あり、前記Ｐ型ウェル領域が各段毎に電気的に絶縁分離
されていることを特徴とする請求項６に記載の半導体昇
圧回路。
Priority Applications (10)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10467394A JP3354709B2 (ja) | 1994-04-20 | 1994-04-20 | 半導体昇圧回路 |
| TW084103794A TW271011B (ja) | 1994-04-20 | 1995-04-18 | |
| US08/423,089 US7102422B1 (en) | 1994-04-20 | 1995-04-18 | Semiconductor booster circuit having cascaded MOS transistors |
| KR1019950009267A KR100221355B1 (ko) | 1994-04-20 | 1995-04-19 | 반도체 승압회로 |
| EP01112098A EP1134879B1 (en) | 1994-04-20 | 1995-04-20 | Semiconductor booster circuit |
| DE69536057T DE69536057D1 (de) | 1994-04-20 | 1995-04-20 | Halbleiterspannungserhöhungsschaltung |
| DE69529013T DE69529013T2 (de) | 1994-04-20 | 1995-04-20 | Halbleiter-Spannungserhöhungsschaltung |
| EP02001960.0A EP1237266B1 (en) | 1994-04-20 | 1995-04-20 | Semiconductor booster circuit |
| EP95105905A EP0678970B1 (en) | 1994-04-20 | 1995-04-20 | Semiconductor booster circuit |
| US10/060,346 US6603346B2 (en) | 1994-04-20 | 2002-02-01 | Semiconductor booster circuit having cascaded MOS transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10467394A JP3354709B2 (ja) | 1994-04-20 | 1994-04-20 | 半導体昇圧回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07298607A true JPH07298607A (ja) | 1995-11-10 |
| JP3354709B2 JP3354709B2 (ja) | 2002-12-09 |
Family
ID=14386997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10467394A Expired - Lifetime JP3354709B2 (ja) | 1994-04-20 | 1994-04-20 | 半導体昇圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3354709B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7068114B2 (en) | 2003-08-07 | 2006-06-27 | Sanyo Electric Co., Ltd. | Constant current circuit used for ring oscillator and charge pump circuit |
| US7208995B2 (en) | 2003-11-19 | 2007-04-24 | Sanyo Electric Co., Ltd. | Charge pump circuit and amplifier |
| CN100350728C (zh) * | 2003-08-26 | 2007-11-21 | 三洋电机株式会社 | 晶体管电路和升压电路 |
| US7323914B2 (en) | 2004-09-01 | 2008-01-29 | Sanyo Electric Co., Ltd. | Charge pump circuit |
| US7423698B2 (en) | 2003-11-19 | 2008-09-09 | Sanyo Electric Co., Ltd. | Amplifier for amplifying input signal such as video signal and outputting amplified signal |
| JP2010187463A (ja) * | 2009-02-12 | 2010-08-26 | Mitsumi Electric Co Ltd | チャージポンプ回路および電源切換え装置 |
| JP2017042009A (ja) * | 2015-08-21 | 2017-02-23 | 新日本無線株式会社 | チャージポンプ回路 |
-
1994
- 1994-04-20 JP JP10467394A patent/JP3354709B2/ja not_active Expired - Lifetime
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7068114B2 (en) | 2003-08-07 | 2006-06-27 | Sanyo Electric Co., Ltd. | Constant current circuit used for ring oscillator and charge pump circuit |
| CN100409550C (zh) * | 2003-08-07 | 2008-08-06 | 三洋电机株式会社 | 环形振荡器中使用的恒流电路和电荷泵电路 |
| CN100350728C (zh) * | 2003-08-26 | 2007-11-21 | 三洋电机株式会社 | 晶体管电路和升压电路 |
| US7323753B2 (en) | 2003-08-26 | 2008-01-29 | Sanyo Electric Co. Ltd. | MOS transistor circuit and voltage-boosting booster circuit |
| US7208995B2 (en) | 2003-11-19 | 2007-04-24 | Sanyo Electric Co., Ltd. | Charge pump circuit and amplifier |
| US7423698B2 (en) | 2003-11-19 | 2008-09-09 | Sanyo Electric Co., Ltd. | Amplifier for amplifying input signal such as video signal and outputting amplified signal |
| US7323914B2 (en) | 2004-09-01 | 2008-01-29 | Sanyo Electric Co., Ltd. | Charge pump circuit |
| JP2010187463A (ja) * | 2009-02-12 | 2010-08-26 | Mitsumi Electric Co Ltd | チャージポンプ回路および電源切換え装置 |
| JP2017042009A (ja) * | 2015-08-21 | 2017-02-23 | 新日本無線株式会社 | チャージポンプ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3354709B2 (ja) | 2002-12-09 |
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