KR100221355B1

KR100221355B1 - 반도체 승압회로

Info

Publication number: KR100221355B1
Application number: KR1019950009267A
Authority: KR
Inventors: 기꾸조 사와다; 요시까즈 스가와라
Original assignee: 아사무라 타카싯; 신닛뽄세이테쯔 카부시키카이샤
Priority date: 1994-04-20
Filing date: 1995-04-19
Publication date: 1999-09-15
Also published as: KR950030149A; EP0678970A2; EP0678970B1; EP1237266A2; DE69529013T2; EP0678970A3; EP1237266A3; DE69529013D1; EP1134879B1; US6603346B2; DE69536057D1; EP1134879A1; EP1237266B1; US20020125935A1; TW271011B; US7102422B1

Abstract

각단(stage)이 제1MOS 트랜지스터와, 상기 MOS 트랜지스터의 드레인 단자에 그 일단이 접속된 제1커패시터를 가지며, 각각의 상기 제1MOS 트랜지스터가 종렬접속되어 있는 직렬접속의 복수의 단과, 각단의 상기 제1MOS 트랜지스터의 소스 단자와 기판이 서로 전기적으로 접속되고, 복수의 단의 기판이 서로 전기적으로 절연되는 제1배열과, 각단의 상기 제1MOS 트랜지스터의 게이트 단자에 제2커패시터의 일단이 접속되고, 상기 제1커패시터의 타단에 제1클럭신호를 입력하는 제1클럭신호 형성수단과, 상기 제2커패시터의 타단에 전원전압 보다도 큰 진폭을 가진 제2클럭신호를 입력하는 제2클럭신호 형성수단이 설치되는 제2배열중 적어도 하나를 구비하는 반도체 승압회로.

Description

반도체 승압회로

제1도는 본 발명의 실시예 1에 의한 반도체 승압회로의 구성을 나타내는 블럭도.

제2도는 제1도의 실시예에 의한 반도체 승압회로의 연속하는 2단(stage)의 구성을 나타내는 블럭도.

제3도는 제1도의 반도체 승압회로의 클럭 펄스의 타이밍을 나타내는 도면.

제4a도 내지 제4d도는 제1도의 반도체 승압회로의 각 노드 전압파형을 나타내는 도면.

제5a도 내지 제5f도는 제1도의 반도체 승압회로의 동작을 설명하기 위한 도면.

제6도는 제1도의 반도체 승압회로의 소자구조를 나타내는 단면도.

제7도는 본 발명의 실시예 2에 의한 반도체 승압회로의 구성을 나타내는 블럭도.

제8도는 제6도의 반도체 승압회로의 클럭 펄스의 타이밍을 나타내는 도면.

제9도는 본 발명의 실시예 3에 의한 반도체 승압회로의 구성을 나타내는 블럭도.

제10도는 제9도의 반도체 승압회로의 소자구조를 나타내는 단면도.

제11도는 본 발명의 실시예 4에 의한 반도체 승압회로의 구성을 나타내는 블럭도.

제12도는 제11도의 반도체 승압회로의 클럭펄스의 타이밍을 나타내는 도면.

제13도는 반도체 승압회로의 단(stage)수와 출력전압의 관계를 나타내는 그래프.

제14도는 반도체 승압회로의 단수가 무한대일 때의 전원전압과 최대출력전압의 관계를 나타내는 그래프.

제15도는 본 발명의 실시예 5에 의한 반도체 승압회로의 구성을 나타내는 블럭도.

제16도는 제15도의 반도체 승압회로의 클럭펄스의 타이밍을 나타내는 도면.

제17도는 본 발명의 실시예 6에 의한 반도체 승압회로의 구성을 나타내는 블럭도.

제18도는 제17도의 반도체 승압회로의 소자구조를 나타내는 단면도.

제19도는 본 발명의 실시예 7에 의한 반도체 승압회로의 구성을 나타내는 블럭도.

제20도는 제17도의 반도체 승압회로의 클럭펄스의 타이밍을 나타내는 도면.

제21도는 제19도의 반도체 승압회로의 클럭펄스의 타이밍을 나타내는 도면.

제22도는 종래기술의 반도체 승압회로의 구성을 나타내는 블럭도.

제23도는 종래기술의 반도체 승압회로의 클럭펄스의 타이밍을 나타내는 도면.

제24도는 종래기술의 반도체 승압회로의 단수와 출력전압의 관계를 나타내는 그래프.

제25도는 종래기술의 반도체 승압회로의 단수가 무한일대 때의 전원전압과 최대출력전압의 관계를 나타내는 그래프.

제26도는 다른 종래기술의 반도체 승압회로의 구성을 나타내는 블럭도.

제27도는 다른 종래기술의 반도체 승압회로의 소자 구조를 나타내는 단면도.

* 도면의 주요부분에 대한 부호의 설명

11 : N 웰영역 12, 54, 451 : P⁺확산층

14, 52 : N⁺확산층 15, 55 : 게이트 산화막

16, 56 : 다결정 실리콘층

본 발명은, 반도체 승압회로에 관한 것이며, 특히 EEPROM(Electrically Erasable and Programmable Read Only Memory) 이나 플래시 메모리에 이용되는 차지 펌프회로와 같은 반도체 승압회로에 관한 것이다.

근년, EEPROM이나 플래시 메모리 등의 반도체 집적회로의 단일 5V 전원화나 단일 3V 전원화에 수반하여, 집적회로의 내부에서 전압의 승압이 행해지도록 되어 왔으며, 이 때문에 코크크로프트 월튼(cockcroft walton)회로, 차지펌프회로등의 반도체 승압회로가 이용된다.

제22도에, 종래의 반도체 승압회로의 구성을 나타낸다.

도시하는 바와 같이, N 채널 MOS 트랜지스터 (Q₂₀~Q₂₄)가 종렬접속되어서 n단의 승압회로를 구성하고 있다. 각 트랜지스터 (Q₂₀~Q₂₄)의 게이트 단자는 소스단자에 접속되어 있으며, 또, 각각의 소스단자(N₂₀~N₂₄)에는 커패시턴스(C₂₀~C₂₄)를 통하여 클럭신호 Ф_A또는 Ф_B가 입력된다.

제23도에 나타내는 바와 같이, 클럭신호 Ф_A, Ф_B는 서로 역위상의 신호이며, 주기가 1/f이고, 진폭은 VФ이다. 이 클럭신호 Ф_A, Ф_B는, 클럭신호 CK를, 제11도의 NAND회로 ND₁, ND₂및 인버터회로 IV₁~IV₃로 통과시켜 얻을 수 있으며, 클럭신호 Ф_A, Ф_B의 진폭 VФ는 전원전압 V_dd와 동등하다. 그리고, 제22도에 있어서, G는 접지단자이다.

제22도에 나타내는 바와 같이, 이 반도체 승압회로에서는, 입력신호로서 전원전압 V_dd가 트랜지스터 Q₂₅의 소스 단자 N₂₇로부터 입력되고, 출력신호로서 출력전압 V_POUT이 출력단자 N₂₆로부터 출력된다.

이와 같은 반도체 승압회로의 출력전압 V_POUT은 예를 들면 "Analysis and Modeling of On-Chip High-voltage Generator Circuits for Use in EEPROM Circuits" (IEEE JOUNAR OF SOLID-STATE CIRCUITS. vol.24, No.5, OCTOBER 1989)에 기재되어 있는 바와 같이, 이하에 나타내는 식으로 표시된다.

여기에서, V_in: 승압회로의 입력전압, VФ : 클럭의 진폭전압, f : 클럭의 주파수, C : 클럭신호로의 커플링용량, C_S: 승압회로의 각단에서의 기생용량, n : 승압회로의 단수, V_POUT: 승압회로의 최종단에서의 출력전압, I_OUT: 출력단에서의 부하전류, V_to: 기판 바이어스가 없을 때의 드레시홀드 전압, V_bs: 기판 바이어스전압 (소스와 기판 또는 웰의 전위차), Ф_f: 페르미포텐샬, V_t: MOS 트랜지스터의 드레시홀드 전압, K₂: 기판 바이어스계수.

(1) 식으로부터, 출력전압 V_POUT은 부하전류 I_OUT이 0으로, C/ (C+C_S)1의 경우는, (VФ-V_t)와 승압회로의 단수 n에 비례하여 커지는 것을 알 수 있다. 제22도에 나타내는 종래의 승압회로에 있어서는, 클럭의 진폭전압 VФ는 전원전압 V_dd와 동등하므로, 출력전압 V_POUT은 (V_dd-V_t)의 값과 승압회로의 단수 n에 비례하여 커진다.

그러나, 종래의 승압회로에서는, 출력전압 V_POUT이 커짐에 따라서, 기판효과에 의해, 각 트랜지스터 Q₂₀~Q₂₄의 드레시홀드 전압 V_t이 (2)식에 나타내는 바와 같이 커지는 현상이 발생한다.

이로써, 승압회로의 복수의 단을 디스크리트로 구성하여 기판효과가 발생하지 않도록 한 경우에는, 출력전압 V_POUT은 승압회로의 단(stage)수 n에 비례하여 커지는 것이지만, 각 트랜지스터 Q₂₀~Q₂₄를 집적화하여 동일기판상에 형성한 경우에는, 기판효과가 발생하므로, (V_dd-V_t)의 값은 승압회로의 단수 n이 커지면 작아져 버린다.

이 결과, 제24도에 나타내는 바와 같이, 승압회로의 단수 n이 커짐에 따라서, 출력전압 V_POUT은, 기판효과가 없는 경우에 얻어지는 값 보다 감소하고, (V_dd-V_t)의 값이 0으로 된 부분에서 출력전압 V_POUT은 포화되어 버린다. 이것은, 승압회로의 단수 n을 아무리 크게하여도, 얻어지는 출력전압 V_POUT에는 한계가 있음을 나타내고 있다. 제25도에 승압회로의 단수 n을 무한대로 한 경우의 전원전압 V_dd와 최대출력전압의 관계를 나타낸다. 승압회로의 단수 n을 무한대로 한 경우의 전원전압 V_dd와 최대출력전압의 관계를 나타낸다. 승압회로의 단수 n을 무한대로 한 경우, 기판효과가 없는 경우에는, 얻어지는 출력전압 V_POUT은 이론상 무한대로 되지만, 기판효과가 있는 경우에는, 전원전압 V_dd에 의해 결정되는 어느 값까지밖에 얻을 수 없다. 즉, 종래의 승압회로에서는, 전원전압 V_dd이 낮은 경우는, 승압회로의 단수 n을 어떻게 설정하여도, 희망하는 출력전압 V_POUT을 얻을 수 없다는 문제점이 있었다.

예를 들면, 제22도에 나타내는 종래의 승압회로에 있어서, 전원전압 V_dd이 2.5V, 기판효과가 없다고 하였을 때의 드레시홀드 전압 V_to이 0.6V (기판바이어스 0V)인 경우, 승압회로의 단수 n을 20단으로 하였을 때에, 출력전압 V_POUT으로서 20V를 얻을 수 있지만, 전원전압 V_dd이 2.0V일 때는, 승압회로의 단수 n을 100단으로 하여도, 출력전압 V_POUT으로서 12V 밖에 얻을 수 없었다.

한편, 일본국 특개소 61-254078호 공보에는, 기판효과가 현저한 후단측의 MOS 트랜지스터의 드레시홀드 전압 V_t를 전단측의 MOS 트랜지스터의 드레시홀드 전압 V_t보다도 낮게 함으로써, 기판 효과에 의한 출력전압의 저하를 개선한 코크크로프트(cockcroft)형 승압회로가 개시되어 있다.

그러나, 이 구성에 있어서도, 기판효과에 의한 드레시홀드 전압 V_t의 상승 그 자체는 억제할 수 없으며, 예를 들면, 전원전압 V_dd이 반정도로 된 경우(V_dd=1~1.5V)에는, 승압회로의 단수 n를 어떠한 값으로 설정하여도, 희망하는 출력전압 V_POUT을 얻을 수 없다. 또, MOS 트랜지스터의 드레시홀드 전압 V_t을 복수 설정하기 위하여 예를 들면 여분의 포토마스크 및 이온주입의 공정을 추가할 필요가 있으며, 제조공정이 복잡해진다는 결점도 갖는다.

제26도에 또다른 종래의 반도체 승압회로의 구성을 나타낸다.

제26에 나타내는 바와 같이, 8개의 N채널 MOS 트랜지스터 M₁~M₈이 직렬접속되어서 4단의 승압회로를 구성하고 있다. 각 트랜지스터 M₁~M₈의 게이트단자는 드레인 단자(노드 N₀~N₇로 나타낸다)에 각각 접속되어 있으며, 드레인 단자 N₀, N₂, N₄, N₆에는, 커패시턴스 C₁, C₃, C₅, C₇를 통하여, 제21도에 나타내는 바와 같은 클럭신호 Ф_A가 입력되고, 드레인 단자 N₁, N₃, N₅, N₇에는, 커패시턴스 C₂, C₄, C₆, C₈을 통하여 클럭신호 Ф_A와 역상의 클럭신호 Ф_B가 입력된다. 또, 트랜지스터 M₁~M₈의 기판단자는 접지단자(노드 N₂₁로 나타낸다)에 접속되어 있다. 또, N채널 MOS 트랜지스터 M₂₀, M₂₁의 드레인 단자 및 게이트 단자는 입력단자(노드 N₂₀으로 나타낸다)에 접속되어 기판단자는 접지단자 N₂₁에 접속되어 있다.

즉, 노드 N₀는 트랜지스터 M₂₀의 소스 단자, 트랜지스터 M₁의 드레인 단자 및 게이트 단자와 커패시턴스 C₁의 일단에 각각 접속되고, 노드 N₁은 트랜지스터 M₂₁의 소스 단자, 트랜지스터 M₂의 드레인 단자 및 게이트 단자, 트랜지스터 M₁의 소스 단자 및 커패시턴스 C₂의 일단에 각각 접속되고, 노드 N₂는 트랜지스터 M₃의 드레인 단자 및 게이트 단자, 트랜지스터 M₂의 소스 단자 및 커패시턴스 C₃의 일단에 각각 접속되고, 노드 N₃은 트랜지스터 M₄의 드레인 단자 및 게이트 단자, 트랜지스터 M₃의 소스 단자 및 커패시턴스 C₄의 일단에 각각 접속되고, 노드 N₄는 트랜지스터 M₅의 드레인 단자 및 게이트 단자, 트랜지스터 M₄의 소스 단자 및 커패시턴스 C₅의 일단에 각각 접속되고, 노드 N₅은 트랜지스터 M₆의 드레인 단자 및 게이트 단자, 트랜지스터 M₅의 소스 단자 및 커패시턴스 C₆의 일단에 각각 접속되고, 노드 N₆은 트랜지스터 M₇의 드레인 단자 및 게이트 단자, 트랜지스터 M₆의 소스 단자 및 커패시턴스 C₇의 일단에 각각 접속되고, 노드 N₇은 트랜지스터 M₈의 드레인 단자 및 게이트 단자, 트랜지스터 M₇의 소스 단자 및 커패시턴스 C₈의 일단에 각각 접속되어 있다. 또, 이 반도체 승압회로의 출력단자(노드 N₈로 나타낸다)는, MOS 트랜지스터 M₈의 소스 단자에 접속되어 있다.

이 회로에 있어서 상기 (1), (2)식이 적용됨으로 (1)식으로 부터, 부하전류 I_OUT이 0, 용량비 C/(C+C_S) 가 1, 클럭의 진폭전압 VФ가 전원전압 V_dd에 동등하다고 하면, 1단당에 승압되는 전압은 V_dd-V_t로 된다.

따라서, 출력전압 V_POUT은, 각 MOS 트랜지스터의 드레시홀드 전압 V_t과 전원전압 V_dd의 마진에 영향받는 것을 알 수 있으며, 특히, V_t≥V_dd로 되면, 그 단에서는 승압되지 않는 것을 알 수 있다. 즉, 드레시홀드 전압 V_t이 커지면, 1단당에 승압되는 전압은 작아지든가 또는 0으로 됨으로, 승압회로의 단수 n을 늘려도 출력전압 V_POUT은 상승하기 어려워지든가 혹은 전혀 상승하지 않게 된다. 예를 들면 제26도의 MOS 트랜지스터 M₈의 소스전위는 출력전압 V_POUT, 기판전위는 0V이므로, 기판 바이어스전압 V_bs는 출력전압 V_POUT과 동등하다. 여기에서 제26도의 승압회로는 정고전압 발생용이므로, 출력전압 V_POUT은 양의 값을 취한다. 따라서, MOS 트랜지스터 M₈의 드레시홀드 전압은 매우커지며, 승압효율이 나빠진다. 이 문제는, 특히, 드레시홀드 전압 V_t과 전원전압 V_dd의 마진이 작은 저전원전압 동작시에 현저해 진다.

이 승압회로에 있어서는, 제26도에 나타내는 바와 같이, MOS 트랜지스터 M₁~M₈의 기판단자는 전부 접지전위로 되어 있다. 즉, MOS 트랜지스터 M₁~M₈는, 제27도에 나타내는 바와 같이, P형 반도체 기판(451)에 형성된 소스/드레인(454~462)와 게이트 (464~471)로 각각 구성되어 있으며, 기판단자는, 반도체 기판 (451)의 P⁺확산층(452)를 통하여 접지단자 N₂₁에 접속되어 있다. 그리고, 부호 (453)은 MOS 트랜지스터(20)의 드레인, 부호 (463)은 MOS 트렌지스터(20)의 게이트이다.

이 때문에, 보다 후단의 MOS 트랜지스터로 갈수록, 소스 단자의 전위가 높아지며, 소스와 기판부의 전위차가 커져서, 소위 기판 바이어스 효과에 의해, 드레시홀드 전압 V_t가 상승하고, 출력전압 V_POUT이, 이 드레시홀드 전압 V_t의 상승에 의해 제한된다는 문제가 있다.

본 발명은, 복잡한 제공공정을 필요로 하지 않고, 전원전압이 낮은 경우라도 희망하는 전원전압을 얻을 수 있는 반도체 승압회로를 제공하는 것이다.

본 발명에 의한 반도체 승압회로는, 각단 (stage)이 제1MOS 트랜지스터와, 상기 MOS 트랜지스터의 드레인 단자에 그 일단인 접속된 제1커패시터를 가지며, 각각의 상기 제1MOS 트랜지스터가 종렬접속되어 있는 직렬접속의 복수의 단과 ; 각단의 상기 제1MOS 트랜지스터의 소스 단자와 기판이 서로 전기적으로 접속되고, 상기 복수의 단을 적어도 2개의 그룹으로 나누었을 때, 각 그룹에 포함되는 상기 제1MOS 트랜지스터의 기판은, 다른 그룹에 포함되는 상기 제1MOS 트랜지스터의 기판으로부터 전기적으로 절연되는 제1배열과, 각단의 상기 제1MOS 트랜지스터의 게이트 단자에 제2커패시터의 일단이 접속되고, 상기 제1커패시터의 타단에 제1클럭신호를 입력하는 제1클럭신호 형성수단과, 상기 제2커패시터의 타단에 전원전압 보다도 큰 진폭을 가진 제2클럭신호를 입력하는 제2클럭신호 형성수단이 설치되는 제2배열중 적어도 하나를 구비한다.

본 발명의 제1태양에 의한 반도체 승압회로는, 각단 (stage)이 제1MOS 트랜지스터와, 상기 MOS 트랜지스터의 드레인 단자에 그 일단이 접속된 제1커패시터를 가지며, 각각의 상기 제1MOS 트랜지스터가 종렬접속되어 있는 직렬접속의 복수의 단을 가지며, 각단의 상기 제1MOS 트랜지스터의 소스 단자와 기판이 서로 전기적으로 접속되고, 상기 복수의 단을 적어도 2개의 그룹으로 나누었을 때, 각 그룹에 포함되는 상기 제1MOS 트랜지스터의 기판은, 다른 그룹에 포함되는 상기 제1MOS 트랜지스터의 기판으로부터 전기적으로 절연된다.

본 발명의 일태양에서는, 상기 제1MOS 트랜지스터가 N형 웰영역에 형성된 P채널 MOS 트랜지스터이며, 상기 N형 웰영역이 각단별로 전기적으로 절연분리되어 있다.

본 발명의 일태양에서는, 각단에 있어서, 상기 제1MOS 트랜지스터의 게이트 단자에 일단이 접속된 제2커패시턴스가 설치됨과 동시에, 상기 제1MOS 트랜지스터의 게이트 단자와 소스 단자가 제2MOS 트랜지스터를 통하여 서로 접속되어 있으며, 상기 제2MOS 트랜지스터의 게이트 단자가 상기 제1커패시턴스의 상기 일단에 접속되어 있다.

본 발명의 일태양에서는, 연속하는 2단의 상기 제1커패시턴스의 타단에 서로 역상의 한쌍의 제1클럭신호가 각각 입력됨과 동시에, 연속하는 2단의 상기 제2커패시턴스의 타단에 펄스 타이밍이 다른 한쌍의 제2클럭신호가 각각 입력된다.

본 발명의 일태양에서는, 각단에 있어서, 상기 제1MOS 트랜지스터의 게이트 단자가 후단의 상기 제1커패시턴스의 상기 일단에 접속되어 있으며, 연속하는 2단의 상기 제1커패시턴스의 타단에 서로 역위상의 한쌍의 클럭신호가 각각 입력된다.

본 발명의 일태양에서는, 각단이 제1MOS 트랜지스터와, 상기 제1MOS 트랜지스터의 소스 단자에 일단이 접속된 커패시턴스를 구비하고, 상기 제1MOS 트랜지스터가 종렬접속되므로써 각단이 접속되어 있으며, 각단에 있어서의 상기 제1MOS 트랜지스터의 게이트 단자와 소스 단자가 서로 전기적으로 접속됨과 동시에, 상기 소스 단자와 기판부가 서로 전기적으로 접속되고, 상기 기판부가 타단의 상기 제1MOS 트랜지스터의 기판부와 전기적으로 절연되어 있다.

그리고 바람직한 양태에서는, 상기 제1MOS 트랜지스터가 P형 웰영역에 형성된 N채널 MOS 트랜지스터이며, 상기 P형 웰영역이 각단별로 전기적으로 절연분리되어 있다.

본 발명의 제1태양에 있어서는, 승압회로의 각단을 구성하는 MOS 트랜지스터의 기판부를 타단의 MOS 트랜지스터의 기판부로부터 전기적으로 절연분리함과 동시에, 각단에 있어서, MOS 트랜지스터의 기판부와 소스 단자를 서로 전기적으로 접속함으로써, MOS 트랜지스터의 기판부를 소스 전위로 고정하여, 기판효과에 의한 MOS 트랜지스터의 드래시홀드 전압의 상승을 억제하고 있다.

본 발명의 제2태양에 의한 반도체 승압회로는, 각단 (stage)가 제1MOS 트랜지스터와, 상기 MOS 트랜지스터의 드레인 단자에 그 일단이 접속된 제1커패시턴스와, 게이트 단자에 일단이 접속된 제2커팬시터를 가지며, 각각의 상기 제1MOS 트랜지스터가 종렬접속되어 있는 직렬접속의 복수의 단을 가지며, 상기 제1커패시터의 타단에 제1클럭신호를 입력하는 제1클럭신호 형성수단과 ; 상기 제2커패시터의 타단에 전원전압 보다도 큰 진폭을 가진 제2클럭신호를 입력하는 제2클럭신호 형성 수단이 설치되고, 상기 MOS 트랜지스터의 기판부가 서로 전기적으로 절연분리되어 있고 동시에, 상기 기판부가 상기 MOS 트랜지스터의 소스 단자와 전기적으로 접속되어 있다.

본 발명의 일 태양에 있어서는, 상기 제1클럭신호가 서로 역위상의 한쌍의 클럭신호로 이루어지며, 이들의 한쌍의 클럭신호가, 연속하는 2단의 상기 제1커패시터에 각각 입력되어 있다.

본 발명의 일 태양에 있어서는, 각단에 있어서, 상기 제1MOS 트랜지스터의 게이트 단자와 드레인 단자가 제2MOS 트랜지스터를 통하여 서로 접속되어 있으며, 상기 제2MOS 트랜지스터의 게이트 단자가 후단의 상기 제1커패시터의 상기 타단에 접속되어 있다.

본 발명의 제2태양에 있어서는, 승압동작을 행하는 MOS 트랜지스터를 구동하기 위하여, 각 단을 구동하기 위한 클럭신호와는 다르며 또 전원전압 보다도 큰 진폭을 갖는 클럭신호를 이용함으로써, MOS 트랜지스터를 도통시키기 위한 드레시홀드를 확보할 수 있어서, 기판효과에 의한 출력전압의 저하를 방지할 수 있다.

본 발명의 제3태양에 의한 반도체 승압회로는, 각단 (stage) 이 제1MOS 트랜지스터의 소스 단자와, 상기 MOS 트랜지스터의 드레인 단자에 그 일단이 접속된 제1커패시터를 가지며, 각각의 상기 제1MOS 트랜지스터가 종렬접속되어 있는 직렬접속의 복수의 단을 가지며, 각단의 상기 제1MOS 트랜지스터와 기판이 서로 전기적으로 접속되고, 상기 복수의 단을 적어도 2개의 그룹으로 나누었을 때, 각 그룹에 포함되는 상기 제1MOS 트랜지스터의 기판은, 다른 그룹에 포함되는 상기 제1MOS 트랜지스터의 기판으로부터 전기적으로 절연되고, 각 단의 상기 제1MOS 트랜지스터의 게이트 단자에 제2커패시터의 일단이 접속되고, 상기 제1커패시터의 타단에 제1클럭신호를 입력하는 제1클럭신호 형성수단과, 상기 제2커패시터의 타단에 전원전압 보다도 큰 진폭을 가진 제2클럭신호를 입력하는 제2클럭신호형성 수단이 설치된다.

본 발명의 일 태양에 있어서는, 상기 제1MOS 트랜지스터가 N형 웰영역에 형성된 P 채널 MOS 트랜지스터이며, 상기 N형 웰영역이 각단마다 전기적으로 절연분리되어 있다.

본 발명의 일 태양에 있어서는, 각단에 있어서, 상기 제1MOS 트랜지스터의 게이트 단자와 소스 단자가 제2MOS 트랜지스터를 통하여 서로 접속되어 있으며, 상기 제2MOS 트랜지스터의 게이트 단자가 상기 제1커패시턴스의 상기 일단에 접속되어 있다.

본 발명의 일태양에서는, 상기 제1클럭신호가 서로 역위상의 한쌍의 클럭신호로 이루어지며, 이들 한쌍의 클럭신호가, 연속하는 2단의 상기 제1커패시턴스에 각각 입력되어 있다.

본 발명의 제3태양에 있어서는, 승압회로의 각단을 구성하는 MOS 트랜지스터의 기판부를 타단의 MOS 트랜지스터의 기판부로부터 전기적으로 절연분리함과 동시에, 각단에 있어서, MOS 트랜지스터의 기판부와 소스 단자를 서로 전기적으로 접속함으로써, MOS 트랜지스터의 기판부를 소스 전위로 고정하여, 기판효과에 의한 MOS 트랜지스터의 드레시홀드 전압의 상승을 억제하고 있다.

또, 각단에 있어서 승압동작을 행하는 MOS 트랜지스터의 게이트 전압을 소스 전압이나 드레인 전압과는 다른 클럭신호에 의해 제어하고, 그 클럭신호의 진폭을 승압회로의 입력전원전압 보다도 크게함으로써, 저전원전압 사용시에 있어서도, 그 MOS 트랜지스터를 충분히 온 상태로 할 수 있으며, 그 MOS 트랜지스터의 드레시홀드 전압에 기인하는 전압강하분이 없어지므로, 승압능력이 향상된다.

본 발명의 제4태양에 의한 반도체 승압회로는, 각단이 직렬접속된 2개의 제1MOS 트랜지스터와, 상기 제1MOS 트랜지스터의 각각의 드레인 또는 소스 단자에 그 일단이 접속된 2개의 커패시터를 가지며, 상기 제1MOS 트랜지스터가 직렬회로가 입력측과 출력측의 사이에 직렬접속되어 있는 복수의 단을 가지며, 상기 복수의 단을 적어도 2개의 그룹으로 분할하여, 각 그룹의 단에 포함되는 상기 제1MOS 트랜지스터의 기판을 도전성의 기판부에 일체로 형성하고, 상기 그룹의 상기 기판부에 인가하는 전위가 서로 독립하여 제어된다.

본 발명의 일 태양에서는, 정고전압 발생을 위한 승압회로에 있어서, 상기 제1MOS 트랜지스터의 기판부의 상기 그룹이, 후단부일수록 고전위로 제어되어 있다.

본 발명의 일 태양에서는, 상기 제1MOS 트랜지스터가 N형 웰영역에 형성된 P채널 MOS 트랜지스터이며, 상기 N형 웰영역이 상기 그룹마다 전기적으로 절연 분리되어 있다.

본 발명의 일 태양에서는, 부고전압 발생을 위한 승압회로에 있어서, 상기 제1MOS 트랜지스터의 기판부의 상기 그룹이, 후단측일수록 음의 고전위로 제어되어 있다.

본 발명의 일 태양에서는, 상기 제1MOS 트랜지스터가 P형 웰영역에 형성된 N채널 MOS 트랜지스터이며, 상기 P형 웰영역이 상기 그룹마다 전기적으로 절연 분리되어 있다.

본 발명의 일 태양에서는, 상기 제1MOS 트랜지스터의 기판부가, 그 제1MOS 트랜지스터가 속하는 그룹의 가장 앞의 제1MOS 트랜지스터의 드레인 단자 또는 소스 단자에 접속되어 있다.

본 발명의 일 태양에서는, 상기 제1MOS 트랜지스터의 각각의 게이트 단자에 일단이 접속된 제2커패시턴스가 설치됨과 동시에, 상기 제1MOS 트랜지스터의 게이트 단자와 소스 단자 또는 드레인 단자가 제2MOS 트랜지스터를 통하여 서로 접속되어 있다. 상기 제2MOS 트랜지스터의 각각의 게이트 단자가 상기 제1커패시턴스의 상기 일단에 접속되어 있다.

본 발명의 일 태양에서는, 각단에 있어서, 상기 제2MOS 트랜지스터의 기판단자가 상기 제1MOS 트랜지스터의 기판부에 접속되어 있다.

본 발명의 일 태양에서는, 인접하는 2개의 상기 제1커패시턴스의 타단에, 서로 역상의 한쌍의 클럭신호가 각각 입력됨과 동시에, 입접하는 2개의 상기 제2커패시턴스의 타단에, 펄스 타이밍이 다른 한쌍의 제2클럭신호가 각각 입력된다.

본 발명의 제4태양에 있어서는, 승압회로를 구성하는 MOS 트랜지스터의 기판부를 그룹별로 분할하여 형성하고, 이 그룹별로 독립하여 전위를 제어할 수 있도록 구성하였으므로, MOS 트랜지스터의 기판부를 그룹별로 다른 전위로 고정할 수 있으며, 따라서, 기판 바이어스 효과에 의한 MOS 트랜지스터의 드레시홀드 전압의 상승을 억제할 수 있으며, 종래의 승압회로 보다도 출력전압을 높게 할 수 있다.

본 발명의 실시예 1에 대하여 제1도~제10도를 참조하면서 설명한다.

제1도에 본 발명의 실시예 1에 의한 반도체 승합회로의 구성을 나타낸다.

제1도에 나타내는 바와 같이, n개의 P채널 MOS 트랜지스터 Q₁, Q₃, Q₅, Q₇, …, Q₉이 종렬접속되어 n단의 승압회로를 구성하고 있다. 각 트랜지스터 Q₁, Q₃, Q₅, Q₇, …, Q₉의 기판부는 서로 전기적으로 분리됨과 동시에, 그들의 기판부는 각각 트랜지스터 Q₁, Q₃, Q₅, Q₇, …, Q₉의 소스 단자에 접속되어 있다. 그리고, 트랜지스터 Q₁, Q₃, Q₅, Q₇, …, Q₉의 드레인 단자(노드 N₁, N₃, N₅, N₇, …, N₉로 나타낸다)에 각 커패시턴스 C₁, C₃, C₅, C₇, …, C₉를 통하여, 제3도에 나타내는 클럭신호 Ф_1A, Ф_1B가 입력된다.

또, 트랜지스터 Q₁, Q₃, Q₅, Q₇, …, Q₉의 게이트 단자(노드 N₂, N₄, N₆, N₈, …, N₁₀으로 나타낸다)에는 각각 커패시턴스 C₂, C₄, C₆, C₈, …, C₁₀를 통하여, 제3도에 나타내는 클럭신호 Ф_2A, 또는 Ф_2B가 입력된다.

또, 각 트랜지스터 Q₁, Q₃, Q₅, Q₇, …, Q₉의 게이트 단자 N₂, N₄, N₆, N₈, …, N₁₀와 소스 단자(노드 N₃, N₅, N₇,N₁₁, …, N₁₂로 나타낸다)의 사이에는, P채널 MOS 트랜지스터 Q₂, Q₄, Q₆, Q₈, …, Q₁₀이 각각 접속되고, 이들 트랜지스터 Q₂, Q₄, Q₆, Q₈, …, Q₁₀의 게이트 단자는 트랜지스터 Q₁, Q₃, Q₅, Q₇, …, Q₉의 드레인 단자 N₁, N₃, N₅, N₇, …, N₉에 접속되어 있다.

본 실시예의 승압회로에서는, 입력신호로서, 전원전압 V_dd이 N채널 MOS 트랜지스터 Q₁₂, Q₁₃의 소스 단자(노드 N₀로 나타낸다)로부터 트랜지스터 Q₁, Q₃의 소스 단자 N₁, N₃에 각각 입력되고, 출력신호로서, 출력전압 V_POUT이, N채널 MOS 트랜지스터 Q₁₁를 통하여 출력단자(노드 N₁₃으로 나타낸다)로부터 출력된다. 도시한 바와 같이, 트랜지스터 Q₁₂, Q₁₃의 게이트 단자는 각각 소스 단자 N₀에 접속되어 있다. 또, 트랜지스터 Q₁₁의 소스 단자(노드 N₁₂로 나타낸다)에는, 커패시턴스 C₁₁을 통하여, 제3도에 나타내는 클럭신호 Ф_1A가 입력된다. 또한, 트랜지스터 Q₁₁의 게이트 단자는 드레인 단자(노드 N₁₃으로 나타낸다)에 접속되어 있다.

제3도에 나타내는 바와 같이, 클럭신호 Ф_1A, Ф_1B는 서로 역위상의 전원전압 V_dd와 같은 진폭의 신호이며, 클럭신호 Ф_2A, Ф_2B는 전원전압 V_dd와 같든가 그보다 큰 진폭을 가지며, 클럭신호 Ф_1A, Ф_1B가 각각 온의 기간내에 오프되는 펄스형의 신호이다.

Ф_1A, Ф_1B를 발생하는 클럭신호 발생장치에는 종래장치의 것과 같은 회로를 이용할 수 있다. Ф_2A, Ф_2B를 발생하는 클럭신호 발생장치 (140), (160)로서는 Ф_2A, Ф_2B의 발생 타이밍과 같은 타이밍의 클럭펄스 신호 CLK2, CLK3을 받아서 그 진폭을 제어하는 임의의 회로를 이용할 수 있다.

다음에, 본 실시예 1에 의한 반도체 승압회로의 동작을 제2~제5도를 참조하여 설명한다.

제2도는, 제1도의 반도체 승압회로의 연속하는 2단(제1단 및 제2단)을 나타내는 회로도이다. 또, 제4a도~제4d도는, 제3에 나타내는 (Ⅰ)~(Ⅵ)의 기간에 있어서의 제2도의 회로의 노드 N_A~N_D에서의 전압파형을 나타내는 것이다. 또한, 제5a도~제5f도는, 각 기간 (Ⅰ)~(Ⅵ)에 있어서의 제2도의 트랜지스터 M₁~M₄의 도통상태를 설명하기 위한 회로도이다.

우선, 기간 (Ⅰ)에 있어서는, 제3도에 나타내는 바와 같이, 클럭신호 Ф_1A가 접지전위 0V로부터 전원전압 V_dd으로 되고, 제2도에 나타내는 트랜지스터 M₁의 드레인 단자 N_A의 전위는, 제4a도에 나타내는 바와 같이, 전원전압 V_dd의 전압만큼 상승한다.

또, 클럭신호 Ф_1B가 전원전압 V_dd으로부터 접지전위 0V로 되고, 트랜지스터 M₁의 소스 단자 N_B의 전위는 제4b도에 나타내는 바와 같이, 전원전압 V_dd의 전압만큼 하강한다.

이때, 트랜지스터 M₁의 소스 단자 N_B에 접속되어 있는 커패시턴스 C_A2에는, 전단으로부터 보내져온 전하가 축적되어 있으며, 트랜지스터 M₁의 소스 단자 N_B의 전위는, 이 커패시턴스 C_A2에 축적되어 있는 전하만큼 승압되어 있다.

또, 트랜지스터 M₂의 게이트 단자 N_A의 전위는 소스 단자 N_B의 전위 보다도 높아지며, 트랜지스터 M₂는, 제5a도에 나타내는 바와 같이, 온 상태로부터 오프상태로 된다.

그리고, 이때, 후술하는 바와 같이, 트랜지스터 M₁의 드레인 단자 N_A와 소스 단자 N_B의 사이에 형성된 PN접합이 순서방향으로 바이어스되므로, 소스 단자 N_B에 접속된 트랜지스터 M₁의 기판부는, 드레인 단자 N_A의 전위로부터 PN접합의 순방향 바이어스 전압을 뺀 전위로 유지된다.

또, 제4c도에 나타내는 바와 같이, 트랜지스터 M₁의 게이트 단자 N_C의 전위는 드레인 단자 N_A의 전위와 동전위까지 하강하지만, 트랜지스터 M₁는, 제5a도에 나타내는 바와 같이, 오프상태 그대로이다.

또, 클럭신호 Ф_1A가 접지전위 0V로 부터 전원전압 V_dd으로 되는데 수반하여, 트랜지스터 M₃의 소스 단자 N_D의 전위는, 제4d도에 나타내는 바와 같이, 전원 전압 V_dd의 전압만큼 상승한다.

이때, 커패시턴스 C_A3에는, 전단으로부터 보내져온 전하가 축적되어 있으며, 트랜지스터 M₃의 소스 단자 N_D의 전위는 커패시턴스 C_A3에 축적되어 있는 전하의 전압만큼 승압되어 있다.

또, 클럭신호 Ф_1B가 전원전압 V_dd으로부터 접지전위 0V로 되었을 때에, 트랜지스터 M₄의 소스 단자 N_B의 전위는 하강하여, 트랜지스터 M₄가 오프상태로부터 온상태로 되므로, 트랜지스터 M₃의 게이트 단자 N_E의 전위는, 트랜지스터 M₃의 소스 단자 N_D의 전위와 동전위로 된다. 이때, 제5a도에 나타내는 바와 같이, 트랜지스터 M₃는 오프상태 그대로이다.

다음에, 기간 (Ⅱ)에 있어서, 클럭신호 Ф_2A가 전원전압 V_dd으로부터 접지전위 0V로 되며, 트랜지스터 M₁의 게이트 단자 N_C의 전위는, 제4c도에 나타내는 바와 같이, 전원전압 V_dd의 전압만큼 하강한다.

이 때문에, 제5b도에 나타내는 바와 같이, 트랜지스터 M₁는 온상태로 되며, 트랜지스터 M₁의 드레인 단자 N_A로부터 소스 단자 N_B에, 드레인 단자 N_A와 소스 단자 N_B의 전위가 같아질 때 까지 전류가 흐른다.

즉, 커패시턴스 C_A1으로부터 커패시턴스 C_A2로 전하의 이동이 행해지고, 제4a도에 나타내는 바와 같이, 트랜지스터 M₁의 드레인 단자 N_A의 전위는 하강하고, 제4b도에 나타내는 바와 같이, 트랜지스터 M₁의 소스 단자 N_B의 전위는 상승한다.

또, 트랜지스터 M₃의 소스 단자 N_D에 대해서도, 트랜지스터 M₁의 드레인 단자 N_A의 경우와 동일해지며, 제4d도에 나타내는 바와 같이, 소스 단자 N_D의 전위는 하강한다.

이때, 트랜지스터 M₁를 온상태로 하기 위한 클럭신호 Ф_2A는, 커패시턴스 C_B1을 통하여 외부로부터 공급되고, 트랜지스터 M₁를 온상태로 하였을 때의 드레인 단자 N_A와 소스 단자 N_B의 사이에서 전압강하는 발생하지 않으므로, 종래에 비하여 승압능력이 향상된다. 즉, 이 상태에서는, 전술한 (Ⅰ)식에 있어서, 괄호내의 V_t=0V로 본 상태에 해당하고, 각단에 효율좋게 승압을 행할 수 있다.

다음에, 기간 (Ⅲ)에 있어서, 클럭신호 Ф_2A가 접지전위 0V로 부터 전원전압 V_dd로 되며, 트랜지스터 M₁의 게이트 단자 N_C의 전위는, 제4c도에 나타내는 바와 같이, 전원전압 V_dd의 전압만큼 상승한다.

이 때문에, 제5c도에 나타내는 바와 같이, 트랜지스터 M₁는 오프상태로 된다.

또, 제4a도, 제4b도, 제4d도에 나타내는 바와 같이, 트랜지스터 M₁의 드레인 단자 N_A, 소스 단자 N_B, 트랜지스터 M₃의 소스 단자 N_D의 전위는 변하지 않는다.

다음에, 기간 (Ⅳ)에 있어서, 클럭신호 Ф_1A가 전원전압 V_dd로부터 접지전위 0V로 되며, 트랜지스터 M₁의 드레인 단자 N_A의 전위는, 전원전압 V_dd의 전압만큼 하강하려 하지만, 제1단에 있어서는, 제1도의 트랜지스터 Q₁₂가 온상태로 되므로, 제4a도에 나타내는 바와 같아, (V_dd-V_t)의 전위로 된다.

또, 클럭신호 Ф_1B가 접지전위 0V로 부터 전원전압 V_dd으로 되며, 트랜지스터 M₁의 소스 단자 N_B의 전위는, 제4b도에 나타내는 바와 같이, 전원전압 V_dd의 전압만큼 상승한다.

이 때, 커패시턴스 C_A2에는, 전단으로부터 보내져 온 전하가 축적되어 있으므로, 트랜지스터 M₁의 소스 단자 N_B의 전위는, 커패시턴스 C_A2에 축적되어 있는 전하의 전압만큼 승압되어 있다.

또, 트랜지스터 M₂의 게이트 단자 N_A의 전위는 소스 단자 N_B의 전위 보다도 낮아지고, 트랜지스터 M₂는, 제5d도에 나타내는 바와 같이, 오프상태로부터 온상태로 된다.

이 때문에, 트랜지스터 M₁의 게이트 단자 N_C의 전위는, 제4c도에 나타내는 바와 같이, 트랜지스터 M₁의 소스 단자 N_B의 전위와 동전위로 될때까지 상승한다.

또, 클럭신호 Ф_1A가 전원전압 V_dd으로부터 접지전위 0V로 됨에 수반하여, 트랜지스터 M₃의 소스 단자 N_D의 전위는, 제4d도에 나타내는 바와 같이, 전원전압 V_dd의 분하만큼 하강한다.

이때, 커패시턴스 C_A3에는, 전단으로부터 보내져온 전하가 축적되어 있으며, 소스 단자 N_D의 전위는 커패시턴스 C_A3에 축적되어 있는 전하의 전압만큼 상승되어 있다.

이 때문에, 트랜지스터 M₁의 드레인 단자 N_B의 전위는 소스 단자 N_D의 전위 보다도 높아지며, 트랜지스터 M₄는, 제5d도에 나타내는 바와 같이, 온상태로부터 오프상태로 된다.

또, 전술한 트랜지스터 M₁의 경우와 같은 트랜지스터 M₃의 드레인 단자 N_B와 소스 단자 N_D의 사이에 형성된 PN접합이 순방향으로 바이어스되어 있으므로, 소스 단자 N_D에 접속된 트랜지스터 M₃의 기판부는, 드레인 단자 N_B의 전위로부터 PN접합의 순방향 바이어스 전압을 뺀 전압으로 유지된다.

다음에, 기간 (Ⅴ)에 있어서, 클럭신호 Ф_2B가 전원전압 V_dd으로부터 접지전위 0V로 되며, 트랜지스터 M₃의 게이트 단자 N_E의 전위는, 전원전압 V_dd의 전압만큼 하강한다.

이 때문에, 제5e도에 나타내는 바와 같이, 트랜지스터 M₃는 온상태로 되며, 트랜지스터 M₃의 드레인 단자 N_B로부터 소스 단자 N_D에, 드레인 단자 N_B와 소스 단자 N_D의 전위가 같게 될 때까지 전류가 흐른다.

즉, 커패시턴스 C_A2로부터 커패시턴스 C_A3에 전하의 전송이 행해지며, 제4b도에 나타내는 바와 같이, 트랜지스터 M₃의 드레인 단자 N_B의 전위는 하강하고, 제4d도에 나타내는 바와 같이, 트랜지스터 M₃의 소스 단자 N_D의 전위는 상승한다.

또, 트랜지스터 M₂는 온 상태 그대로이며, 트랜지스터 M₁의 게이트 단자 N_C와 트랜지스터 M₃의 드레인 단자 N_B는 동전위이므로, 제4c도에 나타내는 바와 같이, 트랜지스터 M₁의 게이트 단자 N_C의 전위는 하강한다.

이때, 트랜지스터 M₃를 온상태로 하기 위한 클럭신호 Ф_2B는, 커패시턴스 C_B2를 통하여 외부로부터 공급되고, 트랜지스터 M₃를 온상태로 하였을 때의 드레인 단자 N_B와 소스 단자 N_D의 사이에서 전압강하는 발생하지 않으므로, 종래에 비하여 승압능력이 향상된다.

다음에, 기간 (Ⅵ)에 있어서, 클럭신호 Ф_2B가 접지전위 0V로부터 전원전압 V_dd으로 되며, 트랜지스터 M₃의 게이트 단자 N_E의 전위는, 전원전압 V_dd의 전압만큼 상승한다.

이 때문에, 제5f도에 나타내는 바와 같이, 트랜지스터 M₃는 오프상태로 된다.

또, 제4a도~제4d도에 나타내는 바와 같이, 노드 N_A~N_D의 전위는 변하지 않는다.

이상에 설명한 동작에 있어서, 각 트랜지스터 M₁, M₃의 소스 단자는 후단으로 갈수록 승압되므로, 본래대로라면, 기판효과가 발생하여, 전술한 (2) 식에서 나타내는 바와 같이, 각 트랜지스터 M₁, M₃의 드레시홀드 전압 V_t은 상승하려고 한다. 그러나, 본 실시예에 있어서는, 제2도에 나타내는 바와 같이, 각 트랜지스터 M₁, M₃의 기판부를 소스 단자에 접속하고 있으므로, 기판효과는 발생하는 일이 없으며, 전단으로부터 후단으로의 전하의 전송효율이 좋게 행해진다.

제6도는, 제2도의 트랜지스터 M₁, M₃의 부분의 소자구조를 나타내기 위한 개략 단면도이다.

제6도에 나타내는 바와 같이, P형 반도체 기판 (10)에 절연한 N 웰영역 (11)이 각각 형성되고, 각 N 웰영역 (11)에는, 게이트 산화막 (15)을 통하여 형성된 다결정 실리콘 (16)을 게이트 전극으로서 가지며, P⁺확산층 (12)을 소스/드레인으로서 갖는 MOS 트랜지스터가 형성되어 있다.

각 트랜지스터의 소스측의 P⁺확산층은, N⁺확산층 (14)을 통하여, 그 트랜지스터가 형성되어 있는 N 웰영역 (11)과 전기적으로 접속되고, 전단의 트랜지스터의 소스는 후단의 트랜지스터의 드레인과 접속되어 있다.

이로써, 각 트랜지스터의 기판부로 되는 N 웰영역 (11)은, 각 트랜지스터의 전위로 고정되고, 기판효과가 방지된다.

또, 각 트랜지스터의 드레인측의 P⁺확산층도 (12)과 N 웰영역 (11)의 사이에 형성되는 PN접합이, 제5도 (Ⅰ) 또는 (Ⅳ)의 상태인 때에, 순방향 바이어스되고, 이 PN접합을 통하여, 기판부의 N 웰영역 (11)으로부터 N⁺확산층 (14)을 통하여, 노드 N_A→N_B, N_B→N_D의 전하의 전송을 행할 수 있다. 이 경우에는, MOS 트랜지스터의 드레시홀드 전압 V_t과는 독립한 PN 접합의 순방향 바이어스 전압 V_F(통상 0.7V 정도)의 전위차를 승압하여 이용게 되며, 전술한 (1)(2)식의 V_t대신에 V_F를 사용하게 된다. 이 PN 접합의 순방향 바이어스 전압 V_F은 기판효과의 영향을 받지 않으므로, 승압회로의 단수가 늘어나도 기판효과에 의한 승압능력의 저하를 발생하지 않는 승압회로를 실현할 수 있다.

이상 설명한 바와 같이, 본 발명의 실시예 1에 의한 반도체 승압회로에서는, 제1도의 MOS 트랜지스터 Q₁, Q₃, Q₅, Q₇, …, Q₉의 기판부를 서로 전기적으로 절연분리함과 동시에, 각각의 기판부를 소스 단자 N₃, N₅, N₇, N₁₁, …, N₁₂에 전기적으로 접속함으로써, 기판효과에 의한 드레시홀드 전압 V_t의 증대를 방지할 수 있다. 따라서, 승압회로의 단수 n에 비례하여 증대하는 출력전압 V_POUT을 얻을 수 있으며, 종래보다도 승압능력이 높은 반도체 승압회로를 제공할 수 있다.

또, 본 실시예의 구성은, 제6도에 나타내는 바와 같이, 각 트랜지스터가 형성되는 N 웰영역 (11)을 분리하여 형성함과 동시에, 각 N 웰영역 (11)의 N⁺불순물 영역 (14)와 각 트랜지스터의 소스측의 P⁺불순물 영역 (12)을 전기적으로 접속하면 좋으며, 종래와 같은 각 트랜지스터의 드레시홀드 전압을 다르게 하기 위한 공정이 필요없으므로, 제조공정이 그렇게 증대되는 일은 없다.

또, 각 트랜지스터의 기판부의 소스 단자와 전기적으로 접속함으로써, 각 트랜지스터의 소스와 드레인의 사이에는, 드레인과 기판부의 경계에 형성되는 PN 접합이 병령로 접속된 구조로 이루어진다. 그리고, 승압회로에 있어서의 차단으로의 전하의 송출시에 있어서, 이 PN 접합을 온상태로 함으로써, 각 트랜지스터의 기판부의 전위를 PN접합의 순방향 바이어스 전압 V_F(통상 0.7V 정도)의 전위차로 고정할 수 있으며, 이로서도 기판효과의 영향을 억제할 수 있다.

또, 제5도에 나타내는 바와 같이, 각 트랜지스터 M₁, M₃의 게이트 단자 N_C, N_E에는, 드레인 단자 N_A, N_B에 입력되는 클럭신호 Ф_1A, Ф_1B와는 독립된 클럭신호 Ф_2A, Ф_2B를 입력하여, 각 트랜지스터 M₁, M₃의 소스와 드레인의 사이에 전위차가 발생하지 않도록 하여 트랜지스터를 온상태로 할 수 있으므로, 승압회로에 있어서의 차단으로의 전하의 송출시에 있어서, 소스와 드레인의 사이의 전위차분의 전압강하가 발생하지 않는 전하의 송출이 가능해진다. 이 때문에, (1) 식에 있어서, 드레시홀드 전압 V_t을 0으로 둘 수 있으므로, 종래회로에 비할여 효율좋게 승압할 수 있으며, 승압회로의 단수 n 및 전원전압 V_dd이 종래회로와 동일한 경우라도, 보다 높은 출력전압 V_POUT을 얻을 수 있다. 또, 출력전압 V_POUT이 같아서 좋은 경우에는, 본 실시예의 승압회로의 쪽이 보다 큰 부하전류 I_OUT를 취한다.

예를 들면, 전원전압 V_dd이 2.5V 에서, 승압회로의 단수 n이 20단인 경우에 있어서, 용량비 C/ (C+C_S)를 0, 9 드레시홀드 전압의 절대치 ｜V_t｜를 0.6V, 출력단에서의 부하전류 I_OUT을 0으로 가정하면, 종래회로에서는 출력전압 V_POUT으로서 20V 밖에 얻을 수 없었지만, 본 실시예에 의한 회로에서는 47V 정도의 값을 얻을 수 있었다.

또, 본 실시예에 의한 반도체 승압회로에서는, 종래회로에서는 승압 불가능한 낮은 전원전압 V_dd에 있어서도, 희망하는 출력전압을 얻을 수 있다. 즉, 종래회로에서는, 제25도 나타내는 바와 같이, 승압회로의 단수 n을 어떠한 값으로 설정하여도, 전원전압 V_dd에 의해 최대출력전압은 소정의 값으로 제한 되지만, 본 실시예에 의한 반도체 승압회로에 있어서는, 실질상, 그와 같은 제한은 없다.

예를 들면, 전원전압 V_dd이 2.0V의 경우에 있어서, 용량비 C/ (C+C_S)를 0.9, 드레시홀드 전압의 절대치 ｜V_t｜를 0.6V, 출력단에서의 부하전류 I_OUT을 0으로 하면, 종래회로에서는, 승압회로의 단수 n이 50단에 있어서도 출력전압 V_POUT은 12V밖에 얻을 수 없지만, 본 실시예에 의한 회로에서는, 승압회로의 단수 n이 20단에 있어서 37V 정도의 값을 얻을 수 있으며, 승압회로의 단수 n이 50단에 있어서는 91V 정도의 값을 얻을 수 있다.

그리고, 본 실시예에 의한 반도체 승압회로에 있어서, 드레시홀드 전압의 절대치 V1을 0.6V로 한 경우, 승압가능한 전원전압 V_dd의 하한은 0.7V 정도로 된다.

이상의 설명에서는, n 개단의 MOS 트랜지스터의 기판이 서로 전기적으로 절연되어 있는 것으로 하였지만, n 개단을 둘 이상의 그룹, 예를 들면 제1-제3단의 제1그룹과, 제4-제n단의 제2그룹의 둘로 나누어, 각 그룹에 포함되는 트랜지스터의 기판과, 다른 그룹에 포함되는 트랜지스터의 기판을 전기적으로 서로 절연하여도 좋다.

다음에, 본 발명의 실시예 2에 의한 반도체 승압회로를 제7도 및 제8도를 참조하면서 설명한다.

제7도는, 본 발명의 실시예 2에 의한 반도체 승압회로의 구성을 나타내는 회로도이다.

제7도에 있어서, n개의 P채널 MOS 트랜지스터 Q₃₀~Q₃₄가 종렬접속되어서 n단의 승압회로를 구성하고 있다. 각 트랜지스터 Q₃₀~Q₃₄의 기판부는 전기적으로 분리됨과 동시에, 각 기판부 및 게이트 단자는 각각 소스 단자 N₃₁~N₃₅에 접속되어 있다. 그리고, 각각의 단자 N₃₀~N₃₅에는 커패시턴스 C₃₀~C₃₅를 통하여, 제8도에 나타내는 클럭신호 Ф_A또는 Ф_B가 입력된다.

본 실시예의 승압회로에서는, 입력신호로서, 전원전압 V_dd이 P채널 MOS 트랜지스터 Q₃₅의 소스 단자 N₃₇로부터 트랜지스터 Q₃₀의 드레인 단자 N₃₀에 입력되고, 출력신호로서, 출력전압 V_POUT가 P 채널 MOS 트랜지스터 Q₃₅를 통하여 출력단자 N₃₅로부터 출력된다.

클럭신호 Ф_A, Ф_B는, 제8도에 나타내는 바와 같이, 서로 역위상의 신호이며, 진폭이 전압 VФ이다.

또, 본 실시예의 트랜지스터 Q₃₀~Q₃₄의 소자구조는, 제6도와 동일하여도 좋다. 즉, P형 반도체 기판 (10)에 N 웰영역 (11)이 형성되고, 각 N 웰영역 (11)에는, 게이트 산화막 (15)을 통하여 형성된 다결정 실리콘층 (16)을 게이트 전극으로서 가지며, P⁺확산층 (12)을 소스/드레인으로서 갖는 MOS 트랜지스터가 형성된다.

각 트랜지스터 소스측의 P⁺확산층 (12)은, N⁺확산층 (14)을 통하여 N 웰영역 (11)과 접속되고, 전단의 트랜지스터의 소스는 각단의 트랜지스터의 드레인과 접속되어 있다. 이로써, 각 트랜지스터의 기판부로 이루어지는 N 웰 영역 (11)은, 각 트랜지스터의 소스전위로 고정되고, 기판효과 방지된다.

또, 각 트랜지스터의 드레인측의 P⁺확산층 (12)과 N 웰영역 (11)의 사이에 형성되는 PN접합이 순방향 바이어스되므로써, 이 PN접합을 통하여, 기판부의 N 웰영역 (11)으로부터 N⁺확산층 (14)을 통하여, 노드 N_A→N_B, N_B→N_D의 전하의 전송이 행해진다. 본 실시예의 경우에는, 상술한 실시예 1의 제5도 (Ⅱ) 및 (Ⅴ)에 나타내는 각 트랜지스터가 실질적으로 완전히 도통한 상태가 존재하지 않으며, 전단으로부터 후단으로의 전하의 전송은 상술한 PN접합을 통하여 행해진다. 따라서, 본 실시예의 경우에는, MOS 트랜지스터의 드레시홀드 전압 V_t의 독립된 PN접합의 순방향 바이어스 전압 V_F(통상 0.7V 정도)의 전위차를 승압에 이용하게 되며, 전술의 (1), (2)식의 V_t대신에 V_F를 사용하게 된다. 이 PN 접합의 순방향 바이어스 전압 V_F는 기판효과의 영향을 받지 않으므로, 승압회로의 단수가 늘어나도 기판효과에 의한 승압능력의 저하를 발생하지 않는 승압회로를 실현할 수 있다.

상세하게 설명하면, 본 실시예에 있어서는, 제7도에 나타내는 바와 같이, 각 트랜지스터 Q₃₀~Q₃₄의 기판부는 소스 단자 N₃₁~N₃₅에 각각 전기적으로 접속되어 있고, 그것에 의해 드레인과 기판부의 경계에 형성되는 PN접합이 각각의 트랜지스터 Q₃₀~Q₃₄의 소스와 드레인의 사이에 병렬로 접속된 구조로 된다. 그리고, 승압회로에 있어서의 차단으로의 전하의 송출시에 있어서, 이 PN 접합을 온상태로 하므로써, 각 트랜지스터 Q₃₀~Q₃₄의 기판부에 전위를 PN접합의 순방향 바이어스 전압 V_F(통상 0.7V 정도)의 전위차로 고정할 수 있으므로, 이에 의해서도 기판효과의 영향을 억제할 수 있다.

다음에, 본 발명의 실시예 3에 의한 반도체 승압회로를 제9도 및 제10도를 참조하면서 설명한다.

제9도는, 본 발명의 실시예에 의한 반도체 승압회로의 구성을 나타내는 회로도이다.

제9도에 있어서, n개의 N 채널 MOS 트랜지스터 Q₄₀~Q₄₄가 종렬접속되어서 n단의 승압회로를 구성하고 있다. 각 트랜지스터 Q₄₀~Q₄₄의 기판부는 전기적으로 절연됨과 동시에, 각 기판부 및 게이트 단자는 각각 소스 단자 N₄₀~N₄₄에 접속되어 있다. 그리고, 각각의 단자 N₄₀~N₄₄에는 커패시턴스 C₄₀~C₄₄를 통하여, 제8도에 나타내는 것과 같은 클럭신호 Ф_A또는 Ф_B가 입력된다.

본 실시예에 의한 승합회로에서는, 입력신호로서, 전원전압 V_dd이 N채널 MOS 트랜지스터 Q₄₅의 소스 단자 N₄₇로부터 단자 N₄₀에 입력되고, 출력신호로서, 출력전압 V_POUT이 N채널 MOS 트랜지스터 Q₄₄를 통하여 출력단자 N₄₆으로부터 출력된다.

본 실시예에 의한 트랜지스터 Q₄₀~Q₄₄의 소자구조를 제10도에 나타낸다.

제10도에 있어서, N형 반도체 기판 (50)에 P 웰 영역 (51)이 형성되고, 각 P 웰 영역 (51)에는, 게이트 산화막 (55)을 통하여 형성된 다결정 실리콘층 (56)을 게이트 전극으로서 가지며, N⁺확산층 (52)을 소스/드레인으로서 갖는 MOS 트랜지스터가 형성되어 있다.

각 트랜지스터의 소스측의 N⁺확산층 (52)은, P⁺확산층 (54)을 통하여, 그 트랜지스터가 형성된 P 웰영역 (51)과 전기적으로 접속되고, 전단의 트랜지스터의 소스는 후단의 트랜지스터의 드레인과 접속되어 있다.

이로써, 각 트랜지스터의 기판부로 되는 P 웰영역 (51)은, 각 트랜지스터의 소스 전위로 고정되고, 기판효과가 방지된다. 또, 각 트랜지스터의 드레인측의 N⁺확산층 (52)은 P 웰영역 (51)의 사이에는 PN 접합 이 형성되어 있으며, 동작시에 있어서, 이 PN 접합에 순방향 접합이 걸리면, 각 트랜지스터의 기판영역은 PN 접합의 순방향 바이어스에 의해 고정되므로, 이에 의해서도 기판효과가 방지된다.

이상 설명한 바와 같이, 본 발명의 실시예 3에 의한 반도체 승압회로에서는, MOS 트랜지스터의 기판부를 서로 전기적으로 절연분리함과 동시에, 그 기판부를 MOS 트랜지스터의 소스 단자와 전기적으로 접속함으로써, 기판 효과에 의한 드레시홀드 전압 V_t의 증대를 방지할 수 있으며, 반도체 승압회로의 단수 n에 비례한 출력전압 V_POUT을 얻을 수 있다.

또, 이 구성은, 제10도에 나타내는 바와 같이, 각 트랜지스터 Q₄₀~Q₄₄가 형성되는 P 웰영역 (51)을 분리하여 형성함과 동시에, 각 P 웰영역 (51)의 P⁺불순물 영역 (54)의 각 트랜지스터 Q₄₀~Q₄₄의 소스측의 N⁺불순물 영역 (52)과 전기적으로 접속하면 좋으며, 특히, 제조공정이 증대하는 일은 없다.

또, 각 트랜지스터 Q₄₀~Q₄₄의 기판부를 소스 단자 N₄₀~N₄₄와 전기적으로 접속함으로써, 각 트랜지스터 Q₄₀~Q₄₄의 소스와 드레인의 사이에는, 드레인과 기판부의 경계에 형성되는 PN접합이 병렬로 접속된 구조로 된다. 그리고, 승압회로에 있어서의 차단으로의 전하의 송출시에 있어서, 이 PN 접합을 온으로 함으로써, 각 트랜지스터 Q₄₀~Q₄₄의 기판부의 전위는 PN 접합의 순방향 바이어스 전압 V_F(통상 0.7V 정도)의 전위차로 고정할 수 있으므로, 이에 의해서도 기판효과의 영향을 억제할 수 있다.

본 발명의 실시예 2, 실시예 3에 의한 반도체 승압회로에서는, 상술한 (1)(2)식에 있어서, 드레시홀드 전압 V_t대신에 순접 바이어스 전압 V_F를 사용할 수 있다. 특히, 드레시홀드 전압 V_t이 순방향 바이어스 전압 V_F보다 큰 경우에 있어서는, 승압회로에 있어서의 차단으로의 전하의 송출시의 전압강하가 적어지므로, 승압회로의 승압능력을 향상시킬 수 있다. 즉, 차단으로의 전하의 송출시의 전압강하는, 드레시홀드 전압 V_t와 순접 바이어스 전압 V_F중 어느 쪽인가의 작은 쪽에 의해서 정해진다.

예를 들면, 전원전압 V_dd이 2.5V에서, 승압회로의 단수 n이 20단의 경우에 있어서, 용량비 C/ (C+C_S)를 0.9, 드레시홀드 전압의 절대치 ｜V_t｜를 0.6V, 출력단에서의 부하전류 I_OUT를 OA, PL접합의 순방향 바이어스 전압 V_F를 0.7V로 하였을 때, 종래회로에서는 출력전압 V_POUT으로서 20V밖에 얻을 수 없었지만, 본 발명의 실시예 3에 의한 회로에서는 37V정도의 값을 얻을 수 있었다.

또, 예를 들면, 전원전압 V_dd이 2.0V의 경우에 있어서, 용량비C/ (C+C_S)를 0,9 드레시홀드 전압의 절대치 ｜V_t｜를 0.6V, 출력단에서의 부하전류 I_OUT을 OA, PN 접합의 순방향 바이어스 전압 V_F를 0.7V로 하였을 때, 종래회로에서는, 승압회로의 단수 n이 50단에 있어서도 출력전압 V_POUT은 12V밖에 얻을 수 없지만, 본 발명의 실시예 3에 의한 회로에서는, 승압회로의 단수 n이 20단에 있어서 23V정도의 값을 얻을 수 있었으며, 승압회로의 단수 n이 50단에 있어서는 56V 정도의 값을 얻을 수 있다.

본 발명의 실시예 2, 실시예 3에 의한 반도체 회로에 있어서, PN접합의 순방향 바이어스 전압 V_F을 0.7V, 용량비 C/ (C+C_S)를 0, 9로 하면, 승압 가능한 전원전압 V_dd의 하한은 0.8V 정도로 된다.

이상, 본 발명의 실시예 1~3 실시예에 의한 반도체 승압회로에 대해서 설명하지만, 실시예 1에 의한 회로는, 차단으로의 전하의 송출시의 전압강하를 실질적으로 0으로 할 수 있으므로, 실시예 2, 실시예 3에 의한 회로에 비하여 보다 큰 승압능력을 갖는다. 특히, 0.8~2.0V 정도의 전원전압 V_dd에 있어서, 그들 승압능력의 차가 현저해진다.

특히, 0.8~2.0V 정도의 전원전압 V_dd에 있어서, 희망하는 출력전압을 얻으려 하는 경우, 실시예 2, 실시예 3에 의한 회로에서는, 차단으로의 전하의 송출시의 전하강하를 위하여, 승압회로의 단수 n을 크게 할 필요가 있지만, 실시예 1에 의한 회로에서는 그 필요가 없다. 예를 들면, 전원전압 V_dd이, 2.0V 인 경우에 있어서, 실시예 2, 실시예 3에 의한 회로에서는, 출력전압 V_POUT으로서 23V를 얻기 위하여 필요한 승압회로의 단수 n은 20단이지만, 실시예 2, 실시예 3에 의한 회로에서는 12단이라도 좋다.

한편, 실시예 2, 실시예 3에 의한 회로는, 실시예 1에 의한 회로에 비하여 구성이 간단하며, 또, 필요한 클럭신호도 2종류만으로 된다는 이점을 갖는다.

어느 실시예에 있어서도, MOS 트랜지스터의 기판부가 서로 전기적으로 절연분리됨과 동시에, 그 기판부를 MOS 트랜지스터의 소스 단자와 전기적으로 접속하여 있으므로, 기판 효과를 방지할 수 있으며, 높은 승압능력을 얻을 수 있다.

또, 특별히 복잡한 제조공정도 필요없다.

또한, 종래와 동일한 승압능력을 얻을 경우, 종래에 비하여 승압회로의 단수를 감소시킬 수 있다.

본 발명의 실시예 4에 대해서 제1도~제4도를 참조하여 설명한다.

제11도에, 본 발명의 실시예 4에 의한 반도체 승압회로의 구성을 나타낸다.

제11도에 나타내는 바와 같이, n개의 N채널 MOS 트랜지스터 Q₅₁, Q₅₃, Q₅₅, Q₅₇, …, Q₅₉가 종렬접속되어서 n단의 승압회로를 구성하고 있다. 이들의 트랜지스터 Q₅₁, Q₅₃, Q₅₅, Q₅₇, …, Q₅₉의 소스 단자 (노드 N₅₁, N₅₃, N₅₅, N₅₇, …, N₅₉로 나타낸다)에 각각 커패시턴스 C₅₁, C₅₃, C₅₅, C₅₇, …, C₅₉를 통하여, 제12도에 나타내는 클럭신호 Ф_1A, Ф_1B가 입력된다.

또, 트랜지스터 Q₅₁, Q₅₃, Q₅₅, Q₅₇, …, Q₅₉의 게이트 단자 (노드 N₅₂, N₅₄, N₅₆, N₅₈, …, N₆₀로 나타낸다) 에는 각각 커패시턴스 Q₅₂, Q₅₄, Q₅₆, Q₅₈, …, Q₆₀을 통하여, 제12도에 나타내는 클럭신호 Ф_2A,또는 Ф_2B가 입력된다.

또, 각 트랜지스터 Q₅₁, Q₅₃, Q₅₅, Q₅₇, …, Q₅₉의 게이트 단자 N₅₂, N₅₄, N₅₆, N₅₈, …, N₆₀과 소스 단자 (노드 N₅₁, N₅₃, N₅₅, N₅₇, …, N₅₉로 나타낸다)의 사이에는, MOS 트랜지스터 Q₅₂, Q₅₄, Q₅₆, Q₅₈, …, Q₆₀이 각각 접속되고, 이들 트랜지스터 Q₅₂, Q₅₄, Q₅₆, Q₅₈, …, Q₆₀의 게이트 단자는 트랜지스터 Q₅₁, Q₅₃, Q₅₅, Q₅₇, …, Q₅₉의 드레인 단자 N₅₃, N₅₅, N₅₇, N₅₉, …, N₆₂에 각각 접속되어 있다.

본 실시예의 승압회로에서는, 입력신호로서, 전원전압 V_dd이 N채널 MOS 트랜지스터 Q₆₂, Q₆₃의 소스 단자 (노드 N₅₀로 나타낸다)로부터 트랜지스터 Q₅₁, Q₅₃의 소스 단자 N₅₁, N₅₃에 각각 입력되고, 출력신호로서, 출력전압 V_POUT이, N 채널 MOS 트랜지스터 Q₆₁를 통하여 출력단자 (노드 N₆₃으로 나타낸다)로 부터 출력된다. 도시한 바와 같이, 트랜지스터 Q₆₂, Q₆₃의 게이트 단자는 각각 소스 단자 N₅₀에 접속되어 있다. 또, 트랜지스터 Q₆₁의 소스 단자 (노드 N₆₂로 나타낸다)에는, 커패시턴스 C₆₁을 통하여, 제12도에 나타내는 클럭신호 Ф_1B가 입력된다. 또한, 트랜지스터 Q₆₁의 게이트 단자는 드레인 단자 (노드 N₆₃으로 나타낸다)에 접속되어 있다.

제12도에 나타내는 바와 같이, 클럭신호 Ф_1A, Ф_1B는 서로 역위상의 신호이다. 이 클럭신호 Ф_1A, Ф_1B는, 클럭신호 CLK₁를 제11도의 NAND 회로 ND₆₁, ND₆₂및 인버터회로 IV₆₁~IV₆₃을 통과시켜 얻을 수 있으며, 통상은 클럭신호 Ф_1A, Ф_1B의 진폭 VФ은 전원전압 V_dd와 동일해진다.

또, 클럭신호 Ф_1A, Ф_1B는, 대응하는 클럭신호 Ф_1A, Ф_1B가 각각 온의 기간내에 온으로 되는 펄스형의 신호이며, 이 클럭신호 Ф_1A, Ф_1B는, 클럭신호 CLK₂, CLK₃를 각각 부트스트랩회로 BS₅₁, BS₅₃을 통과시킴으로써, 전원전압 V_dd보다 큰 진폭을 갖게 한 것이다.

도시한 바와 같이, 부트스트랩회로 BS₅₁는, MOS 트랜지스터 Q₆₄, Q₆₅, Q₆₆, 인버터회로 IV₆₄, 커패시턴스 C₆₂, C₆₃에 의해 구성되어 있으며, 부트스트랩회로 BS₅₂는, MOS 트랜지스터 Q₆₇, Q₆₈, Q₆₉, 인버터회로 IV₁₅, 커패시턴스 C₆₄, C₆₅에 의해 구성되어 있다. N₆₆~N₆₉는 각각 노드를 나타낸다.

다음에, 본 실시예의 반도체 승압회로의 동작에 대해서 설명한다.

먼저, 제12도의 기간 (Ⅰ)에 있어서, 클럭신호 Ф_1A가 접지전위 0V로부터 전원전압 V_dd으로 되며, 커패시턴스 C₅₁에는 (V_dd-V_t)의 전압만큼의 전하가 축적되어 있으므로, 트랜지스터 Q₅₁의 소스 단자 N₆₁의 전위는 대략 (2V_dd-V_t)로 된다.

또 클럭신호 Ф_1B가 전원전압 V_dd으로부터 접지전위 0V로 되며, 트랜지스터 Q₅₃의 소스 단자 N₅₃의 전위는 하강하여 하지만, 트랜지스터 Q₆₃가 온상태로 되므로, 소스 단자 N₅₃의 전위는 (V_dd-V_t)로 된다.

또, 트랜지스터 Q₅₂가 오프상태이며, 커패시턴스 C₅₁에는 (V_dd-V_t)의 전압만큼의 전하가 축적되어 있으므로, 트랜지스터 Q₅₁의 게이트 단자 N₅₂의 전위는 대략 (V_dd-V_t)이다. 이 때문에, 트랜지스터 Q₅₁는 오프상태이다.

다음에, 제12도의 기간 (Ⅱ)에 있어서, 클럭신호 Ф_1A가 전원전압 V_dd이며, 클럭신호 Ф_1B가 접지전위 0V이며, 클럭신호 Ф_2A가 접지전위 0V로부터 승압전압 V_hh(전원전압 V_dd보다도 큰 값)으로 되므로, 트랜지스터 Q₅₁의 게이트 단자 N₅₂의 전위는 대략 (V_dd-V_t+V_hh)로 된다.

이 때문에, 트랜지스터 Q₅₁는 상태로 되며, 트랜지스터 Q₅₁의 소스 단자 N₅₁트랜지스터 Q₅₃의 소스 단자 N₅₃에 전하가 흐른다. 그리고, 트랜지스터 Q₅₁의 소스 단자 N₅₁트랜지스터 Q₅₃의 소스 단자 N₅₃의 전위가 동등해진 시점에서 평형상태로 되므로, 소스 단자 N₅₁, N₅₃의 전위는 대략 (3/2V_dd-V_t)로 된다.

이 때, (2) 식에 나타내는 바와 같이, 트랜지스터 Q₅₁의 드레시홀드 전압 V_t은 기판효에 의해 상승하고 있으며, 클럭신호 Ф_2A를 승압시키지 않는 경우는, 트랜지스터 Q₅₁의 드레인 단자 N₅₃과 게이트 단자 N₅₂의 전위차가 트랜지스터 Q₅₁의 드레시홀드 전압 V_t과 동등해진 시점에서, 트랜지스터 Q₅₁가 오프상태로 되므로, 커패시턴스 C₅₁로부터 커패시턴스 C₅₃으로의 전하의 전송이 도중에 멈춰버린다.

이 때문에, 트랜지스터 Q₅₃의 소스 단자 N₅₃의 전위의 상승이 완전히 행해지지 않으며, 트랜지스터 Q₅₃의 소스 단자 N₅₃의 전위가 (3/2V_dd-V_t)보다 작은 값으로 되어 버리므로, 승압회로의 승압능력이 저하된다.

한편, 클럭신호 Ф_2A를 승압시킨 경우는, 트랜지스터 Q₅₁의 소스 단자 N₅₁와 트랜지스터 Q₅₃과 소스 단자 N₅₃의 전위가 동등해질 때까지 트랜지스터 Q₅₁를 온상태로 유지할 수 있으며, 커패시턴스 C₅₁로부터 커패시턴스 C₅₃으로의 전하의 전송이 완전하게 행해지기 때문에, 제13도에 나타내는 바와 같이, 종래회로에 비하여 승압능력이 향상된다.

그리고, 제13도는 승압회로의 단수를 늘렸을 때의 본 발명 실시예의 회로와 종래의 출력전압을 비교하여 나타내는 그래프이다. 제13도로부터 알 수 있듯이, 본 발명 실시예의 회로에서는, 같은 단수의 경우, 종래의 회로 보다도 높은 출력을 얻을 수 있다. 또, 이 제13도로부터 같은 출력전압을 얻기 위하여, 본 발명 실시예의 회로에서는, 종래의 회로 보다도 승압단수가 적어도 좋다는 것을 알 수 있다.

또, 제14도는, 단수를 무한대로 하였을 때의 전원전압과 최대출력 접압의 관계를 본 실시예의 회로와 종래의 회로를 비교하여 나타내는 그래프이다. 이 제14도로부터, 실시예 4의 회로에서는, 희망하는 출력전압을 얻기 위하여 종래 보다도 낮은 전원전압을 사용하는 것이 가능한 것을 알 수 있다.

그리고, 이들의 제13도 및 제14도에서는, 전술한 제24도 및 제25도와 스케일을 다르게 하고 있다.

다음에, 제12도의 기간 (Ⅲ)에 있어서, 클럭신호 Ф_1A가 전원전압 V_dd이며, 클럭신호 Ф_1B가 접지전위 0V이며, 클럭신호 Ф_2A가 접지전위 0V로 되므로, 게이트 단자 N₅₂의 전위는 대략 (V_dd-V_t)로 된다. 또, 소스 단자 N₅₁, N₅₃의 전위는 대략 (3/2V_dd-V_t)그대로 이다. 이 때문에, 트랜지스터 Q₅₁, Q₅₃는 오프 상태로 된다.

다음에, 제12도 기간 (Ⅳ)에 있어서, 클럭신호 Ф_1A가 전원전압 V_dd로부터 접지전위 0V로 되므로, 트랜지스터 Q₅₁의 소스 단자 N₅₁의 전위는 하강하려 하지만, 트랜지스터 Q₆₂가 온상태로 되므로, 소스 단자 N₅₁의 전위는 (V_dd-V_t)로 된다.

또, 커패시턴스 C₅₃에는 (3/2V_dd-V_t)의 전압만큼의 전하가 축적되어 있으므로, 트랜지스터 Q₅₃의 소스 단자 N₅₃의 전위는 대략 (5/2V_dd-V_t)로 된다. 이 때문에, 트랜지스터 Q₅₂는 온상태로 된다.

따라서, 트랜지스터 Q₅₁의 게이트 단자 N₅₂의 전위는 트랜지스터 Q₅₁의 소스 단자 N₅₁의 전위와 동등해지며, 게이트 단자 N₅₂는 대략 (V_dd-V_t)로 된다.

다음에, 제12도의 기간 (Ⅴ)에 있어서, 클럭신호 Ф_1A가 접지전위 0V이며, 클럭신호 Ф_1B가 전원전압 V_dd이며, 클럭신호 Ф_2B가 접지전위 0V로부터 승압전압 V_hh(전원전압 V_dd보다도 큰 값)으로 되며, 커패시턴스 C₅₄에는 대략 (3/2V_dd-V_t)의 전압만큼의 전하가 축적되어 있으므로, 트랜지스터 Q₅₃의 게이트 단자 N₅₄의 전위는 대략 (3/2V_dd-V_t)로 된다.

이 때문에, 트랜지스터 Q₅₃는 온상태로 되며, 트랜지스터 Q₅₃의 소스 단자 N₅₃로부터 트랜지스터 Q₅₅의 소스 단자 N₅₅에 전하가 흐르고, 트랜지스터 Q₅₃의 소스 단자 N₅₃과 트랜지스터 Q₅₅의 소스 단자 N₅₅의 전위가 동등해진 시점에서 평형상태로 된다. 이때, 소스 단자 N₅₅의 전위는 상승한다.

다음에, 제12도의 기간 (Ⅵ)에 있어서, 클럭신호 Ф_1A가 접지전위 0V이며, 클럭신호 Ф_1B가 전원전압 V_dd이며, 클럭신호 Ф_2A가 승압전압 V_hh로부터 접지 전위 0V로 되므로, 게이트 단자 N₅₄의 전위는 대략 (3/2V_dd-V_t)로 된다. 이 때문에, 트랜지스터 Q₅₃, Q₅₄는 오프상태로 된다.

이상의 설명에는, 승압회로의 동작을 알기 쉽게 하기 위하여, 클럭신호 CK의 1주기의 구간을 제12도에 나타내는 바와 같이 (Ⅰ)~(Ⅵ)의 6개의 기간으로 나누어서 설명하였다.

그러나, 클럭신호 CLK₂, CLK₃의 라이징 및 폴링은 클럭신호 CK의 라이징 또는 폴링과 실질적으로 같은 시각이라도 좋으며, 이것에 의해서, 클럭신호 CK의 클럭주파수 f를 크게 할 수 있으며, (Ⅰ)식에 나타내는 바와 같이, 출력단계에서의 부하전류 I_OUT이 있다고 하였을 경우의 출력전압 V_POUT을 증가시킬 수 있다.

다음에, 부트스트랩회로 BS₅₁에 대해서, 제11도 및 제12도를 참조하면서 설명한다.

클럭신호 CLK₂가, 제12도의 기간 (Ⅱ)에 있어서, 접지전위 0V로부터 전원전압 V_dd으로 변화하였을 때, 클럭신호 Ф_2A는, 트랜지스터 Q₆₆및 커패시턴스 C₆₂에 의해 결정될 때 정수에 의한 지연후, 접지전위 0V로부터 (V_dd-V_t)의 전압으로 변화한다.

이때, 트랜지스터 Q₆₆는 온상태로부터 오프상태로 변화하고, 트랜지스터 Q₆₅의 소스 단자 N₆₇의 전위는, 접지전위 0V로부터 전원전압 V_dd로 변화한다. 이 때문에, 트랜지스터 Q₆₆가 오프상태로 변화한 시점에서, 커패시턴스 Q₆₂에는 (V_dd-V_t)의 전압이 걸려있으므로, 클럭신호 Ф_2A의 부하용량이 커패시턴스 C₆₂의 용량과 비교하여 상당히 작을 때, 클럭신호 Ф_2A의 전위는 (2V_dd-V_t)의 전압으로 변화한다.

부트스트랩회로 BS₅₂의 동작도, 상술한 부트스트랩회로 BS₅₁, 의 동작과 동일하다.

따라서, 클럭신호 CLK₂, CLK₃을 각각 BS₅₂로 통과시킴으로써, 전원전압 V_dd보다도 큰 진폭을 갖는 클럭신호 Ф_2A, Ф_2B를 얻을 수 있다.

이상 설명한 바와 같이, 본 실시예에 의한 반도체 승압회로에서는, 클럭신호 Ф_2A, Ф_2B를 부트스트랩회로에 의해 전원전압 V_dd보다도 큰 진폭으로 상승시킴으로써, 직렬접속된 MOS 트랜지스터 Q₅₁, Q₅₃, Q₅₅, Q₅₇, …, Q₅₉의 게이트 전압을 종래 보다 높게할 수 있다. 이 때문에, 기판효과에 의해 드레시홀드 전압 V_t가 증대하여도, MOS 트랜지스터 Q₅₁, Q₅₃, Q₅₅, Q₅₇, …, Q₅₉를 정상으로 온시킬 수 있으므로, 반도체 승압회로의 단수 n에 비례하여 크게 되는 출력전압 V_POUT을 얻을 수 있다.

또, 각 트랜지스터 Q₅₁, Q₅₃, Q₅₅, Q₅₇, …, Q₅₉의 게이트 단자 N₅₂, N₅₄, N₅₆, N₅₈, …, N₆₀에는 소스 단자 N₅₁, N₅₃, N₅₅, N₅₇, …, N₅₉에 입력되는 클럭신호 Ф_1A, Ф_1B와는 독립적으로 클럭신호 Ф_2A, Ф_2B를 입력하여, 각 트랜지스터 Q₅₁, Q₅₃, Q₅₅, Q₅₇, …, Q₅₉의 소스와 드레인의 사이에 전위차가 발생하지 않도록 하여 각 트랜지스터를 온시킴으로써, 승압회로에 있어서의 차단으로의 전하의 송출시에 있어서, 소스와 드레인의 사이의 전위차분의 전압강하가 일어나지 않는 전하의 송출이 가능해진다.

이 때문에, (Ⅰ)식에 있어서, 드레시홀드 전압 V_t를 0으로 할 수 있으므로, 종래회로에 비하여 효율좋게 승압시킬 수 있으며, 승압회로의 단수 n 및 전원전압 V_dd이 종래회로와 동일한 경우라도, 종래회로 보다도 높은 출력전압 V_POUT을 얻을 수 있다.

예를 들면, 전원전압 V_dd이 2.5V에서, 승압회로의 단수 n이 20단의 경우에 있어서, 용량비 C/ (C+C_S)를 0, 9 드레시홀드 전압의 절대치 ｜V_t｜를 0.6V, 출력단에서의 부하전류 I_OUT을 0, 승압전압 V_hh를 3.0V로 가정하면, 종래회로에서는 출력전압 V_POUT으로서 20V 밖에 얻을 수 없지만, 본 실시예에 의한 회로에서는 47V정도의 값을 얻을 수 있다.

이것은, 출력전압 V_POUT이 동일할 경우는, 본 실시예에 의한 회로의 쪽이 보다 큰 부하전류 I_OUT를 취할 수 있는 것을 의미한다.

또, 본 실시예에 의한 승압회로에서는, 제14도로부터도 알 수 있듯이, 종래회로에서는 승압불가능한 낮은 전원전압 V_dd에 있어서도, 희망하는 출력전압을 얻을 수 있다.

예를 들면, 용량비 C/ (C+C_S)를 0, 9 드레시홀드 전압의 절대치 ｜V_t｜를 0.6V, 출력단에서의 부하전류 I_OUT을 0, 승압전압 V_hh를 3.0V로 가정하면, 출력전압 V_POUT으로서 20V를 얻기 위하여는, 종래회로서는, 전원전압 V_dd을 2.5V 이상으로 할 필요가 있지만, 본 실시예에 의한 회로에서는, 전원전압 V_dd은 1.5V라도 좋다.

실시예 4에 의하면, 각단을 구성하는 MOS 트랜지스터를 도통시키기 위한 클럭신호를 전원전압 보다도 큰 진폭으로 승압시키도록 하였으므로, 전원전압이 낮은 경우에 있어서도, 희망하는 출력전압을 얻을 수 있다.

또, 전원전압이 일정한 경우에 있어서는, 종래에 비하여 큰 부하전류를 취할 수 있다.

또한, 종래와 동일한 출력전압을 얻는 경우에 있어서는, 종래에 비하여 승압회로의 단수를 감소시킬 수 있다.

본 발명의 실시예 5에 대해서 제15도, 제16도를 참조하여 설명한다. 제15도에 있어서, 도면의 하반에 도시되어 있는 부트스트랩회로 BS₁, BS₂를 제외하고 제1도와 같다. 따라서, 실시예 5의 동작은, 실시예 1와 대략 같다. 즉, 실시예 5의 동작은, 실시예 1와 대략 같다. 즉, 실시예 5의 회로의 연속하는 제1단, 제2단의 구성은, 제2도와 동일하며, 제15도의 회로에 있어서, 제16에 나타내는 바와 같은 타이밍으로 클럭신호 Ф_1A, Ф_1B, Ф_2A, Ф_2B를 인가한 경우, 제2도의 회로의 각 트랜지스터의 동작의 변화 및 노드 NA, NB, NC, ND의 전위변화의 경향은, 제5a도~제5f도, 제4a도~제4d도에 나타내는 실시예 1의 경우도 같다. 실시예 5와 실시예1의 차이는 하기하는 것뿐이다.

(a) 제16도의 기간(II)에 있어서, 트랜지스터 M₁의 게이트 단자 N_C의 전위는 제4c도에 나타내는 바와 같이 강하하지만, 그 강하전압은, 실시예 1에서는 전원전압 V_dd와 같지만, 실시예 5에 있어서는 승압전압 V_hh와 같다.

(b) 제16도의 기간(III)에 있어서, 트랜지스터 M₁의 게이트 단자 N_C의 전위는 제4c도에 나타내는 바와 같이 상승하지만, 그 상승전압은, 실시예 1에서는 전원전압 V_dd와 같지만, 실시예 5에 있어서는 승압전압 Vhh와 같다.

(c) 제16도의 기간(V)에 있어서, 트랜지스터 M₃의 게이트 단자 N_E의 전위는 강하하지만, 그 강하전압은, 실시예 1에서는 전원전압 V_dd와 같지만, 실시예 5에 있어서는 승압전압 V_hh와 같다.

(d) 제16도의 기간(VI)에 있어서, 트랜지스터 M₃의 게이트 단자 N_E의 전위는 상승하지만, 그 상승전압은, 실시예 1에서는 전원전압 V_dd와 같지만, 실시예 5에 있어서는 승압전압 V_hh와 같다.

다음에, 제15도 및 제16도를 참조하여, 부트스트랩회로 BS₇₁의 동작을 설명한다.

우선 제15도에 나타내는 클럭신호 CLK₂가 0V→V_dd로 변화하였을 때, Ф_2A의 전위는, 최초는 0V→V_dd-V_t(V_t: 트랜지스터 Q₈₄의 드레시홀드 전압)으로 변화한다. 트랜지스터 Q₈₄의 V_t는 예를 들면, 0.1V이며, V_dd=1V, CLK₂=0V→1V 일 때의 Ф_2A의 초기전위는 예를 들면 0.7V (트랜지스터 Q₈₄의 V_t는 백바이어스 효과에 의해 0.2V정도 상승한다)로 된다. 동시에, 인버터 IV₈₅는, 입력전압 Ф_2A이 논리 드레시홀드 (통상, V_dd/2 정도)를 초과하였을 때에 반전동작을 하고, 노드 N₉₀은, V_dd→0V로 된다. 이로써, 트랜지스터 Q₈₅가 온상태로 된다.

다음에, 인버터 IV₈₄및 커패시턴스 C₈₃의 작용에 의해, 노드 N₈₇의 전위는, 클럭 CLK₂나 노드 N₉₀에 대해서 소정의 지연시간을 가지고 V_dd→0V로 변화한다. 따라서, 트랜지스터 Q₈₆는, 당초 온상태이었던 것이, 소정의 지연시간 경과후, 오프상태로 된다. 소정의 지연시간의 사이는, 트랜지스터 Q₈₅및 Q₈₆의 양방이 온상태이지만, 트랜지스터 Q₈₆의 온 저항을 트랜지스터 Q₈₅의 온 저항에 비하여 충분히 작게 설정함으로써, 노드 N₈₈의 전위는, 소정의 지연시간의 사이는, 약 0V이다. 즉, 소정의 지연시간 경과후, 노드 N₈₈의 전위는, 약 0V→V_dd로 변환한다.

다음에, 노드 N₈₈의 전위가 약 0V→V_dd로 변화하는 동시에, 커패시턴스 C₈₂의 작용에 의해, Ф_2A의 전위는 2V_dd→V_t로 되며, V_dd보다도 큰 전압을 얻을 수 있다. 예를 들면, V_dd=1V의 경우, Ф_2A=1.7V의 전압치로 된다.

부트스트랩회로 BS₇₂에 대해서도 아주 동일하다.

따라서, 클럭신호 CLK₂, CLK₃를 각각 부트스트랩회로 BS₇₁, BS₇₂를 통과시킴으로써, 전원전압 V_dd보다도 큰 진폭을 갖는 클럭 신호 Ф_2A, Ф_2B를 얻을 수 있다.

실시예 5에서는, 높은 출력전압을 얻을 수 있는 점에 있서는, 기본적으로 실시예 1과 동일한 효과를 얻을 수 있다. 또한, 실시예 5에서는, 클럭신호 Ф_2A, Ф_2B를 부트스트랩회로 BS₁, BS₂에 의해 전원전압 V_dd보다도 큰 진폭으로 승압됨으로써, 종렬접속된 MOS 트랜지스터 Q₁, Q₃, Q₅, Q₇, …, Q₉의 게이트 전압을 종래 보다 높게 할 수 있다. 이 때문에, 기판 효과에 의해서 드레시홀드 전압 V_t이 증대하여도, MOS 트랜지스터 Q₁, Q₃, Q₅, Q₇, …, Q₉를 정상으로 온시킴으로써, 반도체 승압회로의 단수 n에 비례하여 커지는 출력전압 V_POUT을 얻을 수 있다.

승압회로의 단수와 출력전압의 관계는 제13에 나타내는 실시예 4와 거의 동일하다.

또, 본 실시예에 의한 반도체 승압회로에서는, 전원전압 V_dd보다도 큰 진폭으로 승압한 클럭신호 Ф_2A, Ф_2B에 의해 MOS 트랜지스터 Q₁, Q₃, Q₅, Q₇, …, Q₉를 구동함으로써, 매우 낮은 전원전압 (예를 들면, V_dd=0.7~1.0V)에 있어서도 MOS 트랜지스터 Q₁, Q₃, Q₅, Q₇, …, Q₉를 충분히 온상태로 할 수 있다.

본 실시예에 있어서, 승압이 가능한 최저의 전원전압은, 승압회로를 구성하는 PMOS 트랜지스터 Q₁, Q₃, Q₅, Q₇, …, Q₉의 드레시홀드 전압 V_t에 의해 결정된다. 실시예 1과 같이, 클럭신호 Ф_2A, Ф_2B의 진폭 VФ₂이 전원전압 V_dd와 같은 경우, V_dd가 1V 이하로 되면, 제4c도에 나타낸 노드 N_C의 (Ⅱ)에 있어서의 전압강하가 PMOS 트랜지스터 Q₁, Q₃, Q₅, Q₇, …, Q₉의 드레시홀드 전압 V_t(예를 들면, -0.6V)에 이르지 못하며, PMOS 트랜지스터 Q₁, Q₃, Q₅, Q₇, …, Q₉를 충분히 온시킬 수 없게 된다. 이에 대해서, 실시예 5와 같이, 클럭신호 Ф_2A, Ф_2B의 진폭 VФ₂를 부트스트랩회로 BS₁, BS₂에 의해 전원전압 V_dd보다도 커지도록 승압됨으로써, V_dd=0.7~1.0V라는 매우 낮은 전원전압치에 있어서도 안정적으로 승압동작을 행할수 있다. 또, PMOS 트랜지스터 Q₁, Q₃, Q₅, Q₇, …, Q₉를 충분히 온시킬 수 있으므로, 승압회로의 구동능력의 저하를 방지할 수 있다.

단수를 무한대로 하였을 때의 전원전압 V_dd와 최출력전압 V_POUT의 관계를 제14도를 참조하여 설명한다. 종래회로의 경우는, V_dd가 V_to보다 크게되어도, V_POUT의 증대에 수반하여 기판효과에 의한 V_t의 증대가 있으므로, 제14도의 곡선(c)로 표시하는 바와 같은 특성을 나타낸다. 한편, 본 실시예의 회로에 있어서, VФ₁=VФ₂=VФ=V_dd로 한 경우이면서 기생용량이 완전히 무시될 경우, 예를 들면 C/ (C+C_S)=1인 경우에는, V_dd=VФ=V_to이상이면, 단수 n에만 의존하는 승압이 행해진다. 그러나, 실제에는, 기생용량은 완전하게는 무시할 수 없으면, 예를 들면, C/ (C+C_S)=0.9V 정도로 되므로, 실시예 4의 경우와 같이 VФ=V_dd의 경우에는, V_dd≥1.1V_to이상이라면 승압은 행할 수 없다. 또한, MOS 트랜지스터는, 게이트소스간 전압이 V_to를 약간 초과한 경우에서는, 소스드레인간 저항이 높으므로, 승압회로의 구동능력이 약간 낮게 되어 곡선 (b)와 같은 특성으로 된다.

실시예 5의 구성에서는, 예를 들면, VФ₂=1.7V_dd로 되므로, 기생용량이 존재하여도, MOS 트랜지스터가 충분히 온할 수 있는 만큼의 게이트 소스간 전압을 공급할 수 있다. 그 결과, 곡선 (a)에 나타내는 바와 같은 특성으로 된다.

이하, 실시예 6에 대해서 제17도~제18도를 참조하면서 설명한다.

제17도에 본 발명의 실시예 6에 의한 반도체 승압회로의 구성을 나타낸다.

제17도에 나타내는 바와 같이, N채널 디플리션형 MOS 트랜지스터 M₁₀₁~M₁₀₈이 입력단자 N₁₂₀과 출력전압 V_POUT의 사이에 직력접속되어서 4단의 승압회로를 구성하고 있다. 즉, 트랜지스터 M₁₀₁과 M₁₀₂, M₁₀₃과 M₁₀₄, M₁₀₅와 M₁₀₆, M₁₀₇과 M₁₀₈로 각단이 구성된다. 각 트랜지스터 M₁₀₁~M₁₀₈의 게이트 단자는 드레인 단자 (노드 N₁₀₀~N₁₀₇로 나타낸다)에 각각 접속되어 있으며, 드레인 단자 N₁₀₀, N₁₀₂, N₁₀₄, N₁₀₅에는, 커패시턴스 C₁₀₁, C₁₀₃, C₁₀₅, C₁₀₇을 통하여, 제20도에 나타내는 바와 같은 클럭신호 Ф_A가 입력되고, 드레인 단자 N₁₀₁, N₁₀₃, N₁₀₅, N₁₀₇에는, 커패시턴스 C₁₀₂, C₁₀₄, C₁₀₆, C₁₀₈을 통하여, 클럭신호 Ф_A와역상의 클럭신호 Ф_B가 입력된다. 또 N채널 MOS 트랜지스터 M₁₂₀, M₁₂₁의 드레인 단자 및 게이트 단자는 입력단자(노드 N₁₂₁로 나타낸다)에 접속되고, 기판단자는 접지단자(노드 N₁₂₁로 나타낸다)에 접속되어 있다.

또, 트랜지스터 M₁₀₁~M₁₀₈의 기판단자는, 후술하는 바와 같이, 트랜지스터 M₁₀₁~M₁₀₄와 트랜지스터 M₁₀₅~M₁₀₈의 2개의 그룹으로 분할되고, 트랜지스터 M₁₀₁~M₁₀₄의 기판단자는, 트랜지스터 M₁₀₁의 드레인 단자 N₁₀₀에, 트랜지스터 M₁₀₅~M₁₀₈의 기판단자는, 트랜지스터 M₁₀₅의 드레인 단자 N₁₀₄에 각각 접속되어 있다.

즉, 노드 N₁₀₀는 트랜지스터 M₁₂₀의 소스 단자, 트랜지스터 M₁₀₁의 드레인 단자 및 게이트 단자, 커패시턴스 C₁₀₁의 일단 및 트랜지스터 M₁₀₁~M₁₀₄의 기판단자에 각각 접속되고, 노드 N₁₀₁는 트랜지스터 M₁₂₁의 소스 단자, 트랜지스터 M₁₀₂의 드레인 단자 및 게이트 단자, 트랜지스터 M₁₀₁의 소스 단자 및 커패시턴스 C₁₀₂의 일단에 각각 접속되고, 노드 N₁₀₂는 트랜지스터 M₁₀₃의 드레인 단자 및 게이트 단자, 트랜지스터 M₁₀₂의 소스 단자 및 커패시턴스 C₁₀₃의 일단에 각각 접속되고, 노드 N₁₀₃는 트랜지스터 M₁₀₄의 드레인 단자 및 게이트 단자, 트랜지스터 M₁₀₃의 소스 단자 및 커패시턴스 C₁₀₄의 일단에 각각 접속되고, 노드 N₁₀₄는 트랜지스터 M₁₀₅의 드레인 단자 및 게이트 단자, 트랜지스터 M₁₀₄의 소스 단자 및 커패시턴스 C₁₀₅의 일단 및 트랜지스터 M₁₀₅~M₁₀₈의 기판단자에 각각 접속되고, 노드 N₁₀₅는 트랜지스터 M₁₀₅의 드레인 단자 및 게이트 단자, 트랜지스터 M₁₀₅의 소스 단자 및 커패시턴스 C₁₀₆의 일단에 각각 접속되고, 노드 N₁₀₆는 트랜지스터 M₁₀₇의 드레인 단자 및 게이트 단자, 트랜지스터 M₁₀₆의 소스 단자 및 커패시턴스 C₁₀₇의 일단에 각각 접속되고, 노드 N₁₀₇는 트랜지스터 M₁₀₈의 드레인 단자 및 게이트 단자, 트랜지스터 M₁₀₇의 소스 단자 및 커패시턴스 C₁₀₈의 일단에 각각 접속되어 있다. 또, 이 반도체 회로의 출력단자는 트랜지스터 M₁₀₈의 소스 단자에 접속되어 있다.

이 구성에 있어서, 직렬의 4개의 단은 트랜지스터 M₁₀₁~M₁₀₄를 포함하는 입력측의 2개의 단의 그룹과 트랜지스터 M₁₀₅~M₁₀₈을 포함하는 2개의 단의 그룹으로 분할되고, 따라서, 트랜지스터 M₁₀₁~M₁₀₈의 기판단자는, 트랜지스터 M₁₀₁~M₁₀₄의 기판단자의 그룹과 트랜지스터 M₁₀₅~M₁₀₈의 기판단자의 그룹으로 분할되고, 트랜지스터 M₁₀₁~M₁₀₄의 기판단자는 트랜지스터 M₁₀₁의 드레인 단자 N₁₀₀에 접속되고, 트랜지스터 M₁₀₅~M₁₀₈의 기판단자는 트랜지스터 M₁₀₅의 드레인 단자 N₁₀₄에 접속되어 있다. 이 때문에, 제26도의 종래의 승압회로와 비교하면, 본 실시예 회로의 트랜지스터 M₁~M₇의 기판 바이어스 전압 V_bs보다도 작으며, 따라서, 본 실시예 회로의 트랜지스터 M₁₀₅~M₁₀₈의 드레시홀드 전압 V_t의 쪽이 각각 종래회로의 트랜진스터 M₅~M₈드레시홀드 전압 V_t보다도 작다. 이 결과, 본 실시예 회로는 종래회로 보다도 승압능력이 향상되고, 높은 출력전압을 얻을 수 있음과 동시에, 동일한 출력전압을 얻기 위해서는 종래 보다도 단수를 감소시킬 수 있다. 또, 각 단에 있어서의 드레시 홀드 전압 V_t이 작아짐으로써, 승압가능한 전원전압 V_dd의 하한이 작아지며, 저전원전압에서의 구동이 가능해진다.

다음에, 제17에 나타낸 승압회로의 소자구조를 제18도를 참조하면서 설명한다.

제18도에 나타내는 바와 같이, P형 반도체 기판 (401)에 형성된 N 웰 영역 (402)에 P 웰 영역 (403), (404), (405)가 각각 형성되어 있다. P 웰영역 (403)에는, P⁺불순물 확산층 (406) 및 N⁺불순물 확산층 (409), (410)이 각각 형성됨과 동시에, 드레인/소스인 N⁺불순물 확산층 (409), (410)의 사이의 채널영역상에, 게이트 산화막 (도시하지 않음)을 통하여, 게이트 전극인 다결정 실리콘막 (421)가 형성되고, 트랜지스터 M₁₂₀이 구성되어 있다. 또, P 웰영역 (404)에는, P⁺불순물 확산층 (407) 및 N⁺불순물 확산층 (411)~(415)가 각각 형성됨과 동시에, 각 트랜지스터의 드레인 또는 소스를 구성하는 N⁺불순물 확산층 (411)~(415)의 사이의 각 채널영역상에, 게이트 산화막 (도시하지 않음)을 통하여, 각 트랜지스터 게이트 전극인 다결정 실리콘막 (422)~(425)가 각각 형성되고, 4개의 트랜지스터 M₁₀₁~M₁₀₄가 구성되어 있다. 또한, P 웰영역 (405)에는, P⁺불순물 확산층 (408) 및 N⁺불순물 확산층 (416)~(420)의 사이의 각 채널영역상에, 게이트 산화막 (도시하지 않음)을 통하여, 각 트랜지스터의 게이트 전극인 다결정 실리콘막 (426)~(429)이 각각 형성되고, 4개의 트랜지스터 M₁₀₅~M₁₀₈가 구성되어 있다.

트랜지스터 M₁₀₁~M₁₀₄의 게이트 전극인 다결정 실리콘막 (422)~(425)는 N⁺불순물 확산층 (411)~(414)에 각각 접속되고, 트랜지스터 M₁₀₅~M₁₀₈의 게이트 전극인 다결정 실리콘막 (426)~(429)은 N⁺불순물 확산층 (416)~(419)에 각각 접속되어 있다. 또, 트랜지스터 M₁₀₁, M₁₀₃, M₁₀₅, M₁₀₇의 게이트 전극인 다결정 실리콘막 (422), (424), (426), (428)에는, 각각, 커패시턴스 C₁₀₁, C₁₀₃, C₁₀₅, C₁₀₇을 통하여, 제4도에 나타내는 바와 같은 클럭신호 Ф_A가 입력되고, 트랜지스터 M₁₀₂, M₁₀₄, M₁₀₆, M₁₀₈의 게이트 전극인 다결정 실리콘막 (423), (425), (427), (429)에는, 각각, 커패시턴스 C₁₀₂, C₁₀₄, C₁₀₆, C₁₀₈을 통하여, 클럭신호 Ф_A와 역상인 클럭신호 Ф_B가 입력된다. 또, 트랜지스터 M₁₂₀의 드레인인 N⁺불순물 확산층 (409) 및 게이트 전극인 다결정 실리콘막 (421)은 전원단자 N₁₂₀에 접속되어 있다. P 웰영역 (403)은, P⁺불순물 확산층 (406)을 통하여, 접지단자 N₁₂₁에 접속되어 있으며, 트랜지스터 M₁₂₀의 기판전위는 이 P 웰영역 (407)과 동전위이다. 또, P 웰영역 (404)은, P⁺불순물 확산층 (407)을 통하여, 트랜지스터 M₁₂₀의 소스인 N⁺불순물 확산층 (410) 및 트랜지스터 M₁₀₁의 드레인인 N⁺불순물 확산층 (411)에 각각 접속되어 있으며, 트랜지스터 M₁₀₁~M₁₀₄의 기판전위는 이 P 웰영역 (404)과 동전위이다. 또한, P 웰영역 (405)은, P⁺불순물 확산층 (408)을 통하여, 트랜지스터 M₁₀₄의 소스인 N⁺불순물 확산층 (415) 및 트랜지스터 M₁₀₅의 드레인인 N⁺불순물 확산층 (416)에 각각 접속되어 있으며, 트랜지스터 M₁₀₅~M₁₀₈의 기판전위는 이 P 웰영역 (405)과 동전위이다.

이상 설명한 실시예에서는, 반도체 승압회로를 구성하는 8개의 MOS 트랜지스터 M₁₀₁~M₁₀₈의 기판부를 2개의 그룹으로 분할하여 형성하였지만, 그룹의 수는 이에 한정되는 것은 아니다. 예를 들면, 각단마다 기판부를 분할하여, 4개의 그룹을 형성할 수 있다. 단, 분할을 너무 잘게하면, 승압효율은 좋아지지만, 소자의 집적도를 높일수 없게 된다는 문제가 발생한다. 그리고, 상술한 실시예에서는 4단의 회로구성으로 하였지만, 단수는 물론 이에 한정되는 것은 아니다.

다음에, 본 발명의 실시예 7을 제19도 및 제21도를 참조하여 설명한다.

제19도에 나타내는 바와 같이, 실시예 2에 의한 반도체 승압회로는, 4개의 회로블럭 PCH₁~PCH₄를 종렬접속하여 구성하고 있다. 각 회로블럭 PCH₁~PCH₄은, P 채널 MOS 트랜지스터 P₂₀₁, P₂₀₂를 직렬접속하여 구성되고, 트랜지스터 P₂₀₁의 드레인 단자 N₂₀₁에는 커패시턴스 C₂₀₁를 통하여, 제5도에 나타내는 클럭신호 Ф_1A가 입력되고, 트랜지스터 P₂₀₁의 게이트 단자 N₂₀₃에는, 커패시턴스 N₂₀₂를 통하여, 클럭신호 Ф_2A가 입력되고, 트랜지스터 P₂₀₂의 드레인 단자 N₂₀₂에는, 커패시턴스 N₂₀₃를 통하여, 클럭신호 Ф_1B입력되고, 트랜지스터 P₂₀₂의 게이트 단자 N₂₀₅에는, 커패시턴스 N₂₀₄를 통하여, 클럭신호 Ф_2B가 입력된다. 또, 트랜지스터 P₂₀₁의 소스 단자 N₂₀₂와 게이트 단자 N₂₀₃의 사이에 P 채널 MOS 트랜지스터 P₂₀₃가 접속되고, 트랜지스터 P₂₀₃의 게이트 단자는 트랜지스터 P₂₀₁의 드레인 단자 N₂₀₁에 접속되어 있다. 또, 트랜지스터 P₂₀₂의 소스 단자 N₂₀₄와 게이트 단자 N₂₀₅의 사이에는 P 채널 MOS 트랜지스터 P₂₀₄가 접속되고, 트랜지스터 P₂₀₄의 게이트 단자는 트랜지스터 P₂₀₂의 드레인 단자 N₂₀₂에 접속되어 있다.

또, N 채널 디플리션형 MOS 트랜지스터 M₂₂₀, M₂₂₁의 드레인 단자 및 게이트 단자는 전원단자 N₂₂₀에 각각 접속되고, 기판단자는 접지단자 N₂₂₁에 각각 접속되고, 소스 단자는, 회로블럭 PCH₁에 있어서의 트랜지스터 P₂₀₁, P₂₀₂의 드레인 단자 N₂₀₁, N₂₀₂에 각각 접속되어 있다. 그리고, N 채널 디플리션형 MOS 트랜지스터 M₂₂₀, M₂₂₁은, N 채널 엔핸스먼트형 MOS 트랜지스터라도 좋다.

회로블럭 PCH₁, PCH₂의 4개의 트랜지스터 P₂₀₁~P₂₀₄의 기판단자는, 공통의 N 웰영역으로 이루어지는 기판단자 SUB₁에 접속되고, 기판단자 SUB₁는 회로블럭 PCH₂의 트랜지스터 P₂₀₄의 소스 단자 (도시하지 않음)에 접속되어 있다. 한편, 회로블럭 PCH₃, PCH₄의 4개의 트랜지스터 P₂₀₁~P₂₀₄의 기판단자는, 역시 공통의 N 웰영역으로부터 이루어지는 기판단자 SUB₂에 접속되고, 기판단자 SUB₂는 회로블럭 PCH₄의 트랜지스터 P₂₀₄의 소스 단자 (도시하지 않음)에 접속되어 있다. 그리고, SUB₁, SUB₂와는 서로 절연분리되어 있다.

회로블럭 PCH₁의 트랜지스터 P₂₀₂의 소스 단자 N₂₀₄와 회로블럭 PCH₂의 트랜지스터 P₂₀₁의 드레인 단자 N₂₀₁, 회로블럭 PCH₂의 트랜지스터 P₂₀₂의 소스 단자 N₂₀₄와 회로블럭 PCH₃의 트랜지스터 P₂₀₁의 드레인 단자 N₂₀₁, 회로블럭 PCH₃의 트랜지스터 P₂₀₂의 소스 단자 N₂₀₄와 회로블럭 PCH₄의 트랜지스터 P₂₀₁의 드레인 단자 N₂₀₁가 각각 접속되어서, 4개의 회로블럭 PCH₁~PCH₄이 종렬접속되어 있다. 또, 회로블럭 PCH₄의 트랜지스터 P₂₀₂의 소스 단자는 출력 단자에 접속되고, 출력전압 V_POUT을 출력한다.

다음에, 본 실시예 7의 반도체 승압회로의 동작을 설명한다. 그리고, 이하의 설명에 있어서, 「드레시홀드 전압 보다도 작다」라는 것은, 게이트에 비하여 소스 또는 드레인의 전위가 낮거나, 혹은, 게이트 보다도 소스 또는 드레인의 전위는 높지만, 그 차가 드레시홀드 전압 보다도 작은 것을 의미하고,「드레시홀드 전압 보다도 크다」라는 것은, 게이트에 비하여 소스 또는 드레인의 전위가 높으면서 그 차가 드레시홀드 전압 보다도 크다는 것을 의미한다.

우선, 제21도의 기간 (Ⅰ)에 있어서, 클럭신호 Ф_1A는 로우전위 ("L"), 클럭신호 Ф_2A, Ф_1B, Ф_2B는 각각 하이전위 ("H")이며, 제19도에 나타내는 전원단자 N₂₂₀로부터 트랜지스터 P₂₀₁의 드레인 단자 N₂₀₁에 트랜지스터 M₂₂₀으로부터 트랜지스터 P₂₀₁의 드레인 단자 N₂₀₁에 트랜지스터 M₂₂₀를 통하여 전류가 흐르며, 커패시턴스 C₂₀₁에 전하가 축적된다. 트랜지스터 P₂₀₂의 드레인 단자 N₂₀₂는, 이전에 클럭신호 Ф_1B가 "L"이었을때 보다도 (Ⅰ)식에 나타내는 VФ.C/ (C+C_S)(VФ는 Ф_1A, Ф_1B의 진폭) 만큼 높은 전위이다. 이와 같이 하여, 트랜지스터 P₂₀₁의 드레인 단자 N₂₀₁의 전위와 트랜지스터 P₂₀₂의 드레인 단자 N₂₀₂의 전위의 크기 관계가 트랜지스터 P₂₀₃의 드레시홀드 전압 보다도 커지며, 트랜지스터 P₂₀₃가 온상태로 되며, 트랜지스터 P₂₀₁의 게이트 단자 N₂₀₃와 트랜지스터 P₂₀₂의 드레인 단자 N₂₀₂와는 도통한다. 이때, 트랜지스터 P₂₀₁의 게이트 단자 N₂₀₃와 드레인 단자 N₂₀₁또는 소스 단자 N₂₀₂의 전위의 관계는 트랜지스터 P₂₀₁의 드레시홀드 전압 보다 작으므로 트랜지스터 P₂₀₁는 오프상태로 된다. 또, 트랜지스터 P₂₀₂, P₂₀₄는, 각각, 게이트 단자와 드레인 단자 또는 소스 단자의 전위의 관계가 드레시홀드 전압 보다도 작으므로 오프상태이다.

다음에, 기간 (Ⅰ)로부터 기간 (Ⅱ)로 이행하면, 클럭신호 Ф_2A, Ф_2B는 "H"그대로 이며, 클럭신호 Ф_1A가 "L"→"H"로, 클럭신호 Ф_1B가 "H"→"L"로 각각 변화한다. 이 때문에, 트랜지스터 P₂₀₃의 게이트 단자 N₂₀₁는 "L"→"H"로, 트랜지스터 P₂₀₄의 게이트 단자 N₂₀₁는 "H"→"L"로 되며, 트랜지스터 P₂₀₃의 게이트 단자 N₂₀₁와 드레인 단자 N₂₀₂또는 소스 단자 N₂₀₃의 전위의 관계가 트랜지스터 P₂₀₃의 드레시홀드 전압 보다도 작아진 시점에서 트랜지스터 P₂₀₃는 온상태 → 오프 상태로 변화한다. 또, 트랜지스터 P₂₀₄의 게이트 단자 N₂₀₂와 드레인 단자 N₂₀₄또는 소스 단자 N₂₀₅의 전위의 관계가 트랜지스터 P₂₀₄의 드레시홀드 전압보다도 커진 시점에서 트랜지스터 P₂₀₄는 오프상태 → 온상태로 변화하고, 트랜지스터 P₂₀₄의 드레인 단자 N₂₀₄와 소스 단자 N₂₀₅가 도통한다.

다음에, 기간 (Ⅱ)로부터 기간 (Ⅲ)으로 이행하면 클럭신호 Ф_1A, Ф_2B는 "H", 클럭신호 Ф_1B는 "L"그대로 이며, 클럭신호 Ф_2A가 "H"→"L"로 각각 변화한다. 그래서, 트랜지스터 P₂₀₁의 게이트 단자 N₂₀₃는 "H"→"L"로 되며, 트랜지스터 P₂₀₁의 게이트 단자 N₂₀₃와 드레인 단자 N₂₀₁또는 소스 단자 N₂₀₂의 전위의 관계가 트랜지스터 P₂₀₁의 드레시홀드 전압 보다도 커진 시점에서, 트랜지스터 P₂₀₁는 오프상태 → 온상태로 변화하고, 트랜지스터 P₂₀₁의 드레인 단자 N₂₀₁로부터 트랜지스터 P₂₀₂의 드레인 단자 N₂₀₂로 전류가 흐르고, 트랜지스터 P₂₀₂의 드레인 단자 N₂₀₂의 전위가 상승한다.

다음에, 기간 (Ⅲ)으로부터 (Ⅳ)로 이행하면, 클럭신호 Ф_1A, Ф_2B는 "H", 클럭신호 Ф_1B는 "L"그대로이며, 클럭신호 Ф_2A가 "L"→"H"로 변화한다. 그래서, 트랜지스터 P₂₀₁의 게이트 단자 N₂₀₃는 "L"→"H"로 되며, 트랜지스터 P₂₀₁의 온상태 → 오프상태로 변화한다.

다음에, 기간 (Ⅳ)로부터 기간 (Ⅴ)로 이행하면 클럭신호 Ф_2A, Ф_2B는 "H"그대로 이며, 클럭신호 Ф_1A가 "H"→"L"로, 클럭신호 Ф_1B가 "L"→"H"로 각각 변화한다. 그래서, 트랜지스터 P₂₀₃의 게이트 단자 N₂₀₁는 "H"→"L"로, 트랜지스터 P₂₀₄의 게이트 단자 N₂₀₂는 "L"→"H"로 되며, 트랜지스터 P₂₀₃의 게이트 단자 N₂₀₁와 드레인 단자 N₂₀₂또는 소스 단자 N₂₀₃의 전위의 관계가 트랜지스터 P₂₀₃의 드레시홀드 전압 보다도 커진 시점에서 트랜지스터 P₂₀₃는 오프상태 → 온상태로 변화하고, 트랜지스터 P₂₀₃의 드레인 단자 N₂₀₂와 소스 단자 N₂₀₃가 도통한다. 또, 트랜지스터 P₂₀₄의 게이트 단자 N₂₀₂와 드레인 단자 N₂₀₄또는 소스 단자 N₂₀₅의 전위의 관계가 트랜지스터 P₂₀₄의 드레시홀드 보다도 작아진 시점에서, 트랜지스터 P₂₀₄는 온상태 → 오프상태로 변화한다.

다음에, 기간 (Ⅴ)으로부터 기간 (Ⅵ)으로 이행하면 클럭신호 Ф_2A, Ф_1B는 "H", 클럭신호 Ф_1A는 "L"그대로이며, 클럭신호 Ф_2B가 "H"→"L"로 변화한다. 그래서, 트랜지스터 P₂₀₂의 게이트 단자 N₂₀₅는 "H"→"L"로 되며, 트랜지스터 P₂₀₂의 게이트 단자 N₂₀₅와 드레인 단자 N₂₀₂또는 소스 단자 N₂₀₄의 전위의 관계가 트랜지스터 P₂₀₂의 드레시홀드 전압 보다도 작아진 시점에서, 트랜지스터 P₂₀₂는 온상태 → 오프상태로 변화한다.

이상의 동작에 있어서, 예를 들면, 트랜지스터 P₂₀₁, P₂₀₃, 커패시턴스 C₂₀₁, C₂₀₂에 주목하면, 노드 N₂₀₁이 "H"이고, 노드 N₂₀₂, N₂₀₃이 "L"일 때 (기간 (Ⅲ))에 트랜지스터 P₂₀₁가 온상태로 되며, 노드 N₂₀₁→노드 N₂₀₂에 전류가 공급되고, 노드 N₂₀₂는 트랜지스터 P₂₀₁가 온상태로 되기 전과 비하여 전위가 상승한다. 그리고, 다음에 클럭신호 Ф_1A가 "L", 클럭신호 Ф_1B가 "H"로 되며, 노드 N₂₀₁가 "L", 노드 N₂₀₂가 "H"로 될 때 (기간 (Ⅴ))에, 트랜지스터 P₂₀₃가 온상태로 되며, 노드 N₂₀₂와 노드 N₂₀₃이 도통하므로, 트랜지스터 P₂₀₁의 소스 게이트 사이의 전위차는 0으로 된다. 이 때, 노드 N₂₀₂에 비하여 노드 N₂₀₁의 전위가 낮아지지만, 트랜지스터 P₂₀₁가 오프상태로 되므로, 노드 N₂₀₂→노드 N₂₀₁의 전류는 흐르지 않는다. 또, 노드 N₂₀₂의 전위는, 트랜지스터 P₂₀₁가 온상태로 되어 있을 때의 전위에 대하여, (1)식에 나타내는 바와 같이, VФ.C/ (C+C_S) 정도로 높은 전위로 되므로, 이전에 "H"상태이었을 때 보다도 전위가 상승한다.

이상의 동작은 회로블럭 PCH₂~PCH₄에 있어서도 동일하며, 후단으로 갈수록 전위는 정방향으로 상승한다. 즉, 본 실시예 7의 반도체 승압회로는, P채널 MOS 트랜지스터를 이용한 정고전압 발생회로이다.

그리고, 실시예 7의 반도체 승압회로에 있어서는, 예를 들면, 트랜지스터 P₂₀₁, P₂₀₂의 소스 또는 드레인의 전위에 비하여 기판전위 SUB₁의 전위가 높으므로, 기판 바이어스 효과에 의해 드레시홀드 전압의 절대치가 커지며, 트랜지스터 P₂₀₁, P₂₀₂가 온상태로 되기 어렵고, 혹은, 온 전류가 작아질 가능성이 있지만, 전체로서의 기판단자 SUB₁, SUB₂의 2개로 분할함으로써, 기판 바이어스 효과에 의한 드레시홀드의 증대를 낮게 제어할 수 있다. 이 기판전위의 분할을 예를 들면 4분할로서, 각 회로블럭마다 전위를 제어할 수 있도록 하면, 집적도의 점에서는 떨어지지만, 기판 바이어스 효과에 의한 드레시홀드 전압의 증대를 보다 낮게 제어할 수 있다.

본 실시예 7의 반도체 승압회로에서는, 차단으로의 전하의 송출시의 전압강하를 실질적으로 0으로 할 수 있으므로, 실시예 6의 회로에 비하여 보다 큰 승압능력을 나타낸다. 특히, 0.8~2.0V 정도의 전원전압 V_dd에 있어서, 그 승압능력의 차가 현저해진다. 예를 들면, 0.8~2.0V 정도의 전원전압 V_dd에 있어서, 희망하는 출력전압을 얻으려 하는 경우, 실시예 6의 회로에서는, 차단으로의 전하의 송출시의 전압강하를 위하여, 승압회로의 단수 n을 상당히 크게할 필요가 있지만, 실시예 7의 회로에서는 그 필요가 없다. 예를 들면, 전원전압 V_dd이 2.0V인 경우에 있어서, 실시예 6의 회로에서는, 출력전압 V_POUT으로서 23V 를 얻기 위하여 필요한 승압회로의 단수 n는 20단이지만, 실시예 1의 회로에서는 12단이라도 좋다.

한편, 실시예 6의 회로는, 실시예 7의 회로에 비하여 구성이 간단하며, 또, 필요한 클럭신호도 2종류만으로 된다는 이점을 갖는다.

그리고, 상기한 실시예는 각종 변형이 가능함은 말할 필요도 없다. 예를 들면, 승압회로의 단수는, 상술한 실시예의 것에 한정되지 않고, 전원전압이나, 회로규모 등에 따라서 임의로 설정할 수 있다. 또, 승압회로를 구성하는 트랜지스터로서, 실시예 6에서는 N 채널 디플리션형 MOS 트랜지스터 M₁₀₁~M₁₀₈을 이용한 예를, 실시예 7에서는 P 채널 MOS 트랜지스터 P₂₀₁~P₂₀₄를 이용한 예를 각각 나타냈지만, 이들의 트랜지스터로서는, N 채널 인핸스먼트형 MOS 트랜지스터 등, 다른 트랜지스터를 사용하여도 좋다. 예를 들면, 실시예 6의 N 채널 MOS 트랜지스터 M₁₀₁~M₁₀₈를, N 웰영역에 형성한 P 채널 MOS 트랜지스터로 변경하고, 전원단자 N₁₂₀를 접지하여, 음의 고전압 발생회로로 하여도 좋으며, 실시예 7의 P 채널 MOS 트랜지스터 P₂₀₁~P₂₀₄를, P 웰 영역에 형성한 N 채널 MOS 트랜지스터로 변경하여, 역시 음의 고전압 발생회로로서도 PF트랜지스터로 하여도 좋다.

실시예 6, 7에서는 승압회로를 구성하는 MOS 트랜지스터의 기판단자를 그룹화하여 형성하고, 그 그룹마다 다른 전위로 제어함으로써, 기판 바이어스 효과를 방지할 수 있으므로, 높은 승압능력을 얻을 수 있음과 동시에 회로면적의 증가를 최소한으로 억제할 수 있다.

Claims

각단이 제1MOS 트랜지스터(Q1,Q3,Q5,Q7,Q9)와, 상기 MOS 트랜지스터의 드레인 단자에 그 일단이 접속된 제1커패시터(C1,C3,C5,C7,C9)를 가지며, 각각의 상기 제1MOS 트랜지스터가 종렬접속되어 있는 직력접속의 복수의 단과 ; 각단의 상기 제1MOS 트랜지스터의 소스 단자와 기판이 서로 전기적으로 접속되고, 상기 복수의 단을 2개 이상의 그룹으로 나누었을 때, 각 그룹에 포함되는 상기 제1MOS 트랜지스터의 기판은, 다른 그룹에 포함되는 상기 제1MOS 트랜지스터의 기판으로부터 전기적으로 절연되는 제1배열과 각단의 상기 제1MOS 트랜지스터의 게이트 단자에 제2커패시터(C2,C4,C6,C8,C10)의 일단이 접속되고, 상기 제1커패시터의 타단에 제1클럭신호를 입력하는 제1클럭신호 형성수단(12)과, 상기 제2커패시터의 타단에 전원전압 보다도 큰 진폭을 가진 제2클럭신호를 입력하는 제2클럭의 신호형성 수단 (14,16)이 설치되는 제2배열중 적어도 하나를 구비하는 반도체 승압회로.
각단이 제1MOS 트랜지스터(Q30,Q31,Q32,Q33,Q34)와, 상기 MOS 트랜지스터의 드레인 단자에 그 일단이 접속된 제1커패시터(C31,C32,C33,C34,C35)를 가지며, 각각의 상기 제1MOS 트랜지스터를 종렬접속함으로써 직렬접속되는 복수의 단을 구비하며, 각단의 상기 제1MOS 트랜지스터의 소스 단자와 기판이 서로 전기적으로 접속되고, 상기 복수의 단을 2개 이상의 그룹으로 나누었을때, 각 그룹에 포함되는 상기 제1MOS 트랜지스터의 기판은, 다른 그룹에 포함되는 상기 제1MOS 트랜지스터의 기판으로부터 전기적으로 절연되는 반도체 승압회로.
제2항에 있어서, 상기 복수의 단의 제1MOS 트랜지스터가 반도체 기판의 표면에 형성된 복수의 N형 웰영역에 각각 형성된 P 채널 MOS 트랜지스터이며, 상기 복수의 N형 웰영역이 서로 전기적으로 절연분리되어 있는 반도체 승압회로.
제2항에 있어서, 각단은, 또한 상기 제1MOS 트랜지스터의 게이트 단자에 접속되는 제2커패시터와, 상기 제1MOS 트랜지스터의 상기 게이트 단자와 소스 단자의 사이에 접속되고, 상기 제1커패시터의 상기 일단에 접속된 게이트 단자를 가진 제2MOS 트랜지스터를 구비하는 반도체 승압회로.
제4항에 있어서, 연속하는 2개의 단의 각각의 상기 제1커패시터의 상기 타단에 서로 역위상의 한쌍의 제1클럭신호가 입력되고, 상기 연속하는 2단의 각각의 상기 제2커패시터의 타단에 한쌍의 클럭신호가 다른 타이밍으로 입력되는 반도체 승압회로.
제2항에 있어서, 각단의 상기 제1MOS 트랜지스터의 게이트 단자가 후단의 상기 제1커패시터의 상기 일단에 접속되고, 연속하는 2개의 단의 각각의 상기 제1커패시터의 타단에 서로 역위상의 한쌍의 제1클럭신호가 입력되는 반도체 승압회로.
제2항에 있어서, 제1MOS 트랜지스터의 소스 단자가 상기 게이트 단자에 전기적으로 접속되는 것을 특징으로 하는 반도체 승압회로.
제7항에 있어서, 상기 복수의 단의 상기 제1MOS 트랜지스터가 반도체 기판의 표면에 형성된 복수의 N형 웰영역에 각각 형성된 P 채널 MOS 트랜지스터이며, 상기 복수의 N형 웰영역이 서로 전기적으로 절연분리되어 있는 반도체 승압회로.
각단이 제1MOS 트랜지스터(Q51,Q53,Q55,Q57,Q59)와, 상기 MOS 트랜지스터의 드레인 단자에 그 일단이 접속된 제1커패시터(C51,C53,C55,C57,C59)와, 게이트 단자에 일단이 접속된 제2커패시터(C52,C54,C56,C58,C60)를 가지며, 각각의 상기 제1MOS 트랜지스터가 종렬접속되어 있는 직렬접속되는 복수의 단과 ; 상기 제1커패시터의 타단에 제1클럭신호를 입력하는 제1클럭신호 형성수단(BS51,BS52)과 ; 상기 제2커패시터의 타단에 전원전압 보다도 큰 진폭을 가진 제2클럭신호를 입력하는 제2클럭신호 형성수단을 구비하고, 상기 MOS 트랜지스터의 기판부가 서로 전기적으로 절연분리되어 있고 동시에, 상기 기판부가 상기 MOS 트랜지스터의 소스 단자와 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 승압회로.
제9항에 있어서, 연속하는 2개의 단의 각각의 상기 제1커패시터의 타단에 입력되는 상기 제1클럭신호와 서로 역위상을 가지는 반도체 승압회로.
제9항에 있어서, 각단은 또한, 상기 제1MOS 트랜지스터의 상기 게이트 단자와 소스 단자의 사이에 접속되고, 후단의 상기 제1커패시터의 상기 타단에 접속된 게이트 단자를 가진 제2MOS 트랜지스터(Q52,Q54,Q56,Q58,Q60)를 구비하는 반도체 승압회로.
각단이 제1MOS 트랜지스터(Q1,Q3,Q5,Q7,Q9)와, 상기 MOS 트랜지스터의 드레인 단자에 그 일단이 접속된 제1커패시터(C1,C3,C5,C7,C9)와, 게이트 단자에 일단이 접속된 제2커패시터(C2,C4,C6,C8,C10)를 가지며, 각각의 상기 제1MOS 트랜지스터가 종렬접속되어 있는 직렬접속되는 복수의 단으로서 각단의 상기 제1MOS 트랜지스터의 소스 단자와 기판이 서로 전기적으로 접속되고, 상기 복수의 단의 적어도 2개의 그룹으로 나누었을 때, 각 그룹에 포함되는 상기 제1MOS 트랜지스터의 기판은, 다른 그룹에 포함되는 상기 제1MOS 트랜지스터의 기판으로부터 전기적으로 절연되는 복수의 단과 ; 상기 제1커패시터의 타단에 제1클럭신호를 입력하는 제1클럭신호 형성수단과 ; 상기 제2커패시터의 타단에 전원전압 보다도 큰 진폭을 가진 상기 제2클럭신호를 입력하는 제2클럭신호 형성수단을 구비하는 반도체 승압회로.
제12항에 있어서, 상기 복수의 단의 제1MOS 트랜지스터가 반도체 기판의 표면에 형성된 복수의 N형 웰영역에 각각 형성된 P 채널 MOS 트랜지스터이며, 상기 복수의 N형 웰영역이 서로 전기적으로 절연분리되어 있는 반도체 승압회로.
제12항에 있어서, 각단은, 또한 상기 제1MOS 트랜지스터의 상기 게이트 단자와 소스 단자의 사이에 접속되고, 상기 제1커패시터의 상기 일단에 접속된 게이트 단자를 가진 제2MOS 트랜지스터(Q2,Q4,Q6,Q8,Q10)를 구비하는 반도체 승압회로.
제12항에 있어서, 연속하는 2개의 단의 각각의 상기 제1커패시터의 상기 타단에 입력되는 상기 제1클럭신호는 서로 역위상인 반도체 승압회로.
각단이, 직렬접속된 2개의 제1MOS 트랜지스터(M101~M108)와, 상기 제1MOS 트랜지스터의 각각의 드레인 또는 소스 단자에 그 일단이 접속된 2개의 커패시터(C101~C108)를 가지며, 상기 제1MOS 트랜지스터의 직렬회로가 입력측과 출력측의 사이에 직렬접속되어 있는 복수의 단으로서 상기 복수의 단은 2개 이상의 그룹으로 분할되고, 각 그룹의 단에 포함되는 상기 제1MOS 트랜지스터의 기판은 도전성의 기판부에 일체로 형성되고, 상기 그룹의 상기 기판부에 인가하는 전위가 서로 독립으로 제어되고, 상기 MOS 트랜지스터의 기판부가 서로 전기적으로 절연분리되어 있고 동시에, 상기 기판부가 상기 MOS 트랜지스터의 소스 단자와 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 승압회로.
제16항에 있어서, 이 승압회로가 정고전압 발생을 위한 회로일 때, 상기 복수의 그룹의 출력측에 보다 가까운 1개의 그룹의 상기 기판부에 인가되는 전위는, 상기 복수의 그룹의 다른 그룹의 상기 기판부에 인가되는 전위 보다 높은 반도체 승압회로.
제17항에 있어서, 상기 각 그룹의 단에 포함되는 상기 제1MOS 트랜지스터가 반도체 기판의 표면에 형성된 N형 웰영역에 형성된 P 채널 MOS 트랜지스터이며, 다른 그룹의 단의 상기 제1MOS 트랜지스터에 형성되는 상기 웰 영역은 서로 전기적으로 절연분리되어 있는 반도체 승압회로.
제16항에 있어서, 이 승압회로가 부고전압 발생을 위한 회로일 때, 상기 복수의 그룹의 출력측에 보다 가까운 1개의 그룹의 상기 기판부에 인가되는 음의 전위의 절대치를, 상기 복수의 그룹의 다른 그룹의 상기 기판부에 인가되는 음의 전위의 절대치 보다 높게 하는 반도체 승압회로.
제19항에 있어서, 상기 각 그룹의 단에 포함되는 상기 제1MOS 트랜지스터가 반도체 기판의 표면에 형성된 P형 웰영역에 형성된 N채널 MOS 트랜지스터이며, 다른 그룹의 단의 상기 제1MOS 트랜지스터가 형성되는 상기 웰 영역은 서로 전기적으로 절연분리되어 있는 반도체 승압회로.
제16항에 있어서, 상기 각 그룹의 기판부가, 그 그룹에 포함되는 상기 제1MOS 트랜지스터의 입력측에 가장 가까운 상기 드레인 또는 소스단자에 접속되어 있는 반도첸 승압회로.
제16항에 있어서, 상기 각 단은, 또한 상기 제1MOS 트랜지스터의 각각의 게이트 단자에 일단이 접속된 2개의 제2커패시터와, 상기 제1MOS 트랜지스터의 상기 게이트 단자와 상기 드레인 또는 소스 단자의 사이에 접속되고, 그 제1MOS 트랜지스터에 관련하는 상기 제1커패시터의 상기 1단에 접속된 게이트 단자를 가진 제2MOS 트랜지스터를 포함하는 반도체 승압회로.
제22항에 있어서, 각단의 상기 제2MOS 트랜지스터의 기판이, 그단이 속하는 상기 그룹의 1개의 상기 기판부에 전기적으로 접속되어 있는 반도체 승압회로.
제22항에 있어서, 각 단의 상기 2개의 제1커패시터의 각각의 타단의 서로 역상의 한쌍의 제1클럭신호를 각각 부여하고, 상기 2개의 커패시터의 타단에 각각 한쌍의 제2클럭신호를 다른 타이밍을 부여하는 수단을 포함하는 반도체 승압회로.