JP4336489B2 - 半導体集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
半導体集積回路。
【０００２】
【従来の技術】
Flash, EEPROMの不揮発性メモリの消去、Write時には、トンネル効果又はホットエレクトロン、ホットホールを使用する為、12Ｖ程度の高電圧が必要となる。高電圧を発生させる従来のチャージポンプ方式の昇圧回路は、非特許文献１で紹介、解析されているような電荷を移動させるＭＯＳトランジスタ（以降、「トランスファーＭＯＳ」）をダイオード接続したDicson型チャージポンプが一般的に知られており、回路構成も非常に簡単な為、よく使用されている。図１、図２にDicson型チャージポンプの構成図を示した。トランスファーＮＭＯＳのドレインとゲートを短絡し、ドレイン及びソースに接続された容量のもう一方側にＣＬＫを印加する。ＣＬＫとＣＬＫｎは、図３のように相補の関係にある。ＣＬＫｎが"High"でＣＬＫが"Low"の時、１段、３段の奇数段のドレイン電位がソース電位より高い為、奇数段のトランスファーＮＭＯＳにドレイン電流が流れC1，C3の奇数容量に電荷がチャージされる。逆にＣＬＫが"High"でＣＬＫｎが"Low"の時、２段、４段の偶数段のドレイン電位がソース電位より高くなり、偶数段のトランスファーＮＭＯＳにドレイン電流が流れ、奇数容量C1，C3から偶数容量C2，C4電荷が移動する。
【０００３】
このDicson型チャージポンプを構成しているＮＭＯＳトランジスタのしきい値電圧をVtとすると、出力電圧Voutは、
【０００４】
【数１】
と表すことができる。しかし、出力側に近づくにつれＮＭＯＳトランジスタのドレイン、ソース電圧が昇圧されソース基板間電圧Vsbの上昇により、基板効果によるＮＭＯＳトランジスタのしきい値電圧Vtが式（２）で示されるように上昇する。
【０００５】
【数２】
さらに式（２）からVt=Vccとなる時のVsbが昇圧電圧の最大電圧と言えるので、
【０００６】
【数３】
式（３）により昇圧最大電圧Vout_maxを算出できる。図４に電源電圧Vccと昇圧電圧Voutの算出値を示した。図４からわかるようにDicson型チャージポンプでは、電源電圧Vccに依存して昇圧電圧Vout_maxが決まっていることがわかる。
【０００７】
Dicson型チャージポンプの改良版も検討されている。特開平１１−３０８８５６「チャージポンプ回路装置」では、トランスファーＮＭＯＳを複数のグループに分離して基板電位を除々に高くすることにより基板効果によるＮＭＯＳ Vtの上昇を抑えている。
【非特許文献１】
IEEE JOURNAL OF SOLID-STATE CIRCUITS,VOL.32,NO.8,AUGUST 1997 "A Dynamic Analysis of the Dicson Charge Pump"
【０００８】
【発明が解決しようとする課題】
上記、従来技術であるDicson型チャージポンプは、昇圧されるにつれトランスファーＭＯＳのソース基板間電圧Vsbが上昇することで、基板効果の影響によりトランスファーＭＯＳのしきい値電圧Vthが上がり、昇圧電圧の最大値が決まってしまう。結果として、3V以下の低電源電圧においては、不揮発性メモリの消去、Writeに必要な12V程度の高電圧を生成することができない。また、特開平１１−３０８８５６「チャージポンプ回路装置」にあるようなトランスファーＮＭＯＳを複数のグループに分離して基板電位を除々に高くすることにより基板効果の影響を抑えるようにしたとしても、本質的な基板効果の影響を無くすことはできない。
【０００９】
本発明は、基板効果の影響を無くしたチャージポンプ回路を提供すると共に、効率がいい回路構成及びプラス又はマイナスの高圧電圧を発生することができるチャージポンプ回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記課題を解決する為に、トランスファーＭＯＳの基板を制御するＭＯＳを追加することにより、トランスファーＮＭＯＳであれば、常にドレイン又はソース電位のどちらか低い電位に基板電位を設定し、基板効果影響を無くしたものである。
【００１１】
また、トランスファーＭＯＳのVtを0Vにする為に、トランスファーＭＯＳのゲートに（電源電圧＋Vt）以上の電圧を容量Cgを通して印加すると同時に、そのトランスファーＭＯＳゲート電圧で次段のトランスファーＭＯＳゲート電位を制御するようにしチャージトランスファー効率を高めたものである。
【００１２】
【発明の実施の形態】
今回発明したチャージポンプ回路の第1の実施例の形態である全体回路を図５に、チャージポンプ段の一部抜き出したものを図６に示す。
以下図６を参照しながら動作説明する。本発明の基板制御型チャージポンプは、トランスファーＭＯＳの基板電圧を制御する基板制御ＭＯＳとトランスファーＭＯＳのゲート電圧を制御し、（電源電圧＋Vt）以上を発生する２倍圧(振幅0〜2Vcc)のCLKからなることを特徴とするチャージポンプ回路である。図６のCLK X1期間においては、T1がONしT2はOFFする。T1制御においては、t1がONしT1の基板電位n2をn1にショートする。この時、T1のゲート電圧n3は、2VCLKより2Vccに設定されT1のしきい値電圧Vtを下げるようにしている。この為、n1電位はVccまで上げることができる。一方、T2はt6をONさせ、n1電位とn6電位をショートし、T2をOFFさせる。また、T2の基板電位n5もt5をONさせ、n1電位とショートさせている。n4電位は、3Vccまで上昇する。
【００１３】
CLK X2期間においては、T1がOFFしT2はONする。T1は、t2、t3がONしT1基板電位n2及びゲート電位n3をVccに設定する。また、n1電位はCLKにより2Vccまで上昇する。T2では、t4がONし基板電位n5をn4とショートする。一方、T2ゲート電位n6は、2VCLKにより3Vccまで上昇させ、T2のしきい値電圧Vtを下げn4電位を2Vccまでチャージすることが可能となる。
【００１４】
図７に、本発明の基板制御型チャージポンプ回路のシミュレーション回路とSpiceシミュレーション結果を図８に示した。チャージポンプ段数１３段、電源電圧Vcc=1.5Vで約18.5V，電源電圧Vcc=1.3Vで約15.5Vで、低電源電圧においても不揮発性メモリの消去、Writeに必要な12V程度以上の高電圧を生成することができる。このSpiceシミュレーション時の、トランスファーＮＭＯＳのVt0は、約0.9Vであり、基板効果係数γは約0.8である。
【００１５】
図５〜８は、プラスの高電圧を発生させるチャージポンプであったが、本願発明の第２の実施例であるマイナスの高電圧を発生させる回路を図９に示した。回路構成としては、図５とほぼ同一であるが、CLKの位相及びTMOSゲート電圧設定MOSの位置が違う。プラス昇圧の場合は、電荷を次段のチャージ容量に電荷を流すことによりプラス高電圧を得ていたが、マイナスの場合は、電荷の流れる向きがプラスと逆方向にすることにより、前段へ電荷を流しマイナスの高電圧を得るようにしたものである。
【００１６】
図５〜９は、トランスファーＭＯＳをＮＭＯＳで構成したチャージポンプ回路であったが、ＰＭＯＳで構成した本発明のチャージポンプ回路の第３の実施例を図１０に、第４の実施例を図１１に示した。図１０は、プラスの昇圧チャージポンプ回路であり、図１１は、マイナスの昇圧チャージポンプ回路である。回路構成はＮＭＯＳの場合と、ほぼ同じでありトランスファーＰＭＯＳゲート制御をＮＭＯＳの場合と逆にした回路である。
【００１７】
不揮発性メモリの制御において、例えば消去時にはマイナス高電圧、Write時にはプラス高電圧が必要となることがある。この場合、別個にプラス及びマイナスのチャージポンプ回路を作るのはチップ面積が増大し、チップ価格が高くなってしまう。そこで、消去及びWriteは、同時に発生しないことから１個のチャージポンプ回路で、プラス又はマイナスの高電圧を発生させる本発明の第５の実施例であるチャージポンプ回路を図１２に提案した。基本回路としては、図５とほぼ同じであり、基本動作も図６で説明したものと同じであるが、プラス高電圧発生時とマイナス高電圧発生時とで、入出力を逆にすることが特徴である。プラス高電圧発生時に入力となって電源電圧Vccに固定されていた端子をオープンとし、出力となっていた端子を0Vにすることにより、電荷は0Vに流れ込み、前段は除々にマイナスになっていき、マイナス高電圧が発生できる。
【００１８】
次に不揮発性メモリの制御においては、例えば12V，6V等の2種類の高電圧が必要となってくることがある。図５で示したチャージポンプ回路から出力される第１の高電圧と、この第１の高電圧を使用して第２の高電圧を発生させる回路構成である本発明の第６の実施例を図１３に示す。図１３内の基板制御型並列チャージポンプは、図５と同一である。本発明の第７の実施例である図１３の直列型チャージポンプを図１４に示した。直列型チャージポンプは、トランスファーＰＭＯＳを使用し、チャージ容量を第１の高電圧の電圧でＯＮ、ＯＦＦすることにより、第１の高電圧の２倍の電位が得られること及び直列型チャージポンプのＣＬＫ信号で、内部直列ブロック１と内部直列ブロック２を交互にＯＮ、ＯＦＦさせていることを特徴としている。
【００１９】
【発明の効果】
本発明は、ＭＯＳ基板効果をなくした高効率のチャージポンプ回路であり、3V以下の低電源電圧においても12V程度の高電圧を発生でき、チップ面積を低減化することができる。
また、本発明のチャージポンプ回路は、同一回路でプラス又はマイナス電圧を発生することができ、チップ面積を低減化することができる。
【００２０】
また、本発明の基板効果をなくしたチャージポンプ回路と直列型チャージポンプを組み合わせることにより、2種類の高電圧を効率よく発生でき、チップ面積の低減化ができる。
【図面の簡単な説明】
【図１】従来のDicson型チャージポンプ構成図。
【図２】従来のDicson型チャージポンプ回路図。
【図３】クロック波形を表す図。
【図４】Dicson型チャージポンプ昇圧電圧計算値を示すグラフ。
【図５】本発明の第１の実施例であるチャージポンプ回路の全体回路図。
【図６】本発明のチャージポンプ回路の部分回路図説明図。
【図７】本発明の第１の実施例であるチャージポンプ回路シミュレーション回路図。
【図８】本発明のチャージポンプ回路シミュレーション結果を表すグラフ。
【図９】本発明の第２の実施例であるマイナス高圧電圧発生チャージポンプ回路図。
【図１０】本発明の第３の実施例を表すプラス高圧電圧発生チャージポンプ回路図。
【図１１】本発明の第４の実施例を表すマイナス高圧電圧発生チャージポンプ回路図。
【図１２】本発明の第５の実施例を表すプラスマイナス高圧電圧発生チャージポンプ回路図。
【図１３】本発明の第６の実施例を表す高圧電圧発生チャージポンプ回路構成図。
【図１４】本発明の第７の実施例を表す直列型チャージポンプ回路。
【発明の属する技術分野】
半導体集積回路。
【０００２】
【従来の技術】
Flash, EEPROMの不揮発性メモリの消去、Write時には、トンネル効果又はホットエレクトロン、ホットホールを使用する為、12Ｖ程度の高電圧が必要となる。高電圧を発生させる従来のチャージポンプ方式の昇圧回路は、非特許文献１で紹介、解析されているような電荷を移動させるＭＯＳトランジスタ（以降、「トランスファーＭＯＳ」）をダイオード接続したDicson型チャージポンプが一般的に知られており、回路構成も非常に簡単な為、よく使用されている。図１、図２にDicson型チャージポンプの構成図を示した。トランスファーＮＭＯＳのドレインとゲートを短絡し、ドレイン及びソースに接続された容量のもう一方側にＣＬＫを印加する。ＣＬＫとＣＬＫｎは、図３のように相補の関係にある。ＣＬＫｎが"High"でＣＬＫが"Low"の時、１段、３段の奇数段のドレイン電位がソース電位より高い為、奇数段のトランスファーＮＭＯＳにドレイン電流が流れC1，C3の奇数容量に電荷がチャージされる。逆にＣＬＫが"High"でＣＬＫｎが"Low"の時、２段、４段の偶数段のドレイン電位がソース電位より高くなり、偶数段のトランスファーＮＭＯＳにドレイン電流が流れ、奇数容量C1，C3から偶数容量C2，C4電荷が移動する。
【０００３】
このDicson型チャージポンプを構成しているＮＭＯＳトランジスタのしきい値電圧をVtとすると、出力電圧Voutは、
【０００４】
【数１】
【０００５】
【数２】
【０００６】
【数３】
【０００７】
Dicson型チャージポンプの改良版も検討されている。特開平１１−３０８８５６「チャージポンプ回路装置」では、トランスファーＮＭＯＳを複数のグループに分離して基板電位を除々に高くすることにより基板効果によるＮＭＯＳ Vtの上昇を抑えている。
【非特許文献１】
IEEE JOURNAL OF SOLID-STATE CIRCUITS,VOL.32,NO.8,AUGUST 1997 "A Dynamic Analysis of the Dicson Charge Pump"
【０００８】
【発明が解決しようとする課題】
上記、従来技術であるDicson型チャージポンプは、昇圧されるにつれトランスファーＭＯＳのソース基板間電圧Vsbが上昇することで、基板効果の影響によりトランスファーＭＯＳのしきい値電圧Vthが上がり、昇圧電圧の最大値が決まってしまう。結果として、3V以下の低電源電圧においては、不揮発性メモリの消去、Writeに必要な12V程度の高電圧を生成することができない。また、特開平１１−３０８８５６「チャージポンプ回路装置」にあるようなトランスファーＮＭＯＳを複数のグループに分離して基板電位を除々に高くすることにより基板効果の影響を抑えるようにしたとしても、本質的な基板効果の影響を無くすことはできない。
【０００９】
本発明は、基板効果の影響を無くしたチャージポンプ回路を提供すると共に、効率がいい回路構成及びプラス又はマイナスの高圧電圧を発生することができるチャージポンプ回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記課題を解決する為に、トランスファーＭＯＳの基板を制御するＭＯＳを追加することにより、トランスファーＮＭＯＳであれば、常にドレイン又はソース電位のどちらか低い電位に基板電位を設定し、基板効果影響を無くしたものである。
【００１１】
また、トランスファーＭＯＳのVtを0Vにする為に、トランスファーＭＯＳのゲートに（電源電圧＋Vt）以上の電圧を容量Cgを通して印加すると同時に、そのトランスファーＭＯＳゲート電圧で次段のトランスファーＭＯＳゲート電位を制御するようにしチャージトランスファー効率を高めたものである。
【００１２】
【発明の実施の形態】
今回発明したチャージポンプ回路の第1の実施例の形態である全体回路を図５に、チャージポンプ段の一部抜き出したものを図６に示す。
以下図６を参照しながら動作説明する。本発明の基板制御型チャージポンプは、トランスファーＭＯＳの基板電圧を制御する基板制御ＭＯＳとトランスファーＭＯＳのゲート電圧を制御し、（電源電圧＋Vt）以上を発生する２倍圧(振幅0〜2Vcc)のCLKからなることを特徴とするチャージポンプ回路である。図６のCLK X1期間においては、T1がONしT2はOFFする。T1制御においては、t1がONしT1の基板電位n2をn1にショートする。この時、T1のゲート電圧n3は、2VCLKより2Vccに設定されT1のしきい値電圧Vtを下げるようにしている。この為、n1電位はVccまで上げることができる。一方、T2はt6をONさせ、n1電位とn6電位をショートし、T2をOFFさせる。また、T2の基板電位n5もt5をONさせ、n1電位とショートさせている。n4電位は、3Vccまで上昇する。
【００１３】
CLK X2期間においては、T1がOFFしT2はONする。T1は、t2、t3がONしT1基板電位n2及びゲート電位n3をVccに設定する。また、n1電位はCLKにより2Vccまで上昇する。T2では、t4がONし基板電位n5をn4とショートする。一方、T2ゲート電位n6は、2VCLKにより3Vccまで上昇させ、T2のしきい値電圧Vtを下げn4電位を2Vccまでチャージすることが可能となる。
【００１４】
図７に、本発明の基板制御型チャージポンプ回路のシミュレーション回路とSpiceシミュレーション結果を図８に示した。チャージポンプ段数１３段、電源電圧Vcc=1.5Vで約18.5V，電源電圧Vcc=1.3Vで約15.5Vで、低電源電圧においても不揮発性メモリの消去、Writeに必要な12V程度以上の高電圧を生成することができる。このSpiceシミュレーション時の、トランスファーＮＭＯＳのVt0は、約0.9Vであり、基板効果係数γは約0.8である。
【００１５】
図５〜８は、プラスの高電圧を発生させるチャージポンプであったが、本願発明の第２の実施例であるマイナスの高電圧を発生させる回路を図９に示した。回路構成としては、図５とほぼ同一であるが、CLKの位相及びTMOSゲート電圧設定MOSの位置が違う。プラス昇圧の場合は、電荷を次段のチャージ容量に電荷を流すことによりプラス高電圧を得ていたが、マイナスの場合は、電荷の流れる向きがプラスと逆方向にすることにより、前段へ電荷を流しマイナスの高電圧を得るようにしたものである。
【００１６】
図５〜９は、トランスファーＭＯＳをＮＭＯＳで構成したチャージポンプ回路であったが、ＰＭＯＳで構成した本発明のチャージポンプ回路の第３の実施例を図１０に、第４の実施例を図１１に示した。図１０は、プラスの昇圧チャージポンプ回路であり、図１１は、マイナスの昇圧チャージポンプ回路である。回路構成はＮＭＯＳの場合と、ほぼ同じでありトランスファーＰＭＯＳゲート制御をＮＭＯＳの場合と逆にした回路である。
【００１７】
不揮発性メモリの制御において、例えば消去時にはマイナス高電圧、Write時にはプラス高電圧が必要となることがある。この場合、別個にプラス及びマイナスのチャージポンプ回路を作るのはチップ面積が増大し、チップ価格が高くなってしまう。そこで、消去及びWriteは、同時に発生しないことから１個のチャージポンプ回路で、プラス又はマイナスの高電圧を発生させる本発明の第５の実施例であるチャージポンプ回路を図１２に提案した。基本回路としては、図５とほぼ同じであり、基本動作も図６で説明したものと同じであるが、プラス高電圧発生時とマイナス高電圧発生時とで、入出力を逆にすることが特徴である。プラス高電圧発生時に入力となって電源電圧Vccに固定されていた端子をオープンとし、出力となっていた端子を0Vにすることにより、電荷は0Vに流れ込み、前段は除々にマイナスになっていき、マイナス高電圧が発生できる。
【００１８】
次に不揮発性メモリの制御においては、例えば12V，6V等の2種類の高電圧が必要となってくることがある。図５で示したチャージポンプ回路から出力される第１の高電圧と、この第１の高電圧を使用して第２の高電圧を発生させる回路構成である本発明の第６の実施例を図１３に示す。図１３内の基板制御型並列チャージポンプは、図５と同一である。本発明の第７の実施例である図１３の直列型チャージポンプを図１４に示した。直列型チャージポンプは、トランスファーＰＭＯＳを使用し、チャージ容量を第１の高電圧の電圧でＯＮ、ＯＦＦすることにより、第１の高電圧の２倍の電位が得られること及び直列型チャージポンプのＣＬＫ信号で、内部直列ブロック１と内部直列ブロック２を交互にＯＮ、ＯＦＦさせていることを特徴としている。
【００１９】
【発明の効果】
本発明は、ＭＯＳ基板効果をなくした高効率のチャージポンプ回路であり、3V以下の低電源電圧においても12V程度の高電圧を発生でき、チップ面積を低減化することができる。
また、本発明のチャージポンプ回路は、同一回路でプラス又はマイナス電圧を発生することができ、チップ面積を低減化することができる。
【００２０】
また、本発明の基板効果をなくしたチャージポンプ回路と直列型チャージポンプを組み合わせることにより、2種類の高電圧を効率よく発生でき、チップ面積の低減化ができる。
【図面の簡単な説明】
【図１】従来のDicson型チャージポンプ構成図。
【図２】従来のDicson型チャージポンプ回路図。
【図３】クロック波形を表す図。
【図４】Dicson型チャージポンプ昇圧電圧計算値を示すグラフ。
【図５】本発明の第１の実施例であるチャージポンプ回路の全体回路図。
【図６】本発明のチャージポンプ回路の部分回路図説明図。
【図７】本発明の第１の実施例であるチャージポンプ回路シミュレーション回路図。
【図８】本発明のチャージポンプ回路シミュレーション結果を表すグラフ。
【図９】本発明の第２の実施例であるマイナス高圧電圧発生チャージポンプ回路図。
【図１０】本発明の第３の実施例を表すプラス高圧電圧発生チャージポンプ回路図。
【図１１】本発明の第４の実施例を表すマイナス高圧電圧発生チャージポンプ回路図。
【図１２】本発明の第５の実施例を表すプラスマイナス高圧電圧発生チャージポンプ回路図。
【図１３】本発明の第６の実施例を表す高圧電圧発生チャージポンプ回路構成図。
【図１４】本発明の第７の実施例を表す直列型チャージポンプ回路。
Claims (13)
- 基本ポンプセルをＮ段接続し昇圧するチャージポンプ回路を有し、
前記基本ポンプセルは、第１ＭＯＳトランジスタと、第２ＭＯＳトランジスタと、第３ＭＯＳトランジスタと、第１キャパシタと、第４ＭＯＳトランジスタと、第２キャパシタとを有し、
前記第１ＭＯＳトランジスタの基板は第１ノードに接続し、そのソース・ドレイン経路は、第２ノードと第３ノードとの間に接続され、
前記第２ＭＯＳトランジスタの基板は前記第１ノードに接続し、そのソース・ドレイン経路は、前記第１ノードと前記第２ノードとの間に接続され、
前記第３ＭＯＳトランジスタの基板は前記第１ノードに接続し、そのソース・ドレイン経路は、前記第１ノードと前記第３ノードとの間に接続され、
前記第１キャパシタの一端は前記第３ノードに接続し、その他端には電源電圧の振幅を有する第１クロックが入力され、
前記第３ノードは、次段の前記基本ポンプセルの前記第２ノードに接続し、
前記第２キャパシタの一端は前記第１ＭＯＳトランジスタのゲートに接続し、その他端には前記電源電圧と前記第１ＭＯＳトランジスタの閾値電圧の和よりも大きな電圧振幅を有し、且つ前記第１クロックと逆相である第２クロックが入力され、
前記第４ＭＯＳトランジスタの基板は前記第１ノードに接続し、そのソース・ドレイン経路は前記第２ノードと前記第１ＭＯＳトランジスタのゲートとの間に接続され、そのゲートは前段の前記基本ポンプセルを構成する前記第２キャパシタの前記一端に接続することを特徴とする半導体集積回路。 - 基本ポンプセルをＮ段接続し昇圧するチャージポンプ回路を有し、
前記基本ポンプセルは、第１ＭＯＳトランジスタと、第２ＭＯＳトランジスタと、第３ＭＯＳトランジスタと、第１キャパシタと、第４ＭＯＳトランジスタと、第２キャパシタとを有し、
前記第１ＭＯＳトランジスタの基板は第１ノードに接続し、そのソース・ドレイン経路は、第２ノードと第３ノードとの間に接続され、
前記第２ＭＯＳトランジスタの基板は前記第１ノードに接続し、そのソース・ドレイン経路は、前記第１ノードと前記第２ノードとの間に接続され、
前記第３ＭＯＳトランジスタの基板は前記第１ノードに接続し、そのソース・ドレイン経路は、前記第１ノードと前記第３ノードとの間に接続され、
前記第１キャパシタの一端は前記第３ノードに接続し、その他端には電源電圧の振幅を有する第１クロックが入力され、
前記第３ノードは、次段の前記基本ポンプセルの前記第２ノードに接続し、
前記第２キャパシタの一端は前記第１ＭＯＳトランジスタのゲートに接続し、その他端には前記電源電圧と前記第１ＭＯＳトランジスタの閥値電圧の和よりも大きな電圧振幅を有し、且つ前記第１クロックと同相である第２クロックが入力され、
前記第４ＭＯＳトランジスタのソース・ドレイン経路は、前記第３ノードと前記第１ＭＯＳトランジスタのゲートとの間に接続し、そのゲートは前段の前記基本ポンプセルを構成する前記第２キャパシタの前記一端に接続することを特徴とする半導体集積回路。 - 請求項１に記載の半導体集積回路において、
前記チャージポンプ回路は、プラスの高電圧を発生し、
前記第１、２、３、４ＭＯＳトランジスタは、ｎ型のＭＯＳトランジスタであることを特徴とする半導体集積回路。 - 請求項１に記載の半導体集積回路において、
前記チャージポンプ回路は、マイナスの高電圧を発生し、
前記第１、２、３、４ＭＯＳトランジスタは、ｐ型のＭＯＳトランジスタであることを特徴とする半導体集積回路。 - 請求項２に記載の半導体集積回路において、
前記チャージポンプ回路は、マイナスの高電圧を発生し、
前記第１、２、３、４ＭＯＳトランジスタは、ｎ型のＭＯＳトランジスタであることを特徴とする半導体集積回路。 - 請求項２に記載の半導体集積回路において、
前記チャージポンプ回路は、プラスの高電圧を発生し、
前記第１、２、３、４ＭＯＳトランジスタは、ｐ型のＭＯＳトランジスタであることを特徴とする半導体集積回路。 - 請求項１または２に記載の半導体集積回路において、
前記基本ポンプセルの奇数段に入力される前記第１クロックと、その偶数段に入力される前記第１クロックは逆相であり、
前記基本ポンプセルの奇数段に入力される前記第２クロックと、その偶数段に入力される前記第２クロックは逆相であることを特徴とする半導体集積回路。 - 基本ポンプセルをＮ段接続し昇圧する半導体集積回路であって、
前記基本ポンプセルが、
ｎ型であるトランスファーＭＯＳトランジスタと、
前記トランスファーＭＯＳトランジスタのドレインまたはソースのいずれか電位の低い方と、前記トランスファーＭＯＳトランジスタの基板とを接続する第１接続回路と、
前記トランスファーＭＯＳトランジスタのゲートに容量を介して、電源電圧と前記トランスファーＭＯＳトランジスタの閾値電圧との和よりも大きな電圧振幅の電圧を印加する回路と、
前記トランスファーＭＯＳトランジスタがオフ状態のときに、前記トランスファーＭＯＳトランジスタのゲートと、ドレインまたはソースとを接続する第２接続回路とを有することを特徴とする半導体集積回路。 - 請求項８に記載の半導体集積回路において、
前記第１接続回路は、第１基板制御ＭＯＳトランジスタと第２基板制御ＭＯＳトランジスタとから構成され、
前記第１、第２基板制御ＭＯＳトランジスタの一方が導通し、前記トランスファーＭＯＳトランジスタのドレインまたはソースのいずれか電位の低い方と、前記トランスファーＭＯＳトランジスタの基板とを接続することを特徴とする半導体集積回路。 - 請求項８に記載の半導体集積回路において、
前記第２接続回路は、ソース・ドレイン経路が前記トランスファーＭＯＳトランジスタのゲートとドレインまたはソースとの間に接続され、ゲートには前段の前記基本ポンプセルにおける前記トランスファーＭＯＳトランジスタのゲート電圧が印加されるゲート電圧設定ＭＯＳトランジスタであることを特徴とする半導体集積回路。 - 基本ポンプセルをＮ段接続し昇圧する半導体集積回路において、
前記基本ポンプセルが、
ｐ型であるトランスファーＭＯＳトランジスタと、
前記トランスファーＭＯＳトランジスタのドレインまたはソースのいずれか電位の高い方と、前記トランスファーＭＯＳトランジスタの基板とを接続する第１接続回路と、
前記トランスファーＭＯＳトランジスタのゲートに容量を介して、電源電圧と前記トランスファーＭＯＳトランジスタの閾値電圧との和よりも大きな電圧振幅の電圧を印加する回路と、
前記トランスファーＭＯＳトランジスタがオフ状態のときに、前記トランスファーＭＯＳトランジスタのゲートと、ドレインまたはソースとを接続する第２接続回路とを有することを特徴とする半導体集積回路。 - 請求項１１に記載の半導体集積回路において、
前記第１接続回路は、第１基板制御ＭＯＳトランジスタと第２基板制御ＭＯＳトランジスタとから構成され、
前記第１、第２基板制御ＭＯＳトランジスタの一方が導通し、前記トランスファーＭＯＳトランジスタのドレインまたはソースのいずれか電位の高い方と、前記トランスファーＭＯＳトランジスタの基板とを接続することを特徴とする半導体集積回路。 - 請求項１１に記載の半導体集積回路において、
前記第２接続回路は、ドレイン・ソース経路が前記トランスファーＭＯＳトランジスタのゲートとドレインまたはソースとの間に接続され、ゲートには前段の前記基本ポンプセルにおける前記トランスファーＭＯＳトランジスタのゲート電圧が印加されるゲート電圧設定ＭＯＳトランジスタであることを特徴とする半導体集積回路。
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