JP3872927B2 - 昇圧回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、複数の昇圧ユニット（昇圧セル）における各々の出力端子を順次次段の入力端子にそれぞれ接続し、位相の異なるクロック信号に応答して各昇圧ユニットの入力端子から出力端子に順次電荷を転送して昇圧動作を行う昇圧回路に関するもので、特に各々の昇圧ユニットにおける電荷が残存するトランジスタのゲートノードのリセット技術に関する。
【０００２】
【従来の技術】
図１０は、従来の昇圧回路の構成例を示す回路図である。この昇圧回路については、IEEE Journal of Solid-State Circuits.Vol.27,No.11,November 1992,pp.1540-1546,A.Umezawa et al. "A 5-V-Only Operation 0.6-μm Flash EEPROM with Row Decoder Scheme in Triple Well Structure"に記載されている。
【０００３】
この昇圧回路は、昇圧ユニット（昇圧セル）１１ａ，１１ｂ、昇圧ユニット１２及び出力回路部１３で構成されている。各昇圧ユニット１１ａ，１１ｂ，１２はそれぞれ、２つのＭＯＳトランジスタ（ＭＯＳＦＥＴ）と２つのキャパシタで構成され、各々の出力端子と入力端子がそれぞれ順次接続されている。
【０００４】
すなわち、上記昇圧ユニット１１ａは、Ｎチャネル型ＭＯＳトランジスタＱＮ１，ＱＮ２とキャパシタＣ１，Ｃ２を備えている。上記ＭＯＳトランジスタＱＮ１，ＱＮ２の電流通路の一端はそれぞれ、電源電圧ＶＣＣが印加される電源端子１４に接続される。上記ＭＯＳトランジスタＱＮ２の電流通路の他端はＭＯＳトランジスタＱＮ１のゲートに接続され、ゲートは上記ＭＯＳトランジスタＱＮ１の電流通路の他端に接続される。上記キャパシタＣ１の一方の電極は、上記ＭＯＳトランジスタＱＮ１の電流通路の他端に接続され、このキャパシタＣ１の他方の電極にはクロック信号ｐｈｉ１が供給される。また、上記キャパシタＣ２の一方の電極は、上記ＭＯＳトランジスタＱＮ１のゲートに接続され、このキャパシタＣ２の他方の電極にはクロック信号ｐｈｉ３が供給される。
【０００５】
同様に、上記昇圧ユニット１１ｂは、Ｎチャネル型ＭＯＳトランジスタＱＮ３，ＱＮ４とキャパシタＣ３，Ｃ４を備えている。上記ＭＯＳトランジスタＱＮ３，ＱＮ４の電流通路の一端はそれぞれ、上記ＭＯＳトランジスタＱＮ１の電流通路の他端に接続される。上記ＭＯＳトランジスタＱＮ４の電流通路の他端はＭＯＳトランジスタＱＮ３のゲートに接続され、ゲートは上記ＭＯＳトランジスタＱＮ３の電流通路の他端に接続される。上記キャパシタＣ３の一方の電極は、上記ＭＯＳトランジスタＱＮ３の電流通路の他端に接続され、このキャパシタＣ３の他方の電極にはクロック信号ｐｈｉ２が供給される。上記キャパシタＣ４の一方の電極は、上記ＭＯＳトランジスタＱＮ３のゲートに接続され、このキャパシタＣ４の他方の電極にはクロック信号ｐｈｉ４が供給される。
【０００６】
また、上記昇圧ユニット１２は、Ｎチャネル型ＭＯＳトランジスタＱＮ５，ＱＮ６とキャパシタＣ５，Ｃ６を備えている。上記ＭＯＳトランジスタＱＮ５，ＱＮ６の電流通路の一端はそれぞれ、上記ＭＯＳトランジスタＱＮ３の電流通路の他端に接続される。上記ＭＯＳトランジスタＱＮ６の電流通路の他端はＭＯＳトランジスタＱＮ５のゲートに接続され、ゲートは上記ＭＯＳトランジスタＱＮ５の電流通路の他端に接続される。上記キャパシタＣ５の一方の電極は、上記ＭＯＳトランジスタＱＮ５の電流通路の他端に接続され、このキャパシタＣ５の他方の電極には上記クロック信号ｐｈｉ１が供給される。上記キャパシタＣ６の一方の電極は、上記ＭＯＳトランジスタＱＮ５のゲートに接続され、このキャパシタＣ６の他方の電極には上記クロック信号ｐｈｉ３が供給される。
【０００７】
上記出力回路部１３は、Ｎチャネル型ＭＯＳトランジスタＱＮ７によって構成されている。上記ＭＯＳトランジスタＱＮ７の電流通路の一端は、上記ＭＯＳトランジスタＱＮ３の電流通路の他端に接続され、このＭＯＳトランジスタＱＮ７のゲートは上記ＭＯＳトランジスタＱＮ５のゲートに接続される。そして、上記ＭＯＳトランジスタＱＮ７の電流通路の他端から、電源電圧ＶＣＣを昇圧した正の電圧ＶＰＰを出力するようになっている。
【０００８】
上記のような構成において、図１１のタイミングチャートに示すように、位相の異なる４相のクロック信号ｐｈｉ１，ｐｈｉ２，ｐｈｉ３，ｐｈｉ４が入力されると、これらのクロック信号の１サイクル毎に、昇圧ユニット１１ａ，１１ｂによって電源電圧ＶＣＣが順次昇圧されてＭＯＳトランジスタＱＮ７の電流通路の一端に供給される。また、この昇圧された電圧が昇圧ユニット１２に供給されて更に昇圧されて電圧ＶＧが生成され、上記ＭＯＳトランジスタＱＮ７のゲートに供給される。このように、最終段の転送ＭＯＳトランジスタＱＮ７のゲートが昇圧ユニット１２によってオーバードライブされ、ＭＯＳトランジスタＱＮ７の閾値電圧による出力電圧ＶＰＰの低下が抑制される。
【０００９】
ところで、上記のような４相型の昇圧回路では、昇圧動作の終了後、各ＭＯＳトランジスタのゲートノードに高い電圧がフローティングのまま残ってしまうと、再昇圧動作時に転送ＭＯＳトランジスタＱＮ１，ＱＮ３，ＱＮ７がオン状態を維持し、昇圧動作ができなくなってしまう。
【００１０】
そこで、図１２に示すように、上記図１０に示した回路における各ＭＯＳトランジスタＱＮ１〜ＱＮ６のゲートと各キャパシタＣ１〜Ｃ６との接続ノードと接地点（ＧＮＤ）間にそれぞれ、リセット用のＮチャネル型ＭＯＳトランジスタＱＮ８〜ＱＮ１３を設けた構成が提案されている。これらのＭＯＳトランジスタＱＮ８〜ＱＮ１３のゲートには、リセット信号ＲＳＴが供給される。
【００１１】
上記のような構成において、図１３のタイミングチャートに示すように、最終段の転送用ＭＯＳトランジスタＱＮ７のゲート電圧ＶＧは、各クロック信号ｐｈｉ１〜ｐｈｉ４の１サイクル毎に上昇していき、出力電圧ＶＰＰは所望の電圧に昇圧される。そして、昇圧動作が終了した時点でリセット信号ＲＳＴをハイレベルにしてＭＯＳトランジスタＱＮ８〜ＱＮ１３をオンさせ、各ＭＯＳトランジスタＱＮ１〜ＱＮ６のゲートと各キャパシタＣ１〜Ｃ６との接続ノードをそれぞれ接地して放電すれば、転送ＭＯＳトランジスタＱＮ１，ＱＮ３，ＱＮ７を強制的にオフさせることができ、再昇圧動作で誤動作することはない。
【００１２】
更に、図１４に示すように、上記図１２に示した昇圧回路における出力電圧ＶＰＰの出力ノードと接地点ＧＮＤ間に、リセット用のＮチャネル型ＭＯＳトランジスタＱＮ２１を設けた構造も知られている。そして、昇圧動作の終了後、このＭＯＳトランジスタＱＮ２１のゲートにリセット信号ＲＳＴを供給することにより、出力ノードも接地してリセットする。
【００１３】
このように、正の電圧を発生する昇圧回路の場合には、ソースを接地し、ゲートに接地電位と電源電圧ＶＣＣ間の振幅のリセット信号が入力されるＮチャネル型ＭＯＳトランジスタを用いることで、比較的容易に各ノードのリセットを行うことができる。
【００１４】
また、上述した文献には、図１５に示すような負電圧を発生する昇圧回路も開示されている。この回路は、上記図１０に示した回路におけるＮチャネル型ＭＯＳトランジスタＱＮ１〜ＱＮ７に代えて、Ｐチャネル型ＭＯＳトランジスタＱＰ１〜ＱＰ７を設けたものである。また、初段の昇圧ユニットの１１ａの入力端子、すなわちＭＯＳトランジスタＱＮ１，ＱＮ２の電流通路の一端は、電源端子１４に代えて接地点ＧＮＤに接続する。
【００１５】
同様に、上記図１２に示した回路におけるＮチャネル型ＭＯＳトランジスタＱＮ１〜ＱＮ１３に代えて、Ｐチャネル型ＭＯＳトランジスタＱＰ１〜ＱＰ１３を設けた図１６に示すような構成の負の昇圧電圧を発生する昇圧回路にも適用できる。
【００１６】
ところで、図１６に示すような負の昇圧電圧を発生する昇圧回路を構成した場合、リセット用のＰチャネル型ＭＯＳトランジスタＱＰ８〜ＱＰ１３のゲートには、接地電位と所定の負の昇圧電位間の振幅のリセット信号ＲＳＴ’を与える必要がある。しかし、通常のリセット信号ＲＳＴは接地電位と電源電位間の振幅の信号であるため、そのまま単純にＰチャネル型ＭＯＳトランジスタＱＰ８〜ＱＰ１３のゲートに与えることはできない。このようなリセット信号ＲＳＴ’を生成するために、別の負電圧発生回路を設けることは勿論可能であるが、回路が増えるとともに制御が複雑化するという問題がある。
【００１７】
【発明が解決しようとする課題】
上記のように従来の昇圧回路は、電荷が残存するトランジスタのゲートノードをリセットするために、振幅の大きなリセット信号を生成する必要があり、リセット信号のために別の電圧発生回路を用いると回路規模が増大したり、制御が複雑化するという問題があった。
【００１８】
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、電荷が残存するトランジスタのゲートノードをリセットする構成であっても、回路規模の増大を抑制できるとともに制御の簡単化も図れる昇圧回路を提供することにある。
【００２１】
【課題を解決するための手段】
この発明の一態様に係る昇圧回路は、初段の入力端子に電源電位または接地電位が印加され、各々の出力端子が順次次段の入力端子にそれぞれ接続された複数の昇圧ユニットと、上記昇圧ユニットの最終段の出力電位で制御され、最終段より前の段の昇圧ユニットの出力電位を転送する出力回路部と、上記出力回路部から出力される正または負の昇圧電位を電源の一方に用いて、上記正または負の昇圧電位と接地電位間の振幅のリセット信号を生成し、上記各昇圧ユニットに供給することにより、各昇圧ユニットにおける電荷が残存するトランジスタのゲートノードをリセットするリセットパルス発生器と、上記リセットパルス発生器における上記正または負の昇圧電位が印加されるノードを、上記電荷が残存するトランジスタのゲートノードのリセット後にディスチャージするディスチャージ回路とを具備する。
【００２２】
上記のような構成によれば、リセット信号の生成に昇圧部の出力電圧自身を用いるので、簡単な論理回路のみで構成でき、別の負電圧発生回路を用いる必要がなくなり、比較的簡単な制御で昇圧ユニットの電荷が残存するトランジスタのゲートノードをリセットできる。従って、回路規模の増大を抑制できるとともに制御の簡単化も図れる昇圧回路を提供できる。
【００２３】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
［第１の実施の形態］
図１は、この発明の第１の実施の形態に係る昇圧回路について説明するためのもので、４相型負電圧発生昇圧回路である。この回路は、いわゆる降圧回路であるが、以降の説明では負電圧を発生する昇圧回路として説明する。
【００２４】
この４相型負電圧発生昇圧回路は、リセット信号発生部２１、昇圧部２２及びトランジスタ部２３で構成されている。トランジスタ部２３は、昇圧部２２と他の回路との間に設けられ、スイッチング信号ＳＷＮによってオン／オフ制御されることにより、昇圧部２２から出力される負電圧ＶＢＢを負荷となる他の回路へ供給したり、遮断したりする。
【００２５】
上記リセット信号発生部２１は、リセットパルス発生器２４、ディスチャージ回路２５及びキャパシタ２６から構成されている。上記リセットパルス発生器２４は、ハイレベルシフタ２７、ロウレベルシフタ２８、インバータ回路２９〜３１、Ｎチャネル型ＭＯＳトランジスタＱＮ５０，ＱＮ５１、及びＰチャネル型ＭＯＳトランジスタＱＰ５０等から構成されている。上記ハイレベルシフタ２７、ロウレベルシフタ２８及びインバータ回路２９〜３１はそれぞれ、入力端子と出力端子とが順次接続されている。上記ハイレベルシフタ２７は正電圧ＶＳＷと接地点ＧＮＤ間の電圧で動作し、上記ロウレベルシフタ２８及びインバータ回路２９〜３１はそれぞれ、正電圧ＶＳＷと昇圧部２２から出力される負電圧ＶＢＢで動作する。上記正電圧ＶＳＷは、電源電圧ＶＣＣでも良いし、電源電圧ＶＣＣから発生した別の電圧でも良い。リセット信号ＲＳＴは、ハイレベルシフタ２７の入力端子ＩＮに供給され、このハイレベルシフタ２７の出力端子ＯＵＴ，ＯＵＴＢから出力される信号がロウレベルシフタ２８の入力端子ＩＮ，ＩＮＢに供給される。このロウレベルシフタ２８の出力端子ＯＵＴから出力される信号は、インバータ回路２８の入力端子に供給され、このインバータ回路２９の出力信号がインバータ回路３０の入力端子に供給される。インバータ回路３０の出力信号は、インバータ回路３１の入力端子及び上記ＭＯＳトランジスタＱＰ５０，ＱＮ５１のゲートに供給される。上記インバータ回路３１の出力信号は、上記ＭＯＳトランジスタＱＮ５０のゲートに供給される。
【００２６】
上記ＭＯＳトランジスタＱＮ５０，ＱＮ５１の電流通路の一端はそれぞれ接地点ＧＮＤに接続され、他端はＭＯＳトランジスタＱＮ５１の電流通路の一端に共通接続される。このＭＯＳトランジスタＱＮ５１の電流通路の他端は、電源線３２に接続される。この電源線３２には、昇圧部２２で発生した負電圧ＶＢＢが供給される。そして、上記ＭＯＳトランジスタＱＮ５０，ＱＰ５０，ＱＮ５１の電流通路の接続点から内部リセット信号ＲＳＴＨＢを発生し、昇圧部２２に供給する。この内部リセット信号ＲＳＴＨＢは、リセット信号ＲＳＴがロウレベルの時には０Ｖ、ハイレベルの時にはＶＢＢレベルとなる。
【００２７】
上記ディスチャージ回路２５は、ハイレベルシフタ３３、ロウレベルシフタ３４、インバータ回路３５，３６、及びＮチャネル型ＭＯＳトランジスタＱＮ５２等から構成されている。上記ハイレベルシフタ３３、ロウレベルシフタ３４及びインバータ回路３５，３６はそれぞれ、入力端子と出力端子とが順次接続されている。上記ハイレベルシフタ３３は、正電圧ＶＳＷと接地点ＧＮＤ間の電圧で動作し、ロウレベルシフタ３４及びインバータ回路３５，３６はそれぞれ、正電圧ＶＳＷと昇圧回路２２から出力される負電圧ＶＢＢで動作する。ディスチャージ信号ＧＮＤＥＮは、ハイレベルシフタ３３の入力端子ＩＮに供給され、このハイレベルシフタ３３の出力端子ＯＵＴ，ＯＵＴＢから出力される信号がロウレベルシフタ３４の入力端子ＩＮ，ＩＮＢに供給される。このロウレベルシフタ３４の出力端子ＯＵＴから出力される信号は、インバータ回路３５の入力端子に供給され、このインバータ回路３５の出力信号がインバータ回路３６の入力端子に供給される。インバータ回路３６の出力信号は、上記ＭＯＳトランジスタＱＮ５２のゲートに供給される。上記ＭＯＳトランジスタＱＮ５２の電流通路の一端は、電源線３２に接続され、他端は接地点ＧＮＤに接続されている。
【００２８】
上記キャパシタ２６は、上記電源線３２と接地点ＧＮＤ間に接続されている。このキャパシタ２６は、上記昇圧部２２中の内部リセット信号ＲＳＴＨＢが入力されるＰチャネル型ＭＯＳトランジスタの全ゲート容量と同程度、またはそれに比べて大きい容量を有するキャパシタまたは寄生容量である。このキャパシタ２６としてはゲート容量を用いても良いし、２つのポリシリコン層間、２つの金属層間、またはポリシリコン層と金属間の静電容量でも良い。
【００２９】
なお、負電圧ＶＢＢが供給される電源線３２には、この電源線３２が配線されるＰＮジャンクション容量やＭＯＳトランジスタのゲート電極とソース領域とのオーバーラップ容量等の大きい寄生容量が付随することがある。この場合には、外付けのキャパシタ２６は不要になる。内部リセット信号ＲＳＴＨＢが入力されるＰチャネル型ＭＯＳトランジスタの全ゲート容量と同程度、またはそれに比べて大きい容量が必要なのは、キャパシタ２６の一方の電極側の負電圧ＶＢＢは、リセット時にゲート容量との分割電圧になってもＰチャネル型ＭＯＳトランジスタのオン抵抗が十分に低くなるようにするためである。
【００３０】
図２（ａ）は、上記図１に示した回路におけるハイレベルシフタ２７，３３の構成例を示す回路図である。このハイレベルシフタは、Ｐチャネル型ＭＯＳトランジスタＱＰ６０，ＱＰ６１、Ｎチャネル型ＭＯＳトランジスタＱＮ６０，ＱＮ６１及びインバータ４０で構成されている。上記ＭＯＳトランジスタＱＰ６０，ＱＰ６１の電流通路の一端及びバックゲートには、正電圧ＶＳＷが印加される。これらＭＯＳトランジスタＱＰ６０，ＱＰ６１の電流通路の他端と接地点ＧＮＤ間にはそれぞれ、ＭＯＳトランジスタＱＮ６０，ＱＮ６１の電流通路が接続されている。上記ＭＯＳトランジスタＱＰ６０のゲートは、上記ＭＯＳトランジスタＱＰ６１，ＱＮ６１の電流通路の接続点（出力端子ＯＵＴ）に接続される。また、上記ＭＯＳトランジスタＱＰ６１のゲートは、上記ＭＯＳトランジスタＱＰ６０，ＱＮ６０の電流通路の接続点（出力端子ＯＵＴＢ）に接続される。上記ＭＯＳトランジスタＱＮ６０のゲートは入力端子ＩＮに接続される。この入力端子ＩＮには、インバータ４０の入力端子が接続され、インバータ４０の出力端子はＭＯＳトランジスタＱＮ６１のゲートに接続されている。
【００３１】
上記入力端子ＩＮに供給されたリセット信号ＲＳＴまたはディスチャージ信号ＧＮＤＥＮのハイレベルは、正電圧ＶＳＷにレベルシフトされ、出力端子ＯＵＴまたはＯＵＴＢから相補的に出力される。
【００３２】
図２（ｂ）は、上記図１に示した回路におけるロウレベルシフタ２８，３４の構成例を示す回路図である。このロウレベルシフタは、Ｐチャネル型ＭＯＳトランジスタＱＰ６２，ＱＰ６３、及びＮチャネル型ＭＯＳトランジスタＱＮ６２，ＱＮ６３で構成されている。上記ＭＯＳトランジスタＱＰ６２，ＱＰ６３の電流通路の一端及びバックゲートには、正電圧ＶＳＷが印加される。これらＭＯＳトランジスタＱＰ６２，ＱＰ６３の電流通路の他端と負電圧ＶＢＢが印加される電源線３２間にはそれぞれ、ＭＯＳトランジスタＱＮ６２，ＱＮ６３の電流通路が接続されている。上記ＭＯＳトランジスタＱＰ６２のゲートには入力端子ＩＮが接続されており、上記ＭＯＳトランジスタＱＰ６３のゲートには入力端子ＩＮＢが接続されている。これらの入力端子ＩＮ，ＩＮＢにはそれぞれ、ハイレベルシフタ２７または３３の出力端子ＯＵＴ，ＯＵＴＢがそれぞれ接続される。上記ＭＯＳトランジスタＱＮ６２のゲートは、上記ＭＯＳトランジスタＱＰ６３，ＱＮ６３の電流通路の接続点（出力端子ＯＵＴ）に接続される。また、上記ＭＯＳトランジスタＱＮ６３のゲートは、上記ＭＯＳトランジスタＱＰ６２，ＱＮ６２の電流通路の接続点（出力端子ＯＵＴＢ）に接続される。
【００３３】
上記入力端子ＩＮ，ＩＮＢに供給されたハイレベルシフタの出力信号のロウレベルは、負電圧ＶＢＢにレベルシフトされ、出力端子ＯＵＴ，ＯＵＴＢから相補的に出力される。よって、上記ハイレベルシフタとロウレベルシフタを通過したリセット信号ＲＳＴまたはディスチャージイネーブル信号ＧＮＤＥＮは、正電圧ＶＳＷと負電圧ＶＢＢ間の振幅の信号となる。
【００３４】
なお、上記図２（ｂ）に示したロウレベルシフタは、出力端子ＯＵＴとＯＵＴＢを備えているが、図１に示した回路構成の場合には、出力端子ＯＵＴのみを利用している。
【００３５】
また、図３（ａ）は、上記図１に示した回路におけるインバータ回路２９〜３１，３５，３６の構成例を示す回路図である。このインバータ回路は、正電圧ＶＳＷと負電圧ＶＢＢを電源電圧として動作するＣＭＯＳインバータ構成になっている。すなわち、入力端子ＩＮにはＰチャネル型ＭＯＳトランジスタＱＰ７０とＮチャネル型ＭＯＳトランジスタＱＮ７０のゲートが接続される。上記ＭＯＳトランジスタＱＰ７０の電流通路の一端とバックゲートに正電圧ＶＳＷが印加される。また、Ｎチャネル型ＭＯＳトランジスタＱＮ７０の電流通路の一端には、負電圧ＶＢＢが印加される。これらＭＯＳトランジスタＱＰ７０，ＱＮ７０の電流通路の他端は共通接続され、出力端子ＯＵＴに接続されている。
【００３６】
上記構成にあっては、入力端子ＩＮに供給された信号が反転され、この反転信号のハイレベルは正電圧ＶＳＷ、ロウレベルは負電圧ＶＢＢとなって出力端子ＯＵＴから出力される。
【００３７】
図３（ｂ）は、上記図１に示した回路におけるインバータ回路２９〜３１，３５，３６の他の構成例を示す回路図である。このインバータ回路は、Ｐチャネル型ＭＯＳトランジスタＱＰ７１とＮチャネル型ＭＯＳトランジスタＱＮ７１，ＱＮ７２とで構成されている。上記ＭＯＳトランジスタＱＰ７１，ＱＮ７１，ＱＮ７２の電流通路は直列接続されている。ＭＯＳトランジスタＱＰ７１の電流通路の一端とバックゲートには、正電圧ＶＳＷが印加される。上記ＭＯＳトランジスタＱＮ７２の電流通路の一端には、負電圧ＶＢＢが印加される。第１の入力端子ＩＮ１にはＭＯＳトランジスタＱＰ７１，ＱＮ７２のゲートが接続され、第２の入力端子ＩＮ２にはＭＯＳトランジスタＱＮ７１のゲートが接続される。そして、上記ＭＯＳトランジスタＱＰ７１，ＱＮ７１の電流通路の接続点に、出力端子ＯＵＴが接続されている。
【００３８】
上記構成のインバータ回路において、第１，第２の入力端子ＩＮ１，ＩＮ２を短絡して用いる。この構成では、ＭＯＳトランジスタＱＰ７１とＱＮ７２間にＭＯＳトランジスタＱＮ７１が介在されることにより、より高い耐圧を確保できる。なお、短絡した入力端子ＩＮ１，ＩＮ２に供給された信号が反転され、この反転信号のハイレベルが正電圧ＶＳＷ、ロウレベルが負電圧ＶＢＢとなって出力端子ＯＵＴから出力される点は図３（ａ）に示した回路と同様である。
【００３９】
図４は、上記図１に示した回路における昇圧部２２の構成例について説明するための回路図である。この昇圧部２２は、昇圧ユニット（昇圧セル）５１ａ，５１ｂ、昇圧ユニット５２、及び出力回路部５３で構成されている。各昇圧ユニット５１ａ，５１ｂ，５２はそれぞれ、４つのＭＯＳトランジスタ（ＭＯＳＦＥＴ）と２つのキャパシタで構成され、各々の出力端子と入力端子がそれぞれ順次接続されている。
【００４０】
すなわち、上記昇圧ユニット５１ａは、Ｐチャネル型ＭＯＳトランジスタＱＰ３１，ＱＰ３２，ＱＰ４１，ＱＰ４２とキャパシタＣ３１，Ｃ３２を備えている。上記ＭＯＳトランジスタＱＰ１，ＱＰ２の電流通路の一端はそれぞれ、接地点ＧＮＤに接続される。上記ＭＯＳトランジスタＱＰ３２の電流通路の他端はＭＯＳトランジスタＱＰ３１のゲートに接続され、ゲートは上記ＭＯＳトランジスタＱＰ３１の電流通路の他端に接続される。上記キャパシタＣ３１の一方の電極は、上記ＭＯＳトランジスタＱＰ３１の電流通路の他端に接続され、このキャパシタＣ３１の他方の電極にはクロック信号ｐｈｉ１が供給される。上記キャパシタＣ３２の一方の電極は、上記ＭＯＳトランジスタＱＰ３１のゲートに接続され、このキャパシタＣ３２の他方の電極にはクロック信号ｐｈｉ３が供給される。上記ＭＯＳトランジスタＱＰ４１の電流通路は、ＭＯＳトランジスタＱＰ３２のゲートと接地点ＧＮＤ間に接続され、このＭＯＳトランジスタＱＰ４１のゲートには上記リセット信号発生部２１から出力される内部リセット信号ＲＳＴＨＢが供給される。また、上記ＭＯＳトランジスタＱＰ４２の電流通路は、ＭＯＳトランジスタＱＰ３１のゲートと接地点ＧＮＤ間に接続され、このＭＯＳトランジスタＱＰ４２のゲートには上記内部リセット信号ＲＳＴＨＢが供給される。
【００４１】
同様に、上記昇圧ユニット５１ｂは、Ｐチャネル型ＭＯＳトランジスタＱＰ３３，ＱＰ３４，ＱＰ４３，ＱＰ４４とキャパシタＣ３３，Ｃ３４を備えている。上記ＭＯＳトランジスタＱＰ３３，ＱＰ３４の電流通路の一端はそれぞれ、上記ＭＯＳトランジスタＱＰ３１の電流通路の他端に接続される。上記ＭＯＳトランジスタＱＰ３４の電流通路の他端はＭＯＳトランジスタＱＰ３３のゲートに接続され、ゲートは上記ＭＯＳトランジスタＱＰ３３の電流通路の他端に接続される。上記キャパシタＣ３３の一方の電極は、上記ＭＯＳトランジスタＱＰ３３の電流通路の他端に接続され、このキャパシタＣ３３の他方の電極にはクロック信号ｐｈｉ２が供給される。上記キャパシタＣ３４の一方の電極は、上記ＭＯＳトランジスタＱＰ３３のゲートに接続され、このキャパシタＣ３４の他方の電極にはクロック信号ｐｈｉ４が供給される。上記ＭＯＳトランジスタＱＰ４３の電流通路は、ＭＯＳトランジスタＱＰ３４のゲートと接地点ＧＮＤ間に接続され、このＭＯＳトランジスタＱＰ４３のゲートには上記内部リセット信号ＲＳＴＨＢが供給される。また、上記ＭＯＳトランジスタＱＰ４４の電流通路は、ＭＯＳトランジスタＱＰ３３のゲートと接地点ＧＮＤ間に接続され、このＭＯＳトランジスタＱＰ４４のゲートには上記内部リセット信号ＲＳＴＨＢが供給される。
【００４２】
また、上記昇圧ユニット５２は、Ｐチャネル型ＭＯＳトランジスタＱＰ３５，ＱＰ３６，ＱＰ４５，ＱＰ４６とキャパシタＣ３５，Ｃ３６を備えている。上記ＭＯＳトランジスタＱＰ３５，ＱＰ３６の電流通路の一端はそれぞれ、上記ＭＯＳトランジスタＱＰ３３の電流通路の他端に接続される。上記ＭＯＳトランジスタＱＰ３６の電流通路の他端はＭＯＳトランジスタＱＰ３５のゲートに接続され、ゲートは上記ＭＯＳトランジスタＱＰ３５の電流通路の他端に接続される。上記キャパシタＣ３５の一方の電極は、上記ＭＯＳトランジスタＱＰ３５の電流通路の他端に接続され、このキャパシタＣ３５の他方の電極にはクロック信号ｐｈｉ１が供給される。上記キャパシタＣ３６の一方の電極は、上記ＭＯＳトランジスタＱＰ３５のゲートに接続され、このキャパシタＣ３６の他方の電極にはクロック信号ｐｈｉ３が供給される。上記ＭＯＳトランジスタＱＰ４５の電流通路は、ＭＯＳトランジスタＱＰ３５のゲートと接地点ＧＮＤ間に接続され、このＭＯＳトランジスタＱＰ４５のゲートには上記内部リセット信号ＲＳＴＨＢが供給される。また、上記ＭＯＳトランジスタＱＰ４６の電流通路は、ＭＯＳトランジスタＱＰ３６のゲートと接地点ＧＮＤ間に接続され、このＭＯＳトランジスタＱＰ４６のゲートには上記内部リセット信号ＲＳＴＨＢが供給される。
【００４３】
上記出力回路部５３は、Ｐチャネル型ＭＯＳトランジスタＱＮ３７によって構成されている。上記ＭＯＳトランジスタＱＮ３７の電流通路の一端は、上記ＭＯＳトランジスタＱＰ３３の電流通路の他端に接続され、このＭＯＳトランジスタＱＰ３７のゲートは上記ＭＯＳトランジスタＱＰ３５のゲートに接続される。そして、上記ＭＯＳトランジスタＱＮ３７の電流通路の他端から、昇圧した負電圧ＶＢＢを出力するようになっている。
【００４４】
上記のように、昇圧部２２の回路構成は、基本的には図１６に示した回路と同様であるが、リセット用の各ＭＯＳトランジスタＱＰ４１〜ＱＰ４６のゲートに供給する内部リセット信号ＲＳＴＨＢとして、リセット信号発生回路２１の出力信号を用いている。このリセット信号発生回路２１は、この昇圧部２２から出力される負電圧ＶＢＢを用いて上記内部リセット信号ＲＳＴＨＢを生成する。
【００４５】
図５は、上記図１乃至図４に示した昇圧回路の動作を説明するためのタイミングチャートである。図示するように、従来の昇圧回路と同様にクロック信号ｐｈｉ１，ｐｈｉ２，ｐｈｉ３，ｐｈｉ４が入力されると、これらクロック信号の１サイクル毎にＭＯＳトランジスタＱＰ３７のゲート電圧ＶＧと出力電圧ＶＢＢが低下して行く。そして、出力電圧ＶＢＢが所望の昇圧レベルＶｎｅｇまで低下し、リセット信号ＲＳＴが入力されると、このリセット信号ＲＳＴから内部リセット信号ＲＳＴが生成されてリセット用のＭＯＳトランジスタＱＰ４１〜ＱＰ４６のゲートが駆動され、各ＭＯＳトランジスタＱＰ３１〜ＱＰ３７のゲートを接地電位（０Ｖ）にする。このとき、スイッチング信号ＳＷＮを上記負の昇圧レベルＶｎｅｇにしてトランジスタ部２３を遮断する。この時点では、出力電圧ＶＢＢは負の昇圧レベルＶｎｅｇを保持している。その後、ディスチャージ信号ＧＮＤＥＮがハイレベルとなると、出力電圧ＶＢＢとスイッチング信号ＳＷＮは、接地電位（０Ｖ）となる。
【００４６】
ここで、リセット信号ＲＳＴのタイミングによらず、トランジスタ部２３をオンさせる場合には、ＳＷＮ’に示すように正電圧ＶＳＷに固定すれば良い。
【００４７】
上記のような構成によれば、リセット信号の生成に昇圧部２２の出力電圧ＶＢＢ自身を用いるので、静電容量といくつかの論理回路のみで接地電位と所定の負の昇圧電位間の振幅のリセット信号を容易に発生することが可能となる。よって、別の負電圧発生回路を用いる必要がなくなり、回路規模の増大を抑制できるとともに制御の簡単化も図れる。
【００４８】
なお、図４に示した昇圧部２２において、負電圧ＶＢＢの出力ノードと接地点ＧＮＤ間に、リセット用のＰチャネル型ＭＯＳトランジスタを設け、昇圧動作の終了後、このＭＯＳトランジスタのゲートに内部リセット信号ＲＳＴを供給し、出力ノードも接地してリセットするように構成しても良いのは勿論である。
【００４９】
［第２の実施の形態］
図６乃至図８はそれぞれ、この発明の第２の実施の形態に係る昇圧回路について説明するためのもので、４相型正電圧発生昇圧回路に適用した例である。正電圧発生回路の内部（電荷が残存する）トランジスタのゲートノードを接地電位にリセットするには、電源電圧ＶＣＣの振幅の信号で可能であが、この場合には内部トランジスタのゲートノードを０Ｖから昇圧する必要があるため効率が悪い。そこで、昇圧回路の出力電圧ＶＰＰをリセット用のＭＯＳトランジスタのゲートに与えることによって、内部トランジスタのゲートノードをＶＣＣレベルにリセットできるようにしている。従って、内部トランジスタのゲートノードがＶＣＣレベルから昇圧することになるので、０Ｖにリセットする場合に比べて昇圧に必要な電荷をＶＣＣ分減らすことができる。
【００５０】
図６に示す４相型正電圧発生昇圧回路は、リセット信号発生部４１、昇圧部４２及びこれらの回路部４１，４２間を接続するトランジスタ部４３とで構成されている。上記トランジスタ部４３は、昇圧部４２の出力端と他の回路との間に設けられ、スイッチング信号ＳＷＰによってオン／オフ制御されることにより、昇圧部４２から出力される正電圧ＶＰＰを負荷となる他の回路へ供給したり、遮断したりする。
【００５１】
上記リセット信号発生部４１は、リセットパルス発生器４４、ディスチャージ回路４５及びキャパシタ４６から構成されている。上記リセットパルス発生器４４は、ハイレベルシフタ４７、インバータ回路４８，４９等から構成されている。上記ハイレベルシフタ４７及びインバータ回路４８，４９はそれぞれ、入力端子と出力端子とが順次接続されており、昇圧回路４２から出力される正の昇圧電圧ＶＰＰと接地点ＧＮＤ間の電圧で動作する。リセット信号ＲＳＴは、ハイレベルシフタ４７の入力端子ＩＮに供給され、このハイレベルシフタ４７の出力端子ＯＵＴから出力される信号がインバータ回路４８の入力端子に供給され、このインバータ回路４８の出力信号がインバータ回路４９の入力端子に供給される。このインバータ回路４９の出力信号は、内部リセット信号ＲＳＴＨとして出力される。この内部リセット信号ＲＳＴＨは、リセット信号ＲＳＴがロウレベルの時には０Ｖ、ハイレベルの時にはＶＰＰレベルとなる。
【００５２】
上記ディスチャージ回路４５は、ハイレベルシフタ５０、インバータ回路５１，５２、Ｎチャネル型ＭＯＳトランジスタＱＮ８０等から構成されている。上記ハイレベルシフタ５０及びインバータ回路５１，５２はそれぞれ、入力端子と出力端子とが順次接続されており、昇圧部４２から出力される昇圧電圧ＶＰＰと接地点ＧＮＤ間の電圧で動作する。ディスチャージ信号ＧＮＤＥＮは、ハイレベルシフタ５０の入力端子ＩＮに供給され、このハイレベルシフタ５０の出力端子ＯＵＴから出力される信号がインバータ回路５１の入力端子に供給され、このインバータ回路５１の出力信号がインバータ回路５２の入力端子に供給される。このインバータ回路５２の出力信号は、上記ＭＯＳトランジスタＱＮ８０のゲートに供給される。上記ＭＯＳトランジスタＱＮ８０の電流通路の一端は、昇圧部４２の出力電圧ＶＰＰが供給される電源線５３に接続され、他端は電源ＶＣＣに接続されている。
【００５３】
上記キャパシタ４６は、上記電源線５３と電源ＶＣＣ間に接続されている。このキャパシタ４６は、第１の実施の形態と同様に、上記昇圧部４２中の内部リセット信号ＲＳＴＨが入力されるＮチャネル型ＭＯＳトランジスタの全ゲート容量と同程度、またはそれに比べて大きい容量を有するキャパシタまたは寄生容量である。このキャパシタ４６としてはゲート容量を用いても良いし、２つのポリシリコン層間、２つの金属層間、またはポリシリコン層と金属間の静電容量でも良い。
【００５４】
なお、昇圧電圧ＶＰＰが供給される電源線５３には、この電源線５３が配線されるＰＮジャンクション容量やＭＯＳトランジスタのゲート電極とソース領域とのオーバーラップ容量等の大きい寄生容量が付随することがある。この場合には、外付けのキャパシタ４６は不要になる。内部リセット信号ＲＳＴＨが入力されるＮチャネル型ＭＯＳトランジスタの全ゲート容量と同程度、またはそれに比べて大きい容量が必要なのは、キャパシタ４６の一方の電極側の電圧ＶＰＰは、リセット時にゲート容量との分割電圧になってしまってもＮチャネル型ＭＯＳトランジスタのオン抵抗が十分に低くなるようにするためである。
【００５５】
図７は、上記図６に示した回路における昇圧部４２の構成例について説明するための回路図である。この回路は、上記図４に示した回路におけるＰチャネル型ＭＯＳトランジスタＱＰ３１〜ＱＰ３７，ＱＰ４１〜ＱＰ４６に代えてＮチャネル型ＭＯＳトランジスタＱＮ３１〜ＱＮ３７，ＱＮ４１〜ＱＮ４６を設けたものである。そして、上記各ＭＯＳトランジスタＱＮ４１〜ＱＮ４６のゲートには、上記リセット信号発生部４１から出力される内部リセット信号ＲＳＴＨを供給している。また、各リセット用ＭＯＳトランジスタＱＮ４１〜ＱＮ４６の電流通路の一端を接地点に代えて電源ＶＣＣに接続している。
【００５６】
このような構成であっても、図８のタイミングチャートに示すように、クロック信号ｐｈｉ１，ｐｈｉ２，ｐｈｉ３，ｐｈｉ４が入力されると、これらクロック信号の１サイクル毎にＭＯＳトランジスタＱＮ３７のゲート電圧ＶＧと出力電圧ＶＰＰが上昇して行く。そして、リセット信号ＲＳＴが入力されると、このリセット信号ＲＳＴから内部リセット信号ＲＳＴＨが生成されてリセット用のＭＯＳトランジスタＱＮ４１〜ＱＮ４６のゲートを駆動し、各ＭＯＳトランジスタＱＮ３１〜ＱＮ３７のゲートを昇圧電圧ＶＰＰにする。このとき、スイッチング信号ＳＷＰを上記正の昇圧レベルＶｐｏｓにしてトランジスタ部４３を遮断する。この時点では、出力電圧ＶＰＰは正の昇圧レベルＶｐｏｓを保持している。その後、ディスチャージ信号ＧＮＤＥＮがハイレベルとなると、出力電圧ＶＰＰとスイッチング信号ＶｐｏｓはＶＣＣレベルとなる。
【００５７】
ここで、リセット信号ＲＳＴのタイミングによらず、トランジスタ部４３をオンさせる場合には、ＳＷＰ’に示すように０Ｖに固定すればよい。
【００５８】
このように、本実施の形態では、昇圧部４２の出力電圧ＶＰＰをリセット用のＭＯＳトランジスタＱＮ４１〜ＱＮ４６のゲートに与えることによって、内部トランジスタのゲートノードをＶＣＣレベルにリセットする。よって、内部トランジスタのゲートノードをＶＣＣレベルから昇圧開始することになるので、０Ｖにリセットする場合に比べて昇圧に必要な電荷をＶＣＣ分減らすことができる。
【００５９】
［第３の実施の形態］
図９は、この発明の第３の実施の形態に係る昇圧回路について説明するためのもので、上記図１に示した第１の実施の形態における昇圧部２２の他の構成例を具体的に示している。すなわち、図４に示した回路における各キャパシタＣ３１〜Ｃ３６をそれぞれ直列接続した２個のキャパシタＣ３１−１，Ｃ３１−２〜Ｃ３６−１，Ｃ３６−２で構成するとともに、これらキャパシタＣ３１−１，Ｃ３１−２〜Ｃ３６−１，Ｃ３６−２の接続ノードと接地点ＧＮＤ間にもリセット用のＭＯＳトランジスタＱＰ１００〜ＱＰ１０５を設けたものである。
【００６０】
この第３の実施の形態は、次のような点を配慮したものである。すなわち、昇圧回路の内部電圧は、出力電圧よりも高くなる。このため、キャパシタに絶縁膜の厚さが薄いものを用いた場合、内部の最大電圧は絶縁膜の耐圧を超える恐れがある。勿論、十分な耐圧のある厚い絶縁膜のキャパシタを用いることも可能であるが、例えば半導体記憶装置のように薄い絶縁膜を有するキャパシタと同一工程で形成することができず、製造工程が複雑化する。そこで、本実施の形態では、薄い絶縁膜のキャパシタＣ３１−１，Ｃ３１−２〜Ｃ３６−１，Ｃ３６−２を直列に接続して用いている。これらのキャパシタＣ３１−１，Ｃ３１−２〜Ｃ３６−１，Ｃ３６−２としてＭＯＳ型のものを用いると、２つのキャパシタの接続ノードにはＰＮ接合が形成される。この接続ノードは確実にリセットする必要があるが、従来のように電源電圧ＶＣＣレベルの振幅のリセット信号を用いるとリセットすることができなかった。しかし、昇圧された負電圧ＶＢＢと接地電位間の振幅のリセット信号ＲＳＴＨＢを用いることにより、これらのキャパシタＣ３１−１，Ｃ３１−２〜Ｃ３６−１，Ｃ３６−２の接続ノードを確実にリセットできる。
【００６１】
なお、上記図７に示した回路における各キャパシタＣ３１〜Ｃ３６をそれぞれ直列接続した２個のキャパシタで構成するとともに、これらキャパシタの接続ノードと電源ＶＣＣ間にリセット用のＭＯＳトランジスタを設けても良いのは勿論である。
【００６２】
上述したように、４相型電圧発生昇圧回路のリセット信号に昇圧部の出力電圧自身を用いてリセット信号を生成することによって、別の電圧発生回路を用いる必要がなくなり、簡単な論理回路のみで構成できるため、比較的容易に内部トランジスタのゲートノードのリセットを行うことができる。
【００６３】
【発明の効果】
以上説明したように、この発明によれば、電荷が残存するトランジスタのゲートノードをリセットする構成であっても、回路規模の増大を抑制できるとともに制御の簡単化も図れる昇圧回路が得られる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態に係る昇圧回路について説明するためのもので、４相型負電圧発生昇圧回路を示す回路図。
【図２】図１に示した回路の具体的な構成例を示すもので、（ａ）図はハイレベルシフタの構成例、（ｂ）図はロウレベルシフタの構成例を示す回路図。
【図３】図１に示した回路の具体的な構成例を示すもので、（ａ）図はインバータ回路の構成例、（ｂ）図はインバータ回路の他の構成例を示す回路図。
【図４】図１に示した回路における昇圧部の構成例について説明するための回路図。
【図５】図１乃至図４に示した昇圧回路の動作を説明するためのタイミングチャート。
【図６】この発明の第２の実施の形態に係る昇圧回路について説明するためのもので、４相型正電圧発生昇圧回路を示す回路図。
【図７】図６に示した回路における昇圧部の構成例について説明するための回路図。
【図８】図６及び図７に示した回路の動作を説明するためのタイミングチャート。
【図９】この発明の第３の実施の形態に係る昇圧回路について説明するためのもので、図１に示した第１の実施の形態における昇圧部の他の構成例を説明するための回路図。
【図１０】従来の昇圧回路の構成例を示す回路図。
【図１１】図１０に示した昇圧回路の動作を説明するためのタイミングチャート。
【図１２】従来の昇圧回路の他の構成例を示す回路図。
【図１３】図１２に示した昇圧回路の動作を説明するためのタイミングチャート。
【図１４】従来の昇圧回路の更に他の構成例を示す回路図。
【図１５】負電圧を発生する従来の昇圧回路の構成例を示す回路図。
【図１６】負電圧を発生する従来の昇圧回路の他の構成例を示す回路図。
【符号の説明】
２１，４１…リセット信号発生部
２２，４２…昇圧部
２３，４３…トランジスタ部
２４，４４…リセットパルス発生器
２５，４５…ディスチャージ回路
２６，４６…キャパシタ
２７，３３，４７，５０…ハイレベルシフタ
２８，３４…ロウレベルシフタ
２９〜３１，３５，３６，４８，４９，５１，５２…インバータ回路
３２，５２…電源線
ＱＰ３１〜ＱＰ３７，ＱＰ４１〜ＱＰ４６，ＱＰ５０，ＱＰ６０〜ＱＰ６３，ＱＰ７０，ＱＰ７１…Ｐチャネル型ＭＯＳトランジスタ
ＱＮ３１〜ＱＮ３７，ＱＮ４１〜ＱＮ４６，ＱＮ５０，ＱＮ５１，ＱＮ６０〜ＱＮ６３，ＱＮ７０〜ＱＮ７２，ＱＮ８０…Ｎチャネル型ＭＯＳトランジスタ
Ｃ３１〜Ｃ３６，Ｃ３１−１，Ｃ３１−２〜Ｃ３６−１，Ｃ３６−２…キャパシタ
ｐｈｉ１〜ｐｈｉ４…クロック信号
ＲＳＴＨ，ＲＳＴＨＢ…リセット信号
ＧＮＤＥＮ…ディスチャージ信号
【発明の属する技術分野】
この発明は、複数の昇圧ユニット（昇圧セル）における各々の出力端子を順次次段の入力端子にそれぞれ接続し、位相の異なるクロック信号に応答して各昇圧ユニットの入力端子から出力端子に順次電荷を転送して昇圧動作を行う昇圧回路に関するもので、特に各々の昇圧ユニットにおける電荷が残存するトランジスタのゲートノードのリセット技術に関する。
【０００２】
【従来の技術】
図１０は、従来の昇圧回路の構成例を示す回路図である。この昇圧回路については、IEEE Journal of Solid-State Circuits.Vol.27,No.11,November 1992,pp.1540-1546,A.Umezawa et al. "A 5-V-Only Operation 0.6-μm Flash EEPROM with Row Decoder Scheme in Triple Well Structure"に記載されている。
【０００３】
この昇圧回路は、昇圧ユニット（昇圧セル）１１ａ，１１ｂ、昇圧ユニット１２及び出力回路部１３で構成されている。各昇圧ユニット１１ａ，１１ｂ，１２はそれぞれ、２つのＭＯＳトランジスタ（ＭＯＳＦＥＴ）と２つのキャパシタで構成され、各々の出力端子と入力端子がそれぞれ順次接続されている。
【０００４】
すなわち、上記昇圧ユニット１１ａは、Ｎチャネル型ＭＯＳトランジスタＱＮ１，ＱＮ２とキャパシタＣ１，Ｃ２を備えている。上記ＭＯＳトランジスタＱＮ１，ＱＮ２の電流通路の一端はそれぞれ、電源電圧ＶＣＣが印加される電源端子１４に接続される。上記ＭＯＳトランジスタＱＮ２の電流通路の他端はＭＯＳトランジスタＱＮ１のゲートに接続され、ゲートは上記ＭＯＳトランジスタＱＮ１の電流通路の他端に接続される。上記キャパシタＣ１の一方の電極は、上記ＭＯＳトランジスタＱＮ１の電流通路の他端に接続され、このキャパシタＣ１の他方の電極にはクロック信号ｐｈｉ１が供給される。また、上記キャパシタＣ２の一方の電極は、上記ＭＯＳトランジスタＱＮ１のゲートに接続され、このキャパシタＣ２の他方の電極にはクロック信号ｐｈｉ３が供給される。
【０００５】
同様に、上記昇圧ユニット１１ｂは、Ｎチャネル型ＭＯＳトランジスタＱＮ３，ＱＮ４とキャパシタＣ３，Ｃ４を備えている。上記ＭＯＳトランジスタＱＮ３，ＱＮ４の電流通路の一端はそれぞれ、上記ＭＯＳトランジスタＱＮ１の電流通路の他端に接続される。上記ＭＯＳトランジスタＱＮ４の電流通路の他端はＭＯＳトランジスタＱＮ３のゲートに接続され、ゲートは上記ＭＯＳトランジスタＱＮ３の電流通路の他端に接続される。上記キャパシタＣ３の一方の電極は、上記ＭＯＳトランジスタＱＮ３の電流通路の他端に接続され、このキャパシタＣ３の他方の電極にはクロック信号ｐｈｉ２が供給される。上記キャパシタＣ４の一方の電極は、上記ＭＯＳトランジスタＱＮ３のゲートに接続され、このキャパシタＣ４の他方の電極にはクロック信号ｐｈｉ４が供給される。
【０００６】
また、上記昇圧ユニット１２は、Ｎチャネル型ＭＯＳトランジスタＱＮ５，ＱＮ６とキャパシタＣ５，Ｃ６を備えている。上記ＭＯＳトランジスタＱＮ５，ＱＮ６の電流通路の一端はそれぞれ、上記ＭＯＳトランジスタＱＮ３の電流通路の他端に接続される。上記ＭＯＳトランジスタＱＮ６の電流通路の他端はＭＯＳトランジスタＱＮ５のゲートに接続され、ゲートは上記ＭＯＳトランジスタＱＮ５の電流通路の他端に接続される。上記キャパシタＣ５の一方の電極は、上記ＭＯＳトランジスタＱＮ５の電流通路の他端に接続され、このキャパシタＣ５の他方の電極には上記クロック信号ｐｈｉ１が供給される。上記キャパシタＣ６の一方の電極は、上記ＭＯＳトランジスタＱＮ５のゲートに接続され、このキャパシタＣ６の他方の電極には上記クロック信号ｐｈｉ３が供給される。
【０００７】
上記出力回路部１３は、Ｎチャネル型ＭＯＳトランジスタＱＮ７によって構成されている。上記ＭＯＳトランジスタＱＮ７の電流通路の一端は、上記ＭＯＳトランジスタＱＮ３の電流通路の他端に接続され、このＭＯＳトランジスタＱＮ７のゲートは上記ＭＯＳトランジスタＱＮ５のゲートに接続される。そして、上記ＭＯＳトランジスタＱＮ７の電流通路の他端から、電源電圧ＶＣＣを昇圧した正の電圧ＶＰＰを出力するようになっている。
【０００８】
上記のような構成において、図１１のタイミングチャートに示すように、位相の異なる４相のクロック信号ｐｈｉ１，ｐｈｉ２，ｐｈｉ３，ｐｈｉ４が入力されると、これらのクロック信号の１サイクル毎に、昇圧ユニット１１ａ，１１ｂによって電源電圧ＶＣＣが順次昇圧されてＭＯＳトランジスタＱＮ７の電流通路の一端に供給される。また、この昇圧された電圧が昇圧ユニット１２に供給されて更に昇圧されて電圧ＶＧが生成され、上記ＭＯＳトランジスタＱＮ７のゲートに供給される。このように、最終段の転送ＭＯＳトランジスタＱＮ７のゲートが昇圧ユニット１２によってオーバードライブされ、ＭＯＳトランジスタＱＮ７の閾値電圧による出力電圧ＶＰＰの低下が抑制される。
【０００９】
ところで、上記のような４相型の昇圧回路では、昇圧動作の終了後、各ＭＯＳトランジスタのゲートノードに高い電圧がフローティングのまま残ってしまうと、再昇圧動作時に転送ＭＯＳトランジスタＱＮ１，ＱＮ３，ＱＮ７がオン状態を維持し、昇圧動作ができなくなってしまう。
【００１０】
そこで、図１２に示すように、上記図１０に示した回路における各ＭＯＳトランジスタＱＮ１〜ＱＮ６のゲートと各キャパシタＣ１〜Ｃ６との接続ノードと接地点（ＧＮＤ）間にそれぞれ、リセット用のＮチャネル型ＭＯＳトランジスタＱＮ８〜ＱＮ１３を設けた構成が提案されている。これらのＭＯＳトランジスタＱＮ８〜ＱＮ１３のゲートには、リセット信号ＲＳＴが供給される。
【００１１】
上記のような構成において、図１３のタイミングチャートに示すように、最終段の転送用ＭＯＳトランジスタＱＮ７のゲート電圧ＶＧは、各クロック信号ｐｈｉ１〜ｐｈｉ４の１サイクル毎に上昇していき、出力電圧ＶＰＰは所望の電圧に昇圧される。そして、昇圧動作が終了した時点でリセット信号ＲＳＴをハイレベルにしてＭＯＳトランジスタＱＮ８〜ＱＮ１３をオンさせ、各ＭＯＳトランジスタＱＮ１〜ＱＮ６のゲートと各キャパシタＣ１〜Ｃ６との接続ノードをそれぞれ接地して放電すれば、転送ＭＯＳトランジスタＱＮ１，ＱＮ３，ＱＮ７を強制的にオフさせることができ、再昇圧動作で誤動作することはない。
【００１２】
更に、図１４に示すように、上記図１２に示した昇圧回路における出力電圧ＶＰＰの出力ノードと接地点ＧＮＤ間に、リセット用のＮチャネル型ＭＯＳトランジスタＱＮ２１を設けた構造も知られている。そして、昇圧動作の終了後、このＭＯＳトランジスタＱＮ２１のゲートにリセット信号ＲＳＴを供給することにより、出力ノードも接地してリセットする。
【００１３】
このように、正の電圧を発生する昇圧回路の場合には、ソースを接地し、ゲートに接地電位と電源電圧ＶＣＣ間の振幅のリセット信号が入力されるＮチャネル型ＭＯＳトランジスタを用いることで、比較的容易に各ノードのリセットを行うことができる。
【００１４】
また、上述した文献には、図１５に示すような負電圧を発生する昇圧回路も開示されている。この回路は、上記図１０に示した回路におけるＮチャネル型ＭＯＳトランジスタＱＮ１〜ＱＮ７に代えて、Ｐチャネル型ＭＯＳトランジスタＱＰ１〜ＱＰ７を設けたものである。また、初段の昇圧ユニットの１１ａの入力端子、すなわちＭＯＳトランジスタＱＮ１，ＱＮ２の電流通路の一端は、電源端子１４に代えて接地点ＧＮＤに接続する。
【００１５】
同様に、上記図１２に示した回路におけるＮチャネル型ＭＯＳトランジスタＱＮ１〜ＱＮ１３に代えて、Ｐチャネル型ＭＯＳトランジスタＱＰ１〜ＱＰ１３を設けた図１６に示すような構成の負の昇圧電圧を発生する昇圧回路にも適用できる。
【００１６】
ところで、図１６に示すような負の昇圧電圧を発生する昇圧回路を構成した場合、リセット用のＰチャネル型ＭＯＳトランジスタＱＰ８〜ＱＰ１３のゲートには、接地電位と所定の負の昇圧電位間の振幅のリセット信号ＲＳＴ’を与える必要がある。しかし、通常のリセット信号ＲＳＴは接地電位と電源電位間の振幅の信号であるため、そのまま単純にＰチャネル型ＭＯＳトランジスタＱＰ８〜ＱＰ１３のゲートに与えることはできない。このようなリセット信号ＲＳＴ’を生成するために、別の負電圧発生回路を設けることは勿論可能であるが、回路が増えるとともに制御が複雑化するという問題がある。
【００１７】
【発明が解決しようとする課題】
上記のように従来の昇圧回路は、電荷が残存するトランジスタのゲートノードをリセットするために、振幅の大きなリセット信号を生成する必要があり、リセット信号のために別の電圧発生回路を用いると回路規模が増大したり、制御が複雑化するという問題があった。
【００１８】
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、電荷が残存するトランジスタのゲートノードをリセットする構成であっても、回路規模の増大を抑制できるとともに制御の簡単化も図れる昇圧回路を提供することにある。
【００２１】
【課題を解決するための手段】
この発明の一態様に係る昇圧回路は、初段の入力端子に電源電位または接地電位が印加され、各々の出力端子が順次次段の入力端子にそれぞれ接続された複数の昇圧ユニットと、上記昇圧ユニットの最終段の出力電位で制御され、最終段より前の段の昇圧ユニットの出力電位を転送する出力回路部と、上記出力回路部から出力される正または負の昇圧電位を電源の一方に用いて、上記正または負の昇圧電位と接地電位間の振幅のリセット信号を生成し、上記各昇圧ユニットに供給することにより、各昇圧ユニットにおける電荷が残存するトランジスタのゲートノードをリセットするリセットパルス発生器と、上記リセットパルス発生器における上記正または負の昇圧電位が印加されるノードを、上記電荷が残存するトランジスタのゲートノードのリセット後にディスチャージするディスチャージ回路とを具備する。
【００２２】
上記のような構成によれば、リセット信号の生成に昇圧部の出力電圧自身を用いるので、簡単な論理回路のみで構成でき、別の負電圧発生回路を用いる必要がなくなり、比較的簡単な制御で昇圧ユニットの電荷が残存するトランジスタのゲートノードをリセットできる。従って、回路規模の増大を抑制できるとともに制御の簡単化も図れる昇圧回路を提供できる。
【００２３】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
［第１の実施の形態］
図１は、この発明の第１の実施の形態に係る昇圧回路について説明するためのもので、４相型負電圧発生昇圧回路である。この回路は、いわゆる降圧回路であるが、以降の説明では負電圧を発生する昇圧回路として説明する。
【００２４】
この４相型負電圧発生昇圧回路は、リセット信号発生部２１、昇圧部２２及びトランジスタ部２３で構成されている。トランジスタ部２３は、昇圧部２２と他の回路との間に設けられ、スイッチング信号ＳＷＮによってオン／オフ制御されることにより、昇圧部２２から出力される負電圧ＶＢＢを負荷となる他の回路へ供給したり、遮断したりする。
【００２５】
上記リセット信号発生部２１は、リセットパルス発生器２４、ディスチャージ回路２５及びキャパシタ２６から構成されている。上記リセットパルス発生器２４は、ハイレベルシフタ２７、ロウレベルシフタ２８、インバータ回路２９〜３１、Ｎチャネル型ＭＯＳトランジスタＱＮ５０，ＱＮ５１、及びＰチャネル型ＭＯＳトランジスタＱＰ５０等から構成されている。上記ハイレベルシフタ２７、ロウレベルシフタ２８及びインバータ回路２９〜３１はそれぞれ、入力端子と出力端子とが順次接続されている。上記ハイレベルシフタ２７は正電圧ＶＳＷと接地点ＧＮＤ間の電圧で動作し、上記ロウレベルシフタ２８及びインバータ回路２９〜３１はそれぞれ、正電圧ＶＳＷと昇圧部２２から出力される負電圧ＶＢＢで動作する。上記正電圧ＶＳＷは、電源電圧ＶＣＣでも良いし、電源電圧ＶＣＣから発生した別の電圧でも良い。リセット信号ＲＳＴは、ハイレベルシフタ２７の入力端子ＩＮに供給され、このハイレベルシフタ２７の出力端子ＯＵＴ，ＯＵＴＢから出力される信号がロウレベルシフタ２８の入力端子ＩＮ，ＩＮＢに供給される。このロウレベルシフタ２８の出力端子ＯＵＴから出力される信号は、インバータ回路２８の入力端子に供給され、このインバータ回路２９の出力信号がインバータ回路３０の入力端子に供給される。インバータ回路３０の出力信号は、インバータ回路３１の入力端子及び上記ＭＯＳトランジスタＱＰ５０，ＱＮ５１のゲートに供給される。上記インバータ回路３１の出力信号は、上記ＭＯＳトランジスタＱＮ５０のゲートに供給される。
【００２６】
上記ＭＯＳトランジスタＱＮ５０，ＱＮ５１の電流通路の一端はそれぞれ接地点ＧＮＤに接続され、他端はＭＯＳトランジスタＱＮ５１の電流通路の一端に共通接続される。このＭＯＳトランジスタＱＮ５１の電流通路の他端は、電源線３２に接続される。この電源線３２には、昇圧部２２で発生した負電圧ＶＢＢが供給される。そして、上記ＭＯＳトランジスタＱＮ５０，ＱＰ５０，ＱＮ５１の電流通路の接続点から内部リセット信号ＲＳＴＨＢを発生し、昇圧部２２に供給する。この内部リセット信号ＲＳＴＨＢは、リセット信号ＲＳＴがロウレベルの時には０Ｖ、ハイレベルの時にはＶＢＢレベルとなる。
【００２７】
上記ディスチャージ回路２５は、ハイレベルシフタ３３、ロウレベルシフタ３４、インバータ回路３５，３６、及びＮチャネル型ＭＯＳトランジスタＱＮ５２等から構成されている。上記ハイレベルシフタ３３、ロウレベルシフタ３４及びインバータ回路３５，３６はそれぞれ、入力端子と出力端子とが順次接続されている。上記ハイレベルシフタ３３は、正電圧ＶＳＷと接地点ＧＮＤ間の電圧で動作し、ロウレベルシフタ３４及びインバータ回路３５，３６はそれぞれ、正電圧ＶＳＷと昇圧回路２２から出力される負電圧ＶＢＢで動作する。ディスチャージ信号ＧＮＤＥＮは、ハイレベルシフタ３３の入力端子ＩＮに供給され、このハイレベルシフタ３３の出力端子ＯＵＴ，ＯＵＴＢから出力される信号がロウレベルシフタ３４の入力端子ＩＮ，ＩＮＢに供給される。このロウレベルシフタ３４の出力端子ＯＵＴから出力される信号は、インバータ回路３５の入力端子に供給され、このインバータ回路３５の出力信号がインバータ回路３６の入力端子に供給される。インバータ回路３６の出力信号は、上記ＭＯＳトランジスタＱＮ５２のゲートに供給される。上記ＭＯＳトランジスタＱＮ５２の電流通路の一端は、電源線３２に接続され、他端は接地点ＧＮＤに接続されている。
【００２８】
上記キャパシタ２６は、上記電源線３２と接地点ＧＮＤ間に接続されている。このキャパシタ２６は、上記昇圧部２２中の内部リセット信号ＲＳＴＨＢが入力されるＰチャネル型ＭＯＳトランジスタの全ゲート容量と同程度、またはそれに比べて大きい容量を有するキャパシタまたは寄生容量である。このキャパシタ２６としてはゲート容量を用いても良いし、２つのポリシリコン層間、２つの金属層間、またはポリシリコン層と金属間の静電容量でも良い。
【００２９】
なお、負電圧ＶＢＢが供給される電源線３２には、この電源線３２が配線されるＰＮジャンクション容量やＭＯＳトランジスタのゲート電極とソース領域とのオーバーラップ容量等の大きい寄生容量が付随することがある。この場合には、外付けのキャパシタ２６は不要になる。内部リセット信号ＲＳＴＨＢが入力されるＰチャネル型ＭＯＳトランジスタの全ゲート容量と同程度、またはそれに比べて大きい容量が必要なのは、キャパシタ２６の一方の電極側の負電圧ＶＢＢは、リセット時にゲート容量との分割電圧になってもＰチャネル型ＭＯＳトランジスタのオン抵抗が十分に低くなるようにするためである。
【００３０】
図２（ａ）は、上記図１に示した回路におけるハイレベルシフタ２７，３３の構成例を示す回路図である。このハイレベルシフタは、Ｐチャネル型ＭＯＳトランジスタＱＰ６０，ＱＰ６１、Ｎチャネル型ＭＯＳトランジスタＱＮ６０，ＱＮ６１及びインバータ４０で構成されている。上記ＭＯＳトランジスタＱＰ６０，ＱＰ６１の電流通路の一端及びバックゲートには、正電圧ＶＳＷが印加される。これらＭＯＳトランジスタＱＰ６０，ＱＰ６１の電流通路の他端と接地点ＧＮＤ間にはそれぞれ、ＭＯＳトランジスタＱＮ６０，ＱＮ６１の電流通路が接続されている。上記ＭＯＳトランジスタＱＰ６０のゲートは、上記ＭＯＳトランジスタＱＰ６１，ＱＮ６１の電流通路の接続点（出力端子ＯＵＴ）に接続される。また、上記ＭＯＳトランジスタＱＰ６１のゲートは、上記ＭＯＳトランジスタＱＰ６０，ＱＮ６０の電流通路の接続点（出力端子ＯＵＴＢ）に接続される。上記ＭＯＳトランジスタＱＮ６０のゲートは入力端子ＩＮに接続される。この入力端子ＩＮには、インバータ４０の入力端子が接続され、インバータ４０の出力端子はＭＯＳトランジスタＱＮ６１のゲートに接続されている。
【００３１】
上記入力端子ＩＮに供給されたリセット信号ＲＳＴまたはディスチャージ信号ＧＮＤＥＮのハイレベルは、正電圧ＶＳＷにレベルシフトされ、出力端子ＯＵＴまたはＯＵＴＢから相補的に出力される。
【００３２】
図２（ｂ）は、上記図１に示した回路におけるロウレベルシフタ２８，３４の構成例を示す回路図である。このロウレベルシフタは、Ｐチャネル型ＭＯＳトランジスタＱＰ６２，ＱＰ６３、及びＮチャネル型ＭＯＳトランジスタＱＮ６２，ＱＮ６３で構成されている。上記ＭＯＳトランジスタＱＰ６２，ＱＰ６３の電流通路の一端及びバックゲートには、正電圧ＶＳＷが印加される。これらＭＯＳトランジスタＱＰ６２，ＱＰ６３の電流通路の他端と負電圧ＶＢＢが印加される電源線３２間にはそれぞれ、ＭＯＳトランジスタＱＮ６２，ＱＮ６３の電流通路が接続されている。上記ＭＯＳトランジスタＱＰ６２のゲートには入力端子ＩＮが接続されており、上記ＭＯＳトランジスタＱＰ６３のゲートには入力端子ＩＮＢが接続されている。これらの入力端子ＩＮ，ＩＮＢにはそれぞれ、ハイレベルシフタ２７または３３の出力端子ＯＵＴ，ＯＵＴＢがそれぞれ接続される。上記ＭＯＳトランジスタＱＮ６２のゲートは、上記ＭＯＳトランジスタＱＰ６３，ＱＮ６３の電流通路の接続点（出力端子ＯＵＴ）に接続される。また、上記ＭＯＳトランジスタＱＮ６３のゲートは、上記ＭＯＳトランジスタＱＰ６２，ＱＮ６２の電流通路の接続点（出力端子ＯＵＴＢ）に接続される。
【００３３】
上記入力端子ＩＮ，ＩＮＢに供給されたハイレベルシフタの出力信号のロウレベルは、負電圧ＶＢＢにレベルシフトされ、出力端子ＯＵＴ，ＯＵＴＢから相補的に出力される。よって、上記ハイレベルシフタとロウレベルシフタを通過したリセット信号ＲＳＴまたはディスチャージイネーブル信号ＧＮＤＥＮは、正電圧ＶＳＷと負電圧ＶＢＢ間の振幅の信号となる。
【００３４】
なお、上記図２（ｂ）に示したロウレベルシフタは、出力端子ＯＵＴとＯＵＴＢを備えているが、図１に示した回路構成の場合には、出力端子ＯＵＴのみを利用している。
【００３５】
また、図３（ａ）は、上記図１に示した回路におけるインバータ回路２９〜３１，３５，３６の構成例を示す回路図である。このインバータ回路は、正電圧ＶＳＷと負電圧ＶＢＢを電源電圧として動作するＣＭＯＳインバータ構成になっている。すなわち、入力端子ＩＮにはＰチャネル型ＭＯＳトランジスタＱＰ７０とＮチャネル型ＭＯＳトランジスタＱＮ７０のゲートが接続される。上記ＭＯＳトランジスタＱＰ７０の電流通路の一端とバックゲートに正電圧ＶＳＷが印加される。また、Ｎチャネル型ＭＯＳトランジスタＱＮ７０の電流通路の一端には、負電圧ＶＢＢが印加される。これらＭＯＳトランジスタＱＰ７０，ＱＮ７０の電流通路の他端は共通接続され、出力端子ＯＵＴに接続されている。
【００３６】
上記構成にあっては、入力端子ＩＮに供給された信号が反転され、この反転信号のハイレベルは正電圧ＶＳＷ、ロウレベルは負電圧ＶＢＢとなって出力端子ＯＵＴから出力される。
【００３７】
図３（ｂ）は、上記図１に示した回路におけるインバータ回路２９〜３１，３５，３６の他の構成例を示す回路図である。このインバータ回路は、Ｐチャネル型ＭＯＳトランジスタＱＰ７１とＮチャネル型ＭＯＳトランジスタＱＮ７１，ＱＮ７２とで構成されている。上記ＭＯＳトランジスタＱＰ７１，ＱＮ７１，ＱＮ７２の電流通路は直列接続されている。ＭＯＳトランジスタＱＰ７１の電流通路の一端とバックゲートには、正電圧ＶＳＷが印加される。上記ＭＯＳトランジスタＱＮ７２の電流通路の一端には、負電圧ＶＢＢが印加される。第１の入力端子ＩＮ１にはＭＯＳトランジスタＱＰ７１，ＱＮ７２のゲートが接続され、第２の入力端子ＩＮ２にはＭＯＳトランジスタＱＮ７１のゲートが接続される。そして、上記ＭＯＳトランジスタＱＰ７１，ＱＮ７１の電流通路の接続点に、出力端子ＯＵＴが接続されている。
【００３８】
上記構成のインバータ回路において、第１，第２の入力端子ＩＮ１，ＩＮ２を短絡して用いる。この構成では、ＭＯＳトランジスタＱＰ７１とＱＮ７２間にＭＯＳトランジスタＱＮ７１が介在されることにより、より高い耐圧を確保できる。なお、短絡した入力端子ＩＮ１，ＩＮ２に供給された信号が反転され、この反転信号のハイレベルが正電圧ＶＳＷ、ロウレベルが負電圧ＶＢＢとなって出力端子ＯＵＴから出力される点は図３（ａ）に示した回路と同様である。
【００３９】
図４は、上記図１に示した回路における昇圧部２２の構成例について説明するための回路図である。この昇圧部２２は、昇圧ユニット（昇圧セル）５１ａ，５１ｂ、昇圧ユニット５２、及び出力回路部５３で構成されている。各昇圧ユニット５１ａ，５１ｂ，５２はそれぞれ、４つのＭＯＳトランジスタ（ＭＯＳＦＥＴ）と２つのキャパシタで構成され、各々の出力端子と入力端子がそれぞれ順次接続されている。
【００４０】
すなわち、上記昇圧ユニット５１ａは、Ｐチャネル型ＭＯＳトランジスタＱＰ３１，ＱＰ３２，ＱＰ４１，ＱＰ４２とキャパシタＣ３１，Ｃ３２を備えている。上記ＭＯＳトランジスタＱＰ１，ＱＰ２の電流通路の一端はそれぞれ、接地点ＧＮＤに接続される。上記ＭＯＳトランジスタＱＰ３２の電流通路の他端はＭＯＳトランジスタＱＰ３１のゲートに接続され、ゲートは上記ＭＯＳトランジスタＱＰ３１の電流通路の他端に接続される。上記キャパシタＣ３１の一方の電極は、上記ＭＯＳトランジスタＱＰ３１の電流通路の他端に接続され、このキャパシタＣ３１の他方の電極にはクロック信号ｐｈｉ１が供給される。上記キャパシタＣ３２の一方の電極は、上記ＭＯＳトランジスタＱＰ３１のゲートに接続され、このキャパシタＣ３２の他方の電極にはクロック信号ｐｈｉ３が供給される。上記ＭＯＳトランジスタＱＰ４１の電流通路は、ＭＯＳトランジスタＱＰ３２のゲートと接地点ＧＮＤ間に接続され、このＭＯＳトランジスタＱＰ４１のゲートには上記リセット信号発生部２１から出力される内部リセット信号ＲＳＴＨＢが供給される。また、上記ＭＯＳトランジスタＱＰ４２の電流通路は、ＭＯＳトランジスタＱＰ３１のゲートと接地点ＧＮＤ間に接続され、このＭＯＳトランジスタＱＰ４２のゲートには上記内部リセット信号ＲＳＴＨＢが供給される。
【００４１】
同様に、上記昇圧ユニット５１ｂは、Ｐチャネル型ＭＯＳトランジスタＱＰ３３，ＱＰ３４，ＱＰ４３，ＱＰ４４とキャパシタＣ３３，Ｃ３４を備えている。上記ＭＯＳトランジスタＱＰ３３，ＱＰ３４の電流通路の一端はそれぞれ、上記ＭＯＳトランジスタＱＰ３１の電流通路の他端に接続される。上記ＭＯＳトランジスタＱＰ３４の電流通路の他端はＭＯＳトランジスタＱＰ３３のゲートに接続され、ゲートは上記ＭＯＳトランジスタＱＰ３３の電流通路の他端に接続される。上記キャパシタＣ３３の一方の電極は、上記ＭＯＳトランジスタＱＰ３３の電流通路の他端に接続され、このキャパシタＣ３３の他方の電極にはクロック信号ｐｈｉ２が供給される。上記キャパシタＣ３４の一方の電極は、上記ＭＯＳトランジスタＱＰ３３のゲートに接続され、このキャパシタＣ３４の他方の電極にはクロック信号ｐｈｉ４が供給される。上記ＭＯＳトランジスタＱＰ４３の電流通路は、ＭＯＳトランジスタＱＰ３４のゲートと接地点ＧＮＤ間に接続され、このＭＯＳトランジスタＱＰ４３のゲートには上記内部リセット信号ＲＳＴＨＢが供給される。また、上記ＭＯＳトランジスタＱＰ４４の電流通路は、ＭＯＳトランジスタＱＰ３３のゲートと接地点ＧＮＤ間に接続され、このＭＯＳトランジスタＱＰ４４のゲートには上記内部リセット信号ＲＳＴＨＢが供給される。
【００４２】
また、上記昇圧ユニット５２は、Ｐチャネル型ＭＯＳトランジスタＱＰ３５，ＱＰ３６，ＱＰ４５，ＱＰ４６とキャパシタＣ３５，Ｃ３６を備えている。上記ＭＯＳトランジスタＱＰ３５，ＱＰ３６の電流通路の一端はそれぞれ、上記ＭＯＳトランジスタＱＰ３３の電流通路の他端に接続される。上記ＭＯＳトランジスタＱＰ３６の電流通路の他端はＭＯＳトランジスタＱＰ３５のゲートに接続され、ゲートは上記ＭＯＳトランジスタＱＰ３５の電流通路の他端に接続される。上記キャパシタＣ３５の一方の電極は、上記ＭＯＳトランジスタＱＰ３５の電流通路の他端に接続され、このキャパシタＣ３５の他方の電極にはクロック信号ｐｈｉ１が供給される。上記キャパシタＣ３６の一方の電極は、上記ＭＯＳトランジスタＱＰ３５のゲートに接続され、このキャパシタＣ３６の他方の電極にはクロック信号ｐｈｉ３が供給される。上記ＭＯＳトランジスタＱＰ４５の電流通路は、ＭＯＳトランジスタＱＰ３５のゲートと接地点ＧＮＤ間に接続され、このＭＯＳトランジスタＱＰ４５のゲートには上記内部リセット信号ＲＳＴＨＢが供給される。また、上記ＭＯＳトランジスタＱＰ４６の電流通路は、ＭＯＳトランジスタＱＰ３６のゲートと接地点ＧＮＤ間に接続され、このＭＯＳトランジスタＱＰ４６のゲートには上記内部リセット信号ＲＳＴＨＢが供給される。
【００４３】
上記出力回路部５３は、Ｐチャネル型ＭＯＳトランジスタＱＮ３７によって構成されている。上記ＭＯＳトランジスタＱＮ３７の電流通路の一端は、上記ＭＯＳトランジスタＱＰ３３の電流通路の他端に接続され、このＭＯＳトランジスタＱＰ３７のゲートは上記ＭＯＳトランジスタＱＰ３５のゲートに接続される。そして、上記ＭＯＳトランジスタＱＮ３７の電流通路の他端から、昇圧した負電圧ＶＢＢを出力するようになっている。
【００４４】
上記のように、昇圧部２２の回路構成は、基本的には図１６に示した回路と同様であるが、リセット用の各ＭＯＳトランジスタＱＰ４１〜ＱＰ４６のゲートに供給する内部リセット信号ＲＳＴＨＢとして、リセット信号発生回路２１の出力信号を用いている。このリセット信号発生回路２１は、この昇圧部２２から出力される負電圧ＶＢＢを用いて上記内部リセット信号ＲＳＴＨＢを生成する。
【００４５】
図５は、上記図１乃至図４に示した昇圧回路の動作を説明するためのタイミングチャートである。図示するように、従来の昇圧回路と同様にクロック信号ｐｈｉ１，ｐｈｉ２，ｐｈｉ３，ｐｈｉ４が入力されると、これらクロック信号の１サイクル毎にＭＯＳトランジスタＱＰ３７のゲート電圧ＶＧと出力電圧ＶＢＢが低下して行く。そして、出力電圧ＶＢＢが所望の昇圧レベルＶｎｅｇまで低下し、リセット信号ＲＳＴが入力されると、このリセット信号ＲＳＴから内部リセット信号ＲＳＴが生成されてリセット用のＭＯＳトランジスタＱＰ４１〜ＱＰ４６のゲートが駆動され、各ＭＯＳトランジスタＱＰ３１〜ＱＰ３７のゲートを接地電位（０Ｖ）にする。このとき、スイッチング信号ＳＷＮを上記負の昇圧レベルＶｎｅｇにしてトランジスタ部２３を遮断する。この時点では、出力電圧ＶＢＢは負の昇圧レベルＶｎｅｇを保持している。その後、ディスチャージ信号ＧＮＤＥＮがハイレベルとなると、出力電圧ＶＢＢとスイッチング信号ＳＷＮは、接地電位（０Ｖ）となる。
【００４６】
ここで、リセット信号ＲＳＴのタイミングによらず、トランジスタ部２３をオンさせる場合には、ＳＷＮ’に示すように正電圧ＶＳＷに固定すれば良い。
【００４７】
上記のような構成によれば、リセット信号の生成に昇圧部２２の出力電圧ＶＢＢ自身を用いるので、静電容量といくつかの論理回路のみで接地電位と所定の負の昇圧電位間の振幅のリセット信号を容易に発生することが可能となる。よって、別の負電圧発生回路を用いる必要がなくなり、回路規模の増大を抑制できるとともに制御の簡単化も図れる。
【００４８】
なお、図４に示した昇圧部２２において、負電圧ＶＢＢの出力ノードと接地点ＧＮＤ間に、リセット用のＰチャネル型ＭＯＳトランジスタを設け、昇圧動作の終了後、このＭＯＳトランジスタのゲートに内部リセット信号ＲＳＴを供給し、出力ノードも接地してリセットするように構成しても良いのは勿論である。
【００４９】
［第２の実施の形態］
図６乃至図８はそれぞれ、この発明の第２の実施の形態に係る昇圧回路について説明するためのもので、４相型正電圧発生昇圧回路に適用した例である。正電圧発生回路の内部（電荷が残存する）トランジスタのゲートノードを接地電位にリセットするには、電源電圧ＶＣＣの振幅の信号で可能であが、この場合には内部トランジスタのゲートノードを０Ｖから昇圧する必要があるため効率が悪い。そこで、昇圧回路の出力電圧ＶＰＰをリセット用のＭＯＳトランジスタのゲートに与えることによって、内部トランジスタのゲートノードをＶＣＣレベルにリセットできるようにしている。従って、内部トランジスタのゲートノードがＶＣＣレベルから昇圧することになるので、０Ｖにリセットする場合に比べて昇圧に必要な電荷をＶＣＣ分減らすことができる。
【００５０】
図６に示す４相型正電圧発生昇圧回路は、リセット信号発生部４１、昇圧部４２及びこれらの回路部４１，４２間を接続するトランジスタ部４３とで構成されている。上記トランジスタ部４３は、昇圧部４２の出力端と他の回路との間に設けられ、スイッチング信号ＳＷＰによってオン／オフ制御されることにより、昇圧部４２から出力される正電圧ＶＰＰを負荷となる他の回路へ供給したり、遮断したりする。
【００５１】
上記リセット信号発生部４１は、リセットパルス発生器４４、ディスチャージ回路４５及びキャパシタ４６から構成されている。上記リセットパルス発生器４４は、ハイレベルシフタ４７、インバータ回路４８，４９等から構成されている。上記ハイレベルシフタ４７及びインバータ回路４８，４９はそれぞれ、入力端子と出力端子とが順次接続されており、昇圧回路４２から出力される正の昇圧電圧ＶＰＰと接地点ＧＮＤ間の電圧で動作する。リセット信号ＲＳＴは、ハイレベルシフタ４７の入力端子ＩＮに供給され、このハイレベルシフタ４７の出力端子ＯＵＴから出力される信号がインバータ回路４８の入力端子に供給され、このインバータ回路４８の出力信号がインバータ回路４９の入力端子に供給される。このインバータ回路４９の出力信号は、内部リセット信号ＲＳＴＨとして出力される。この内部リセット信号ＲＳＴＨは、リセット信号ＲＳＴがロウレベルの時には０Ｖ、ハイレベルの時にはＶＰＰレベルとなる。
【００５２】
上記ディスチャージ回路４５は、ハイレベルシフタ５０、インバータ回路５１，５２、Ｎチャネル型ＭＯＳトランジスタＱＮ８０等から構成されている。上記ハイレベルシフタ５０及びインバータ回路５１，５２はそれぞれ、入力端子と出力端子とが順次接続されており、昇圧部４２から出力される昇圧電圧ＶＰＰと接地点ＧＮＤ間の電圧で動作する。ディスチャージ信号ＧＮＤＥＮは、ハイレベルシフタ５０の入力端子ＩＮに供給され、このハイレベルシフタ５０の出力端子ＯＵＴから出力される信号がインバータ回路５１の入力端子に供給され、このインバータ回路５１の出力信号がインバータ回路５２の入力端子に供給される。このインバータ回路５２の出力信号は、上記ＭＯＳトランジスタＱＮ８０のゲートに供給される。上記ＭＯＳトランジスタＱＮ８０の電流通路の一端は、昇圧部４２の出力電圧ＶＰＰが供給される電源線５３に接続され、他端は電源ＶＣＣに接続されている。
【００５３】
上記キャパシタ４６は、上記電源線５３と電源ＶＣＣ間に接続されている。このキャパシタ４６は、第１の実施の形態と同様に、上記昇圧部４２中の内部リセット信号ＲＳＴＨが入力されるＮチャネル型ＭＯＳトランジスタの全ゲート容量と同程度、またはそれに比べて大きい容量を有するキャパシタまたは寄生容量である。このキャパシタ４６としてはゲート容量を用いても良いし、２つのポリシリコン層間、２つの金属層間、またはポリシリコン層と金属間の静電容量でも良い。
【００５４】
なお、昇圧電圧ＶＰＰが供給される電源線５３には、この電源線５３が配線されるＰＮジャンクション容量やＭＯＳトランジスタのゲート電極とソース領域とのオーバーラップ容量等の大きい寄生容量が付随することがある。この場合には、外付けのキャパシタ４６は不要になる。内部リセット信号ＲＳＴＨが入力されるＮチャネル型ＭＯＳトランジスタの全ゲート容量と同程度、またはそれに比べて大きい容量が必要なのは、キャパシタ４６の一方の電極側の電圧ＶＰＰは、リセット時にゲート容量との分割電圧になってしまってもＮチャネル型ＭＯＳトランジスタのオン抵抗が十分に低くなるようにするためである。
【００５５】
図７は、上記図６に示した回路における昇圧部４２の構成例について説明するための回路図である。この回路は、上記図４に示した回路におけるＰチャネル型ＭＯＳトランジスタＱＰ３１〜ＱＰ３７，ＱＰ４１〜ＱＰ４６に代えてＮチャネル型ＭＯＳトランジスタＱＮ３１〜ＱＮ３７，ＱＮ４１〜ＱＮ４６を設けたものである。そして、上記各ＭＯＳトランジスタＱＮ４１〜ＱＮ４６のゲートには、上記リセット信号発生部４１から出力される内部リセット信号ＲＳＴＨを供給している。また、各リセット用ＭＯＳトランジスタＱＮ４１〜ＱＮ４６の電流通路の一端を接地点に代えて電源ＶＣＣに接続している。
【００５６】
このような構成であっても、図８のタイミングチャートに示すように、クロック信号ｐｈｉ１，ｐｈｉ２，ｐｈｉ３，ｐｈｉ４が入力されると、これらクロック信号の１サイクル毎にＭＯＳトランジスタＱＮ３７のゲート電圧ＶＧと出力電圧ＶＰＰが上昇して行く。そして、リセット信号ＲＳＴが入力されると、このリセット信号ＲＳＴから内部リセット信号ＲＳＴＨが生成されてリセット用のＭＯＳトランジスタＱＮ４１〜ＱＮ４６のゲートを駆動し、各ＭＯＳトランジスタＱＮ３１〜ＱＮ３７のゲートを昇圧電圧ＶＰＰにする。このとき、スイッチング信号ＳＷＰを上記正の昇圧レベルＶｐｏｓにしてトランジスタ部４３を遮断する。この時点では、出力電圧ＶＰＰは正の昇圧レベルＶｐｏｓを保持している。その後、ディスチャージ信号ＧＮＤＥＮがハイレベルとなると、出力電圧ＶＰＰとスイッチング信号ＶｐｏｓはＶＣＣレベルとなる。
【００５７】
ここで、リセット信号ＲＳＴのタイミングによらず、トランジスタ部４３をオンさせる場合には、ＳＷＰ’に示すように０Ｖに固定すればよい。
【００５８】
このように、本実施の形態では、昇圧部４２の出力電圧ＶＰＰをリセット用のＭＯＳトランジスタＱＮ４１〜ＱＮ４６のゲートに与えることによって、内部トランジスタのゲートノードをＶＣＣレベルにリセットする。よって、内部トランジスタのゲートノードをＶＣＣレベルから昇圧開始することになるので、０Ｖにリセットする場合に比べて昇圧に必要な電荷をＶＣＣ分減らすことができる。
【００５９】
［第３の実施の形態］
図９は、この発明の第３の実施の形態に係る昇圧回路について説明するためのもので、上記図１に示した第１の実施の形態における昇圧部２２の他の構成例を具体的に示している。すなわち、図４に示した回路における各キャパシタＣ３１〜Ｃ３６をそれぞれ直列接続した２個のキャパシタＣ３１−１，Ｃ３１−２〜Ｃ３６−１，Ｃ３６−２で構成するとともに、これらキャパシタＣ３１−１，Ｃ３１−２〜Ｃ３６−１，Ｃ３６−２の接続ノードと接地点ＧＮＤ間にもリセット用のＭＯＳトランジスタＱＰ１００〜ＱＰ１０５を設けたものである。
【００６０】
この第３の実施の形態は、次のような点を配慮したものである。すなわち、昇圧回路の内部電圧は、出力電圧よりも高くなる。このため、キャパシタに絶縁膜の厚さが薄いものを用いた場合、内部の最大電圧は絶縁膜の耐圧を超える恐れがある。勿論、十分な耐圧のある厚い絶縁膜のキャパシタを用いることも可能であるが、例えば半導体記憶装置のように薄い絶縁膜を有するキャパシタと同一工程で形成することができず、製造工程が複雑化する。そこで、本実施の形態では、薄い絶縁膜のキャパシタＣ３１−１，Ｃ３１−２〜Ｃ３６−１，Ｃ３６−２を直列に接続して用いている。これらのキャパシタＣ３１−１，Ｃ３１−２〜Ｃ３６−１，Ｃ３６−２としてＭＯＳ型のものを用いると、２つのキャパシタの接続ノードにはＰＮ接合が形成される。この接続ノードは確実にリセットする必要があるが、従来のように電源電圧ＶＣＣレベルの振幅のリセット信号を用いるとリセットすることができなかった。しかし、昇圧された負電圧ＶＢＢと接地電位間の振幅のリセット信号ＲＳＴＨＢを用いることにより、これらのキャパシタＣ３１−１，Ｃ３１−２〜Ｃ３６−１，Ｃ３６−２の接続ノードを確実にリセットできる。
【００６１】
なお、上記図７に示した回路における各キャパシタＣ３１〜Ｃ３６をそれぞれ直列接続した２個のキャパシタで構成するとともに、これらキャパシタの接続ノードと電源ＶＣＣ間にリセット用のＭＯＳトランジスタを設けても良いのは勿論である。
【００６２】
上述したように、４相型電圧発生昇圧回路のリセット信号に昇圧部の出力電圧自身を用いてリセット信号を生成することによって、別の電圧発生回路を用いる必要がなくなり、簡単な論理回路のみで構成できるため、比較的容易に内部トランジスタのゲートノードのリセットを行うことができる。
【００６３】
【発明の効果】
以上説明したように、この発明によれば、電荷が残存するトランジスタのゲートノードをリセットする構成であっても、回路規模の増大を抑制できるとともに制御の簡単化も図れる昇圧回路が得られる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態に係る昇圧回路について説明するためのもので、４相型負電圧発生昇圧回路を示す回路図。
【図２】図１に示した回路の具体的な構成例を示すもので、（ａ）図はハイレベルシフタの構成例、（ｂ）図はロウレベルシフタの構成例を示す回路図。
【図３】図１に示した回路の具体的な構成例を示すもので、（ａ）図はインバータ回路の構成例、（ｂ）図はインバータ回路の他の構成例を示す回路図。
【図４】図１に示した回路における昇圧部の構成例について説明するための回路図。
【図５】図１乃至図４に示した昇圧回路の動作を説明するためのタイミングチャート。
【図６】この発明の第２の実施の形態に係る昇圧回路について説明するためのもので、４相型正電圧発生昇圧回路を示す回路図。
【図７】図６に示した回路における昇圧部の構成例について説明するための回路図。
【図８】図６及び図７に示した回路の動作を説明するためのタイミングチャート。
【図９】この発明の第３の実施の形態に係る昇圧回路について説明するためのもので、図１に示した第１の実施の形態における昇圧部の他の構成例を説明するための回路図。
【図１０】従来の昇圧回路の構成例を示す回路図。
【図１１】図１０に示した昇圧回路の動作を説明するためのタイミングチャート。
【図１２】従来の昇圧回路の他の構成例を示す回路図。
【図１３】図１２に示した昇圧回路の動作を説明するためのタイミングチャート。
【図１４】従来の昇圧回路の更に他の構成例を示す回路図。
【図１５】負電圧を発生する従来の昇圧回路の構成例を示す回路図。
【図１６】負電圧を発生する従来の昇圧回路の他の構成例を示す回路図。
【符号の説明】
２１，４１…リセット信号発生部
２２，４２…昇圧部
２３，４３…トランジスタ部
２４，４４…リセットパルス発生器
２５，４５…ディスチャージ回路
２６，４６…キャパシタ
２７，３３，４７，５０…ハイレベルシフタ
２８，３４…ロウレベルシフタ
２９〜３１，３５，３６，４８，４９，５１，５２…インバータ回路
３２，５２…電源線
ＱＰ３１〜ＱＰ３７，ＱＰ４１〜ＱＰ４６，ＱＰ５０，ＱＰ６０〜ＱＰ６３，ＱＰ７０，ＱＰ７１…Ｐチャネル型ＭＯＳトランジスタ
ＱＮ３１〜ＱＮ３７，ＱＮ４１〜ＱＮ４６，ＱＮ５０，ＱＮ５１，ＱＮ６０〜ＱＮ６３，ＱＮ７０〜ＱＮ７２，ＱＮ８０…Ｎチャネル型ＭＯＳトランジスタ
Ｃ３１〜Ｃ３６，Ｃ３１−１，Ｃ３１−２〜Ｃ３６−１，Ｃ３６−２…キャパシタ
ｐｈｉ１〜ｐｈｉ４…クロック信号
ＲＳＴＨ，ＲＳＴＨＢ…リセット信号
ＧＮＤＥＮ…ディスチャージ信号
Claims (12)
- 初段の入力端子に電源電位または接地電位が印加され、各々の出力端子が順次次段の入力端子にそれぞれ接続された複数の昇圧ユニットと、
上記昇圧ユニットの最終段の出力電位で制御され、最終段より前の段の昇圧ユニットの出力電位を転送する出力回路部と、
上記出力回路部から出力される正または負の昇圧電位を電源の一方に用いて、上記正または負の昇圧電位と接地電位間の振幅のリセット信号を生成し、上記各昇圧ユニットに供給することにより、各昇圧ユニットにおける電荷が残存するトランジスタのゲートノードをリセットするリセットパルス発生器と、
上記リセットパルス発生器における上記正または負の昇圧電位が印加されるノードを、上記電荷が残存するトランジスタのゲートノードのリセット後にディスチャージするディスチャージ回路と
を具備することを特徴とする昇圧回路。 - 前記昇圧ユニットは、電流通路の一端が前記入力端子に接続され、電流通路の他端が前記出力端子に接続された第１ＭＯＳトランジスタと、電流通路の一端が前記入力端子に接続され、電流通路の他端が上記第１ＭＯＳトランジスタのゲートに接続され、ゲートが出力端子に接続された第２ＭＯＳトランジスタと、電流通路の一端が上記第１ＭＯＳトランジスタのゲートに接続され、電流通路の他端に電源電圧または接地電位が印加され、ゲートに前記リセット信号が供給されるリセット用の第３ＭＯＳトランジスタと、電流通路の一端が上記第２ＭＯＳトランジスタのゲートに接続され、電流通路の他端に電源電圧または接地電位が印加され、ゲートに前記リセット信号が供給されるリセット用の第４ＭＯＳトランジスタと、一方の電極が前記出力端子に接続され、他方の電極に第１のクロック信号が供給される第１のキャパシタと、一方の電極が前記第１ＭＯＳトランジスタのゲートに接続され、他方の電極に第２のクロック信号が供給される第２のキャパシタとを備えることを特徴とする請求項１に記載の昇圧回路。
- 前記昇圧ユニットは、電流通路の一端が前記入力端子に接続され、電流通路の他端が前記出力端子に接続された第１ＭＯＳトランジスタと、電流通路の一端が前記入力端子に接続され、電流通路の他端が上記第１ＭＯＳトランジスタのゲートに接続され、ゲートが出力端子に接続された第２ＭＯＳトランジスタと、電流通路の一端が上記第１ＭＯＳトランジスタのゲートに接続され、電流通路の他端に電源電圧または接地電位が印加され、ゲートに前記リセット信号が供給されるリセット用の第３ＭＯＳトランジスタと、電流通路の一端が上記第２ＭＯＳトランジスタのゲートに接続され、電流通路の他端に電源電圧または接地電位が印加され、ゲートに前記リセット信号が供給されるリセット用の第４ＭＯＳトランジスタと、一方の電極が前記出力端子に接続される第１のキャパシタと、一方の電極が前記第１ＭＯＳトランジスタのゲートに接続される第２のキャパシタと、一方の電極が前記第１のキャパシタの他方の電極に接続され、他方の電極に第１のクロック信号が供給される第３のキャパシタと、電流通路の一端が前記第１のキャパシタの他方の電極に接続され、電流通路の他端に電源電位または接地電位が印加され、ゲートに前記リセット信号が供給されるリセット用の第５ＭＯＳトランジスタと、一方の電極が前記第２のキャパシタの他方の電極に接続され、他方の電極に第２のクロック信号が供給される第４のキャパシタと、電流通路の一端が前記第２のキャパシタの他方の電極に接続され、電流通路の他端に電源電位または接地電位が印加され、ゲートに前記リセット信号が供給されるリセット用の第６ＭＯＳトランジスタとを備えることを特徴とする請求項１に記載の昇圧回路。
- 一方の電極が前記リセット信号発生器における上記正または負の昇圧電位が印加されるノードに接続され、他方の電極に接地電位または電源電圧が印加される第５のキャパシタを更に具備することを特徴とする請求項１に記載の昇圧回路。
- 前記リセットパルス発生器は、正電圧と接地電位間の電圧で動作し、リセット信号のハイレベルを前記正電位にシフトするハイレベルシフタと、上記正電圧と前記出力回路部から出力される負の昇圧電位間の電圧で動作し、上記ハイレベルシフタの出力のロウレベルを上記負の昇圧電位にレベルシフトするロウレベルシフタと、上記正電圧と前記出力回路部から出力される負の昇圧電位間の電圧で動作する奇数段のインバータ回路と、偶数段目のインバータ回路の出力信号と奇数段目のインバータ回路の出力信号が供給され、前記各昇圧ユニットに前記リセット信号を供給する論理回路とを備え、
前記ディスチャージ回路は、正電圧と接地電位間の電圧で動作し、ディスチャージイネーブル信号のハイレベルを前記正電位にシフトするハイレベルシフタと、上記正電圧と前記出力回路部から出力される負の昇圧電位間の電圧で動作し、上記ハイレベルシフタの出力のロウレベルを上記負の昇圧電位にレベルシフトするロウレベルシフタと、上記正電圧と前記出力回路部から出力される負の昇圧電位間の電圧で動作する偶数段のインバータ回路と、電流通路の一端が上記リセットパルス発生器における負の昇圧電位が印加される電源線に接続され、電流通路の他端が接地点に接続され、ゲートに前記偶数段目のインバータ回路の出力信号が供給される第７ＭＯＳトランジスタとを備える
ことを特徴とする請求項１に記載の昇圧回路。 - 前記リセットパルス発生器は、前記出力回路部から出力される正の昇圧電圧と接地電位間の電圧で動作し、リセット信号のハイレベルを前記昇圧電圧にシフトするハイレベルシフタと、上記正の昇圧電圧と上記接地電位間の電圧で動作し、前記各昇圧ユニットに前記リセット信号を供給する偶数段のインバータ回路とを備え、
前記ディスチャージ回路は、昇圧電圧と接地電位間の電圧で動作し、ディスチャージイネーブル信号のハイレベルを前記昇圧電圧にシフトするハイレベルシフタと、上記昇圧電圧と接地電位間の電圧で動作する偶数段のインバータ回路と、電流通路の一端が上記リセットパルス発生器における正の昇圧電位が印加される電源線に接続され、電流通路の他端が電源に接続され、ゲートに上記偶数段目のインバータ回路の出力信号が供給される第７ＭＯＳトランジスタとを備える
ことを特徴とする請求項１に記載の昇圧回路。 - 位相の異なるクロック信号に応答して、順次電荷を転送して昇圧を行う昇圧回路と、
前記昇圧回路の出力電圧に基づいて動作する回路とを具備し、
前記昇圧回路は、初段の入力端子に電源電位または接地電位が印加され、各々の出力端子が順次次段の入力端子にそれぞれ接続された複数の昇圧ユニットと、前記昇圧ユニットの最終段の出力電位で制御され、最終段より前の段の昇圧ユニットの出力電位を転送する出力回路部と、前記出力回路部から出力される正または負の昇圧電位を電源の一方に用いて、前記正または負の昇圧電位と接地電位間の振幅のリセット信号を生成し、前記各昇圧ユニットに供給することにより、各昇圧ユニットにおける電荷が残存するトランジスタのゲートノードをリセットするリセットパルス発生器と、前記リセットパルス発生器における前記正または負の昇圧電位が印加されるノードを、前記電荷が残存するトランジスタのゲートノードのリセット後にディスチャージするディスチャージ回路とを備えることを特徴とする電圧発生回路。 - 前記各昇圧ユニットはそれぞれ、電流通路の一端が前記入力端子に接続され、電流通路の他端が前記出力端子に接続された第１ＭＯＳトランジスタと、電流通路の一端が前記入力端子に接続され、電流通路の他端が前記第１ＭＯＳトランジスタのゲートに接続され、ゲートが出力端子に接続された第２ＭＯＳトランジスタと、電流通路の一端が前記第１ＭＯＳトランジスタのゲートに接続され、電流通路の他端に電源電圧または接地電位が印加され、ゲートに前記リセット信号が供給されるリセット用の第３ＭＯＳトランジスタと、電流通路の一端が前記第２ＭＯＳトランジスタのゲートに接続され、電流通路の他端に電源電圧または接地電位が印加され、ゲートに前記リセット信号が供給されるリセット用の第４ＭＯＳトランジスタと、一方の電極が前記出力端子に接続され、他方の電極に第１のクロック信号が供給される第１のキャパシタと、一方の電極が前記第１ＭＯＳトランジスタのゲートに接続され、他方の電極に第２のクロック信号が供給される第２のキャパシタとを備えることを特徴とする請求項７に記載の電圧発生回路。
- 前記各昇圧ユニットはそれぞれ、電流通路の一端が前記入力端子に接 続され、電流通路の他端が前記出力端子に接続された第１ＭＯＳトランジスタと、電流通路の一端が前記入力端子に接続され、電流通路の他端が前記第１ＭＯＳトランジスタのゲートに接続され、ゲートが出力端子に接続された第２ＭＯＳトランジスタと、電流通路の一端が前記第１ＭＯＳトランジスタのゲートに接続され、電流通路の他端に電源電圧または接地電位が印加され、ゲートに前記リセット信号が供給されるリセット用の第３ＭＯＳトランジスタと、電流通路の一端が前記第２ＭＯＳトランジスタのゲートに接続され、電流通路の他端に電源電圧または接地電位が印加され、ゲートに前記リセット信号が供給されるリセット用の第４ＭＯＳトランジスタと、一方の電極が前記出力端子に接続される第１のキャパシタと、一方の電極が前記第１ＭＯＳトランジスタのゲートに接続される第２のキャパシタと、一方の電極が前記第１のキャパシタの他方の電極に接続され、他方の電極に第１のクロック信号が供給される第３のキャパシタと、電流通路の一端が前記第１のキャパシタの他方の電極に接続され、電流通路の他端に電源電位または接地電位が印加され、ゲートに前記リセット信号が供給されるリセット用の第５ＭＯＳトランジスタと、一方の電極が前記第２のキャパシタの他方の電極に接続され、他方の電極に第２のクロック信号が供給される第４のキャパシタと、電流通路の一端が前記第２のキャパシタの他方の電極に接続され、電流通路の他端に電源電位または接地電位が印加され、ゲートに前記リセット信号が供給されるリセット用の第６ＭＯＳトランジスタとを備えることを特徴とする請求項７に記載の電圧発生回路。
- 一方の電極が前記リセット信号発生器における前記正または負の昇圧電位が印加されるノードに接続され、他方の電極に接地電位または電源電圧が印加される第５のキャパシタを更に具備することを特徴とする請求項７に記載の電圧発生回路。
- 前記リセットパルス発生器は、正電圧と接地電位間の電圧で動作し、リセット信号のハイレベルを前記正電位にシフトするハイレベルシフタと、前記正電圧と前記出力回路部から出力される負の昇圧電位間の電圧で動作し、前記ハイレベルシフタの出力のロウレベルを前記負の昇圧電位にレベルシフトするロウレベルシフタと、前記正電圧と前記出力回路部から出力される負の昇圧電位間の電圧で動作する奇数段のインバータ回路と、偶数段目のインバータ回路の出力信号と奇数段目のインバータ回路の出力信号が供給され、前記各昇圧ユニットに前記リセット信号を供給する論理回路とを備え、
前記ディスチャージ回路は、正電圧と接地電位間の電圧で動作し、ディスチャージイネーブル信号のハイレベルを前記正電位にシフトするハイレベルシフタと、前記正電圧と前記出力回路部から出力される負の昇圧電位間の電圧で動作し、前記ハイレベルシフタの出力のロウレベルを前記負の昇圧電位にレベルシフトするロウレベルシフタと、前記正電圧と前記出力回路部から出力される負の昇圧電位間の電圧で動作する偶数段のインバータ回路と、電流通路の一端が前記リセットパルス発生器における負の昇圧電位が印加される電源線に接続され、電流通路の他端が接地点に接続され、ゲートに前記偶数段目のインバータ回路の出力信号が供給される第７ＭＯＳトランジスタとを備えることを特徴とする請求項７に記載の電圧発生回路。 - 前記リセットパルス発生器は、前記出力回路部から出力される正の昇圧電圧と接地電位間の電圧で動作し、リセット信号のハイレベルを前記昇圧電圧にシフトするハイレベルシフタと、前記正の昇圧電圧と前記接地電位間の電圧で動作し、前記各昇圧ユニットに前記リセット信号を供給する偶数段のインバータ回路とを備え、
前記ディスチャージ回路は、昇圧電圧と接地電位間の電圧で動作し、ディスチャージイネーブル信号のハイレベルを前記昇圧電圧にシフトするハイレベルシフタと、前記昇圧電圧と接地電位間の電圧で動作する偶数段のインバータ回路と、電流通路の一端が前記リセットパルス発生器における正の昇圧電位が印加される電源線に接続され、電流通路の他端が電源に接続され、ゲートに前記偶数段目のインバータ回路の出力信号が供給される第７ＭＯＳトランジスタとを備えることを特徴とする請求項７に記載の電圧発生回路。
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