JP3497708B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路お
よび半導体メモリに係り、特に複数の可変電位を発生さ
せる可変電位発生回路に関するもので、例えば不揮発性
半導体メモリのデータ書き込み、消去用の多段階電圧発
生回路に使用されるものである。
よび半導体メモリに係り、特に複数の可変電位を発生さ
せる可変電位発生回路に関するもので、例えば不揮発性
半導体メモリのデータ書き込み、消去用の多段階電圧発
生回路に使用されるものである。
【０００２】
【従来の技術】従来、半導体集積回路の内部で可変電位
を出力させるためにデジタル／アナログ（Ｄ／Ａ）変換
回路を使用する場合、図１４（従来例１）に示すような
抵抗分圧方式のＤ／Ａ変換回路あるいは図１５（従来例
２）に示すような電流加算型のＤ／Ａ変換回路が知られ
ている。
を出力させるためにデジタル／アナログ（Ｄ／Ａ）変換
回路を使用する場合、図１４（従来例１）に示すような
抵抗分圧方式のＤ／Ａ変換回路あるいは図１５（従来例
２）に示すような電流加算型のＤ／Ａ変換回路が知られ
ている。
【０００３】図１４に示す抵抗分圧方式のＤ／Ａ変換回
路において、Ｒ0 〜Ｒ16は分割抵抗、Ｓ0 〜Ｓ16は分割
抵抗Ｒ0 〜Ｒ16の分圧ノードに接続されたスイッチ素
子、１１はフィードバック制御用のオペアンプ（演算増
幅回路）、１２はフィードバック制御用のＰＭＯＳトラ
ンジスタ、１３はデジタル信号Ａ0 〜Ａ3 をデコード
し、デコード出力により前記スイッチ素子Ｓ0 〜Ｓ16を
スイッチング制御するデコーダ回路、ＶR はオペアンプ
１１に入力する参照電位、ＲT は分割抵抗Ｒ0 〜Ｒ16の
総抵抗値、Ｒはスイッチ素子Ｓ0 〜Ｓ16により選択され
た分圧ノードと接地電位Ｖssとの間の抵抗値、Ｖout は
出力電位である。
路において、Ｒ0 〜Ｒ16は分割抵抗、Ｓ0 〜Ｓ16は分割
抵抗Ｒ0 〜Ｒ16の分圧ノードに接続されたスイッチ素
子、１１はフィードバック制御用のオペアンプ（演算増
幅回路）、１２はフィードバック制御用のＰＭＯＳトラ
ンジスタ、１３はデジタル信号Ａ0 〜Ａ3 をデコード
し、デコード出力により前記スイッチ素子Ｓ0 〜Ｓ16を
スイッチング制御するデコーダ回路、ＶR はオペアンプ
１１に入力する参照電位、ＲT は分割抵抗Ｒ0 〜Ｒ16の
総抵抗値、Ｒはスイッチ素子Ｓ0 〜Ｓ16により選択され
た分圧ノードと接地電位Ｖssとの間の抵抗値、Ｖout は
出力電位である。
【０００４】この抵抗分圧方式のＤ／Ａ変換回路におい
ては、出力電圧Ｖout のステップ数が比較的少ない場合
は、 Ｖout ＝ＶR （ＲT ／Ｒ） の関係が成り立つ。
ては、出力電圧Ｖout のステップ数が比較的少ない場合
は、 Ｖout ＝ＶR （ＲT ／Ｒ） の関係が成り立つ。
【０００５】しかし、出力ステップ数が多くなるにつれ
て、分割抵抗の数も多くなり、しかも、分圧ノード選択
用のスイッチ素子を制御するためのデコーダの数も増
え、回路面積が増大するという欠点があった。
て、分割抵抗の数も多くなり、しかも、分圧ノード選択
用のスイッチ素子を制御するためのデコーダの数も増
え、回路面積が増大するという欠点があった。
【０００６】例えば出力電圧の数を３２通り必要とする
場合には、分割抵抗を３２個用意し、５ビットのデジタ
ルデータをデコードするための５入力デコーダが３２個
必要である。一般的には、出力電圧のステップ数が２N
の場合、抵抗分割ノードを２N 通り用意し、Ｎビットの
デジタル入力に対応するＮ入力デコーダが２N 個必要で
ある。
場合には、分割抵抗を３２個用意し、５ビットのデジタ
ルデータをデコードするための５入力デコーダが３２個
必要である。一般的には、出力電圧のステップ数が２N
の場合、抵抗分割ノードを２N 通り用意し、Ｎビットの
デジタル入力に対応するＮ入力デコーダが２N 個必要で
ある。
【０００７】上記Ｎの値が大きくなると、デコーダや抵
抗の素子数が急激に増えるので、パターン面積が増えて
しまい、回路設計が困難となる。しかも、抵抗値の製造
バラツキに対してもパターン変更の自由度がないので、
抵抗値の調整のための設計変更がより困難となる。
抗の素子数が急激に増えるので、パターン面積が増えて
しまい、回路設計が困難となる。しかも、抵抗値の製造
バラツキに対してもパターン変更の自由度がないので、
抵抗値の調整のための設計変更がより困難となる。
【０００８】上記したような欠点を改善するために、デ
コーダを使わず、電流加算型のＤ／Ａ変換回路、電圧加
算型のＤ／Ａ変換回路、重み抵抗方式のＤ／Ａ変換回路
などといった抵抗を組み合わせて直接にアナログ的にデ
コードする方式がいくつか提案されており、この中で電
流加算型のＤ／Ａ変換回路が最もよく使われている。
コーダを使わず、電流加算型のＤ／Ａ変換回路、電圧加
算型のＤ／Ａ変換回路、重み抵抗方式のＤ／Ａ変換回路
などといった抵抗を組み合わせて直接にアナログ的にデ
コードする方式がいくつか提案されており、この中で電
流加算型のＤ／Ａ変換回路が最もよく使われている。
【０００９】図１５は、周知の電流加算方式のＤ／Ａ変
換回路（「図解 Ｄ／Ａ変換入門、米山寿一著、オーム
社、１９９３年」などを参照）を示す。
換回路（「図解 Ｄ／Ａ変換入門、米山寿一著、オーム
社、１９９３年」などを参照）を示す。
【００１０】図１５に示す電流加算型のＤ／Ａ変換回路
では、通常、２種類の抵抗（Ｒ、２Ｒ）がラダー（梯
子）形に接続された抵抗回路網と、ｎビットのデジタル
データにより切換制御されるｎ個のスイッチ素子Ｓ1 〜
Ｓ8 を組み合わせて使用する。そして、各スイッチ素子
Ｓ1 〜Ｓ8 の一方の切換端子が共通接続された接続点Ｂ
はオペアンプ１１の（−）入力端に接続されており、他
方の切換端子が共通接続された接続点は接地電位Ｖ
ss（０Ｖ）に接続されている。前記オペアンプ１１は、
前記接続点Ｂの電圧を０Ｖに保つように動作する。
では、通常、２種類の抵抗（Ｒ、２Ｒ）がラダー（梯
子）形に接続された抵抗回路網と、ｎビットのデジタル
データにより切換制御されるｎ個のスイッチ素子Ｓ1 〜
Ｓ8 を組み合わせて使用する。そして、各スイッチ素子
Ｓ1 〜Ｓ8 の一方の切換端子が共通接続された接続点Ｂ
はオペアンプ１１の（−）入力端に接続されており、他
方の切換端子が共通接続された接続点は接地電位Ｖ
ss（０Ｖ）に接続されている。前記オペアンプ１１は、
前記接続点Ｂの電圧を０Ｖに保つように動作する。
【００１１】ここで、前記ラダー抵抗回路網において、
基準電位ＶR と接地電位Ｖssとの間に抵抗Ｒが直列接続
された抵抗ストリングにおける接続点ａ8 に着目する。
この接続点ａ8 から接地電位Ｖss側をみた合成抵抗値
は、 Ｒ＋Ｒ＝２Ｒ となり、上記接続点ａ8 から抵抗２Ｒ側（スイッチ素子
側）をみた抵抗値と接地電位Ｖss側をみた合成抵抗値と
は共に２Ｒで等しい。
基準電位ＶR と接地電位Ｖssとの間に抵抗Ｒが直列接続
された抵抗ストリングにおける接続点ａ8 に着目する。
この接続点ａ8 から接地電位Ｖss側をみた合成抵抗値
は、 Ｒ＋Ｒ＝２Ｒ となり、上記接続点ａ8 から抵抗２Ｒ側（スイッチ素子
側）をみた抵抗値と接地電位Ｖss側をみた合成抵抗値と
は共に２Ｒで等しい。
【００１２】従って、接続点ａ8 に基準電位ＶR 側から
流れ込む電流をＩ7 とすると、接続点ａ8 から抵抗２Ｒ
側に向かって流れる電流Ｉ8'と接地電位Ｖss側に流れる
電流Ｉ8 は等しくなり、 Ｉ8'＝Ｉ8 ＝Ｉ7 ／２ となる。
流れ込む電流をＩ7 とすると、接続点ａ8 から抵抗２Ｒ
側に向かって流れる電流Ｉ8'と接地電位Ｖss側に流れる
電流Ｉ8 は等しくなり、 Ｉ8'＝Ｉ8 ＝Ｉ7 ／２ となる。
【００１３】次に、前記抵抗ストリングの接続点ａ8 よ
り基準電位ＶR 側に１つ隣りの接続点ａ7 について考え
ると、この接続点ａ7 でも、接地電位Ｖss側をみた合成
抵抗値は、次式に示すようにやはり２Ｒになる。
り基準電位ＶR 側に１つ隣りの接続点ａ7 について考え
ると、この接続点ａ7 でも、接地電位Ｖss側をみた合成
抵抗値は、次式に示すようにやはり２Ｒになる。
【００１４】
【数１】
【００１５】従って、接続点ａ7 でも、接地電位Ｖss側
を見た合成抵抗値と抵抗２Ｒ側をみた抵抗値とは共に２
Ｒで等しいので、基準電位ＶR 側から流れ込む電流Ｉ6
は抵抗２Ｒ側に向かって流れる電流Ｉ7'と接地電位Ｖss
側に流れる電流Ｉ7 に等分され、 Ｉ7'＝Ｉ7 ＝Ｉ6 ／２ となる。
を見た合成抵抗値と抵抗２Ｒ側をみた抵抗値とは共に２
Ｒで等しいので、基準電位ＶR 側から流れ込む電流Ｉ6
は抵抗２Ｒ側に向かって流れる電流Ｉ7'と接地電位Ｖss
側に流れる電流Ｉ7 に等分され、 Ｉ7'＝Ｉ7 ＝Ｉ6 ／２ となる。
【００１６】以上のように、前記抵抗ストリングの各接
続点を基準電位ＶR 側に向かって順に考えると、各接続
点とも、接地電位Ｖss側を見た合成抵抗値は、次式に示
す連分数のように表わされ、抵抗２Ｒ側をみた抵抗値に
等しい。
続点を基準電位ＶR 側に向かって順に考えると、各接続
点とも、接地電位Ｖss側を見た合成抵抗値は、次式に示
す連分数のように表わされ、抵抗２Ｒ側をみた抵抗値に
等しい。
【００１７】
【数２】
【００１８】従って、各接続点とも、基準電位ＶR 側か
ら流れ込む電流は抵抗２Ｒ側に向かって流れる電流と接
地電位Ｖss側に流れる電流に等分される。
ら流れ込む電流は抵抗２Ｒ側に向かって流れる電流と接
地電位Ｖss側に流れる電流に等分される。
【００１９】即ち、基準電位ＶR から抵抗回路網に流れ
る電流をＩ0 とすると、前記抵抗ストリングにおける基
準電位ＶR 側から接地電位Ｖss側に向かう各接続点から
対応する各スイッチ素子に流れる電流は、順に、Ｉ0 ／
２、Ｉ0 ／４、Ｉ0 ／８…、Ｉ0 ／２N の重み付けを有
する。
る電流をＩ0 とすると、前記抵抗ストリングにおける基
準電位ＶR 側から接地電位Ｖss側に向かう各接続点から
対応する各スイッチ素子に流れる電流は、順に、Ｉ0 ／
２、Ｉ0 ／４、Ｉ0 ／８…、Ｉ0 ／２N の重み付けを有
する。
【００２０】そして、各スイッチ素子の共通接続点Ｂに
流れ込む電流がオペアンプで加算されて電圧変換される
ことによってＤ／Ａ変換出力Ｖout が得られる。
流れ込む電流がオペアンプで加算されて電圧変換される
ことによってＤ／Ａ変換出力Ｖout が得られる。
【００２１】また、前記基準電位ＶR から抵抗回路網に
流れる電流Ｉ0 は、 Ｉ0 ＝−ＶR ／Ｒ であるので、Ｄ／Ａ変換出力電圧Ｖout は、
流れる電流Ｉ0 は、 Ｉ0 ＝−ＶR ／Ｒ であるので、Ｄ／Ａ変換出力電圧Ｖout は、
【数３】
【００２２】となって、基準電位ＶR とデジタル入力と
の積で表わされる。
の積で表わされる。
【００２３】上記したように図１５の電流加算型のＤ／
Ａ変換回路では、抵抗回路網に接続されているスイッチ
素子群をデジタル入力により直接に制御しており、従来
例１のように数多くのデジタル型のデコーダを必要とせ
ず、パターン面積を節約できる。さらに、抵抗回路網に
使用されている単位抵抗の種類も少ない（Ｒと２Ｒとの
２種類）ので、設計が容易である。特に、デジタル入力
のビット数ｎが大きければ大きい程、非常に有効となる
方式である。
Ａ変換回路では、抵抗回路網に接続されているスイッチ
素子群をデジタル入力により直接に制御しており、従来
例１のように数多くのデジタル型のデコーダを必要とせ
ず、パターン面積を節約できる。さらに、抵抗回路網に
使用されている単位抵抗の種類も少ない（Ｒと２Ｒとの
２種類）ので、設計が容易である。特に、デジタル入力
のビット数ｎが大きければ大きい程、非常に有効となる
方式である。
【００２４】しかし、図１５の電流加算型のＤ／Ａ変換
回路をそのまま電源電位発生回路に適用する場合には、
次の２つの理由により問題があった。
回路をそのまま電源電位発生回路に適用する場合には、
次の２つの理由により問題があった。
【００２５】（１）Ｄ／Ａ変換出力電圧Ｖout が負の電
位であり、負の電源電位を必要とするので、通常の正の
可変電位を発生させることができない。
位であり、負の電源電位を必要とするので、通常の正の
可変電位を発生させることができない。
【００２６】（２）デジタル入力のビット数ｎが増える
につれて抵抗回路網の単位抵抗Ｒおよび２Ｒの数が多く
なり（上記例ではデジタル入力が８ビットの場合に、Ｒ
を９個、２Ｒを８個使用している）、待機（スタンドバ
イ）時に動作する回路の場合には特に高抵抗の使用が必
要であり、構造が単純な分圧抵抗方式に比べ、特に工夫
をしないとＲと２Ｒの抵抗のパターン面積の占める割合
が著しく増大する。
につれて抵抗回路網の単位抵抗Ｒおよび２Ｒの数が多く
なり（上記例ではデジタル入力が８ビットの場合に、Ｒ
を９個、２Ｒを８個使用している）、待機（スタンドバ
イ）時に動作する回路の場合には特に高抵抗の使用が必
要であり、構造が単純な分圧抵抗方式に比べ、特に工夫
をしないとＲと２Ｒの抵抗のパターン面積の占める割合
が著しく増大する。
【００２７】
【発明が解決しようとする課題】上記したように従来の
抵抗回路網を用いた電流加算型のＤ／Ａ変換回路をその
まま電源電位発生回路に適用する場合には、正の可変電
位を発生させることができない、また、デジタル入力の
ビット数ｎが増えるにつれて抵抗回路網のパターン面積
の占める割合が著しく増大するという問題があった。
抵抗回路網を用いた電流加算型のＤ／Ａ変換回路をその
まま電源電位発生回路に適用する場合には、正の可変電
位を発生させることができない、また、デジタル入力の
ビット数ｎが増えるにつれて抵抗回路網のパターン面積
の占める割合が著しく増大するという問題があった。
【００２８】 本発明は上記の問題点を解決すべくなさ
れたもので、電流加算型のＤ／Ａ変換回路を使用して基
準電位とそれより高い電源電位との間の正の電圧を比較
的容易に多段階で出力させることが可能であり、デジタ
ル入力のビット数ｎが増えても抵抗回路網のパターン面
積の占める割合の増大を抑制し得る半導体集積回路を提
供することを目的とする。
れたもので、電流加算型のＤ／Ａ変換回路を使用して基
準電位とそれより高い電源電位との間の正の電圧を比較
的容易に多段階で出力させることが可能であり、デジタ
ル入力のビット数ｎが増えても抵抗回路網のパターン面
積の占める割合の増大を抑制し得る半導体集積回路を提
供することを目的とする。
【００２９】
【課題を解決するための手段】本発明の半導体集積回路
は、電源ノードと可変電位出力ノードとの間に接続され
た第１のＰＭＯＳトランジスタと、前記可変電位出力ノ
ードに一端側が接続された第１の抵抗素子と、前記第１
の抵抗素子の他端側の第１のノードに各一端が共通に接
続され、それぞれデジタル入力の各ビット信号に対応し
て切換え制御される複数の第１のスイッチ素子と、第２
のノードに各一端が共通に接続され、各他端は各対応す
る前記第１のスイッチ素子の各他端に共通にされ、前記
デジタル入力の各ビット信号とは相補的な信号に応じて
切換え制御される複数の第２のスイッチ素子と、前記複
数の第１のスイッチ素子と複数の第２のスイッチ素子の
各対応するスイッチ素子が共通接続された複数の接続ノ
ードに対応して各一端が接続された複数の第２の抵抗素
子およびストリング接続された複数の第３の抵抗素子が
梯子状に接続されてなるラダー抵抗回路網と、前記ラダ
ー型抵抗回路網のストリング接続された複数の第３の抵
抗素子の一端と接地ノードとの間に接続された第４の抵
抗素子と、前記第１のノードに得られる分圧電位を基準
電位と比較し、比較出力により前記第１のＰＭＯＳトラ
ンジスタのゲート電位を制御し、前記分圧電位が前記基
準電位と等電位になるようにフィードバック制御する第
１の演算増幅回路と、前記第２のノードに前記基準電位
と実質的に等電位の仮想電位を印加する電圧印加回路と
を具備することを特徴とする。
は、電源ノードと可変電位出力ノードとの間に接続され
た第１のＰＭＯＳトランジスタと、前記可変電位出力ノ
ードに一端側が接続された第１の抵抗素子と、前記第１
の抵抗素子の他端側の第１のノードに各一端が共通に接
続され、それぞれデジタル入力の各ビット信号に対応し
て切換え制御される複数の第１のスイッチ素子と、第２
のノードに各一端が共通に接続され、各他端は各対応す
る前記第１のスイッチ素子の各他端に共通にされ、前記
デジタル入力の各ビット信号とは相補的な信号に応じて
切換え制御される複数の第２のスイッチ素子と、前記複
数の第１のスイッチ素子と複数の第２のスイッチ素子の
各対応するスイッチ素子が共通接続された複数の接続ノ
ードに対応して各一端が接続された複数の第２の抵抗素
子およびストリング接続された複数の第３の抵抗素子が
梯子状に接続されてなるラダー抵抗回路網と、前記ラダ
ー型抵抗回路網のストリング接続された複数の第３の抵
抗素子の一端と接地ノードとの間に接続された第４の抵
抗素子と、前記第１のノードに得られる分圧電位を基準
電位と比較し、比較出力により前記第１のＰＭＯＳトラ
ンジスタのゲート電位を制御し、前記分圧電位が前記基
準電位と等電位になるようにフィードバック制御する第
１の演算増幅回路と、前記第２のノードに前記基準電位
と実質的に等電位の仮想電位を印加する電圧印加回路と
を具備することを特徴とする。
【００３０】
【００３１】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
施の形態を詳細に説明する。
【００３２】＜実施例１＞（図１、図２）
図１は、本発明の半導体集積回路に形成された可変電位
発生回路の実施例１の等価回路を示している。
発生回路の実施例１の等価回路を示している。
【００３３】図１において、１は電源電位Ｖccが印加さ
れるＶccノードと可変電位Ｖout を取り出すための可変
電位出力ノードとの間に接続された第１のＰＭＯＳトラ
ンジスタ、ＲL は可変電位出力ノードに一端側が接続さ
れた第１の抵抗素子である。
れるＶccノードと可変電位Ｖout を取り出すための可変
電位出力ノードとの間に接続された第１のＰＭＯＳトラ
ンジスタ、ＲL は可変電位出力ノードに一端側が接続さ
れた第１の抵抗素子である。
【００３４】Ｑ1 〜Ｑ5 は、前記第１の抵抗素子ＲL の
他端側の第１のノードＸに各一端が共通に接続された複
数（ｎ、本例ではｎ＝５）の第１のスイッチ素子であ
り、それぞれデジタル入力の各ビット信号（Ａ1 〜
Ａ5 ）に対応して切換え制御される。
他端側の第１のノードＸに各一端が共通に接続された複
数（ｎ、本例ではｎ＝５）の第１のスイッチ素子であ
り、それぞれデジタル入力の各ビット信号（Ａ1 〜
Ａ5 ）に対応して切換え制御される。
【００３５】Ｑ1B〜Ｑ5Bは、各一端が第２のノードＹに
共通に接続され、前記デジタル入力の各ビット信号とは
相補的な信号／Ａ1 〜／Ａ5 に応じて切換え制御される
複数（ｎ）の第２のスイッチ素子であり、上記複数の第
１のスイッチ素子Ｑ1 〜Ｑ5と各対応する複数の第２の
スイッチ素子Ｑ1B〜Ｑ5Bのうちの各対応するスイッチ素
子の他端同士は共通に接続されている。
共通に接続され、前記デジタル入力の各ビット信号とは
相補的な信号／Ａ1 〜／Ａ5 に応じて切換え制御される
複数（ｎ）の第２のスイッチ素子であり、上記複数の第
１のスイッチ素子Ｑ1 〜Ｑ5と各対応する複数の第２の
スイッチ素子Ｑ1B〜Ｑ5Bのうちの各対応するスイッチ素
子の他端同士は共通に接続されている。
【００３６】３は、前記各対応するスイッチ素子の共通
接続ノードに対応して各一端が接続された複数（ｎ）の
第２の抵抗素子（２Ｒ）およびストリング接続された複
数（ｎ＋１）個の第３の抵抗素子（Ｒ）（抵抗ストリン
グ）が梯子状に接続されてなるラダー抵抗回路網であ
る。
接続ノードに対応して各一端が接続された複数（ｎ）の
第２の抵抗素子（２Ｒ）およびストリング接続された複
数（ｎ＋１）個の第３の抵抗素子（Ｒ）（抵抗ストリン
グ）が梯子状に接続されてなるラダー抵抗回路網であ
る。
【００３７】ＲD は前記ラダー型抵抗回路網３の第３の
抵抗素子（Ｒ）群の一端と接地電位Ｖssが与えられるＶ
ssノードとの間に接続された第４の抵抗素子である。
抵抗素子（Ｒ）群の一端と接地電位Ｖssが与えられるＶ
ssノードとの間に接続された第４の抵抗素子である。
【００３８】Ａは前記第１のノードＸに得られる分圧電
位を基準電位ＶR と比較し、比較出力により前記第１の
ＰＭＯＳトランジスタ１のゲート電位を制御し、前記分
圧電位が前記基準電位ＶR と等電位になるようにフィー
ドバック制御する第１のオペアンプである。
位を基準電位ＶR と比較し、比較出力により前記第１の
ＰＭＯＳトランジスタ１のゲート電位を制御し、前記分
圧電位が前記基準電位ＶR と等電位になるようにフィー
ドバック制御する第１のオペアンプである。
【００３９】４は前記第２のノードＹに前記基準電位Ｖ
R と等電位の仮想電位を印加する電圧印加回路である。
R と等電位の仮想電位を印加する電圧印加回路である。
【００４０】前記電圧印加回路４の一例としては、Ｖcc
ノードと前記第２のノードＹとの間に接続された第２の
ＰＭＯＳトランジスタ２と、前記第２のノードＹの仮想
電位を前記基準電位ＶR と比較し、比較出力により前記
第２のＰＭＯＳトランジスタ２のゲート電位をフィード
バック制御する第２のオペアンプＢとを具備したボルテ
ージフォロワからなる。このようなボルテージフォロワ
により、前記第２のノードＹの仮想電位が前記基準電位
と等電位になる（イマジナリーショートとも呼ばれる）
ようにフィードバック制御され、しかも、第２のノード
Ｙは低インピーダンスに維持される。
ノードと前記第２のノードＹとの間に接続された第２の
ＰＭＯＳトランジスタ２と、前記第２のノードＹの仮想
電位を前記基準電位ＶR と比較し、比較出力により前記
第２のＰＭＯＳトランジスタ２のゲート電位をフィード
バック制御する第２のオペアンプＢとを具備したボルテ
ージフォロワからなる。このようなボルテージフォロワ
により、前記第２のノードＹの仮想電位が前記基準電位
と等電位になる（イマジナリーショートとも呼ばれる）
ようにフィードバック制御され、しかも、第２のノード
Ｙは低インピーダンスに維持される。
【００４１】さらに、前記第１の抵抗素子ＲL の中間ノ
ードと前記第１のノードＸとの間を短絡可能なように第
３のスイッチ素子Ｓ3 が付加接続され、前記第４の抵抗
素子ＲD の両端間を短絡可能なように第４のスイッチ素
子Ｓ4 が付加接続されている。
ードと前記第１のノードＸとの間を短絡可能なように第
３のスイッチ素子Ｓ3 が付加接続され、前記第４の抵抗
素子ＲD の両端間を短絡可能なように第４のスイッチ素
子Ｓ4 が付加接続されている。
【００４２】換言すれば、図１に示す可変電位発生回路
は、ＶccノードとＶssノードとの間に第１のＰＭＯＳト
ランジスタ１からなるスイッチ素子および電流加算型の
Ｄ／Ａ変換回路が直列に接続されてなり、可変電位Ｖ
out を可変電位出力ノードに出力するとともに前記可変
電位の抵抗分割により生成された分圧電位が現われる第
１のノードＸおよび仮想電位が印加される第２のノード
Ｙを有する抵抗分割回路と、前記第１のノードＸの分圧
電位を基準電位ＶR と比較することによって前記分圧電
位を前記基準電位ＶR と等しい電位に制御するフィード
バック型の第１のオペアンプＡと、前記第２のノードＹ
の仮想電位を前記基準電位ＶR と比較することによって
前記仮想電位を前記基準電位ＶR と等しい電位に制御す
るフィードバック型の第２のオペアンプＢとを具備す
る。
は、ＶccノードとＶssノードとの間に第１のＰＭＯＳト
ランジスタ１からなるスイッチ素子および電流加算型の
Ｄ／Ａ変換回路が直列に接続されてなり、可変電位Ｖ
out を可変電位出力ノードに出力するとともに前記可変
電位の抵抗分割により生成された分圧電位が現われる第
１のノードＸおよび仮想電位が印加される第２のノード
Ｙを有する抵抗分割回路と、前記第１のノードＸの分圧
電位を基準電位ＶR と比較することによって前記分圧電
位を前記基準電位ＶR と等しい電位に制御するフィード
バック型の第１のオペアンプＡと、前記第２のノードＹ
の仮想電位を前記基準電位ＶR と比較することによって
前記仮想電位を前記基準電位ＶR と等しい電位に制御す
るフィードバック型の第２のオペアンプＢとを具備す
る。
【００４３】前記電流加算型のデジタル／アナログ変換
回路は、デジタル入力の各ビット信号（Ａ1 〜Ａ5 ）、
（／Ａ1 〜／Ａ5 ）に対応してそれぞれ前記第１のノー
ドＸ／第２のノードＹを選択する状態に切換え制御され
る切換回路網５と、これに接続された単位抵抗である第
２の抵抗素子（２Ｒ）群と第３の抵抗素子Ｒ群との組み
合わせ回路からなるラダー抵抗回路網３とを備えてい
る。
回路は、デジタル入力の各ビット信号（Ａ1 〜Ａ5 ）、
（／Ａ1 〜／Ａ5 ）に対応してそれぞれ前記第１のノー
ドＸ／第２のノードＹを選択する状態に切換え制御され
る切換回路網５と、これに接続された単位抵抗である第
２の抵抗素子（２Ｒ）群と第３の抵抗素子Ｒ群との組み
合わせ回路からなるラダー抵抗回路網３とを備えてい
る。
【００４４】前記抵抗分割回路は、さらに、前記可変電
位出力ノードと第１のノードＸとの間に挿入接続された
第１の抵抗素子ＲL と、前記ラダー抵抗回路網３とＶss
ノードとの間に挿入接続された第４の抵抗素子ＲD とを
具備する 即ち、図１の可変電位発生回路においては、Ｖccノード
とＶssノードとの間にスイッチ素子としてのＰＭＯＳト
ランジスタ１、第１の抵抗素子ＲL 、デジタル入力に応
じて第１の切換ノード／第２の切換ノードを選択するよ
うに切換え制御される切換回路網５、第２の抵抗素子
（２Ｒ）群と第３の抵抗素子（Ｒ）群とからなる抵抗回
路網３および第４の抵抗素子ＲD が直列に接続されてい
る。そして、前記ＰＭＯＳトランジスタ１と第１の抵抗
素子ＲL との接続ノードが可変電位出力ノードとなり、
前記第１の抵抗素子ＲL と切換回路網５の第１の切換ノ
ードとの接続ノードが分圧ノード（第１のノードＸ）と
なっている。
位出力ノードと第１のノードＸとの間に挿入接続された
第１の抵抗素子ＲL と、前記ラダー抵抗回路網３とＶss
ノードとの間に挿入接続された第４の抵抗素子ＲD とを
具備する 即ち、図１の可変電位発生回路においては、Ｖccノード
とＶssノードとの間にスイッチ素子としてのＰＭＯＳト
ランジスタ１、第１の抵抗素子ＲL 、デジタル入力に応
じて第１の切換ノード／第２の切換ノードを選択するよ
うに切換え制御される切換回路網５、第２の抵抗素子
（２Ｒ）群と第３の抵抗素子（Ｒ）群とからなる抵抗回
路網３および第４の抵抗素子ＲD が直列に接続されてい
る。そして、前記ＰＭＯＳトランジスタ１と第１の抵抗
素子ＲL との接続ノードが可変電位出力ノードとなり、
前記第１の抵抗素子ＲL と切換回路網５の第１の切換ノ
ードとの接続ノードが分圧ノード（第１のノードＸ）と
なっている。
【００４５】さらに、前記分圧ノードに得られる分圧電
位を基準電位ＶR と等しくなるようにフィードバック制
御する第１のオペアンプＡと、前記切換回路網５の第２
の切換ノードの仮想電位を基準電位ＶR と等しくなるよ
うにフィードバック制御する第２のオペアンプＢとを備
えている。
位を基準電位ＶR と等しくなるようにフィードバック制
御する第１のオペアンプＡと、前記切換回路網５の第２
の切換ノードの仮想電位を基準電位ＶR と等しくなるよ
うにフィードバック制御する第２のオペアンプＢとを備
えている。
【００４６】次に、図１の可変電位発生回路の動作を説
明する。
明する。
【００４７】まず、動作の概要を説明すると、電流加算
型のデジタル／アナログ変換回路の抵抗値がデジタル入
力の値に対応して変化することにより、可変電位出力ノ
ードの可変電位Ｖout が変化する。
型のデジタル／アナログ変換回路の抵抗値がデジタル入
力の値に対応して変化することにより、可変電位出力ノ
ードの可変電位Ｖout が変化する。
【００４８】この場合、可変電位発生回路の動作時に
は、第１のノードＸおよび第２のノードＹはそれぞれ常
に基準電位ＶR と等しくなるように維持されているの
で、切換回路網５がデジタル入力の各ビット信号（Ａ1
〜Ａ5 ）、（／Ａ1 〜／Ａ5 ）に対応して切換え制御さ
れた時、前記第１のノードＸ／第２のノードＹのどちら
を選択する状態になっても等しい電位である。
は、第１のノードＸおよび第２のノードＹはそれぞれ常
に基準電位ＶR と等しくなるように維持されているの
で、切換回路網５がデジタル入力の各ビット信号（Ａ1
〜Ａ5 ）、（／Ａ1 〜／Ａ5 ）に対応して切換え制御さ
れた時、前記第１のノードＸ／第２のノードＹのどちら
を選択する状態になっても等しい電位である。
【００４９】このように第１のノードＸおよび第２のノ
ードＹは基準電位ＶR と等電位に維持されるという条件
を満たすことが重要であり、この条件を満たすと、以下
で述べる合成抵抗の計算が初めて可能となる。
ードＹは基準電位ＶR と等電位に維持されるという条件
を満たすことが重要であり、この条件を満たすと、以下
で述べる合成抵抗の計算が初めて可能となる。
【００５０】即ち、ラダー抵抗回路網３の抵抗ストリン
グの各抵抗接続ノードのうち例えばノードＥから電流Ｉ
4 が流れるとする。この時、ノードＥから抵抗ストリン
グの一端側ノードＦ側をみた合成抵抗は、Ｒ＋Ｒ＝２Ｒ
となり、ノードＥから第２の抵抗素子（２Ｒ）側をみた
抵抗値に等しいので、ノードＦ側からノードＥに流れ込
む電流Ｉ5 と、スイッチ素子Ｑ5 がオン状態の時に第１
のノードＸからスイッチ素子Ｑ5 および第２の抵抗素子
（２Ｒ）を介してノードＥに流れ込む電流Ｉ5'あるいは
スイッチ素子Ｑ5Bがオン状態の時に第２のノードＹから
スイッチ素子Ｑ5Bおよび第２の抵抗素子（２Ｒ）を介し
てノードＥに流れ込む電流Ｉ5'とは等しい。つまり、 Ｉ5'＝Ｉ5 ＝Ｉ4 ／２ となる。
グの各抵抗接続ノードのうち例えばノードＥから電流Ｉ
4 が流れるとする。この時、ノードＥから抵抗ストリン
グの一端側ノードＦ側をみた合成抵抗は、Ｒ＋Ｒ＝２Ｒ
となり、ノードＥから第２の抵抗素子（２Ｒ）側をみた
抵抗値に等しいので、ノードＦ側からノードＥに流れ込
む電流Ｉ5 と、スイッチ素子Ｑ5 がオン状態の時に第１
のノードＸからスイッチ素子Ｑ5 および第２の抵抗素子
（２Ｒ）を介してノードＥに流れ込む電流Ｉ5'あるいは
スイッチ素子Ｑ5Bがオン状態の時に第２のノードＹから
スイッチ素子Ｑ5Bおよび第２の抵抗素子（２Ｒ）を介し
てノードＥに流れ込む電流Ｉ5'とは等しい。つまり、 Ｉ5'＝Ｉ5 ＝Ｉ4 ／２ となる。
【００５１】次に、前記抵抗ストリングのノードＥより
接地電位Ｖss側の１つ隣りのノードＤについて考える
と、このノードＤからノードＥをみた合成抵抗は、次式
に示すようにやはり２Ｒになる。
接地電位Ｖss側の１つ隣りのノードＤについて考える
と、このノードＤからノードＥをみた合成抵抗は、次式
に示すようにやはり２Ｒになる。
【００５２】Ｒ＋Ｒ＝２Ｒ
となり、第２の抵抗素子（２Ｒ）側をみた抵抗値に等し
いので、抵抗値は、
いので、抵抗値は、
【数４】
【００５３】となる。従って、上記ノードＤでも、ノー
ドＥ側をみた合成抵抗値と第２の抵抗素子（２Ｒ）側を
みた抵抗値とは共に２Ｒで等しいので、ノードＥ側から
ノードＤに流れ込む電流Ｉ4 とスイッチ素子Ｑ4 がオン
状態の時に第１のノードＸからスイッチ素子Ｑ4 および
第２の抵抗素子（２Ｒ）を介してノードＤに流れ込む電
流Ｉ4'あるいはスイッチ素子Ｑ4Bがオン状態の時に第２
のノードＹからスイッチ素子Ｑ4Bおよび第２の抵抗素子
（２Ｒ）を介してノードＤに流れ込む電流Ｉ4'とは等し
い。つまり、ノードＤに電流Ｉ3 が流れるとすると、 Ｉ4'＝Ｉ4 ＝Ｉ3 ／２ となる。
ドＥ側をみた合成抵抗値と第２の抵抗素子（２Ｒ）側を
みた抵抗値とは共に２Ｒで等しいので、ノードＥ側から
ノードＤに流れ込む電流Ｉ4 とスイッチ素子Ｑ4 がオン
状態の時に第１のノードＸからスイッチ素子Ｑ4 および
第２の抵抗素子（２Ｒ）を介してノードＤに流れ込む電
流Ｉ4'あるいはスイッチ素子Ｑ4Bがオン状態の時に第２
のノードＹからスイッチ素子Ｑ4Bおよび第２の抵抗素子
（２Ｒ）を介してノードＤに流れ込む電流Ｉ4'とは等し
い。つまり、ノードＤに電流Ｉ3 が流れるとすると、 Ｉ4'＝Ｉ4 ＝Ｉ3 ／２ となる。
【００５４】以上のように、前記抵抗ストリングの各抵
抗接続ノードを接地電位Ｖss側に向かって順に考える
と、最後のノードＡからノードＦ側を見た合成抵抗値
は、次式に示す連分数のように表わされ、第２の抵抗素
子（２Ｒ）側をみた抵抗値に等しい。
抗接続ノードを接地電位Ｖss側に向かって順に考える
と、最後のノードＡからノードＦ側を見た合成抵抗値
は、次式に示す連分数のように表わされ、第２の抵抗素
子（２Ｒ）側をみた抵抗値に等しい。
【００５５】
【数５】
【００５６】従って、各抵抗接続ノードとも、接地電位
Ｖss側に向かって流れ出る電流は、ノードＦ側および第
２の抵抗素子（２Ｒ）側からそれぞれ流れ込む等しい電
流が加算されたものである。
Ｖss側に向かって流れ出る電流は、ノードＦ側および第
２の抵抗素子（２Ｒ）側からそれぞれ流れ込む等しい電
流が加算されたものである。
【００５７】即ち、ラダー抵抗回路網３から接地電位Ｖ
ss側に向かって流れ出る電流をＩ0とすると、前記抵抗
ストリングにおける接地電位Ｖss側の一端ノードＡから
ノードＦ側に向かう各抵抗接続ノードに対応する各スイ
ッチ素子に流れる電流は、順に、Ｉ0 ／２、Ｉ0 ／４、
Ｉ0 ／８…、Ｉ0 ／３２の重み付けを有し、これらの電
流が加算されて抵抗回路網で電圧変換されるので、可変
電位出力ノードに出力する可変電位Ｖout は
ss側に向かって流れ出る電流をＩ0とすると、前記抵抗
ストリングにおける接地電位Ｖss側の一端ノードＡから
ノードＦ側に向かう各抵抗接続ノードに対応する各スイ
ッチ素子に流れる電流は、順に、Ｉ0 ／２、Ｉ0 ／４、
Ｉ0 ／８…、Ｉ0 ／３２の重み付けを有し、これらの電
流が加算されて抵抗回路網で電圧変換されるので、可変
電位出力ノードに出力する可変電位Ｖout は
【数６】
【００５８】となって、基準電位ＶR とデジタル入力と
の積で表わされる。
の積で表わされる。
【００５９】いま、Ｖout を０．５Ｖから２．７Ｖまで
を３１ステップ（７０．９７ｍＶ刻み）で出力したい場
合、ＶR は０．５Ｖ、Ｒ＝１０ＫΩは固定、デジタル入
力のビット数を５とすると、上式を用いて容易に計算で
きる。
を３１ステップ（７０．９７ｍＶ刻み）で出力したい場
合、ＶR は０．５Ｖ、Ｒ＝１０ＫΩは固定、デジタル入
力のビット数を５とすると、上式を用いて容易に計算で
きる。
【００６０】なお、図１に示した可変電位発生回路の待
機時に電源から供給される貫通電流を減らすために、前
記第１の抵抗素子ＲL 、第４の抵抗素子ＲD を高い抵抗
値に設定することが望ましく、例えば、ＲD ＝１９０Ｋ
Ω、ＲL ＝９０８．４ＫΩとする。
機時に電源から供給される貫通電流を減らすために、前
記第１の抵抗素子ＲL 、第４の抵抗素子ＲD を高い抵抗
値に設定することが望ましく、例えば、ＲD ＝１９０Ｋ
Ω、ＲL ＝９０８．４ＫΩとする。
【００６１】図２は、図１に示した等価回路のシミュレ
ーションを行った結果を示しており、０．５Ｖから２．
７Ｖまで３１ステップ（７０．９７ｍＶ刻み）の可変出
力電位Ｖout が計算結果通り等間隔で出力していること
が分かる。
ーションを行った結果を示しており、０．５Ｖから２．
７Ｖまで３１ステップ（７０．９７ｍＶ刻み）の可変出
力電位Ｖout が計算結果通り等間隔で出力していること
が分かる。
【００６２】一方、図１に示した可変電位発生回路の動
作時は、貫通電流が多少流れても立ち上がりの反応速度
を速くするために、前記第１の抵抗素子ＲL 、第４の抵
抗素子ＲD の部分を低い抵抗値に設定することが望まし
く、第３のスイッチ素子Ｓ3および第４のスイッチ素子
Ｓ4 をそれぞれ制御信号Ｓによりオン状態に制御し、例
えば、ＲD ＝０Ω（短絡）、ＲL ＝４５．４２ＫΩとす
る。
作時は、貫通電流が多少流れても立ち上がりの反応速度
を速くするために、前記第１の抵抗素子ＲL 、第４の抵
抗素子ＲD の部分を低い抵抗値に設定することが望まし
く、第３のスイッチ素子Ｓ3および第４のスイッチ素子
Ｓ4 をそれぞれ制御信号Ｓによりオン状態に制御し、例
えば、ＲD ＝０Ω（短絡）、ＲL ＝４５．４２ＫΩとす
る。
【００６３】換言すれば、図１に示した可変電位発生回
路の動作時はレスポンスを速くし、待機時は貫通電流を
減らすため、回路の抵抗と可変電位出力ノードの負荷容
量に依存する時定数の比を１：２０に変更しているが、
待機時と動作時とで抵抗比ＲL ／（Ｒ＋ＲD ）は一定で
ある。この例では、抵抗比ＲL ／（Ｒ＋ＲD ）は、 ＲL ／（Ｒ＋ＲD ）＝９０８．４／（１０＋１９０） ＝４５．４２／（１０＋０）＝４．５４２ である。
路の動作時はレスポンスを速くし、待機時は貫通電流を
減らすため、回路の抵抗と可変電位出力ノードの負荷容
量に依存する時定数の比を１：２０に変更しているが、
待機時と動作時とで抵抗比ＲL ／（Ｒ＋ＲD ）は一定で
ある。この例では、抵抗比ＲL ／（Ｒ＋ＲD ）は、 ＲL ／（Ｒ＋ＲD ）＝９０８．４／（１０＋１９０） ＝４５．４２／（１０＋０）＝４．５４２ である。
【００６４】従って、図１に示した可変電位発生回路の
待機時と動作時の可変電位Ｖout は原理的に全く等しい
電位を出力することができる。
待機時と動作時の可変電位Ｖout は原理的に全く等しい
電位を出力することができる。
【００６５】上記実施例１の可変電位発生回路によれ
ば、デジタル入力を直接デコードすることによってＤ／
Ａ変換を行う電流加算型のＤ／Ａ変換回路を使用すると
ともに基準電位と等しい仮想電位を使用し、基準電位と
それより高い電源電位との間の正の電圧を比較的容易に
多段階で出力させることが可能になった。
ば、デジタル入力を直接デコードすることによってＤ／
Ａ変換を行う電流加算型のＤ／Ａ変換回路を使用すると
ともに基準電位と等しい仮想電位を使用し、基準電位と
それより高い電源電位との間の正の電圧を比較的容易に
多段階で出力させることが可能になった。
【００６６】この回路は、従来例１におけるような数多
くのデジタルのデコーダ回路を必要としないので、大幅
にパターン面積を節約できる。
くのデジタルのデコーダ回路を必要としないので、大幅
にパターン面積を節約できる。
【００６７】また、抵抗分割回路を高抵抗と複数の低抵
抗の単位抵抗に分け、繰り返し使用する２種類の複数の
低抵抗（２Ｒ、Ｒ）の値を高抵抗の抵抗値よりも小さく
することにより、可変電位発生回路において大きな面積
を占める２種類の複数の低抵抗のパターン面積を低減さ
せることが可能になった。
抗の単位抵抗に分け、繰り返し使用する２種類の複数の
低抵抗（２Ｒ、Ｒ）の値を高抵抗の抵抗値よりも小さく
することにより、可変電位発生回路において大きな面積
を占める２種類の複数の低抵抗のパターン面積を低減さ
せることが可能になった。
【００６８】上述したような長所は、デジタル入力のビ
ット数ｎが大きければ大きい程、有効となる。
ット数ｎが大きければ大きい程、有効となる。
【００６９】また、分圧抵抗の比を変えずに抵抗の絶対
値を容易に可変にできるので、出力インピーダンスを自
由に変えたり、低消費電力型から高速追随型まで時定数
の設定が容易になるばかりでなく、製造時の抵抗値の変
動に対応して迅速に微調整できるなど、回路パラメータ
の調節を容易にできる利点がある。
値を容易に可変にできるので、出力インピーダンスを自
由に変えたり、低消費電力型から高速追随型まで時定数
の設定が容易になるばかりでなく、製造時の抵抗値の変
動に対応して迅速に微調整できるなど、回路パラメータ
の調節を容易にできる利点がある。
【００７０】つまり、速いレスポンスが要求される動作
時や、貫通電流を減らして無駄な消費電流を極力削減す
ることが重要な待機時に応じて、時定数の大きさの比
（上記例では２０倍）の変更が、回路パターンの僅かな
変更（第４の抵抗素子ＲD や第１の抵抗素子ＲL の変
更）で容易となり、何らかの理由で時定数や時定数の比
を変更したい時もトリミングにより容易に機敏に対処可
能である。
時や、貫通電流を減らして無駄な消費電流を極力削減す
ることが重要な待機時に応じて、時定数の大きさの比
（上記例では２０倍）の変更が、回路パターンの僅かな
変更（第４の抵抗素子ＲD や第１の抵抗素子ＲL の変
更）で容易となり、何らかの理由で時定数や時定数の比
を変更したい時もトリミングにより容易に機敏に対処可
能である。
【００７１】また、抵抗分割回路ではポリシリコンや拡
散層などを抵抗材料として使用するのが普通であり、こ
れらは製造時に変動するが、上記したように抵抗の微調
整（トリミング）も容易となり、抵抗素子ＲD 、ＲL の
２つのパラメータで容易に変更できる。
散層などを抵抗材料として使用するのが普通であり、こ
れらは製造時に変動するが、上記したように抵抗の微調
整（トリミング）も容易となり、抵抗素子ＲD 、ＲL の
２つのパラメータで容易に変更できる。
【００７２】この場合、前記抵抗比ＲL ／（Ｒ＋ＲD ）
の分母（Ｒ＋ＲD ）の値は、選択に自由度があり、例え
ば前記したような待機時の条件では、 Ｒ＝１０ＫΩ、ＲD ＝１９０ＫΩ と選んでも、 Ｒ＝１ＫΩ、ＲD ＝１９９ＫΩ と選んでも、 Ｒ＝２００ＫΩ、ＲD ＝０ＫΩ と選んでも、可変出力電位Ｖout に変わりはない。
の分母（Ｒ＋ＲD ）の値は、選択に自由度があり、例え
ば前記したような待機時の条件では、 Ｒ＝１０ＫΩ、ＲD ＝１９０ＫΩ と選んでも、 Ｒ＝１ＫΩ、ＲD ＝１９９ＫΩ と選んでも、 Ｒ＝２００ＫΩ、ＲD ＝０ＫΩ と選んでも、可変出力電位Ｖout に変わりはない。
【００７３】特に、ラダー抵抗回路網３の抵抗素子
（Ｒ）、（２Ｒ）は数多く使用するので、できるだけパ
ターン面積を小さくすることが好ましい。従って、切換
回路網５のスイッチ素子のオン抵抗が十分に無視できれ
ば、 Ｒ＝１ＫΩ、ＲD ＝１９９ＫΩ と選ぶことにより、抵抗素子（Ｒ）のパターン面積を小
さくでき、回路全体のパターン面積を小さくすることが
できる。つまり、抵抗分割回路の一部に挿入された第４
の抵抗素子ＲD や第１の抵抗素子ＲL は、可変出力電位
Ｖout の設定の自由度を増す役割を有する。
（Ｒ）、（２Ｒ）は数多く使用するので、できるだけパ
ターン面積を小さくすることが好ましい。従って、切換
回路網５のスイッチ素子のオン抵抗が十分に無視できれ
ば、 Ｒ＝１ＫΩ、ＲD ＝１９９ＫΩ と選ぶことにより、抵抗素子（Ｒ）のパターン面積を小
さくでき、回路全体のパターン面積を小さくすることが
できる。つまり、抵抗分割回路の一部に挿入された第４
の抵抗素子ＲD や第１の抵抗素子ＲL は、可変出力電位
Ｖout の設定の自由度を増す役割を有する。
【００７４】＜実施例１の変形例＞（図３〜図６）
図３〜図６は、いずれも図１中の電圧印加回路４または
第１のオペアンプＡの変形例を示す水路図である。
第１のオペアンプＡの変形例を示す水路図である。
【００７５】即ち、図３に示すように、電圧印加回路４
として、２つの入力の一方を前記第１のノードＸの分圧
電位、他方を第２のノードＹの仮想電位としたオペアン
プＢを用いてもよい。
として、２つの入力の一方を前記第１のノードＸの分圧
電位、他方を第２のノードＹの仮想電位としたオペアン
プＢを用いてもよい。
【００７６】また、図４に示すように、電圧印加回路４
として、Ｖccノードと前記第２のノードＹとの間にソー
ス・ドレイン間が接続された第２のＰＭＯＳトランジス
タ２のゲートに前記第１のオペアンプＡの出力ノードの
電位Ａout を印加することにより、前記第２のノードＹ
の電位が前記基準電位ＶR と等電位になるようにフィー
ドバック制御するようにしてもよい。
として、Ｖccノードと前記第２のノードＹとの間にソー
ス・ドレイン間が接続された第２のＰＭＯＳトランジス
タ２のゲートに前記第１のオペアンプＡの出力ノードの
電位Ａout を印加することにより、前記第２のノードＹ
の電位が前記基準電位ＶR と等電位になるようにフィー
ドバック制御するようにしてもよい。
【００７７】さらに、図５および図６に示すように、第
２のノードＹのフィードバック制御系は、図１に示した
ものと同じＰＭＯＳトランジスタ２とオペアンプＢを用
いて構成し、図１中の第１のオペアンプＡ側についてそ
れぞれ図３および図４と同様に変形することにより、前
記第１のノードＸの電位が前記基準電位ＶR と等電位に
なるようにフィードバック制御するようにしてもよい。
２のノードＹのフィードバック制御系は、図１に示した
ものと同じＰＭＯＳトランジスタ２とオペアンプＢを用
いて構成し、図１中の第１のオペアンプＡ側についてそ
れぞれ図３および図４と同様に変形することにより、前
記第１のノードＸの電位が前記基準電位ＶR と等電位に
なるようにフィードバック制御するようにしてもよい。
【００７８】これらの変形例のうち、特に図４および図
６に示す回路は、第１のノードＸのフィードバック制御
系と第２のノードＹのフィードバック制御系とでオペア
ンプを共有させているので、パターン面積の低減を図る
上で有利である。
６に示す回路は、第１のノードＸのフィードバック制御
系と第２のノードＹのフィードバック制御系とでオペア
ンプを共有させているので、パターン面積の低減を図る
上で有利である。
【００７９】＜実施例２＞（図７、図８）
図７は、本発明に係る可変電位発生回路の実施例２の等
価回路を示している。実施例２の可変電位発生回路は、
前記実施例１の可変電位発生回路よりも、Ｖou t の下限
値を高くして狭いレベル範囲内で小さい刻みで変化させ
るように変更したものである。
価回路を示している。実施例２の可変電位発生回路は、
前記実施例１の可変電位発生回路よりも、Ｖou t の下限
値を高くして狭いレベル範囲内で小さい刻みで変化させ
るように変更したものである。
【００８０】即ち、図７に示す実施例２の可変電位発生
回路は、図１に示した実施例１の可変電位発生回路と比
べて、（１）抵抗ストリングの一端ノードＡと第４のス
イッチ素子Ｓ4 との間に１個の第３の抵抗素子（Ｒ）が
挿入（追加）されている点、（２）前記追加された第３
の抵抗素子（Ｒ）と第４のスイッチ素子Ｓ4 との接続ノ
ードＡ0 と前記第１のノードＸとの間に、１個の第２の
抵抗素子（２Ｒ）およびゲートに電源電位Ｖccが印加さ
れたＮＭＯＳトランジスタＱ0 が直列に接続（追加）さ
れている点が異なり、その他は同じであるので図１中と
同一符号を付している。
回路は、図１に示した実施例１の可変電位発生回路と比
べて、（１）抵抗ストリングの一端ノードＡと第４のス
イッチ素子Ｓ4 との間に１個の第３の抵抗素子（Ｒ）が
挿入（追加）されている点、（２）前記追加された第３
の抵抗素子（Ｒ）と第４のスイッチ素子Ｓ4 との接続ノ
ードＡ0 と前記第１のノードＸとの間に、１個の第２の
抵抗素子（２Ｒ）およびゲートに電源電位Ｖccが印加さ
れたＮＭＯＳトランジスタＱ0 が直列に接続（追加）さ
れている点が異なり、その他は同じであるので図１中と
同一符号を付している。
【００８１】図７の可変電位発生回路の可変電位出力ノ
ードに出力する可変電位Ｖout は
ードに出力する可変電位Ｖout は
【数７】
【００８２】となって、基準電位ＶR とデジタル入力と
の積で表わされる。
の積で表わされる。
【００８３】いま、Ｖout を１．６３６Ｖから２．７３
６Ｖまでを３５．４８ｍＶの刻みで３１ステップに変化
さたい場合、ＶR は０．５Ｖ、Ｒ＝１０ＫΩは固定、デ
ジタル入力のビット数を５とすると、上式を用いて容易
に計算できる。
６Ｖまでを３５．４８ｍＶの刻みで３１ステップに変化
さたい場合、ＶR は０．５Ｖ、Ｒ＝１０ＫΩは固定、デ
ジタル入力のビット数を５とすると、上式を用いて容易
に計算できる。
【００８４】図８は、図７に示した等価回路のシミュレ
ーションを行った結果を示しており、１．６３６Ｖから
２．７３６Ｖまで３１ステップ（３５．４８ｍＶ刻み）
の可変出力電位Ｖout が計算結果通り等間隔で出力して
いることが分かる。
ーションを行った結果を示しており、１．６３６Ｖから
２．７３６Ｖまで３１ステップ（３５．４８ｍＶ刻み）
の可変出力電位Ｖout が計算結果通り等間隔で出力して
いることが分かる。
【００８５】なお、図８に示した可変電位発生回路の待
機時に電源から供給される貫通電流を減らすために、実
施例１の可変電位発生回路と同様に、前記第１の抵抗素
子ＲL 、第４の抵抗素子ＲD を高い抵抗値に設定するこ
とが望ましく、例えば、ＲD＝１９０ＫΩ、ＲL ＝９０
８．４ＫΩとする。
機時に電源から供給される貫通電流を減らすために、実
施例１の可変電位発生回路と同様に、前記第１の抵抗素
子ＲL 、第４の抵抗素子ＲD を高い抵抗値に設定するこ
とが望ましく、例えば、ＲD＝１９０ＫΩ、ＲL ＝９０
８．４ＫΩとする。
【００８６】また、図７に示した可変電位発生回路の動
作時は、貫通電流が多少流れても立ち上がりの反応速度
を速くするために、前記第１の抵抗素子ＲL 、第４の抵
抗素子ＲD の部分を低い抵抗値に設定することが望まし
く、第３のスイッチ素子Ｓ3および第４のスイッチ素子
Ｓ4 をそれぞれオン状態に制御し、例えば、ＲD ＝０Ω
（短絡）、ＲL ＝４５．４２ＫΩとする。
作時は、貫通電流が多少流れても立ち上がりの反応速度
を速くするために、前記第１の抵抗素子ＲL 、第４の抵
抗素子ＲD の部分を低い抵抗値に設定することが望まし
く、第３のスイッチ素子Ｓ3および第４のスイッチ素子
Ｓ4 をそれぞれオン状態に制御し、例えば、ＲD ＝０Ω
（短絡）、ＲL ＝４５．４２ＫΩとする。
【００８７】この例では、抵抗比ＲL ／（Ｒ＋ＲD ）
は、 ＲL ／（Ｒ＋ＲD ）＝９０８．４／（１０＋１９０） ＝４５．４２／（１０＋０）＝４．５４２ と一定である。従って、図７に示した可変電位発生回路
の待機時と動作時の可変出力電位Ｖout は原理的に全く
等しい電位を出力することができる。
は、 ＲL ／（Ｒ＋ＲD ）＝９０８．４／（１０＋１９０） ＝４５．４２／（１０＋０）＝４．５４２ と一定である。従って、図７に示した可変電位発生回路
の待機時と動作時の可変出力電位Ｖout は原理的に全く
等しい電位を出力することができる。
【００８８】なお、上記した各本実施例では、デジタル
入力のビット数が５の場合について示したが、ビット数
が１〜４、６以上の場合も、前記Ｄ／Ａ変換回路のスイ
ッチ数、抵抗数を増減するだけで容易に回路を構成でき
る。
入力のビット数が５の場合について示したが、ビット数
が１〜４、６以上の場合も、前記Ｄ／Ａ変換回路のスイ
ッチ数、抵抗数を増減するだけで容易に回路を構成でき
る。
【００８９】即ち、本発明に係る可変電位発生回路によ
れば、比較的単純な抵抗の組み合わせによりきめ細かな
多段階の可変出力電位Ｖout の発生が可能である。
れば、比較的単純な抵抗の組み合わせによりきめ細かな
多段階の可変出力電位Ｖout の発生が可能である。
【００９０】従って、上記可変電位発生回路を内蔵して
その可変出力電位Ｖout を使用する半導体デバイスの温
度、電源などの動作マージンを広げることが可能にな
り、また、プロセス変動に対するバラツキにも可変出力
電位Ｖout を容易に微調整することにより対処すること
が可能となり、結果として、半導体デバイスの製造歩留
まりの向上に寄与する。
その可変出力電位Ｖout を使用する半導体デバイスの温
度、電源などの動作マージンを広げることが可能にな
り、また、プロセス変動に対するバラツキにも可変出力
電位Ｖout を容易に微調整することにより対処すること
が可能となり、結果として、半導体デバイスの製造歩留
まりの向上に寄与する。
【００９１】上記可変電位発生回路の適用範囲は広く、
電気的書き換え可能な不揮発性半導体メモリ（ＥＥＰＲ
ＯＭ）の多段階高電源発生回路、その他の半導体メモリ
においてワード線駆動用電源、ダミーワード線駆動用電
源、内部電源、メモリセルデータセンス用参照電位発生
回路などに適用可能である。
電気的書き換え可能な不揮発性半導体メモリ（ＥＥＰＲ
ＯＭ）の多段階高電源発生回路、その他の半導体メモリ
においてワード線駆動用電源、ダミーワード線駆動用電
源、内部電源、メモリセルデータセンス用参照電位発生
回路などに適用可能である。
【００９２】次に、上記可変電位発生回路をＥＥＰＲＯ
Ｍの多段階高電源発生回路に適用した例について説明す
る。
Ｍの多段階高電源発生回路に適用した例について説明す
る。
【００９３】ＥＥＰＲＯＭの中で高集積化・一括消去が
可能なものとして、メモリセルを複数個直列接続したセ
ルユニット（ＮＡＮＤセル）のアレイを採用したＮＡＮ
Ｄセル型フラッシュメモリが知られている。
可能なものとして、メモリセルを複数個直列接続したセ
ルユニット（ＮＡＮＤセル）のアレイを採用したＮＡＮ
Ｄセル型フラッシュメモリが知られている。
【００９４】ＮＡＮＤセル型フラッシュメモリの１つの
メモリセルは、ソース・ドレイン領域が形成された半導
体基板上に絶縁膜を介して浮遊ゲート（電荷蓄積層）と
制御ゲートが積層されたＦＥＴＭＯＳ構造を有する。そ
して、複数個のメモリセルが隣接するもの同士でソース
・ドレインを共有する形で直列接続されてＮＡＮＤセル
を構成し、このようなＮＡＮＤセルがマトリックス配列
されてメモリセルアレイが構成される。
メモリセルは、ソース・ドレイン領域が形成された半導
体基板上に絶縁膜を介して浮遊ゲート（電荷蓄積層）と
制御ゲートが積層されたＦＥＴＭＯＳ構造を有する。そ
して、複数個のメモリセルが隣接するもの同士でソース
・ドレインを共有する形で直列接続されてＮＡＮＤセル
を構成し、このようなＮＡＮＤセルがマトリックス配列
されてメモリセルアレイが構成される。
【００９５】この場合、各ビット線は列方向に配設され
ており、メモリセルアレイの列方向に並ぶＮＡＮＤセル
の一端側のドレインは、それぞれ選択ゲートトランジス
タを介して前記ビット線に共通接続され、他端側ソース
はやはり選択ゲートトランジスタを介して共通ソース線
に接続されている。また、セルトランジスタの制御ゲー
トは行方向に連続的に配設されて制御ゲート線（ワード
線）となり、各選択ゲートトランジスタのゲートは行方
向に連続的に配設されて選択ゲート線となる。
ており、メモリセルアレイの列方向に並ぶＮＡＮＤセル
の一端側のドレインは、それぞれ選択ゲートトランジス
タを介して前記ビット線に共通接続され、他端側ソース
はやはり選択ゲートトランジスタを介して共通ソース線
に接続されている。また、セルトランジスタの制御ゲー
トは行方向に連続的に配設されて制御ゲート線（ワード
線）となり、各選択ゲートトランジスタのゲートは行方
向に連続的に配設されて選択ゲート線となる。
【００９６】このようなＮＡＮＤセル型フラッシュメモ
リは、K. D. Suh et al., "A 3.3V32Mb NAND Flash Mem
ory with Incremental Step Pulse Programming Schem
e,"IEEE J. Solid-State Circuits, vol.30, No.11,pp.
1149-1156, Nov. 1995.等に発表されている。
リは、K. D. Suh et al., "A 3.3V32Mb NAND Flash Mem
ory with Incremental Step Pulse Programming Schem
e,"IEEE J. Solid-State Circuits, vol.30, No.11,pp.
1149-1156, Nov. 1995.等に発表されている。
【００９７】そして、上記文献のFig.7 には、データ書
き込み時や消去時にワード線などに供給する書き込み電
圧Ｖpgm を発生するＶpgm 発生回路（昇圧回路）および
電圧リミッタ回路として、図１３（ａ）に示すような構
成が示されている。
き込み時や消去時にワード線などに供給する書き込み電
圧Ｖpgm を発生するＶpgm 発生回路（昇圧回路）および
電圧リミッタ回路として、図１３（ａ）に示すような構
成が示されている。
【００９８】図１３（ａ）において、Ｖpgm 発生回路１
００の出力ノード（Ｖpgm ノード）と接地電位Ｖssとの
間に接続されている電圧リミッタ回路は、電圧発生回路
部、電圧比較回路部などから構成されている。上記電圧
発生回路部は、直列接続された複数個の電圧分割用の抵
抗Ｒｉ（本例ではＲ12〜Ｒ1 ）および１個のＮＭＯＳト
ランジスタＱn0と、一部の抵抗（本例ではＲ10〜Ｒ1 ）
の一端側にそれぞれの一端が接続され、他端が共通接続
された複数個のスイッチ選択用ＮＭＯＳトランジスタＱ
ni（本例ではＱn1〜Ｑn10 ）とから構成されている。
００の出力ノード（Ｖpgm ノード）と接地電位Ｖssとの
間に接続されている電圧リミッタ回路は、電圧発生回路
部、電圧比較回路部などから構成されている。上記電圧
発生回路部は、直列接続された複数個の電圧分割用の抵
抗Ｒｉ（本例ではＲ12〜Ｒ1 ）および１個のＮＭＯＳト
ランジスタＱn0と、一部の抵抗（本例ではＲ10〜Ｒ1 ）
の一端側にそれぞれの一端が接続され、他端が共通接続
された複数個のスイッチ選択用ＮＭＯＳトランジスタＱ
ni（本例ではＱn1〜Ｑn10 ）とから構成されている。
【００９９】前記ＮＭＯＳトランジスタＱn1〜Ｑn10 の
ゲートには、それぞれ対応して制御信号TRMi（本例では
TRM1〜TRM10 ）が供給される。また、前記ＮＭＯＳトラ
ンジスタＱn0のゲートには制御信号PGM が供給される。
ゲートには、それぞれ対応して制御信号TRMi（本例では
TRM1〜TRM10 ）が供給される。また、前記ＮＭＯＳトラ
ンジスタＱn0のゲートには制御信号PGM が供給される。
【０１００】また、前記電圧比較回路部は、ＰＭＯＳト
ランジスタＱp1，Ｑp2およびＮＭＯＳトランジスタＱ
n21 ，Ｑn22 ，Ｑn23 からなる差動型の演算増幅回路で
あり、前記電圧発生回路部の抵抗Ｒ11、Ｒ12の接続ノー
ドの電圧が駆動用ＭＯＳトランジスタの一方であるＮＭ
ＯＳトランジスタＱn22 のゲートに供給される。そし
て、駆動用ＭＯＳトランジスタの他方のＮＭＯＳトラン
ジスタＱn21 のゲートには参照用電圧発生回路（図示せ
ず）で発生される参照用電圧Ｒefが供給され、前記抵抗
Ｒ11、Ｒ12の接続ノードの電圧と比較される。
ランジスタＱp1，Ｑp2およびＮＭＯＳトランジスタＱ
n21 ，Ｑn22 ，Ｑn23 からなる差動型の演算増幅回路で
あり、前記電圧発生回路部の抵抗Ｒ11、Ｒ12の接続ノー
ドの電圧が駆動用ＭＯＳトランジスタの一方であるＮＭ
ＯＳトランジスタＱn22 のゲートに供給される。そし
て、駆動用ＭＯＳトランジスタの他方のＮＭＯＳトラン
ジスタＱn21 のゲートには参照用電圧発生回路（図示せ
ず）で発生される参照用電圧Ｒefが供給され、前記抵抗
Ｒ11、Ｒ12の接続ノードの電圧と比較される。
【０１０１】なお、前記電圧比較回路部内のＮＭＯＳト
ランジスタＱn23 のゲートには前記制御信号PGM が供給
され、この信号PGM が“Ｈ”レベルにされてＮＭＯＳト
ランジスタＱn23 が導通した時に、電圧比較回路の比較
動作が行われる。
ランジスタＱn23 のゲートには前記制御信号PGM が供給
され、この信号PGM が“Ｈ”レベルにされてＮＭＯＳト
ランジスタＱn23 が導通した時に、電圧比較回路の比較
動作が行われる。
【０１０２】さらに、前記電圧比較回路部の出力ノード
の信号と前記制御信号PGM が二入力ナンド回路１０１に
入力し、このナンド回路１０１の出力がクロック出力回
路１０２に入力し、クロック信号φp 、／φp により制
御されて出力信号φvpgm、／φvpgmとなる。
の信号と前記制御信号PGM が二入力ナンド回路１０１に
入力し、このナンド回路１０１の出力がクロック出力回
路１０２に入力し、クロック信号φp 、／φp により制
御されて出力信号φvpgm、／φvpgmとなる。
【０１０３】上記構成の電圧リミッタ回路においては、
抵抗Ｒ11、Ｒ12の接続ノードの電圧が参照用電圧Ｒefよ
りも大きいか小さいかが判定され、判定結果に応じて出
力信号φvpgm、／φvpgmが活性化されてＶpgm 発生回路
１００の動作の停止／活性状態が制御され、Ｖpgm ノー
ドは一定に近い電圧（リミット電圧）が保たれる。
抵抗Ｒ11、Ｒ12の接続ノードの電圧が参照用電圧Ｒefよ
りも大きいか小さいかが判定され、判定結果に応じて出
力信号φvpgm、／φvpgmが活性化されてＶpgm 発生回路
１００の動作の停止／活性状態が制御され、Ｖpgm ノー
ドは一定に近い電圧（リミット電圧）が保たれる。
【０１０４】そして、Ｖpgm ノードと接地電位Ｖssとの
間の電位差が抵抗Ｒ12〜Ｒ1 によって複数に分割され、
スイッチ選択用トランジスタＱn1〜Ｑn10 のいずれか一
つのトランジスタが制御信号TRM1〜TRM10 に応じて導通
制御される。従って、制御信号TRM1〜TRM10 の設定変更
によりリミット電圧設定値を調節可能となる。
間の電位差が抵抗Ｒ12〜Ｒ1 によって複数に分割され、
スイッチ選択用トランジスタＱn1〜Ｑn10 のいずれか一
つのトランジスタが制御信号TRM1〜TRM10 に応じて導通
制御される。従って、制御信号TRM1〜TRM10 の設定変更
によりリミット電圧設定値を調節可能となる。
【０１０５】即ち、図１３（ｂ）に示すように、トラン
ジスタＱn1が選択されると１６．０Ｖが発生し、トラン
ジスタＱn2が選択されると１６．５Ｖが発生し、トラン
ジスタＱn10 が選択されると２０．０Ｖが発生する。こ
の回路では、１５．５Ｖから２０．０Ｖまで０．５Ｖの
刻みで出力電圧を発生させることが可能である。
ジスタＱn1が選択されると１６．０Ｖが発生し、トラン
ジスタＱn2が選択されると１６．５Ｖが発生し、トラン
ジスタＱn10 が選択されると２０．０Ｖが発生する。こ
の回路では、１５．５Ｖから２０．０Ｖまで０．５Ｖの
刻みで出力電圧を発生させることが可能である。
【０１０６】しかし、図１３（ａ）中の電圧リミッタ回
路は、次のような問題点がある。
路は、次のような問題点がある。
【０１０７】まず、制御信号TRM1〜TRM10 はデコードさ
れた信号であり、制御信号TRMiの１個につき１個のデコ
ーダが必要である。従って、出力電圧の刻み数が増える
につれてデコーダの使用数が増え、パターン面積が増え
る。
れた信号であり、制御信号TRMiの１個につき１個のデコ
ーダが必要である。従って、出力電圧の刻み数が増える
につれてデコーダの使用数が増え、パターン面積が増え
る。
【０１０８】また、抵抗Ｒ1 〜Ｒ12の値が何らかの原因
で変化した場合、全ての抵抗値を変える必要が生じるの
で、全ての抵抗値を微調整することになり、特に出力電
圧の刻み数が多い場合には全ての抵抗値を微調整したり
修正することは困難になる。
で変化した場合、全ての抵抗値を変える必要が生じるの
で、全ての抵抗値を微調整することになり、特に出力電
圧の刻み数が多い場合には全ての抵抗値を微調整したり
修正することは困難になる。
【０１０９】以下、本発明に係る可変電位発生回路をＮ
ＡＮＤ型ＥＥＰＲＯＭのデータ書き込み時や消去時にワ
ード線（制御ゲート）などに供給する高電圧発生回路
（昇圧回路）の電圧リミッタ回路に適用して、所望レベ
ルの刻みで多段階の高電圧を発生させる例を説明する。
ＡＮＤ型ＥＥＰＲＯＭのデータ書き込み時や消去時にワ
ード線（制御ゲート）などに供給する高電圧発生回路
（昇圧回路）の電圧リミッタ回路に適用して、所望レベ
ルの刻みで多段階の高電圧を発生させる例を説明する。
【０１１０】図９は、ＮＡＮＤセル型のＥＥＰＲＯＭの
全体構成を概略的に示すブロック図である。
全体構成を概略的に示すブロック図である。
【０１１１】図９において、メモリセルアレイ６１は、
直列接続されたメモリセルの両端側にそれぞれ選択ゲー
トトランジスタが直列に接続されたＮＡＮＤセルユニッ
トが、全体として行列状に配列されて形成されている。
直列接続されたメモリセルの両端側にそれぞれ選択ゲー
トトランジスタが直列に接続されたＮＡＮＤセルユニッ
トが、全体として行列状に配列されて形成されている。
【０１１２】このメモリセルアレイ６１において、複数
のワード線ＷＬは、同一行のセルトランジスタの各制御
ゲートに共通に１本ずつ接続され、各ＮＡＮＤセルの一
端側ドレインに接続された選択ゲートトランジスタはビ
ット線ＢＬに、各ＮＡＮＤセルの他端側ソースに接続さ
れた選択ゲートトランジスタは共通ソース線に接続され
ている。
のワード線ＷＬは、同一行のセルトランジスタの各制御
ゲートに共通に１本ずつ接続され、各ＮＡＮＤセルの一
端側ドレインに接続された選択ゲートトランジスタはビ
ット線ＢＬに、各ＮＡＮＤセルの他端側ソースに接続さ
れた選択ゲートトランジスタは共通ソース線に接続され
ている。
【０１１３】ビット線制御回路６２は、前記メモリセル
アレイ６１に対してカラム選択を行うカラム選択スイッ
チと、メモリセルアレイ６１に対して書き込みデータの
ラッチ動作、ビット線電位を読むためのセンス動作、書
き込み後のベリファイ読み出しのためのセンス動作、再
書き込みデータのラッチ動作を行うセンスアンプ・書き
込みデータラッチ回路と、各ビット線にそれぞれ所要の
電圧を供給するビット線ドライバなどにより構成されて
おり、データ入出力バッファ６６に接続されている。
アレイ６１に対してカラム選択を行うカラム選択スイッ
チと、メモリセルアレイ６１に対して書き込みデータの
ラッチ動作、ビット線電位を読むためのセンス動作、書
き込み後のベリファイ読み出しのためのセンス動作、再
書き込みデータのラッチ動作を行うセンスアンプ・書き
込みデータラッチ回路と、各ビット線にそれぞれ所要の
電圧を供給するビット線ドライバなどにより構成されて
おり、データ入出力バッファ６６に接続されている。
【０１１４】カラムデコーダ６３は、アドレスバッファ
６４からのカラムアドレス信号をデコードし、デコード
出力により前記カラム選択スイッチを制御する。
６４からのカラムアドレス信号をデコードし、デコード
出力により前記カラム選択スイッチを制御する。
【０１１５】ロウデコーダ６５は、前記アドレスバッフ
ァ６４からのロウアドレス信号をデコードするデコーダ
回路と、このデコーダ回路のデコード出力に応じてワー
ド線ＷＬおよび選択ゲート線にそれぞれ所要の所定の電
圧を供給するワード線ドライバとから構成されている。
ァ６４からのロウアドレス信号をデコードするデコーダ
回路と、このデコーダ回路のデコード出力に応じてワー
ド線ＷＬおよび選択ゲート線にそれぞれ所要の所定の電
圧を供給するワード線ドライバとから構成されている。
【０１１６】前記ロウデコーダ６５のワード線ドライバ
は、電源電位Ｖcc、接地電位（０Ｖ）のほか、後述する
高電圧発生回路から書き込み用高電圧、書き込み用中間
電圧、読み出し高電圧が供給される。また、前記ビット
線制御回路６２のビット線ドライバは、電源電位Ｖcc、
接地電位（０Ｖ）などが供給される。
は、電源電位Ｖcc、接地電位（０Ｖ）のほか、後述する
高電圧発生回路から書き込み用高電圧、書き込み用中間
電圧、読み出し高電圧が供給される。また、前記ビット
線制御回路６２のビット線ドライバは、電源電位Ｖcc、
接地電位（０Ｖ）などが供給される。
【０１１７】基板電位制御回路６７は、メモリセルアレ
イ６１が形成されるｐ型基板（あるいはｐウエル）の電
位を制御するために設けられている。
イ６１が形成されるｐ型基板（あるいはｐウエル）の電
位を制御するために設けられている。
【０１１８】３個の高電圧発生回路６８１〜６８３は、
それぞれ電源電位Ｖcc（例えば３．３Ｖ）を昇圧し、そ
れぞれ対応して、メモリセルへのデータ書き込みを行う
際に必要な書き込み用高電圧（〜２０Ｖ）、書き込み用
中間電圧（〜１０Ｖ）、書き込み後のベリファイ読み出
しを行う際に必要な読み出し用高電圧（〜４．５Ｖ）を
発生するためにチップ内部に設けられたものである。
それぞれ電源電位Ｖcc（例えば３．３Ｖ）を昇圧し、そ
れぞれ対応して、メモリセルへのデータ書き込みを行う
際に必要な書き込み用高電圧（〜２０Ｖ）、書き込み用
中間電圧（〜１０Ｖ）、書き込み後のベリファイ読み出
しを行う際に必要な読み出し用高電圧（〜４．５Ｖ）を
発生するためにチップ内部に設けられたものである。
【０１１９】制御回路６０は、チップ内部の動作を制御
するとともに外部とのインターフェースをとるために設
けられており、ＮＡＮＤセルに対する消去／消去ベリフ
ァイ／書き込み／書き込みベリファイ／読み出し動作を
制御するためのシーケンス制御手段（例えばプログラマ
ブルロジックアレイ）が含まれている。
するとともに外部とのインターフェースをとるために設
けられており、ＮＡＮＤセルに対する消去／消去ベリフ
ァイ／書き込み／書き込みベリファイ／読み出し動作を
制御するためのシーケンス制御手段（例えばプログラマ
ブルロジックアレイ）が含まれている。
【０１２０】なお、前記各高電圧発生回路６８１〜６８
３は、ほぼ同様に構成されており、それぞれ電源電位Ｖ
ccを昇圧して高電圧を得る昇圧回路と、所定周期で発振
し、２相または４相のクロック信号φ、／φを前記昇圧
回路に駆動信号として供給するリングオシレータなどの
発振回路と、前記昇圧回路で得られた高電圧を所望の任
意の一定値に制限する電圧リミッタ回路などにより構成
されている。
３は、ほぼ同様に構成されており、それぞれ電源電位Ｖ
ccを昇圧して高電圧を得る昇圧回路と、所定周期で発振
し、２相または４相のクロック信号φ、／φを前記昇圧
回路に駆動信号として供給するリングオシレータなどの
発振回路と、前記昇圧回路で得られた高電圧を所望の任
意の一定値に制限する電圧リミッタ回路などにより構成
されている。
【０１２１】図１０は、図９中の各高電圧発生回路６８
１〜６８３にそれぞれ用いられる発振回路の一例に係る
リングオシレータを示している。
１〜６８３にそれぞれ用いられる発振回路の一例に係る
リングオシレータを示している。
【０１２２】このリングオシレータは、発振イネーブル
信号OSCEおよびクロック信号φ出力のフィードバック信
号が入力する二入力ナンド回路７１と複数段のインバー
タ回路７２がリング状に接続され、各段間にはＶssノー
ドとの間にキャパシタ７３が接続されてなり、最終段の
インバータ回路から出力するクロック信号φがさらにイ
ンバータ回路により反転されてクロック信号／φとな
る。
信号OSCEおよびクロック信号φ出力のフィードバック信
号が入力する二入力ナンド回路７１と複数段のインバー
タ回路７２がリング状に接続され、各段間にはＶssノー
ドとの間にキャパシタ７３が接続されてなり、最終段の
インバータ回路から出力するクロック信号φがさらにイ
ンバータ回路により反転されてクロック信号／φとな
る。
【０１２３】図１１は、図９中の各高電圧発生回路６８
１〜６８３にそれぞれ用いられる昇圧回路のうち代表的
にＶpp発生回路を示している。
１〜６８３にそれぞれ用いられる昇圧回路のうち代表的
にＶpp発生回路を示している。
【０１２４】この昇圧回路は、多段縦続接続されたチャ
ージポンプ回路を用いて構成されている。上記チャージ
ポンプ回路の構成はよく知られている通り、ソース・ゲ
ート相互が接続されたＭＯＳトランジスタ８１群と、こ
のＭＯＳトランジスタのドレインに一端が接続され、他
端に前記発振回路からクロック信号φあるいはクロック
信号／φが印加されるキャパシタ８２群からなり、２相
のクロック信号φ、／φが交互に活性化する状態では昇
圧出力ノードに高電圧（本例ではＶpp）が発生する。
ージポンプ回路を用いて構成されている。上記チャージ
ポンプ回路の構成はよく知られている通り、ソース・ゲ
ート相互が接続されたＭＯＳトランジスタ８１群と、こ
のＭＯＳトランジスタのドレインに一端が接続され、他
端に前記発振回路からクロック信号φあるいはクロック
信号／φが印加されるキャパシタ８２群からなり、２相
のクロック信号φ、／φが交互に活性化する状態では昇
圧出力ノードに高電圧（本例ではＶpp）が発生する。
【０１２５】図１２は、図９中の各高電圧発生回路６８
１〜６８３にそれぞれ用いられる電圧リミッタ回路のう
ち代表的にＶppリミッタ回路を示している。
１〜６８３にそれぞれ用いられる電圧リミッタ回路のう
ち代表的にＶppリミッタ回路を示している。
【０１２６】このＶppリミッタ回路は、図１１に示した
Ｖpp発生回路（チャージポンプ回路ＣＰ）８０の出力ノ
ードに接続されており、図１を参照して前述した可変電
位発生回路の構成を少し変更したものであり、図１中と
同一部分には同一符号を付している。
Ｖpp発生回路（チャージポンプ回路ＣＰ）８０の出力ノ
ードに接続されており、図１を参照して前述した可変電
位発生回路の構成を少し変更したものであり、図１中と
同一部分には同一符号を付している。
【０１２７】即ち、図１中のＰＭＯＳトランジスタ１が
省略され、第１の抵抗素子ＲL の一端（可変電位出力ノ
ード）がＶpp発生回路の出力ノードに接続されており、
第１のオペアンプＡの出力をインバータ回路８１により
反転した信号が図１０中に示したリングオシレータ（Ｒ
ＯＳＣ）７０の発振イネーブル信号OSCEとして供給され
ている。
省略され、第１の抵抗素子ＲL の一端（可変電位出力ノ
ード）がＶpp発生回路の出力ノードに接続されており、
第１のオペアンプＡの出力をインバータ回路８１により
反転した信号が図１０中に示したリングオシレータ（Ｒ
ＯＳＣ）７０の発振イネーブル信号OSCEとして供給され
ている。
【０１２８】上記Ｖppリミッタ回路におけるＤ／Ａ変換
回路の抵抗回路網として、６ビットのデジタル入力Ａ1
〜Ａ6 、／Ａ1 〜／Ａ6 に対応して６組の切換回路（Ｑ
1 、Ｑ1B）〜（Ｑ6 、Ｑ6B）と６段のＲ−２Ｒラダー抵
抗回路が用いられている。
回路の抵抗回路網として、６ビットのデジタル入力Ａ1
〜Ａ6 、／Ａ1 〜／Ａ6 に対応して６組の切換回路（Ｑ
1 、Ｑ1B）〜（Ｑ6 、Ｑ6B）と６段のＲ−２Ｒラダー抵
抗回路が用いられている。
【０１２９】いま、Ｖpp発生回路８０の出力電圧が何ら
かの原因で低下すると、第１のオペアンプＡの出力が
“Ｌ”レベル、インバータ回路８１の出力（発振イネー
ブル信号OSCE）が“Ｈ”レベルになり、リングオシレー
タ７０は回路の特性で決まる周期で発振し、２相のクロ
ック信号φ、／φが交互に活性化し、Ｖpp発生回路８０
が動作し、その出力電圧Ｖが上昇する。
かの原因で低下すると、第１のオペアンプＡの出力が
“Ｌ”レベル、インバータ回路８１の出力（発振イネー
ブル信号OSCE）が“Ｈ”レベルになり、リングオシレー
タ７０は回路の特性で決まる周期で発振し、２相のクロ
ック信号φ、／φが交互に活性化し、Ｖpp発生回路８０
が動作し、その出力電圧Ｖが上昇する。
【０１３０】一方、Ｖpp発生回路８０の出力電圧が高く
なり過ぎると、第１のオペアンプＡの出力が“Ｈ”レベ
ル、インバータ回路８１の出力（発振イネーブル信号OS
CE）が“Ｌ”レベルになり、リングオシレータ７０の動
作が停止し、Ｖpp発生回路８０の昇圧動作が停止する。
これにより、Ｖpp発生回路８０の出力ノードからＶppリ
ミッタ回路に流れる電流によりＶpp発生回路８０の出力
ノードの電圧が徐々に低下する。
なり過ぎると、第１のオペアンプＡの出力が“Ｈ”レベ
ル、インバータ回路８１の出力（発振イネーブル信号OS
CE）が“Ｌ”レベルになり、リングオシレータ７０の動
作が停止し、Ｖpp発生回路８０の昇圧動作が停止する。
これにより、Ｖpp発生回路８０の出力ノードからＶppリ
ミッタ回路に流れる電流によりＶpp発生回路８０の出力
ノードの電圧が徐々に低下する。
【０１３１】以上のようなフィードバック動作を繰り返
し、出力電圧はＶppに安定する。
し、出力電圧はＶppに安定する。
【０１３２】ここで、基準電位ＶR ＝０．５Ｖ、抵抗比
ＲL ／（Ｒ＋ＲD ）＝６４とすると、可変電位Ｖppは
ＲL ／（Ｒ＋ＲD ）＝６４とすると、可変電位Ｖppは
【数８】
【０１３３】となって、基準電位ＶR とデジタル入力Ａ
1 〜Ａ6 との積で表わされる。
1 〜Ａ6 との積で表わされる。
【０１３４】上式によれば、Ａ1 〜Ａ6 が全て“０”の
場合にＶpp＝０．５Ｖ、Ａ1 〜Ａ6が全て“１”の場合
にはＶpp＝３２Ｖとなる。つまり、電圧の刻み幅が０．
５Ｖで６４通りの電圧を発生できる。
場合にＶpp＝０．５Ｖ、Ａ1 〜Ａ6が全て“１”の場合
にはＶpp＝３２Ｖとなる。つまり、電圧の刻み幅が０．
５Ｖで６４通りの電圧を発生できる。
【０１３５】この場合、６段のＲ−２Ｒラダー抵抗回路
で使用している抵抗素子は、Ｒが６個、２Ｒが７個であ
り、ＲL 、ＲD を含めてもＶppリミッタ回路全体で使用
している抵抗素子は１５個であり、抵抗素子数を大幅に
削減することができる。
で使用している抵抗素子は、Ｒが６個、２Ｒが７個であ
り、ＲL 、ＲD を含めてもＶppリミッタ回路全体で使用
している抵抗素子は１５個であり、抵抗素子数を大幅に
削減することができる。
【０１３６】さらに、前記抵抗比ＲL ／（Ｒ＋ＲD ）を
一定にした状態でＲL やＲD の値を変えることにより、
Ｖppを変えずに抵抗分割回路に流れる電流量を任意に変
えることができる。換言すれば、抵抗素子の値が何らか
の原因でばらついても、ＲLとＲD の２素子を調整する
だけで所望の電流量を決定することができるので、Ｖpp
発生回路の設計が容易となるばかりでなく、パターン面
積も削減することができる。
一定にした状態でＲL やＲD の値を変えることにより、
Ｖppを変えずに抵抗分割回路に流れる電流量を任意に変
えることができる。換言すれば、抵抗素子の値が何らか
の原因でばらついても、ＲLとＲD の２素子を調整する
だけで所望の電流量を決定することができるので、Ｖpp
発生回路の設計が容易となるばかりでなく、パターン面
積も削減することができる。
【０１３７】なお、本発明に係る可変電位発生回路は、
上記したような高電圧発生回路（昇圧回路）の電圧リミ
ッタ回路に限らず、各種の電源電位発生回路の電圧リミ
ッタ回路に適用することが可能であり、特に可変ステッ
プ数が多い程効果が増大する。
上記したような高電圧発生回路（昇圧回路）の電圧リミ
ッタ回路に限らず、各種の電源電位発生回路の電圧リミ
ッタ回路に適用することが可能であり、特に可変ステッ
プ数が多い程効果が増大する。
【０１３８】
【発明の効果】上述したように本発明によれば、電流加
算型のＤ／Ａ変換回路を使用して基準電位とそれより高
い電源電位との間の正の電圧を比較的容易に多段階で出
力させることが可能であり、デジタル入力のビット数ｎ
が増えても抵抗回路網のパターン面積の占める割合の増
大を抑制し得る半導体集積回路を提供することができ
る。
算型のＤ／Ａ変換回路を使用して基準電位とそれより高
い電源電位との間の正の電圧を比較的容易に多段階で出
力させることが可能であり、デジタル入力のビット数ｎ
が増えても抵抗回路網のパターン面積の占める割合の増
大を抑制し得る半導体集積回路を提供することができ
る。
【図１】本発明の半導体集積回路に形成された可変電位
発生回路の実施例１を示す等価回路図。
発生回路の実施例１を示す等価回路図。
【図２】図１に示した等価回路のシミュレーションを行
った結果を示す特性図。
った結果を示す特性図。
【図３】図１中の電圧印加回路の変形例１を示す回路
図。
図。
【図４】図１中の電圧印加回路の変形例２を示す回路
図。
図。
【図５】図１中の電圧印加回路の変形例３を示す回路
図。
図。
【図６】図１中の電圧印加回路の変形例４を示す回路
図。
図。
【図７】本発明に係る可変電位発生回路の実施例２の等
価回路を示す回路図。
価回路を示す回路図。
【図８】図７に示した等価回路のシミュレーションを行
った結果を示す特性図。
った結果を示す特性図。
【図９】ＮＡＮＤセル型のＥＥＰＲＯＭの全体構成を概
略的に示すブロック図。
略的に示すブロック図。
【図１０】図９中の各高電圧発生回路にそれぞれ用いら
れる発振回路の一例に係るリングオシレータを示す回路
図。
れる発振回路の一例に係るリングオシレータを示す回路
図。
【図１１】図９中の各高電圧発生回路にそれぞれ用いら
れる昇圧回路のうち代表的にＶpp発生回路を示す回路
図。
れる昇圧回路のうち代表的にＶpp発生回路を示す回路
図。
【図１２】図９中の各高電圧発生回路にそれぞれ用いら
れる電圧レベル設定回路（電圧リミッタ回路）のうち代
表的にＶppリミッタ回路を示す回路図。
れる電圧レベル設定回路（電圧リミッタ回路）のうち代
表的にＶppリミッタ回路を示す回路図。
【図１３】従来のＮＡＮＤセル型フラッシュメモリに用
いられる書き込み電圧（Ｖpgm ）発生回路（昇圧回路）
と電圧リミッタ回路の一例を示す回路図およびその動作
例を示す波形図。
いられる書き込み電圧（Ｖpgm ）発生回路（昇圧回路）
と電圧リミッタ回路の一例を示す回路図およびその動作
例を示す波形図。
【図１４】従来例１の抵抗分圧方式のＤ／Ａ変換回路の
一例を示す回路図。
一例を示す回路図。
【図１５】従来例２の電流加算方式のＤ／Ａ変換回路の
一例を示す回路図。
一例を示す回路図。
１…第１のＰＭＯＳトランジスタ、
２…第２のＰＭＯＳトランジスタ、
３…ラダー抵抗回路網、
４…電圧印加回路、
５…切換回路網、
ＲL …第１の抵抗素子、
２Ｒ…第２の抵抗素子、
Ｒ…第３の抵抗素子、
ＲD …第４の抵抗素子、
Ｑ1 〜Ｑ5 …第１のスイッチ素子、
Ｑ1B〜Ｑ5B…第２のスイッチ素子、
Ｓ3 …第３のスイッチ素子、
Ｓ4 …第４のスイッチ素子、
Ａ…第１のオペアンプ、
Ｂ…第２のオペアンプ、
Ｘ…第１のノード、
Ｙ…第２のノード。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭60−79766（ＪＰ，Ａ)
特開 平２−202226（ＪＰ，Ａ)
特開 平２−50620（ＪＰ，Ａ)
特開 昭62−111524（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03M 1/00 - 1/88
Claims (9)
- 【請求項１】 電源ノードと可変電位出力ノードとの間
に接続された第１のＰＭＯＳトランジスタと、 前記可変電位出力ノードに一端側が接続された第１の抵
抗素子と、 前記第１の抵抗素子の他端側の第１のノードに各一端が
共通に接続され、それぞれデジタル入力の各ビット信号
に対応して切換え制御される複数の第１のスイッチ素子
と、 第２のノードに各一端が共通に接続され、各他端は各対
応する前記第１のスイッチ素子の各他端に共通にされ、
前記デジタル入力の各ビット信号とは相補的な信号に応
じて切換え制御される複数の第２のスイッチ素子と、 前記複数の第１のスイッチ素子と複数の第２のスイッチ
素子の各対応するスイッチ素子が共通接続された複数の
接続ノードに対応して各一端が接続された複数の第２の
抵抗素子およびストリング接続された複数の第３の抵抗
素子が梯子状に接続されてなるラダー抵抗回路網と、 前記ラダー型抵抗回路網のストリング接続された複数の
第３の抵抗素子の一端と接地ノードとの間に接続された
第４の抵抗素子と、 前記第１のノードに得られる分圧電位を基準電位と比較
し、比較出力により前記第１のＰＭＯＳトランジスタの
ゲート電位を制御し、前記分圧電位が前記基準電位と等
電位になるようにフィードバック制御する第１の演算増
幅回路と、 前記第２のノードに前記基準電位と実質的に等電位の仮
想電位を印加する電圧印加回路とを具備することを特徴
とする半導体集積回路。 - 【請求項２】 請求項１記載の半導体集積回路におい
て、 前記第２の抵抗素子と第３の抵抗素子の抵抗値比は１：
２であることを特徴とする半導体集積回路。 - 【請求項３】 請求項１記載の半導体集積回路におい
て、 前記電圧印加回路は、 電源ノードと前記第２のノードとの間に接続された第２
のＰＭＯＳトランジスタと、前記第２のノードの仮想電
位を前記基準電位と比較し、比較出力により前記第２の
ＰＭＯＳトランジスタのゲート電位を制御し、前記第２
のノードの仮想電位が前記基準電位と等電位になるよう
にフィードバック制御する第２の演算増幅回路とを具備
することを特徴とする半導体集積回路。 - 【請求項４】 請求項１記載の半導体集積回路におい
て、 前記電圧印加回路は、 電源ノードと前記第２のノードとの間に接続された第２
のＰＭＯＳトランジスタと、前記第２のノードの仮想電
位を前記第１のノードの分圧電位と比較し、比較出力に
より前記第２のＰＭＯＳトランジスタのゲート電位を制
御し、前記第２のノードの仮想電位が前記基準電位と等
電位になるようにフィードバック制御する第２の演算増
幅回路とを具備することを特徴とする半導体集積回路。 - 【請求項５】 請求項１記載の半導体集積回路におい
て、 前記電圧印加回路は、電源ノードと前記第２のノードと
の間にソース・ドレイン間が接続され、ゲートに前記第
１の演算増幅回路の出力ノードの電位が印加され、前記
第２のノードの電位が前記基準電位と実質的に等電位に
なるようにフィードバック制御する第２のＰＭＯＳトラ
ンジスタを具備することを特徴とする半導体集積回路。 - 【請求項６】 請求項１乃至５のいずれか１項に記載の
半導体集積回路において、 前記第２の抵抗素子および第３の抵抗素子の抵抗値を一
定に保ったまま前記第１の抵抗素子および第４の抵抗素
子の抵抗値を変化させる手段を具備することを特徴とす
る半導体集積回路。 - 【請求項７】 請求項６記載の半導体集積回路におい
て、 前記第１の抵抗素子の中間ノードと前記第１のノードと
の間に並列に接続された第１のスイッチ素子と、前記第
４の抵抗素子の両端間に並列に接続された第２のスイッ
チ素子とを具備することを特徴とする半導体集積回路。 - 【請求項８】 発振イネーブル信号により発振動作の可
否が制御され、発振動作状態では所定周期のクロック信
号を発生する発振回路と、 前記クロック信号が供給されることにより、電源電位を
昇圧して所定の高電圧を発生する昇圧回路と、 前記昇圧回路の出力ノードに接続され、制御データ入力
に応じて前記昇圧回路の出力電圧を任意の値に制限する
電圧リミッタ回路とを具備し、 前記電圧リミッタ回路は、前記昇圧回路の出力ノードと
第１のノードとの間に接続された第１の抵抗素子と、 前記第１のノードに各一端が共通に接続され、それぞれ
前記制御データ入力の各ビット信号に対応して切換え制
御される複数の第１のスイッチ素子と、 第２のノードに各一端が共通に接続され、各他端は各対
応する前記第１のスイッチ素子の各他端に共通にされ、
前記制御データ入力の各ビット信号とは相補的な信号に
応じて切換え制御される複数の第２のスイッチ素子と、 前記複数の第１のスイッチ素子と複数の第２のスイッチ
素子の各対応するスイッチ素子が共通接続された複数の
接続ノードに対応して各一端が接続された複数の第２の
抵抗素子およびストリング接続された複数の第３の抵抗
素子が梯子状に接続されてなるラダー抵抗回路網と、 前記ラダー型抵抗回路網のストリング接続された複数の
第３の抵抗素子の一端と接地ノードとの間に接続された
第２の抵抗素子と、 前記第１のノードに得られる電位を基準電位と比較し、
比較結果に応じて前記発振イネーブル信号を出力する第
１の演算増幅回路と、 前記第２のノードに前記基準電位と実質的に等電位の仮
想電位を印加する電圧印加回路とを有して構成されるこ
とを特徴とする半導体集積回路。 - 【請求項９】 請求項８記載の半導体集積回路におい
て、 前記電圧印加回路は、 電源ノードと前記第２のノードとの間に接続された第２
のＰＭＯＳトランジスタと、前記第２のノードの仮想電
位を前記基準電位と比較し、比較出力により前記第２の
ＰＭＯＳトランジスタのゲート電位を制御し、前記第２
のノードの仮想電位が前記基準電位と等電位になるよう
にフィードバック制御する第２の演算増幅回路とを具備
することを特徴とする半導体集積回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27703597A JP3497708B2 (ja) | 1997-10-09 | 1997-10-09 | 半導体集積回路 |
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| KR1019980042635A KR100335033B1 (ko) | 1997-10-09 | 1998-10-09 | 반도체 집적회로 및 반도체 메모리 |
| US09/406,731 US6061289A (en) | 1997-10-09 | 1999-09-28 | Variable potential generating circuit using current-scaling adding type D/A converter circuit in semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27703597A JP3497708B2 (ja) | 1997-10-09 | 1997-10-09 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11122109A JPH11122109A (ja) | 1999-04-30 |
| JP3497708B2 true JP3497708B2 (ja) | 2004-02-16 |
Family
ID=17577879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27703597A Expired - Fee Related JP3497708B2 (ja) | 1997-10-09 | 1997-10-09 | 半導体集積回路 |
Country Status (3)
| Country | Link |
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| US (2) | US6002354A (ja) |
| JP (1) | JP3497708B2 (ja) |
| KR (1) | KR100335033B1 (ja) |
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