JPH11260087A - 多値レベルの不揮発性メモリデバイスにおける復号回路用高電圧駆動回路および不揮発性メモリの選択されたワ―ド線を駆動する方法 - Google Patents
多値レベルの不揮発性メモリデバイスにおける復号回路用高電圧駆動回路および不揮発性メモリの選択されたワ―ド線を駆動する方法Info
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- JPH11260087A JPH11260087A JP37435798A JP37435798A JPH11260087A JP H11260087 A JPH11260087 A JP H11260087A JP 37435798 A JP37435798 A JP 37435798A JP 37435798 A JP37435798 A JP 37435798A JP H11260087 A JPH11260087 A JP H11260087A
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Abstract
(57)【要約】
【課題】 多値レベルのフラッシュタイプの、および多
値レベルのＥＰＲＯＭタイプの不揮発性メモリデバイス
においても有用な、行復号用の駆動回路を提供し、復号
回路をセグメント化する必要なしに、プログラム電圧発
生器および読み出し／検証電圧発生器から見た全体の容
量性負荷を抜本的に減少する。 【解決手段】 第１および第２の端子、バイアス電圧発
生器に接続される制御端子および前記第１の端子に接続
されるボディ端子を有し、前記第２の端子が前記駆動回
路の前記入力端子に接続されている第１の導電型の第１
の電界効果トランジスタＭ１と、それぞれが、第１およ
び第２の端子および前記駆動回路の前記入力端子に接続
される制御端子を有し、前記第１の電界効果トランジス
タの導電型とそれぞれ同じおよび反対の導電型の第２お
よび第３の電界効果トランジスタＭ２，Ｍ３とを備え
る。
値レベルのＥＰＲＯＭタイプの不揮発性メモリデバイス
においても有用な、行復号用の駆動回路を提供し、復号
回路をセグメント化する必要なしに、プログラム電圧発
生器および読み出し／検証電圧発生器から見た全体の容
量性負荷を抜本的に減少する。 【解決手段】 第１および第２の端子、バイアス電圧発
生器に接続される制御端子および前記第１の端子に接続
されるボディ端子を有し、前記第２の端子が前記駆動回
路の前記入力端子に接続されている第１の導電型の第１
の電界効果トランジスタＭ１と、それぞれが、第１およ
び第２の端子および前記駆動回路の前記入力端子に接続
される制御端子を有し、前記第１の電界効果トランジス
タの導電型とそれぞれ同じおよび反対の導電型の第２お
よび第３の電界効果トランジスタＭ２，Ｍ３とを備え
る。
Description
【０００１】
【発明の属する技術分野】本発明は、電気的プログラム
可能不揮発性メモリデバイスに関し、特に多値レベルタ
イプのデバイスに関する。
可能不揮発性メモリデバイスに関し、特に多値レベルタ
イプのデバイスに関する。
【０００２】
【従来の技術】よく知られているように、今日の技術に
よって、いわゆる多値レベルのメモリセルが可能になっ
ている。多値レベルのメモリセルとは、そのしきい値電
圧を、いくつかの所定のレベルのうちのいずれにもプロ
グラムして発生することができるメモリセルである。
よって、いわゆる多値レベルのメモリセルが可能になっ
ている。多値レベルのメモリセルとは、そのしきい値電
圧を、いくつかの所定のレベルのうちのいずれにもプロ
グラムして発生することができるメモリセルである。
【０００３】ＥＰＲＯＭ、ＥＥＰＲＯＭ、およびフラッ
シュのセルは、浮遊ゲートに注入された電荷の精密な制
御によって、異なるしきい値電圧を有するデバイスを提
供するようにプログラムすることができる。
シュのセルは、浮遊ゲートに注入された電荷の精密な制
御によって、異なるしきい値電圧を有するデバイスを提
供するようにプログラムすることができる。
【０００４】ｍ＝２ｎのしきい値レベルにおいてプログ
ラム可能な不揮発性メモリセルは、ｎビットを記憶する
ことができる。例えば、４個のしきい値電圧を有する不
揮発性メモリセルは、２ビットを記憶することができ、
１６の異なるしきい値を有するセルは、４ビットまで記
憶することができる。
ラム可能な不揮発性メモリセルは、ｎビットを記憶する
ことができる。例えば、４個のしきい値電圧を有する不
揮発性メモリセルは、２ビットを記憶することができ、
１６の異なるしきい値を有するセルは、４ビットまで記
憶することができる。
【０００５】従って、所与のシリコンの領域（不揮発性
メモリの主な部分を形成するメモリセルのマトリクス、
またはアレイ）について、多値レベルのメモリセルを含
むデバイスは、上記の例では、従来技術のセル、すなわ
ち２値レベルのセルを含むデバイスに含まれる情報の２
倍または４倍の情報を含む。
メモリの主な部分を形成するメモリセルのマトリクス、
またはアレイ）について、多値レベルのメモリセルを含
むデバイスは、上記の例では、従来技術のセル、すなわ
ち２値レベルのセルを含むデバイスに含まれる情報の２
倍または４倍の情報を含む。
【０００６】多値レベルの不揮発性メモリセルをプログ
ラムする最も見込みのある技術には、ＰＶ（Ｐｒｏｇｒ
ａｍ ＆ Ｖｅｒｉｆｙ、プログラムおよび検証）技術
として知られているものがある。これは、「不安定」な
(erratic)ビットのソフトプログラミング用等に、２値
レベルの不揮発性メモリセルおよびフラッシュメモリで
も用いられているものである。
ラムする最も見込みのある技術には、ＰＶ（Ｐｒｏｇｒ
ａｍ ＆ Ｖｅｒｉｆｙ、プログラムおよび検証）技術
として知られているものがある。これは、「不安定」な
(erratic)ビットのソフトプログラミング用等に、２値
レベルの不揮発性メモリセルおよびフラッシュメモリで
も用いられているものである。
【０００７】この技術は、プログラミングの間のメモリ
セルの端子に適当な電圧を印加すること、および次に、
検証（「検証」）段階の間にその情報内容を読み出すこ
と、からなる。
セルの端子に適当な電圧を印加すること、および次に、
検証（「検証」）段階の間にその情報内容を読み出すこ
と、からなる。
【０００８】検証動作(operation)は、セルの状態（例
えば、所定のバイアス状態の下でセルを通って流れる電
流や、それによって作り出される適当な負荷上の電圧）
を読み出すこと、および次に、それを「ＰＶ」基準とし
て知られる適当な基準と比較すること、からなる。
えば、所定のバイアス状態の下でセルを通って流れる電
流や、それによって作り出される適当な負荷上の電圧）
を読み出すこと、および次に、それを「ＰＶ」基準とし
て知られる適当な基準と比較すること、からなる。
【０００９】選択されたセルは、メモリセルの制御ゲー
ト端子およびドレイン端子の両方に、連続したプログラ
ムパルスを印加することによって、プログラムされる。
セルのゲート端子に印加されるアナログ電圧は、専用回
路によって内部で生成される。
ト端子およびドレイン端子の両方に、連続したプログラ
ムパルスを印加することによって、プログラムされる。
セルのゲート端子に印加されるアナログ電圧は、専用回
路によって内部で生成される。
【００１０】プログラムゲート電圧（以後Ｖｐｒと呼
ぶ）は、プログラムおよび検証動作の間１２Ｖに設定さ
れるプログラム供給電圧Ｖｐｐとは異なり得る。
ぶ）は、プログラムおよび検証動作の間１２Ｖに設定さ
れるプログラム供給電圧Ｖｐｐとは異なり得る。
【００１１】対応する行復号回路の駆動段階(stages)を
通して、適当な電圧がワード線に印加される。
通して、適当な電圧がワード線に印加される。
【００１２】ＮＯＲ ＥＰＲＯＭタイプのメモリのアー
キテクチャにおいては、セグメント化（すなわち、メモ
リをセクタに組織化すること）が行われないので、すべ
てのドライバは、供給電圧端子を共通に有する。従っ
て、そのノードから見ると、容量性負荷は、多メガビッ
トのメモリが関係する場合には、非常に大きいことがわ
かる。これによって、メモリチップの内部で生成される
プログラム電圧を印加するという現在の解決法は、「プ
ログラム」段階と「検証」段階との間の遷移に必要な切
り替え時間が長いために、非現実的になってしまう。
キテクチャにおいては、セグメント化（すなわち、メモ
リをセクタに組織化すること）が行われないので、すべ
てのドライバは、供給電圧端子を共通に有する。従っ
て、そのノードから見ると、容量性負荷は、多メガビッ
トのメモリが関係する場合には、非常に大きいことがわ
かる。これによって、メモリチップの内部で生成される
プログラム電圧を印加するという現在の解決法は、「プ
ログラム」段階と「検証」段階との間の遷移に必要な切
り替え時間が長いために、非現実的になってしまう。
【００１３】多値レベルのメモリは、プログラムパルス
を多数必要とするので、こういった切り替え時間が可能
な限り短くなることが必要である。
を多数必要とするので、こういった切り替え時間が可能
な限り短くなることが必要である。
【００１４】図１は、標準の不揮発性メモリデバイスの
多くが一般に用いている、従来技術の行復号アーキテク
チャを示す。外部から入ってくるアドレスは、ツリー構
造を用いて復号され、内部論理ゲートへの入力の数が最
小限となり、いわゆる復号構造のピッチがマトリクスセ
ルのピッチに合うように最適化される。
多くが一般に用いている、従来技術の行復号アーキテク
チャを示す。外部から入ってくるアドレスは、ツリー構
造を用いて復号され、内部論理ゲートへの入力の数が最
小限となり、いわゆる復号構造のピッチがマトリクスセ
ルのピッチに合うように最適化される。
【００１５】所望のワード線を復号するのに、いわゆる
プレ符号化信号がいくつか生成され、それらは次に、最
終行セレクタへの選択入力として利用される（第２レベ
ルの復号）。一般的な復号回路は、選択されたワード線
に適当な電圧を印加するための低電圧論理（Ｖｄｄを供
給される）およびワード線（Ｖｐｃ）ドライバ、およ
び、「非選択」の行の適当な非選択を含む。もちろん、
ある復号ネットワークの特定の構造は、メモリデバイス
のアーキテクチャのタイプによって決まる。例えば、論
理ＮＯＲのアーキテクチャでは、選択されるワード線
は、実行される動作に従って、所定の電圧、通常プログ
ラミング段階における適当な高電圧Ｖｐｒ、に設定さ
れ、読み出し段階および検証段階の間には、適当な低電
圧（例えば、読み出しモードにおける供給電圧Ｖｄｄ
（３または５Ｖ））に設定される。
プレ符号化信号がいくつか生成され、それらは次に、最
終行セレクタへの選択入力として利用される（第２レベ
ルの復号）。一般的な復号回路は、選択されたワード線
に適当な電圧を印加するための低電圧論理（Ｖｄｄを供
給される）およびワード線（Ｖｐｃ）ドライバ、およ
び、「非選択」の行の適当な非選択を含む。もちろん、
ある復号ネットワークの特定の構造は、メモリデバイス
のアーキテクチャのタイプによって決まる。例えば、論
理ＮＯＲのアーキテクチャでは、選択されるワード線
は、実行される動作に従って、所定の電圧、通常プログ
ラミング段階における適当な高電圧Ｖｐｒ、に設定さ
れ、読み出し段階および検証段階の間には、適当な低電
圧（例えば、読み出しモードにおける供給電圧Ｖｄｄ
（３または５Ｖ））に設定される。
【００１６】非選択の行は、それぞれのワード線に低電
圧、通常大地電位、を印加することによって、ディセー
ブルされる。行ドライバの機能は、選択されたアドレス
および動作段階に従って、必要な電圧を対応するワード
線に転送することである。図２は、ＮＯＲタイプのメモ
リのアーキテクチャにおいて現在用いられている行ドラ
イバの典型的な構造を示す。ドライバは、電圧Ｖｐｃを
供給され、その論理レベルがＬ（低）については０Ｖで
ありＨ（高）についてはＶｄｄ＝３または５Ｖである選
択論理の出力に接続された入力ＩＮを有する、位相反転
器からなる。
圧、通常大地電位、を印加することによって、ディセー
ブルされる。行ドライバの機能は、選択されたアドレス
および動作段階に従って、必要な電圧を対応するワード
線に転送することである。図２は、ＮＯＲタイプのメモ
リのアーキテクチャにおいて現在用いられている行ドラ
イバの典型的な構造を示す。ドライバは、電圧Ｖｐｃを
供給され、その論理レベルがＬ（低）については０Ｖで
ありＨ（高）についてはＶｄｄ＝３または５Ｖである選
択論理の出力に接続された入力ＩＮを有する、位相反転
器からなる。
【００１７】ＩＮとＶｐｃの間には、プルアップＰＭＯ
ＳトランジスタＭ１が接続されている。対応する行が選
択される場合（ＩＮ＝Ｌまたは０Ｖ）、出力ＯＵＴは、
電圧Ｖｐｃの値になる。この場合、トランジスタＭ１
は、「オン」となり、静止電力の下降が起こる。実際、
第２の復号段階のプルダウンブランチを通って、Ｍ１を
経由して、Ｖｐｃと接地との間に流れる電流がある。
ＳトランジスタＭ１が接続されている。対応する行が選
択される場合（ＩＮ＝Ｌまたは０Ｖ）、出力ＯＵＴは、
電圧Ｖｐｃの値になる。この場合、トランジスタＭ１
は、「オン」となり、静止電力の下降が起こる。実際、
第２の復号段階のプルダウンブランチを通って、Ｍ１を
経由して、Ｖｐｃと接地との間に流れる電流がある。
【００１８】その行が選択されない（ＩＮ＝Ｈ、すなわ
ち、第２の復号段階のプルダウンブランチを通ってＩＮ
と接地の間に設けられる導電路がない）場合、ＯＵＴは
０Ｖである。ＯＵＴ＝０Ｖの出力を供給するためには、
図２の回路の一部をなすトランジスタＭ２およびＭ３に
ついて、トランジスタＭ２は完全にオフにあり、トラン
ジスタＭ３はオンにならなければならない。この理由の
ために、プルアップトランジスタＭ１は、その適切に選
択された抵抗値によって、確実に電圧ＩＮが電圧Ｖｐｃ
に従い、ＯＵＴが０Ｖになるように、配置されている。
ち、第２の復号段階のプルダウンブランチを通ってＩＮ
と接地の間に設けられる導電路がない）場合、ＯＵＴは
０Ｖである。ＯＵＴ＝０Ｖの出力を供給するためには、
図２の回路の一部をなすトランジスタＭ２およびＭ３に
ついて、トランジスタＭ２は完全にオフにあり、トラン
ジスタＭ３はオンにならなければならない。この理由の
ために、プルアップトランジスタＭ１は、その適切に選
択された抵抗値によって、確実に電圧ＩＮが電圧Ｖｐｃ
に従い、ＯＵＴが０Ｖになるように、配置されている。
【００１９】他方、金属レベルが二重の(dual metal le
vel)タイプのＣＭＯＳ技術では、ドライバ構造は、図３
に概略的に示すようなものであってもよい。図３におい
て、Ｍ１のゲート端子は、出力ＯＵＴに直接接続されて
いる。この手段では、この構造についてフルの動作が確
実になるのに加えて、ＩＮ＝Ｌ、従ってＯＵＴ＝Ｈであ
る時の第１の構造に特有の静止電力の下降をなくすこと
ができる。第１の構造は、本質的に、金属レベルが単一
の技術において有用であり、その場合、レイアウトへの
制約（特に、メモリアレイのピッチに従うこと）によっ
て、Ｍ１のゲートを出力ＯＵＴに接続することが、非常
に困難であったり、あるいは不可能である。
vel)タイプのＣＭＯＳ技術では、ドライバ構造は、図３
に概略的に示すようなものであってもよい。図３におい
て、Ｍ１のゲート端子は、出力ＯＵＴに直接接続されて
いる。この手段では、この構造についてフルの動作が確
実になるのに加えて、ＩＮ＝Ｌ、従ってＯＵＴ＝Ｈであ
る時の第１の構造に特有の静止電力の下降をなくすこと
ができる。第１の構造は、本質的に、金属レベルが単一
の技術において有用であり、その場合、レイアウトへの
制約（特に、メモリアレイのピッチに従うこと）によっ
て、Ｍ１のゲートを出力ＯＵＴに接続することが、非常
に困難であったり、あるいは不可能である。
【００２０】どちらの場合においても、ドライバ構造で
は、位相反転器とＭ１の両方に単一の電圧供給Ｖｐｃを
用いることが必然的に含まれる。多値レベルの、すなわ
ち「多メガビット」のメモリにおいて、ノードから見た
容量性負荷は、特にメモリのアーキテクチャをセクタに
組織化することが行われていない場合には、高くなりす
ぎてしまう。例えば、４０９６行を含みセクタに組織化
されていない４Ｍセルのメモリについては、従来技術の
製造技術では、すべての寄生の寄与を考慮に入れた場
合、全体の負荷は約８００ｐＦとなる。
は、位相反転器とＭ１の両方に単一の電圧供給Ｖｐｃを
用いることが必然的に含まれる。多値レベルの、すなわ
ち「多メガビット」のメモリにおいて、ノードから見た
容量性負荷は、特にメモリのアーキテクチャをセクタに
組織化することが行われていない場合には、高くなりす
ぎてしまう。例えば、４０９６行を含みセクタに組織化
されていない４Ｍセルのメモリについては、従来技術の
製造技術では、すべての寄生の寄与を考慮に入れた場
合、全体の負荷は約８００ｐＦとなる。
【００２１】この値は、標準の２値レベルのメモリの場
合には、さほど問題ではない。この場合、ＰＶの動作
数、従ってＰＶの切り替え数が少ないために、プログラ
ム段階と検証段階との間の切り替えを高速にする必要が
ないからである。しかし、この値によって、選択された
セルのゲート端子にプログラム電圧のパルスをいくつか
印加することによってプログラムされる多値レベルのメ
モリにおいて示す回路構造を用いることができなくな
る。この場合、セルのプログラミング時間全体を範囲内
に保つためには、プログラムの高電圧の印加段階と検証
段階との間を高速で切り替えることが必要になってく
る。
合には、さほど問題ではない。この場合、ＰＶの動作
数、従ってＰＶの切り替え数が少ないために、プログラ
ム段階と検証段階との間の切り替えを高速にする必要が
ないからである。しかし、この値によって、選択された
セルのゲート端子にプログラム電圧のパルスをいくつか
印加することによってプログラムされる多値レベルのメ
モリにおいて示す回路構造を用いることができなくな
る。この場合、セルのプログラミング時間全体を範囲内
に保つためには、プログラムの高電圧の印加段階と検証
段階との間を高速で切り替えることが必要になってく
る。
【００２２】例えば、それぞれのプログラム／検証パル
スの持続時間が約１μｓである場合、必要な切り替え時
間は、１００ｎｓ程度であるかもしれない。こういった
静電容量および時間の値にするには、プログラム電圧発
生器と内部読み出し電圧発生器の両方が、特定の性能を
有することが必要である。実際、プログラム／検証の切
り替えの間のノードＶｐｃの適切な充電／放電には、約
５０ｍＡの続流が必要である。
スの持続時間が約１μｓである場合、必要な切り替え時
間は、１００ｎｓ程度であるかもしれない。こういった
静電容量および時間の値にするには、プログラム電圧発
生器と内部読み出し電圧発生器の両方が、特定の性能を
有することが必要である。実際、プログラム／検証の切
り替えの間のノードＶｐｃの適切な充電／放電には、約
５０ｍＡの続流が必要である。
【００２３】
【発明が解決しようとする課題】この問題の解決法とし
て可能のあるものの１つは、メモリアレイおよび復号回
路をセグメント化する、というものであろう。例えば、
最終段階の（すなわち、復号回路の駆動段階の）供給端
子と電圧供給ラインの間に、セレクタを接続することが
できる。駆動段階は、同じグループの駆動段階はすべて
それぞれの供給端子を短絡し、従って同じセレクタを通
じて供給されるように、異なるいくつかのグループに分
けられる。動作において、選択された駆動段階に対応す
るセレクタのみが起動し、従って、選択されたグループ
内の駆動段階のみが、供給電圧Ｖｐｃについての実際の
容量性負荷を構成する。一方で、この実行可能な手段で
あれば、Ｖｐｃから見た全体の負荷が減少するであろう
が、これは、復号回路がより複雑になるという犠牲によ
って得られる。この犠牲には、他の欠点（復号管理がよ
り複雑になる、占有面積が大きくなる、等）も付随す
る。さらに、この解決法は、セクタに組織化されたフラ
ッシュメモリには適用可能であるが、定義によってその
アーキテクチャがセクタに組織化されていないＥＰＲＯ
Ｍには適用不可能である。
て可能のあるものの１つは、メモリアレイおよび復号回
路をセグメント化する、というものであろう。例えば、
最終段階の（すなわち、復号回路の駆動段階の）供給端
子と電圧供給ラインの間に、セレクタを接続することが
できる。駆動段階は、同じグループの駆動段階はすべて
それぞれの供給端子を短絡し、従って同じセレクタを通
じて供給されるように、異なるいくつかのグループに分
けられる。動作において、選択された駆動段階に対応す
るセレクタのみが起動し、従って、選択されたグループ
内の駆動段階のみが、供給電圧Ｖｐｃについての実際の
容量性負荷を構成する。一方で、この実行可能な手段で
あれば、Ｖｐｃから見た全体の負荷が減少するであろう
が、これは、復号回路がより複雑になるという犠牲によ
って得られる。この犠牲には、他の欠点（復号管理がよ
り複雑になる、占有面積が大きくなる、等）も付随す
る。さらに、この解決法は、セクタに組織化されたフラ
ッシュメモリには適用可能であるが、定義によってその
アーキテクチャがセクタに組織化されていないＥＰＲＯ
Ｍには適用不可能である。
【００２４】
【課題を解決するための手段】本発明の一実施例は、多
値レベルのフラッシュタイプの、および多値レベルのＥ
ＰＲＯＭタイプの不揮発性メモリデバイスにおいて用い
ることができる、行復号用の駆動回路を提供し、復号を
セグメント化する必要なしに、プログラム電圧発生器お
よび読み出し／検証電圧発生器から見た全体の負荷を抜
本的に減少する。
値レベルのフラッシュタイプの、および多値レベルのＥ
ＰＲＯＭタイプの不揮発性メモリデバイスにおいて用い
ることができる、行復号用の駆動回路を提供し、復号を
セグメント化する必要なしに、プログラム電圧発生器お
よび読み出し／検証電圧発生器から見た全体の負荷を抜
本的に減少する。
【００２５】本発明による回路の特徴および利点は、添
付の図面を参照する非限定的な例としてのその一実施例
の以下の説明から明らかになろう。
付の図面を参照する非限定的な例としてのその一実施例
の以下の説明から明らかになろう。
【００２６】
【発明の実施の形態】本発明の一実施例は、ドライバの
電力供給端子に接続された容量性負荷全体を減少するの
に効果的な、多メガビットのメモリ用の復号ドライバ構
造を提供する。この構造は、特に、選択されたワード線
に適当な電圧を印加することによってオンチッププログ
ラミングが行われる、ＥＰＲＯＭ等の多値レベルの不揮
発性メモリに有用である。本発明は、プログラム電圧発
生器の仕様をより簡単にする一方で、読み出しモードに
おける行ドライバの動作性を保持し、復号回路のアーキ
テクチャのセグメント化を回避する。しかし、本発明は
また、ＥＰＲＯＭタイプにせよフラッシュタイプにせ
よ、従来技術の２値レベルのメモリにも適用してもよ
い。
電力供給端子に接続された容量性負荷全体を減少するの
に効果的な、多メガビットのメモリ用の復号ドライバ構
造を提供する。この構造は、特に、選択されたワード線
に適当な電圧を印加することによってオンチッププログ
ラミングが行われる、ＥＰＲＯＭ等の多値レベルの不揮
発性メモリに有用である。本発明は、プログラム電圧発
生器の仕様をより簡単にする一方で、読み出しモードに
おける行ドライバの動作性を保持し、復号回路のアーキ
テクチャのセグメント化を回避する。しかし、本発明は
また、ＥＰＲＯＭタイプにせよフラッシュタイプにせ
よ、従来技術の２値レベルのメモリにも適用してもよ
い。
【００２７】図４および図５はそれぞれ、金属化のレベ
ルが単一の技術および金属化のレベルが２つの技術と組
み合わせるのに特に適した、本発明による行ドライバの
回路図である。図４の行ドライバは、第１の駆動電圧Ｖ
ＢＯＤＹに接続されたソース端子、バイアス電圧発生器
Ｇ１に接続されたゲート端子、行ドライバの入力端子Ｉ
Ｎに接続されたドレイン端子、およびソース端子に接続
されたボディー端子、を有するＰＭＯＳトランジスタＭ
１を含む。行ドライバはまた、入力端子ＩＮと出力端子
ＯＵＴとの間に連結された位相反転器Ｉも含む。位相反
転器Ｉは、第２の駆動電圧源Ｖｐｃと基準電圧源Ｖｓｓ
との間に連結された、ＰＭＯＳトランジスタＭ２および
ＮＭＯＳトランジスタＭ３を含む。基準電圧Ｖｓｓは、
大地電圧であっても負の電圧であってもよい。ＰＭＯＳ
トランジスタＭ２は、第２の駆動電圧Ｖｐｃに接続され
たソース端子、入力端子ＩＮに接続されたゲート端子、
出力端子ＯＵＴに接続されたドレイン端子、およびソー
ス端子に接続されたボディー端子、を有する。ＮＭＯＳ
トランジスタＭ３は、基準電圧源Ｖｓｓに接続されたソ
ース端子、入力端子ＩＮに接続されたゲート端子、およ
び出力端子ＯＵＴに接続されたドレイン端子、を有す
る。図５に示す実施例は、出力端子ＯＵＴがＰＭＯＳト
ランジスタＭ１のゲート端子に接続されているという点
を除いては、図４に示す実施の形態と同一である。
ルが単一の技術および金属化のレベルが２つの技術と組
み合わせるのに特に適した、本発明による行ドライバの
回路図である。図４の行ドライバは、第１の駆動電圧Ｖ
ＢＯＤＹに接続されたソース端子、バイアス電圧発生器
Ｇ１に接続されたゲート端子、行ドライバの入力端子Ｉ
Ｎに接続されたドレイン端子、およびソース端子に接続
されたボディー端子、を有するＰＭＯＳトランジスタＭ
１を含む。行ドライバはまた、入力端子ＩＮと出力端子
ＯＵＴとの間に連結された位相反転器Ｉも含む。位相反
転器Ｉは、第２の駆動電圧源Ｖｐｃと基準電圧源Ｖｓｓ
との間に連結された、ＰＭＯＳトランジスタＭ２および
ＮＭＯＳトランジスタＭ３を含む。基準電圧Ｖｓｓは、
大地電圧であっても負の電圧であってもよい。ＰＭＯＳ
トランジスタＭ２は、第２の駆動電圧Ｖｐｃに接続され
たソース端子、入力端子ＩＮに接続されたゲート端子、
出力端子ＯＵＴに接続されたドレイン端子、およびソー
ス端子に接続されたボディー端子、を有する。ＮＭＯＳ
トランジスタＭ３は、基準電圧源Ｖｓｓに接続されたソ
ース端子、入力端子ＩＮに接続されたゲート端子、およ
び出力端子ＯＵＴに接続されたドレイン端子、を有す
る。図５に示す実施例は、出力端子ＯＵＴがＰＭＯＳト
ランジスタＭ１のゲート端子に接続されているという点
を除いては、図４に示す実施の形態と同一である。
【００２８】図４および図５の実施の形態によれば、図
２および図３の従来技術の回路図とは異なり、トランジ
スタＭ１に供給される電圧と位相反転器に供給される電
圧は別個である。
２および図３の従来技術の回路図とは異なり、トランジ
スタＭ１に供給される電圧と位相反転器に供給される電
圧は別個である。
【００２９】Ｍ１のソースは、図４および図５において
ＶＢＯＤＹと呼ばれる適当な電圧源に接続されている。
ＶＢＯＤＹのラインは、Ｖｐｃのラインとは別個であ
る。
ＶＢＯＤＹと呼ばれる適当な電圧源に接続されている。
ＶＢＯＤＹのラインは、Ｖｐｃのラインとは別個であ
る。
【００３０】非選択のワード線（ＩＮ＝Ｈ，ＯＵＴ＝
Ｌ）については、Ｍ１が三極管領域において「オン」、
Ｍ２が「オフ」、およびＭ３が三極管領域において「オ
ン」となる。従って、以下のようになる。
Ｌ）については、Ｍ１が三極管領域において「オン」、
Ｍ２が「オフ」、およびＭ３が三極管領域において「オ
ン」となる。従って、以下のようになる。
【００３１】 Ｃｐｃ＝Ｃｗｅｌｌ２ ＋ Ｃｇｓ２，ｏｆｆ （１ａ）
【００３２】ただしＣｗｅｌｌ２はＭ２のウェル静電容
量(well capacitance)であり、Ｃｇ ｓ２，ｏｆｆは「オ
フ」状態のＭ２のゲート−ソース静電容量である、そし
て、
量(well capacitance)であり、Ｃｇ ｓ２，ｏｆｆは「オ
フ」状態のＭ２のゲート−ソース静電容量である、そし
て、
【００３３】 Ｃｂｏｄｙ＝Ｃｗｅｌｌ１ ＋ Ｃｇｓ１，ｏｎ ＋ Ｃｇｄ１，ｏｎ ＋ ＣＩＮ ＋Ｃｐａｒ （１ｂ）
【００３４】ただしＣｗｅｌｌ１はＭ１のウェル静電容
量であり、Ｃｇｓ１，ｏｎ、Ｃｇｄ １，ｏｎ はそれぞ
れ、「オン」状態のＭ１のゲート−ソース静電容量およ
びゲート−ドレイン静電容量であり、ＣＩＮは、ノード
ＩＮから見た、このノードに接続されたトランジスタ
（すなわち、Ｍ２およびＭ３）のゲート静電容量Ｃｇｓ
を含む、全体の静電容量であり、Ｃｐａｒは、ノードＩ
Ｎへの相互接続の静電容量である。
量であり、Ｃｇｓ１，ｏｎ、Ｃｇｄ １，ｏｎ はそれぞ
れ、「オン」状態のＭ１のゲート−ソース静電容量およ
びゲート−ドレイン静電容量であり、ＣＩＮは、ノード
ＩＮから見た、このノードに接続されたトランジスタ
（すなわち、Ｍ２およびＭ３）のゲート静電容量Ｃｇｓ
を含む、全体の静電容量であり、Ｃｐａｒは、ノードＩ
Ｎへの相互接続の静電容量である。
【００３５】選択されたワード線（ＩＮ＝Ｌ，ＯＵＴ＝
Ｈ）については、Ｍ１は、ノードＧ１に印加される電圧
によって「オン」か「オフ」のどちらかであり（例え
ば、ＶＧ１＝０Ｖである場合には、Ｍ１が飽和領域にお
いて「オン」であり、Ｇ１がノードＯＵＴに接続されて
いる、従ってＶＧ１＝Ｖｐｃである場合には、Ｍ１は
「オフ」である）、Ｍ２が三極管領域において「オ
ン」、およびＭ３が「オフ」となる。従って、以下のよ
うになる。
Ｈ）については、Ｍ１は、ノードＧ１に印加される電圧
によって「オン」か「オフ」のどちらかであり（例え
ば、ＶＧ１＝０Ｖである場合には、Ｍ１が飽和領域にお
いて「オン」であり、Ｇ１がノードＯＵＴに接続されて
いる、従ってＶＧ１＝Ｖｐｃである場合には、Ｍ１は
「オフ」である）、Ｍ２が三極管領域において「オ
ン」、およびＭ３が「オフ」となる。従って、以下のよ
うになる。
【００３６】 Ｃｐｃ＝Ｃｗｅｌｌ２ ＋ Ｃｇｓ２，ｏｎ ＋ Ｃｇｄ２，ｏｎ ＋Ｃｄ ３ ＋ ＣＯＵＴ （２ａ）
【００３７】ただしＣｇｓ２，ｏｎおよびＣ
ｇｄ２，ｏｎはそれぞれ、「オン」状態のＭ２のゲート
−ソース静電容量およびゲート−ドレイン静電容量であ
り、Ｃｄ３はＭ３のドレイン静電容量であり、ＣＯＵＴ
は、選択されたワード線の静電容量を含む、ノードＯＵ
Ｔの静電容量である、そして、
ｇｄ２，ｏｎはそれぞれ、「オン」状態のＭ２のゲート
−ソース静電容量およびゲート−ドレイン静電容量であ
り、Ｃｄ３はＭ３のドレイン静電容量であり、ＣＯＵＴ
は、選択されたワード線の静電容量を含む、ノードＯＵ
Ｔの静電容量である、そして、
【００３８】 Ｃｂｏｄｙ＝Ｃｗｅｌｌ１ ＋ Ｃｇｓ１ （２ｂ）
【００３９】ただしＣｇｓ１は、考察されている状態の
Ｍ１のゲート−ソース静電容量である。
Ｍ１のゲート−ソース静電容量である。
【００４０】Ｎ本のワード線およびＭ本のビット線を有
するメモリにおいては、一度に１本のワード線のみが選
択され、残りのＮ−１本は非選択となる。従って、Ｖｐ
ｃから見た全体の容量性負荷であるＣｐｃＴＯＴは、
（１ａ）式に等しいＮ−１個の項の寄与(contribution
s)、および（２ａ）式に等しい１個の寄与からなる。同
様に、ＶＢＯＤＹから見た全体の容量性負荷であるＣ
ｂｏｄｙＴＯＴは、（１ｂ）式に等しいＮ−１個の項の
寄与、および（２ｂ）式に等しい１個の寄与からなる。
するメモリにおいては、一度に１本のワード線のみが選
択され、残りのＮ−１本は非選択となる。従って、Ｖｐ
ｃから見た全体の容量性負荷であるＣｐｃＴＯＴは、
（１ａ）式に等しいＮ−１個の項の寄与(contribution
s)、および（２ａ）式に等しい１個の寄与からなる。同
様に、ＶＢＯＤＹから見た全体の容量性負荷であるＣ
ｂｏｄｙＴＯＴは、（１ｂ）式に等しいＮ−１個の項の
寄与、および（２ｂ）式に等しい１個の寄与からなる。
【００４１】Ｎが大きいメモリにおいては、Ｎ−１個の
項によって与えられる寄与が一般的に優勢となる。例え
ば、ＮＯＲのアーキテクチャを有する１６ＭセルのＥＰ
ＲＯＭメモリにおいて、Ｎ＝Ｍ＝４０９６であり、０．
６μｍの技術であり、典型的なドライバ寸法を用いる場
合には、典型的な静電容量の値は、以下のようになり得
る。
項によって与えられる寄与が一般的に優勢となる。例え
ば、ＮＯＲのアーキテクチャを有する１６ＭセルのＥＰ
ＲＯＭメモリにおいて、Ｎ＝Ｍ＝４０９６であり、０．
６μｍの技術であり、典型的なドライバ寸法を用いる場
合には、典型的な静電容量の値は、以下のようになり得
る。
【００４２】 ＣｐｃＴＯＴ＝４０９５＊Ｃｐｃ ＝ 〜２００ｐＦ （３ａ） ＣｂｏｄｙＴＯＴ＝４０９５＊Ｃｂｏｄｙ ＝ 〜６００ｐＦ （３ｂ）
【００４３】提案する解決法では、全体の容量性負荷
（ＣｐｃＴＯＴ ＋ ＣｂｏｄｙＴＯ Ｔ）が２つの部分
に分割され、ＣｂｏｄｙＴＯＴの項はＶｐｃに負荷をか
けない。上記値であれば、Ｖｐｃから見た容量性負荷
は、約２００ｐＦである。これとは対照的に、図２およ
び図３に示す従来技術の構造では、全体の静電容量（Ｃ
ｐ ｃＴＯＴ ＋ ＣｂｏｄｙＴＯＴ）は単一のノードＶ
ｐｃの容量性負荷となり、従って、Ｖｐｃから見て約８
００ｐＦとなる。以下に説明するように、ノードＶＢＯ
ＤＹにおけるバイアスは、モードの遷移（プログラムモ
ードから読み出しモード、および読み出しモードからプ
ログラムモード）の間においてのみ変化し、その場合、
バイアス電圧の非常に高速な切り替えは必要ではない。
これとは対照的に、完全なプログラミングの１サイクル
内のそれぞれのプログラム／検証の切り替えにおいて、
Ｖｐｃには非常に高速の切り替え時間が必要であり（こ
の場合、プログラミングの１サイクルは、一連の検証パ
ルスおよびプログラミングパルスからなっている）、従
って、Ｖｐｃから見た容量性負荷を減少することが有利
である。
（ＣｐｃＴＯＴ ＋ ＣｂｏｄｙＴＯ Ｔ）が２つの部分
に分割され、ＣｂｏｄｙＴＯＴの項はＶｐｃに負荷をか
けない。上記値であれば、Ｖｐｃから見た容量性負荷
は、約２００ｐＦである。これとは対照的に、図２およ
び図３に示す従来技術の構造では、全体の静電容量（Ｃ
ｐ ｃＴＯＴ ＋ ＣｂｏｄｙＴＯＴ）は単一のノードＶ
ｐｃの容量性負荷となり、従って、Ｖｐｃから見て約８
００ｐＦとなる。以下に説明するように、ノードＶＢＯ
ＤＹにおけるバイアスは、モードの遷移（プログラムモ
ードから読み出しモード、および読み出しモードからプ
ログラムモード）の間においてのみ変化し、その場合、
バイアス電圧の非常に高速な切り替えは必要ではない。
これとは対照的に、完全なプログラミングの１サイクル
内のそれぞれのプログラム／検証の切り替えにおいて、
Ｖｐｃには非常に高速の切り替え時間が必要であり（こ
の場合、プログラミングの１サイクルは、一連の検証パ
ルスおよびプログラミングパルスからなっている）、従
って、Ｖｐｃから見た容量性負荷を減少することが有利
である。
【００４４】表１に、デバイス動作の異なる段階の間に
発生する電圧ＶＢＯＤＹおよびＶｐｃの値の例を示す。 表１：本発明の１実施例による行ドライバのバイアス状態 ＶＢＯＤＹ Ｖｐｃ プログラム Ｖｐｐ＝１２Ｖ Ｖｐｒ＝６−１２Ｖ 検証 Ｖｐｐ＝１２Ｖ Ｖｒｅａｄ＝６Ｖ 読み出し Ｖｒｅａｄ＝６Ｖ Ｖｒｅａｄ＝６Ｖ
発生する電圧ＶＢＯＤＹおよびＶｐｃの値の例を示す。 表１：本発明の１実施例による行ドライバのバイアス状態 ＶＢＯＤＹ Ｖｐｃ プログラム Ｖｐｐ＝１２Ｖ Ｖｐｒ＝６−１２Ｖ 検証 Ｖｐｐ＝１２Ｖ Ｖｒｅａｄ＝６Ｖ 読み出し Ｖｒｅａｄ＝６Ｖ Ｖｒｅａｄ＝６Ｖ
【００４５】ノードＶＢＯＤＹにおけるバイアスは、モ
ードの遷移（プログラムから読み出し、および読み出し
からプログラム）の間においてのみ変化し、いかなる与
えられたプログラミングの１サイクル内のプログラム／
検証の切り替えの間（すなわち、同じプログラムモード
の動作のままである間）には変化しない。モード切替は
生来的に低速である（例えば、切り替え時間は数百μｓ
である）ので、６００ｐＦという容量性負荷では、続流
が大きなものである必要はない。その代わりに、ノード
Ｖｐｃは、それぞれのプログラム／検証の切り替えにお
いて、電圧ＶｐｒおよびＶｒｅａｄの発生器によって充
電／放電しなければならない。この切り替え時間は、モ
ードの遷移に必要な切り替え時間よりも３桁小さい（約
１００ｎｓの切り替え時間）。
ードの遷移（プログラムから読み出し、および読み出し
からプログラム）の間においてのみ変化し、いかなる与
えられたプログラミングの１サイクル内のプログラム／
検証の切り替えの間（すなわち、同じプログラムモード
の動作のままである間）には変化しない。モード切替は
生来的に低速である（例えば、切り替え時間は数百μｓ
である）ので、６００ｐＦという容量性負荷では、続流
が大きなものである必要はない。その代わりに、ノード
Ｖｐｃは、それぞれのプログラム／検証の切り替えにお
いて、電圧ＶｐｒおよびＶｒｅａｄの発生器によって充
電／放電しなければならない。この切り替え時間は、モ
ードの遷移に必要な切り替え時間よりも３桁小さい（約
１００ｎｓの切り替え時間）。
【００４６】読み出し段階（読み出しモード）の間、電
圧ＶＢＯＤＹはＶｐｃ ＝ Ｖｒｅａｄとなる。従っ
て、読み出し状態は、図３の回路の状態と同一である。
金属レベルが単一の技術では、Ｍ１のゲート端子（Ｇ
１）を出力ＯＵＴに接続すると、復号器のピッチがかな
り増大せざるを得ず、従って、シリコンの占有面積がか
なり増大せざるを得ず、その結果、チップのコストがか
なり増大してしまう。トランジスタＭ１の大きさは適当
なものであるべきである。特に、トランジスタＭ１のア
スペクト比Ｗ／Ｌは、選択されたラインが下降しすぎな
いようにするために、大きくなりすぎるべきではない。
一方で、速度面の理由から、Ｗ／Ｌは小さくなりすぎる
べきでもない。
圧ＶＢＯＤＹはＶｐｃ ＝ Ｖｒｅａｄとなる。従っ
て、読み出し状態は、図３の回路の状態と同一である。
金属レベルが単一の技術では、Ｍ１のゲート端子（Ｇ
１）を出力ＯＵＴに接続すると、復号器のピッチがかな
り増大せざるを得ず、従って、シリコンの占有面積がか
なり増大せざるを得ず、その結果、チップのコストがか
なり増大してしまう。トランジスタＭ１の大きさは適当
なものであるべきである。特に、トランジスタＭ１のア
スペクト比Ｗ／Ｌは、選択されたラインが下降しすぎな
いようにするために、大きくなりすぎるべきではない。
一方で、速度面の理由から、Ｗ／Ｌは小さくなりすぎる
べきでもない。
【００４７】
【発明の効果】要するに、本発明の回路によって、プロ
グラムのゲート電圧発生器Ｖｐｒおよび読み出し／検証
電圧発生器Ｖｒｅａｄから見た全体の容量性負荷を、プ
ログラム／検証のシーケンスの間減少させることがで
き、それによって、発生器の仕様をより簡単にすること
ができる。プログラムおよび検証のシーケンスの間に
は、プログラミングパルスについても検証（読み出し）
パルスについても、切り替え時間を減少することが非常
に有用である。さらに、この回路によって、復号回路お
よびメモリセルアレイをセクタに組織化する必要がなく
なる。ＥＰＲＯＭをセクタに組織化することは非現実的
であるので、この利点は、ＥＰＲＯＭに関して特に重要
である。本発明による回路構造を用いることによって、
実際、シリコンの占有面積が増大するためにコストを増
大してしまうことになる、メモリセルのマトリクス技術
によるセクタへの組織化の必要がなくなる。
グラムのゲート電圧発生器Ｖｐｒおよび読み出し／検証
電圧発生器Ｖｒｅａｄから見た全体の容量性負荷を、プ
ログラム／検証のシーケンスの間減少させることがで
き、それによって、発生器の仕様をより簡単にすること
ができる。プログラムおよび検証のシーケンスの間に
は、プログラミングパルスについても検証（読み出し）
パルスについても、切り替え時間を減少することが非常
に有用である。さらに、この回路によって、復号回路お
よびメモリセルアレイをセクタに組織化する必要がなく
なる。ＥＰＲＯＭをセクタに組織化することは非現実的
であるので、この利点は、ＥＰＲＯＭに関して特に重要
である。本発明による回路構造を用いることによって、
実際、シリコンの占有面積が増大するためにコストを増
大してしまうことになる、メモリセルのマトリクス技術
によるセクタへの組織化の必要がなくなる。
【００４８】上述の実施例によって、特に、非常に精密
なアナログ電圧を内部で発生させることによってプログ
ラミングが行われる、多値レベルのＥＰＲＯＭを実施す
ることができる。この内部プログラミングによって、全
体のプログラミング時間を、従来技術のＥＰＲＯＭプロ
グラマで行う外部プログラミングと比較して、短く保つ
ことができる。
なアナログ電圧を内部で発生させることによってプログ
ラミングが行われる、多値レベルのＥＰＲＯＭを実施す
ることができる。この内部プログラミングによって、全
体のプログラミング時間を、従来技術のＥＰＲＯＭプロ
グラマで行う外部プログラミングと比較して、短く保つ
ことができる。
【００４９】前述のことから、本発明の特定の実施例を
例示の目的で本明細書において説明したが、本発明の精
神および範囲から逸脱することなく様々な変形を行うこ
とができる、ということが理解されよう。従って、本発
明は、添付の特許請求の範囲によってのみ限定される。
例示の目的で本明細書において説明したが、本発明の精
神および範囲から逸脱することなく様々な変形を行うこ
とができる、ということが理解されよう。従って、本発
明は、添付の特許請求の範囲によってのみ限定される。
【図１】 不揮発性メモリデバイスにおける行復号用の
従来技術のアーキテクチャを示す図である。
従来技術のアーキテクチャを示す図である。
【図２】 不揮発性メモリデバイスにおける行復号用の
従来技術の駆動回路を示す図である。
従来技術の駆動回路を示す図である。
【図３】 不揮発性メモリデバイスにおける行復号用の
従来技術の駆動回路を示す図である。
従来技術の駆動回路を示す図である。
【図４】 多値レベルの不揮発性メモリデバイスに有用
な、本発明による対応する回路を示す図である。
な、本発明による対応する回路を示す図である。
【図５】 多値レベルの不揮発性メモリデバイスに有用
な、本発明による対応する回路を示す図である。
な、本発明による対応する回路を示す図である。
ＶＢＯＤＹ 第１の駆動電圧、 Ｖｐｃ 第２の駆動
電圧、 Ｖｓｓ 基準電圧、 ＩＮ 入力端子、
ＯＵＴ 出力端子、 Ｇ１ バイアス電圧発生器、
Ｉ 位相反転器、 Ｍ１ ＰＭＯＳトランジス
タ、 Ｍ２ ＰＭＯＳトランジスタ、 Ｍ３ ＮＭ
ＯＳトランジスタ。
電圧、 Ｖｓｓ 基準電圧、 ＩＮ 入力端子、
ＯＵＴ 出力端子、 Ｇ１ バイアス電圧発生器、
Ｉ 位相反転器、 Ｍ１ ＰＭＯＳトランジス
タ、 Ｍ２ ＰＭＯＳトランジスタ、 Ｍ３ ＮＭ
ＯＳトランジスタ。
───────────────────────────────────────────────────── フロントページの続き (71)出願人 598122898 Ｖｉａ Ｃ． Ｏｌｉｖｅｔｔｉ， ２, 20041 Ａｇｒａｔｅ Ｂｒｉａｎｚａ, Ｉｔａｌｙ (72)発明者 アンドレア・ピエリン イタリア国、20074 グラッフィニャーナ、 ヴィア・エッセ・アンジェロ 31 (72)発明者 グイドー・トレッリ イタリア国、27016 エッセ・アレッシ オ・コン・ヴィアローネ、ヴィア・カドル ナ ４
Claims (18)
- 【請求項１】 モノリシック集積不揮発性メモリセルの
マトリクスのメモリデバイスにおける行復号回路用駆動
回路であって、該行復号回路に接続する入力端子、およ
び前記メモリセルのマトリクスの選択されたワード線に
連結される出力端子を有する駆動回路において、 第１および第２の端子、バイアス電圧発生器に接続され
る制御端子および前記第１の端子に接続されるボディ端
子を有し、前記第２の端子が前記駆動回路の前記入力端
子に接続されている第１の導電型の第１の電界効果トラ
ンジスタと、 それぞれが、第１および第２の端子および前記駆動回路
の前記入力端子に接続される制御端子を有し、前記第１
の電界効果トランジスタの導電型とそれぞれ同じおよび
反対の導電型の第２および第３の電界効果トランジスタ
とを備え、該第２および第３の電界効果トランジスタの
それぞれの前記第１の端子は、それぞれ第１の基準電圧
源および第２の基準電圧源に接続されており、前記第２
および第３の電界効果トランジスタのそれぞれの前記第
２の端子は互いに接続されており、前記第２の電界効果
トランジスタは、自らの第１の端子に接続されるボディ
端子を有し、前記第１のトランジスタの前記第１の端子
が前記メモリデバイスのボディのバイアス線に接続され
ている駆動回路。 - 【請求項２】 前記バイアス電圧発生器が、前記駆動回
路の前記出力端子である請求項１に記載の駆動回路。 - 【請求項３】 請求項１に記載の駆動回路を含む多値レ
ベルタイプの不揮発性メモリデバイス。 - 【請求項４】 前記バイアス電圧発生器が定バイアス電
圧発生器である請求項１に記載の駆動回路。 - 【請求項５】 前記バイアス電圧発生器が、第１の動作
段階の間固定された第１の値、および第２の動作段階の
間固定された第２の値を有し、該第１の値が該第２の値
と異なっている請求項１に記載の駆動回路。 - 【請求項６】 不揮発性メモリの復号回路用高電圧駆動
回路において、 該行復号回路に連結される入力端子、 前記メモリの選択されたワード線に連結される出力端
子、 前記入力端子に連結される入力ノード、前記出力端子に
連結される出力ノード、第１の駆動電圧に連結される第
１の基準端子、および基準電圧に連結される第２の基準
端子、を有する位相反転器、および制御端子、前記入力
端子に連結される第１の端子、および、前記メモリのプ
ログラミング段階の間固定した第１の値であり前記メモ
リの読み出し段階の間固定した第２の値である第２の駆
動電圧に連結される第２の端子を有するバイアストラン
ジスタを備えた高電圧駆動回路。 - 【請求項７】 前記バイアストランジスタの前記制御端
子が、該制御端子に固定したバイアス電圧を供給するバ
イアス電圧発生器に連結されている請求項６に記載の高
電圧駆動回路。 - 【請求項８】 前記バイアストランジスタの前記制御端
子が、前記出力端子に連結されている請求項６に記載の
高電圧駆動回路。 - 【請求項９】 前記位相反転器が、第１および第２の位
相反転トランジスタを含み、該第１の位相反転トランジ
スタが、第１の導電型であって、前記入力端子に連結さ
れる制御端子、前記第１の駆動電圧に連結される第１の
端子、および前記出力端子に連結される第２の端子を有
し、前記第２の位相反転トランジスタが、前記第１の導
電型と反対の第２の導電型であって、前記入力端子に連
結される制御端子、前記基準電圧に連結される第１の端
子、および前記出力端子に連結される第２の端子を有す
る請求項６に記載の高電圧駆動回路。 - 【請求項１０】 前記バイアストランジスタおよび前記
第１の位相反転トランジスタがＰ型トランジスタであ
り、前記第２の位相反転トランジスタがＮ型トランジス
タである請求項９に記載の高電圧駆動回路。 - 【請求項１１】 前記バイアストランジスタが、前記第
１の端子に連結されるボディ端子を有する請求項６に記
載の高電圧駆動回路。 - 【請求項１２】 前記制御端子が、前記制御端子におい
て前記プログラミング段階の間に第１の電圧を供給し、
前記読み出し段階の間に第２の電圧を供給するバイアス
電圧発生器と連結されている請求項６に記載の高電圧駆
動回路。 - 【請求項１３】 入力端子と出力端子との間に連結され
る位相反転器を有する駆動回路を用いて不揮発性メモリ
の選択されたワード線を駆動する方法であって、前記位
相反転器が、前記入力端子と連結される制御端子、第１
の端子、および前記出力端子と連結される第２の端子を
有する第１の位相反転トランジスタと、制御端子、第１
の端子、および前記入力端子に連結される第２の端子を
有するバイアストランジスタとを含む方法において、 第１の駆動電圧源から前記第１の位相反転トランジスタ
の前記第１の端子をバイアスする段階、および第２の駆
動電圧源から前記バイアストランジスタの前記第１の端
子をバイアスする段階を含み、前記バイアストランジス
タの前記第１の端子をバイアスする行為が、前記メモリ
のプログラミング段階の間に第１のバイアス電圧を供給
する段階および前記メモリの読み出し段階の間に第２の
バイアス電圧を供給する段階を含む不揮発性メモリの選
択されたワード線を駆動する方法。 - 【請求項１４】 前記プログラミング段階と前記読み出
し段階との間の遷移の間に、前記第１のバイアス電圧か
ら前記第２のバイアス電圧に切り替える段階、 前記プログラミング段階の持続時間の間、前記バイアス
トランジスタの前記第１の端子を前記第１のバイアス電
圧に維持する段階、および前記読み出し段階の持続時間
の間、前記バイアストランジスタの前記第１の端子を前
記第２のバイアス電圧に維持する段階をさらに含む請求
項１３に記載の不揮発性メモリの選択されたワード線を
駆動する方法。 - 【請求項１５】 前記プログラミング段階の間に前記バ
イアストランジスタの前記制御端子を第１の電圧にバイ
アスする段階、および前記読み出し段階の間に前記バイ
アストランジスタの前記制御端子を第２の電圧にバイア
スする段階をさらに含む請求項１３に記載の不揮発性メ
モリの選択されたワード線を駆動する方法。 - 【請求項１６】 前記出力端子から前記バイアストラン
ジスタの前記制御端子を駆動する段階をさらに含む請求
項１３に記載の不揮発性メモリの選択されたワード線を
駆動する方法。 - 【請求項１７】 前記バイアストランジスタの前記制御
端子を固定した電圧にバイアスする段階をさらに含む請
求項１３に記載の不揮発性メモリの選択されたワード線
を駆動する方法。 - 【請求項１８】 前記位相反転器が、前記第１の位相反
転器トランジスタおよび前記バイアストランジスタとは
反対の導電型である第２の位相反転トランジスタを含
み、前記入力端子が第１の電圧値である場合に該第２の
位相反転トランジスタを経由して前記出力端子を駆動接
地する段階をさらに含む請求項１３に記載の不揮発性メ
モリの選択されたワード線を駆動する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP97830738.7 | 1997-12-31 | ||
| EP97830738A EP0933784A1 (en) | 1997-12-31 | 1997-12-31 | High voltage driver circuit for the decoding phase in multilevel non-volatile memory devices. |
Publications (1)
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