JP2000057789A - 不揮発性メモリセルを読み出すための装置および方法 - Google Patents
不揮発性メモリセルを読み出すための装置および方法Info
- Publication number
- JP2000057789A JP2000057789A JP15223299A JP15223299A JP2000057789A JP 2000057789 A JP2000057789 A JP 2000057789A JP 15223299 A JP15223299 A JP 15223299A JP 15223299 A JP15223299 A JP 15223299A JP 2000057789 A JP2000057789 A JP 2000057789A
- Authority
- JP
- Japan
- Prior art keywords
- reading
- transistors
- memory cell
- input
- cells
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】 基準セルを持たない不揮発性メモリセルを読
みだすための装置および方法を得る。 【解決手段】 読み出し方法は、未知のチャージ状態を
記憶する２個のメモリセル（Ｆ１、Ｆ２）に同時に供給
し；各チャージ状態に相関する２個の電気量（Ｖａ、Ｖ
ｂ）を生成し；この２個の電気量を互いに比較し；比較
結果に基づいて２ビット信号（０１、０２）を生成す
る、各ステップからなる。読み出し回路は、２入力コン
パレータ（５８）を備え、このコンパレータはそれぞれ
が電流／電圧コンバータ（４１）によって各メモリセル
に接続された並列な２個の分岐を備えている。２入力コ
ンパレータ回路（５８）と電流／電圧コンバータ（４
１）の両者は、低しきい値トランジスタ（４９、５０、
６５〜６８）を備えている。
みだすための装置および方法を得る。 【解決手段】 読み出し方法は、未知のチャージ状態を
記憶する２個のメモリセル（Ｆ１、Ｆ２）に同時に供給
し；各チャージ状態に相関する２個の電気量（Ｖａ、Ｖ
ｂ）を生成し；この２個の電気量を互いに比較し；比較
結果に基づいて２ビット信号（０１、０２）を生成す
る、各ステップからなる。読み出し回路は、２入力コン
パレータ（５８）を備え、このコンパレータはそれぞれ
が電流／電圧コンバータ（４１）によって各メモリセル
に接続された並列な２個の分岐を備えている。２入力コ
ンパレータ回路（５８）と電流／電圧コンバータ（４
１）の両者は、低しきい値トランジスタ（４９、５０、
６５〜６８）を備えている。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性メモリセ
ルを読み出すための方法および装置に関する。
ルを読み出すための方法および装置に関する。
【０００２】
【従来の技術】周知の様にメモリセルは、現在の所、適
宜にバイアスされたセルに流れ込む電流を電圧に変換
し、この様にして得られた電圧を基準セルで生成された
基準電圧と比較する事によって、読み取られている。基
準セルのチャージ状態は既知であり、かつ通常バージン
セルである。実際、読み取られたメモリセルは、蓄積さ
れたチャージ状態によって異なる電流を導通し、基準セ
ル中を流れる電流との比較（センス・アンプによって実
行される）によって、セルが書き込まれているか消去さ
れているか、そして記憶されたデータが「０」あるいは
「１」であるかの検出が可能である。
宜にバイアスされたセルに流れ込む電流を電圧に変換
し、この様にして得られた電圧を基準セルで生成された
基準電圧と比較する事によって、読み取られている。基
準セルのチャージ状態は既知であり、かつ通常バージン
セルである。実際、読み取られたメモリセルは、蓄積さ
れたチャージ状態によって異なる電流を導通し、基準セ
ル中を流れる電流との比較（センス・アンプによって実
行される）によって、セルが書き込まれているか消去さ
れているか、そして記憶されたデータが「０」あるいは
「１」であるかの検出が可能である。
【０００３】図１は、読み取るべきセルアレイ２および
基準セル３に接続された読み取り装置（センス・アン
プ）１の、簡略化した図を示している。センス・アンプ
１は、ソフト書き込み（セルの疑似書き込み）を防止す
るための回路４と、電流−電圧コンバータ５およびコン
パレータ６を備えている。セル読み取りの正確さは、し
たがって基準セルの満足な動作にかなり大きく依存す
る。
基準セル３に接続された読み取り装置（センス・アン
プ）１の、簡略化した図を示している。センス・アンプ
１は、ソフト書き込み（セルの疑似書き込み）を防止す
るための回路４と、電流−電圧コンバータ５およびコン
パレータ６を備えている。セル読み取りの正確さは、し
たがって基準セルの満足な動作にかなり大きく依存す
る。
【０００４】現在、ＥＰＲＯＭメモリ内において、基準
セルは各出力に対して１個、アレイの１個のコラムを基
準として使用して、メモリアレイ内に形成されている。
この解決方法は、例えば、メモリセルしきい値に対する
基準セルしきい値の分散度が低い事；メモリセルと一緒
に基準セルをバイアスする事によってタイミングが単純
化される事；およびセンス・アンプ分岐のバランス、の
ような幾つかの長所を有している。
セルは各出力に対して１個、アレイの１個のコラムを基
準として使用して、メモリアレイ内に形成されている。
この解決方法は、例えば、メモリセルしきい値に対する
基準セルしきい値の分散度が低い事；メモリセルと一緒
に基準セルをバイアスする事によってタイミングが単純
化される事；およびセンス・アンプ分岐のバランス、の
ような幾つかの長所を有している。
【０００５】
【発明が解決しようとする課題】しかしながら、上記解
決方法はフラッシュタイプメモリに適用する事は出来な
い。このタイプのメモリでは、（セクタにおいて生じ
る）メモリセル消去の間において、基準セルが空乏化
（過消去）されるのを防止するために、基準セルをメモ
リセルの接地とは別に接地する事が必要である。更に、
フラッシュタイプメモリでは、メモリアレイ内部への基
準セルの配置は、例えば、サイクル問題を引き起こす
事、更に基準セルの数が多い事に起因して、テストステ
ップで必要な場合もある、基準しきい値の修正が妨げら
れる事、の様な基準セル自身へのストレスを引き起こ
す。従ってフラッシュ・メモリでは、基準セルは、メモ
リアレイの外部に配置された小さなアレイ中に集められ
ている。これによって基準セルは、可能な最良の基準
（しかしながらこれは全てのセンス・アンプに対して同
じである) を得るために、テストステップの間に、消去
しおよび／または書き込む事ができる。
決方法はフラッシュタイプメモリに適用する事は出来な
い。このタイプのメモリでは、（セクタにおいて生じ
る）メモリセル消去の間において、基準セルが空乏化
（過消去）されるのを防止するために、基準セルをメモ
リセルの接地とは別に接地する事が必要である。更に、
フラッシュタイプメモリでは、メモリアレイ内部への基
準セルの配置は、例えば、サイクル問題を引き起こす
事、更に基準セルの数が多い事に起因して、テストステ
ップで必要な場合もある、基準しきい値の修正が妨げら
れる事、の様な基準セル自身へのストレスを引き起こ
す。従ってフラッシュ・メモリでは、基準セルは、メモ
リアレイの外部に配置された小さなアレイ中に集められ
ている。これによって基準セルは、可能な最良の基準
（しかしながらこれは全てのセンス・アンプに対して同
じである) を得るために、テストステップの間に、消去
しおよび／または書き込む事ができる。
【０００６】更に、メモリセルの正しい読み取りのため
に重要な特徴は、それらの分布を考慮に入れて、書き込
まれかつ消去されたメモリセルの特性と比較し、基準セ
ルの特性（基準特性）の位置付けに関係している。特に
図２を参照すると、基準特性の位置は、最も悪く消去さ
れたセルアレイの特性（しきい値Ｖtcを有するカーブＩ
E ）と最悪にプログラムされたセルの特性（しきい値Ｖ
tsを有するカーブＩW）の中間であるべきである。この
ために、２個の解に基づいて既知のＩ／Ｖコンバータ、
即ち、図２の基準特性Ｒ1 を提供する不均衡コンバータ
と、図３の基準特性Ｒ2 を提供する半並列コンバータが
構成される。
に重要な特徴は、それらの分布を考慮に入れて、書き込
まれかつ消去されたメモリセルの特性と比較し、基準セ
ルの特性（基準特性）の位置付けに関係している。特に
図２を参照すると、基準特性の位置は、最も悪く消去さ
れたセルアレイの特性（しきい値Ｖtcを有するカーブＩ
E ）と最悪にプログラムされたセルの特性（しきい値Ｖ
tsを有するカーブＩW）の中間であるべきである。この
ために、２個の解に基づいて既知のＩ／Ｖコンバータ、
即ち、図２の基準特性Ｒ1 を提供する不均衡コンバータ
と、図３の基準特性Ｒ2 を提供する半並列コンバータが
構成される。
【０００７】この２個の解は、異なる応用分野を有して
いる。図２の、その第１は、高い電源レベル（５Ｖ）で
作動するメモリに適し；図３のその第２は低電圧（３Ｖ
未満）で作動するメモリに適している。これらのコンバ
ータにおいて、基準を正確に位置決めする事の必要性、
およびＩ／Ｖコンバータ５の負荷の修正によって、セル
トランス特性の利得（外部から見た利得）を正確に選択
する事の必要性に由来して、重要な問題が生じる。実
際、これらの動作はデリケートで時間を消費するもので
あり；更に基準セル（または複数の基準セル）はセルア
レイの全体分布を代表するものではなく、更にその結果
センス・アンプによるレスポンス分布の上昇をもたら
す。最後に、基準セルは異なるストレスを受け、セルア
レイと同じプログラム／消去サイクルを経験せず、しか
もその一方で、読み取りの間にほぼ連続してバイアスさ
れているので、セルアレイと同様にエイジングされる事
はない。
いる。図２の、その第１は、高い電源レベル（５Ｖ）で
作動するメモリに適し；図３のその第２は低電圧（３Ｖ
未満）で作動するメモリに適している。これらのコンバ
ータにおいて、基準を正確に位置決めする事の必要性、
およびＩ／Ｖコンバータ５の負荷の修正によって、セル
トランス特性の利得（外部から見た利得）を正確に選択
する事の必要性に由来して、重要な問題が生じる。実
際、これらの動作はデリケートで時間を消費するもので
あり；更に基準セル（または複数の基準セル）はセルア
レイの全体分布を代表するものではなく、更にその結果
センス・アンプによるレスポンス分布の上昇をもたら
す。最後に、基準セルは異なるストレスを受け、セルア
レイと同じプログラム／消去サイクルを経験せず、しか
もその一方で、読み取りの間にほぼ連続してバイアスさ
れているので、セルアレイと同様にエイジングされる事
はない。
【０００８】従って、基準セルの設計および制御は、困
難でかつ複雑である。本発明の目的は、従って上述の欠
点を克服する事である。
難でかつ複雑である。本発明の目的は、従って上述の欠
点を克服する事である。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明によれば、未知のチャージ状態を記憶する２
個のメモリセル（Ｆ１、Ｆ２）のそれぞれに接続可能な
２個の入力ノード（１１、１２）を有する、不揮発性メ
モリセル（Ｆ１、Ｆ２）を読み出すための装置（１０）
であって、２入力コンパレータ回路（５８）を備え、該
２入力コンパレータ回路（５８）は前記２入力ノード
（１１、１２）の各１個にそれぞれ接続された２個の入
力（４１ａ、４１ｂ）を有し、前記チャージ状態を互い
に比較し、更に出力において前記チャージ状態をコーデ
ィングする２ビット信号（０１、０２）を生成する事を
特徴とする、不揮発性メモリセルを読み出すための装置
が提供される。
に、本発明によれば、未知のチャージ状態を記憶する２
個のメモリセル（Ｆ１、Ｆ２）のそれぞれに接続可能な
２個の入力ノード（１１、１２）を有する、不揮発性メ
モリセル（Ｆ１、Ｆ２）を読み出すための装置（１０）
であって、２入力コンパレータ回路（５８）を備え、該
２入力コンパレータ回路（５８）は前記２入力ノード
（１１、１２）の各１個にそれぞれ接続された２個の入
力（４１ａ、４１ｂ）を有し、前記チャージ状態を互い
に比較し、更に出力において前記チャージ状態をコーデ
ィングする２ビット信号（０１、０２）を生成する事を
特徴とする、不揮発性メモリセルを読み出すための装置
が提供される。
【００１０】更に、それぞれ未知のチャージ状態を記憶
する２個のメモリセル（Ｆ１、Ｆ２）に同時に供給し；
前記チャージ状態のそれぞれの１個に関係する２個の電
気量（Ｖａ、Ｖｂ）を生成する；各ステップからなり、
前記２個の電気量（Ｖａ、Ｖｂ）を互いに比較し；前記
比較に基づいて２ビット信号（０１、０２）を生成す
る；各ステップを特徴とする、不揮発性メモリセルを読
み出すための方法、が提供される。
する２個のメモリセル（Ｆ１、Ｆ２）に同時に供給し；
前記チャージ状態のそれぞれの１個に関係する２個の電
気量（Ｖａ、Ｖｂ）を生成する；各ステップからなり、
前記２個の電気量（Ｖａ、Ｖｂ）を互いに比較し；前記
比較に基づいて２ビット信号（０１、０２）を生成す
る；各ステップを特徴とする、不揮発性メモリセルを読
み出すための方法、が提供される。
【００１１】
【発明の実施の形態】実際、本発明による読み取り装置
は、既知のチャージ状態を有する特別の基準セルを使用
する事は無いが、しかし２ビットの読み取り、好ましく
は１バイトの２ビットを、これらを互いのダイナミック
基準として使用して、同時に互いに比較する。
は、既知のチャージ状態を有する特別の基準セルを使用
する事は無いが、しかし２ビットの読み取り、好ましく
は１バイトの２ビットを、これらを互いのダイナミック
基準として使用して、同時に互いに比較する。
【００１２】本発明を理解するために、好ましい実施形
態を、全くの非限定的な事例として、添付図面と共に詳
細に説明する。図４において、一般に１０で示す読出装
置は、メモリセルＦ１およびＦ２にそれぞれ接続された
第１および第２の入力ノード１１、１２と、出力電圧０
１および０２を供給する第１および第２の出力ノード１
３、１４を有している。不揮発性タイプで、特にフラッ
シュ・タイプのセルＦ１、Ｆ２は、好ましくは同時に読
み出される単一バイトのセルであり、電源電圧が十分な
値を有している場合、電源電圧Ｖccと同じ値を有し、か
つそれ以外は適当な回路によってここでは議論しないが
それ自身周知の方法で昇圧された読出電圧ＶR によっ
て、そのゲート端子がバイアスされている。
態を、全くの非限定的な事例として、添付図面と共に詳
細に説明する。図４において、一般に１０で示す読出装
置は、メモリセルＦ１およびＦ２にそれぞれ接続された
第１および第２の入力ノード１１、１２と、出力電圧０
１および０２を供給する第１および第２の出力ノード１
３、１４を有している。不揮発性タイプで、特にフラッ
シュ・タイプのセルＦ１、Ｆ２は、好ましくは同時に読
み出される単一バイトのセルであり、電源電圧が十分な
値を有している場合、電源電圧Ｖccと同じ値を有し、か
つそれ以外は適当な回路によってここでは議論しないが
それ自身周知の方法で昇圧された読出電圧ＶR によっ
て、そのゲート端子がバイアスされている。
【００１３】各入力ノード１１、１２は、各フィードバ
ックカスケード回路１７、１８によって、各第１の電流
ミラー回路１９、２０の入力ノード１９ａ、２０ａに接
続されている。フィードバックカスケード回路１７、１
８はノード１１、１９ａ及び１２、２０ａ間にそれぞれ
配置された各ＮＭＯＳトランジスタ２１と、ノード１
１、１２および各ＮＭＯＳトランジスタ２１のゲート端
子間にそれぞれ配置されたインバータ２２を備えてい
る。フィードバックカスケード回路１７、１８は、周知
の方法でソフト書き込み現象を防止するために、入力ノ
ード１１、１２上に現れる電圧を調整する。第１の電流
ミラー回路１９、２０は、ノード１９ａ、２０のそれぞ
れとＶccにセットされた電源ライン３０間にダイオード
接続されたＰＭＯＳ２３と、電源ライン３０と各出力ノ
ード１９ｂ、２０ｂ間に接続されたトランジスタ２４を
備えている。トランジスタ２３および２４は互いに接続
されたゲート端子を有している。出力ノード１９ｂ、２
０ｂはフィードバックカスケード回路１７、１８に等し
い各フィードバックカスケード回路３１、３２によっ
て、トランジスタ３５および３６を含むＮＭＯＳタイプ
の各第２の電流ミラー回路３３、３４の入力ノード３３
ａ、３４ａに接続され、その結果通常供給されるものよ
りも低いしきい値電圧を有する。特に、トランジスタ３
５は各入力ノード３３ａ、３４ａおよび接地３８間にダ
イオード接続されており；トランジスタ３６は接地３８
に接続されたソース端子と各出力ノード３３ｂ、３４ｂ
を形成するドレイン端子を有している。出力ノード３３
ｂ、３４ｂは、各フィードバックカスケード回路３９、
４０によって、電流／電圧コンバータ４１の第１および
第２の入力／出力ノード４１ａ、４１ｂにそれぞれ接続
されている。
ックカスケード回路１７、１８によって、各第１の電流
ミラー回路１９、２０の入力ノード１９ａ、２０ａに接
続されている。フィードバックカスケード回路１７、１
８はノード１１、１９ａ及び１２、２０ａ間にそれぞれ
配置された各ＮＭＯＳトランジスタ２１と、ノード１
１、１２および各ＮＭＯＳトランジスタ２１のゲート端
子間にそれぞれ配置されたインバータ２２を備えてい
る。フィードバックカスケード回路１７、１８は、周知
の方法でソフト書き込み現象を防止するために、入力ノ
ード１１、１２上に現れる電圧を調整する。第１の電流
ミラー回路１９、２０は、ノード１９ａ、２０のそれぞ
れとＶccにセットされた電源ライン３０間にダイオード
接続されたＰＭＯＳ２３と、電源ライン３０と各出力ノ
ード１９ｂ、２０ｂ間に接続されたトランジスタ２４を
備えている。トランジスタ２３および２４は互いに接続
されたゲート端子を有している。出力ノード１９ｂ、２
０ｂはフィードバックカスケード回路１７、１８に等し
い各フィードバックカスケード回路３１、３２によっ
て、トランジスタ３５および３６を含むＮＭＯＳタイプ
の各第２の電流ミラー回路３３、３４の入力ノード３３
ａ、３４ａに接続され、その結果通常供給されるものよ
りも低いしきい値電圧を有する。特に、トランジスタ３
５は各入力ノード３３ａ、３４ａおよび接地３８間にダ
イオード接続されており；トランジスタ３６は接地３８
に接続されたソース端子と各出力ノード３３ｂ、３４ｂ
を形成するドレイン端子を有している。出力ノード３３
ｂ、３４ｂは、各フィードバックカスケード回路３９、
４０によって、電流／電圧コンバータ４１の第１および
第２の入力／出力ノード４１ａ、４１ｂにそれぞれ接続
されている。
【００１４】インバータ２２がノード３３ｂ、各３４ｂ
に接続された第１の入力と外部から供給されるイネーブ
ル信号ＥＮを受信するその他の入力を有するＮＯＲゲー
ト４２によって置き換えられている事実を除くと、フィ
ードバックカスケード回路３９、４０はフィードバック
カスケード回路１７、１８と類似している。ＮＯＲゲー
ト４２の出力は、ノード３３ｂ、各３４ｂ、およびノー
ド４１ａ、各４１ｂ間に配置されたＮＭＯＳトランジス
タ４３のゲート端子に接続されている。ＮＭＯＳタイプ
の第１の等化トランジスタ４４が、ノード３３ｂおよび
３４ｂ間に接続され、信号ＡＴＤを受信する制御端子を
有している。ＮＭＯＳタイプの第２の等化トランジスタ
４５が、ＮＭＯＳトランジスタ４３のゲート端子間に接
続され、また信号ＡＴＤを受信する制御端子を有してい
る。更に、ＮＭＯＳタイプの第３の等化トランジスタ４
６が、電流／電圧コンバータ４１の入力／出力ノード４
１ａ、４１ｂ間に接続され、また信号ＡＴＤを受信する
制御端子を有している。等化トランジスタ４４〜４６
は、周知の方法で、ノード３３ｂ３４ｂに現れる電圧と
更に等化ステップにおいてノード４１ａ、４１ｂ上に現
れる電圧を互いに等化するように動作する。この場合、
信号ＡＴＤ（本読み取り装置を備えるメモリにおいてア
ドレス遷移の検出によって生成される）は、高い値を有
し、かつ、セルＦ１およびセルＦ２にそれぞれ接続され
た２個の装置分岐（デバイスブランチ）が独立して進展
し、セルＦ１、Ｆ２が書き込まれているかあるいは消去
されているかに依存して、入力／出力ノード４１ａ、４
１ｂに達する事が可能となるように、実際の読み取りス
テップの間にスイッチオフされる。
に接続された第１の入力と外部から供給されるイネーブ
ル信号ＥＮを受信するその他の入力を有するＮＯＲゲー
ト４２によって置き換えられている事実を除くと、フィ
ードバックカスケード回路３９、４０はフィードバック
カスケード回路１７、１８と類似している。ＮＯＲゲー
ト４２の出力は、ノード３３ｂ、各３４ｂ、およびノー
ド４１ａ、各４１ｂ間に配置されたＮＭＯＳトランジス
タ４３のゲート端子に接続されている。ＮＭＯＳタイプ
の第１の等化トランジスタ４４が、ノード３３ｂおよび
３４ｂ間に接続され、信号ＡＴＤを受信する制御端子を
有している。ＮＭＯＳタイプの第２の等化トランジスタ
４５が、ＮＭＯＳトランジスタ４３のゲート端子間に接
続され、また信号ＡＴＤを受信する制御端子を有してい
る。更に、ＮＭＯＳタイプの第３の等化トランジスタ４
６が、電流／電圧コンバータ４１の入力／出力ノード４
１ａ、４１ｂ間に接続され、また信号ＡＴＤを受信する
制御端子を有している。等化トランジスタ４４〜４６
は、周知の方法で、ノード３３ｂ３４ｂに現れる電圧と
更に等化ステップにおいてノード４１ａ、４１ｂ上に現
れる電圧を互いに等化するように動作する。この場合、
信号ＡＴＤ（本読み取り装置を備えるメモリにおいてア
ドレス遷移の検出によって生成される）は、高い値を有
し、かつ、セルＦ１およびセルＦ２にそれぞれ接続され
た２個の装置分岐（デバイスブランチ）が独立して進展
し、セルＦ１、Ｆ２が書き込まれているかあるいは消去
されているかに依存して、入力／出力ノード４１ａ、４
１ｂに達する事が可能となるように、実際の読み取りス
テップの間にスイッチオフされる。
【００１５】電流／電圧コンバータ４１は、一対のＮＭ
ＯＳタイプの負荷トランジスタ４９、５０を備えてい
る。これらのトランジスタは、ダイオード接続され、か
つ入力ノード４１ａ、各４１ｂ、電源ライン３０に接続
されたドレイン端子、ドレイン端子に接続されたゲート
端子、およびソース端子に接続されたバルクを有してい
る。負荷トランジスタ４９、５０は、図５の断面図にお
いて示されている様に、３重のウエルタイプである。図
５において、負荷トランジスタ４９、５０のバルクは、
Ｎ+ タイプのソース領域１０１およびドレイン領域１０
２を収容するＰウエルを含むものとして示されている。
Ｐウエル１００はソース領域１０１に電気的に接続さ
れ、ＶccにバイアスされたＮウエル１０５中に収容され
ており、更に接地された基板１０６中に形成されてい
る。それによって、バルクは基板１０６から電気的に分
離され、ソース領域１０１と同じ電位を有し、その結果
負荷トランジスタ４９、５０は特に低いしきい値電圧を
有する。このしきい値電圧は、人体効果(body effect)
（この効果によると、人体とソース領域間の電圧降下が
増加すると、しきい値電圧が増加する）によって影響さ
れない。
ＯＳタイプの負荷トランジスタ４９、５０を備えてい
る。これらのトランジスタは、ダイオード接続され、か
つ入力ノード４１ａ、各４１ｂ、電源ライン３０に接続
されたドレイン端子、ドレイン端子に接続されたゲート
端子、およびソース端子に接続されたバルクを有してい
る。負荷トランジスタ４９、５０は、図５の断面図にお
いて示されている様に、３重のウエルタイプである。図
５において、負荷トランジスタ４９、５０のバルクは、
Ｎ+ タイプのソース領域１０１およびドレイン領域１０
２を収容するＰウエルを含むものとして示されている。
Ｐウエル１００はソース領域１０１に電気的に接続さ
れ、ＶccにバイアスされたＮウエル１０５中に収容され
ており、更に接地された基板１０６中に形成されてい
る。それによって、バルクは基板１０６から電気的に分
離され、ソース領域１０１と同じ電位を有し、その結果
負荷トランジスタ４９、５０は特に低いしきい値電圧を
有する。このしきい値電圧は、人体効果(body effect)
（この効果によると、人体とソース領域間の電圧降下が
増加すると、しきい値電圧が増加する）によって影響さ
れない。
【００１６】各バイアス分岐５１、５２は各負荷トラン
ジスタ４９、５０に並列に配置され；バイアス分岐５
１、５２は互いに等しく、更にＰＭＯＳトランジスタ５
３とネイティブタイプのＮＭＯＳトランジスタ５４を備
え；ＰＭＯＳトランジスタ５３は電源ライン３０に接続
されたソース端子と、接地３８に接続されたゲート端子
と、更にＮＭＯＳトランジスタ５４のドレイン端子に接
続されたドレイン端子を有し；ＮＭＯＳトランジスタ５
４は信号ＡＴＤを受信するゲート端子と各入力／出力ノ
ード４１ａ、４１ｂに接続されたソース端子を有してい
る。等化期間において、信号ＡＴＤがハイの場合、バイ
アス分岐５１、５２は電流の流量を周知の方法で初期設
定し、かつ入力／出力ノード４１ａ、４１ｂをネイティ
ブトランジスタのしきい値電圧よりも小さい電圧Ｖccに
保持する。
ジスタ４９、５０に並列に配置され；バイアス分岐５
１、５２は互いに等しく、更にＰＭＯＳトランジスタ５
３とネイティブタイプのＮＭＯＳトランジスタ５４を備
え；ＰＭＯＳトランジスタ５３は電源ライン３０に接続
されたソース端子と、接地３８に接続されたゲート端子
と、更にＮＭＯＳトランジスタ５４のドレイン端子に接
続されたドレイン端子を有し；ＮＭＯＳトランジスタ５
４は信号ＡＴＤを受信するゲート端子と各入力／出力ノ
ード４１ａ、４１ｂに接続されたソース端子を有してい
る。等化期間において、信号ＡＴＤがハイの場合、バイ
アス分岐５１、５２は電流の流量を周知の方法で初期設
定し、かつ入力／出力ノード４１ａ、４１ｂをネイティ
ブトランジスタのしきい値電圧よりも小さい電圧Ｖccに
保持する。
【００１７】電流／電圧コンバータ４１の第１および第
２の入力／出力ノード４１ａ、４１ｂはコンパレータ回
路５８に接続されており、この回路５８は互いに等しく
かつ互いに並列に配置された第１および第２の分岐５
９、６０を含んでいる。詳しく言うと、第１のブランチ
５９はＰＭＯＳトランジスタ６３と、電源ライン３０と
接地３８間に直列に接続された３個のＮＭＯＳトランジ
スタ６５、６７、６９を備え；第２の分岐６０はＰＭＯ
Ｓトランジスタ６４と、同様に電源ライン３０と接地３
８間に接続された３個のＮＭＯＳトランジスタ６６、６
８、７０を備えている。ＮＭＯＳトランジスタはネイテ
ィブで、しきい値の低いタイプであり；第１の分岐５９
のＰＭＯＳトランジスタ６３およびＮＭＯＳトランジス
タ６７、６９は、全て第１の入力／出力ノード４１ａに
接続されたゲート端子を有しており；第２の分岐６０の
ＰＭＯＳトランジスタ６４およびＮＭＯＳトランジスタ
６８、７０は全て、第２の入力／出力ノード４１ｂに接
続されたゲート端子を有している。第１、第２の分岐５
９、６０のＮＭＯＳトランジスタ６５および６６はダイ
オード接続され、各ソース端子に接続されたバルクを有
し、かつ同様に負荷トランジスタ４９、５０の様に三重
ウエルタイプである。第１、第２の分岐５９、６０のＰ
ＭＯＳトランジスタ６３、６４は電源ライン３０に接続
されたソース端子とＮＭＯＳトランジスタ６５、６６の
ドレイン端子に接続されたゲート端子を有し；各ＮＭＯ
Ｓトランジスタ６５、６７および６６間の中間ノード
は、読み取り装置１０の第１の出力１３と各第２の出力
１４を形成し；ＮＭＯＳトランジスタ６９、７０のソー
ス端子は接地３８に接続されている。
２の入力／出力ノード４１ａ、４１ｂはコンパレータ回
路５８に接続されており、この回路５８は互いに等しく
かつ互いに並列に配置された第１および第２の分岐５
９、６０を含んでいる。詳しく言うと、第１のブランチ
５９はＰＭＯＳトランジスタ６３と、電源ライン３０と
接地３８間に直列に接続された３個のＮＭＯＳトランジ
スタ６５、６７、６９を備え；第２の分岐６０はＰＭＯ
Ｓトランジスタ６４と、同様に電源ライン３０と接地３
８間に接続された３個のＮＭＯＳトランジスタ６６、６
８、７０を備えている。ＮＭＯＳトランジスタはネイテ
ィブで、しきい値の低いタイプであり；第１の分岐５９
のＰＭＯＳトランジスタ６３およびＮＭＯＳトランジス
タ６７、６９は、全て第１の入力／出力ノード４１ａに
接続されたゲート端子を有しており；第２の分岐６０の
ＰＭＯＳトランジスタ６４およびＮＭＯＳトランジスタ
６８、７０は全て、第２の入力／出力ノード４１ｂに接
続されたゲート端子を有している。第１、第２の分岐５
９、６０のＮＭＯＳトランジスタ６５および６６はダイ
オード接続され、各ソース端子に接続されたバルクを有
し、かつ同様に負荷トランジスタ４９、５０の様に三重
ウエルタイプである。第１、第２の分岐５９、６０のＰ
ＭＯＳトランジスタ６３、６４は電源ライン３０に接続
されたソース端子とＮＭＯＳトランジスタ６５、６６の
ドレイン端子に接続されたゲート端子を有し；各ＮＭＯ
Ｓトランジスタ６５、６７および６６間の中間ノード
は、読み取り装置１０の第１の出力１３と各第２の出力
１４を形成し；ＮＭＯＳトランジスタ６９、７０のソー
ス端子は接地３８に接続されている。
【００１８】通常の状態において、セルＦ１、Ｆ２が同
じバイトに属する場合、全バイトを読み取るためには、
上記読み取り装置１０と同様の構造の４個の読み取り装
置が必要である。図４の回路は以下の様に動作する。消去された両メモリセルＦ１、Ｆ２ この場合、２個のセルＦ１およびＦ２が異なる電流を吸
収しても、それらが吸収する電流は第１および第２の電
流ミラー回路１９、２０および３３、３４において鏡映
される。その後、等化ステップの終わりにおいて、信号
ＡＴＤが再び低くなると、入力／出力ノード４１ａ、４
１ｂ上に現れる電圧は、第２の電流ミラー回路３３、３
４のＮＭＯＳトランジスタ３６のほぼしきい値まで降下
する。このしきい値は、ＮＭＯＳトランジスタ３６がネ
イティブタイプであるため、非常に低い（約０．５
Ｖ）。その結果、コンパレータ回路５８のＰＭＯＳトラ
ンジスタ６３、６４はスイッチオンし、ＮＭＯＳトラン
ジスタ６９、７０はスイッチオフする。この状態におい
て、ＰＭＯＳトランジスタ６３、６４は、両出力１３、
１４を、ネイティブＮＭＯＳトランジスタ６５、６６の
しきい値よりも低い電源電圧Ｖccと同じ値を有する電圧
値に設定し、その結果電圧０１および０２は両方ともハ
イとなって、論理状態“１１”（２ビット論理信号）に
対応する。この状態は、図６のシミュレーションに相当
し、ここでＶａは第1 の入力/ 出力ノード４１ａに現れ
る電圧であり、Ｖｂは第２の入力／出力ノード４１ｂに
現れる電圧であり、かつその他の電圧は既に説明した意
味を有する。
じバイトに属する場合、全バイトを読み取るためには、
上記読み取り装置１０と同様の構造の４個の読み取り装
置が必要である。図４の回路は以下の様に動作する。消去された両メモリセルＦ１、Ｆ２ この場合、２個のセルＦ１およびＦ２が異なる電流を吸
収しても、それらが吸収する電流は第１および第２の電
流ミラー回路１９、２０および３３、３４において鏡映
される。その後、等化ステップの終わりにおいて、信号
ＡＴＤが再び低くなると、入力／出力ノード４１ａ、４
１ｂ上に現れる電圧は、第２の電流ミラー回路３３、３
４のＮＭＯＳトランジスタ３６のほぼしきい値まで降下
する。このしきい値は、ＮＭＯＳトランジスタ３６がネ
イティブタイプであるため、非常に低い（約０．５
Ｖ）。その結果、コンパレータ回路５８のＰＭＯＳトラ
ンジスタ６３、６４はスイッチオンし、ＮＭＯＳトラン
ジスタ６９、７０はスイッチオフする。この状態におい
て、ＰＭＯＳトランジスタ６３、６４は、両出力１３、
１４を、ネイティブＮＭＯＳトランジスタ６５、６６の
しきい値よりも低い電源電圧Ｖccと同じ値を有する電圧
値に設定し、その結果電圧０１および０２は両方ともハ
イとなって、論理状態“１１”（２ビット論理信号）に
対応する。この状態は、図６のシミュレーションに相当
し、ここでＶａは第1 の入力/ 出力ノード４１ａに現れ
る電圧であり、Ｖｂは第２の入力／出力ノード４１ｂに
現れる電圧であり、かつその他の電圧は既に説明した意
味を有する。
【００１９】書き込まれたメモリセルＦ１およびＦ２ この場合、セルは電流を吸収せず、或いは小さな電流の
みを吸収し、この電流値は互いに異なる場合もある。最
も悪い状態にあっても、セルＦ１、Ｆ２によって吸収さ
れかつ第１および第２の電流ミラー回路１９、２０およ
び２２、２３において鏡映される電流は、入力／出力ノ
ード４１ａ、４１ｂにおける電圧を低下させるに充分で
はない。この電圧は、実際理想的な状態ではその最大値
に達し、この値はネイティブな負荷トランジスタ４９、
５０のしきい値（０．５Ｖ）よりも低い電源電圧Ｖccに
等しい。その結果、コンパレータ回路５８のＰＭＯＳト
ランジスタ６３、６４はスイッチオフのままであり、か
つＮＭＯＳトランジスタ６７〜７０はスイッチオンのま
まである。出力１３、１４における電圧０１および０２
はこの様にして低く、論理状態“００”に相当する。こ
の状態は図７のシミュレーションに対応する。
みを吸収し、この電流値は互いに異なる場合もある。最
も悪い状態にあっても、セルＦ１、Ｆ２によって吸収さ
れかつ第１および第２の電流ミラー回路１９、２０およ
び２２、２３において鏡映される電流は、入力／出力ノ
ード４１ａ、４１ｂにおける電圧を低下させるに充分で
はない。この電圧は、実際理想的な状態ではその最大値
に達し、この値はネイティブな負荷トランジスタ４９、
５０のしきい値（０．５Ｖ）よりも低い電源電圧Ｖccに
等しい。その結果、コンパレータ回路５８のＰＭＯＳト
ランジスタ６３、６４はスイッチオフのままであり、か
つＮＭＯＳトランジスタ６７〜７０はスイッチオンのま
まである。出力１３、１４における電圧０１および０２
はこの様にして低く、論理状態“００”に相当する。こ
の状態は図７のシミュレーションに対応する。
【００２０】消去されたセルＦ１および書き込まれたセ
ルＦ２ この場合、セルＦ１は高電流を導通し、一方セルＦ２は
電流を導通せずあるいは非常に小さな電流を導通する。
従って、第１の入力／出力ノード４１ａの電圧Ｖａは低
く、第２の入力／出力ノード４１ｂの電圧Ｖｂは高く；
ＰＭＯＳトランジスタ６３はスイッチオンし、ＮＭＯＳ
トランジスタ６７、６９はスイッチオフし、ＰＭＯＳト
ランジスタ６４はスイッチオフのままであり、更にＮＭ
ＯＳトランジスタ６９、７０はスイッチオンのままであ
る。第１の出力１３の電圧０１は従って高く、第２の出
力１４の電圧０２は低く、論理状態“１０”に相当す
る。この状態は、図８のシミュレーションに相当する。
ルＦ２ この場合、セルＦ１は高電流を導通し、一方セルＦ２は
電流を導通せずあるいは非常に小さな電流を導通する。
従って、第１の入力／出力ノード４１ａの電圧Ｖａは低
く、第２の入力／出力ノード４１ｂの電圧Ｖｂは高く；
ＰＭＯＳトランジスタ６３はスイッチオンし、ＮＭＯＳ
トランジスタ６７、６９はスイッチオフし、ＰＭＯＳト
ランジスタ６４はスイッチオフのままであり、更にＮＭ
ＯＳトランジスタ６９、７０はスイッチオンのままであ
る。第１の出力１３の電圧０１は従って高く、第２の出
力１４の電圧０２は低く、論理状態“１０”に相当す
る。この状態は、図８のシミュレーションに相当する。
【００２１】書き込まれたセルＦ１と消去されたセルＦ
２ この状態は、上述の状態と二元的な状態であり、その結
果、論理状態“０１”を得る。電圧０１および０２は、
その後、それらの値を完全なＣＭＯＳ値に設定する構造
によって、都合良くバッファされる。実際、記載した装
置において、２個のメモリセルの内容を比較しその結果
を出力に２ビット信号として供給するコンパレータ回路
を使用する事、および、コンパレータ回路と同様に電流
／電圧コンバータにおいて、ネイティブで、しきい値が
低いトランジスタを使用する事は、出力において、全４
個の可能な状態（書き込み、消去）をコーディングする
不明瞭でない２値信号を提供する。この４個の可能な状
態は、２個のメモリセルによって記憶され、そのチャー
ジ状態は、基準セルまたは複数の基準セルの特性および
配置が正確に分かっている既知の回路とは異なって、予
め知られていない。
２ この状態は、上述の状態と二元的な状態であり、その結
果、論理状態“０１”を得る。電圧０１および０２は、
その後、それらの値を完全なＣＭＯＳ値に設定する構造
によって、都合良くバッファされる。実際、記載した装
置において、２個のメモリセルの内容を比較しその結果
を出力に２ビット信号として供給するコンパレータ回路
を使用する事、および、コンパレータ回路と同様に電流
／電圧コンバータにおいて、ネイティブで、しきい値が
低いトランジスタを使用する事は、出力において、全４
個の可能な状態（書き込み、消去）をコーディングする
不明瞭でない２値信号を提供する。この４個の可能な状
態は、２個のメモリセルによって記憶され、そのチャー
ジ状態は、基準セルまたは複数の基準セルの特性および
配置が正確に分かっている既知の回路とは異なって、予
め知られていない。
【００２２】説明した装置および方法の利点は以下の通
りである。基準セルの削除によって、上述の精密性と、
設計および制御の問題が解決され；更にＥＷＳ（電気的
ウエファ分類）におけるメモリセルまたは複数のメモリ
セルの制御および配置のために必要な全ての回路の削除
が可能となる。更に、ＥＷＳステップにおいて時間を節
約し、更に全バイトを読み取るために、説明したように
４個の回路のみしか必要としない。
りである。基準セルの削除によって、上述の精密性と、
設計および制御の問題が解決され；更にＥＷＳ（電気的
ウエファ分類）におけるメモリセルまたは複数のメモリ
セルの制御および配置のために必要な全ての回路の削除
が可能となる。更に、ＥＷＳステップにおいて時間を節
約し、更に全バイトを読み取るために、説明したように
４個の回路のみしか必要としない。
【００２３】最後に、ここに記載し説明した読み取り装
置および方法に対して種々の修正および変更が可能であ
り、またこの修正および変更は請求の範囲に規定するよ
うに、本発明の範囲内である事は明白である。
置および方法に対して種々の修正および変更が可能であ
り、またこの修正および変更は請求の範囲に規定するよ
うに、本発明の範囲内である事は明白である。
【図１】既知のタイプのセンス・アンプの回路図形を示
す。
す。
【図２】既知の電流／電圧変換解におけるメモリセルお
よび基準セルの特性を示す。
よび基準セルの特性を示す。
【図３】既知の電流／電圧変換解におけるメモリセルお
よび基準セルの特性を示す。
よび基準セルの特性を示す。
【図４】本発明による読み取り装置の簡略化された回路
図形を示す。
図形を示す。
【図５】図４の部品を提供する半導体材料ウエハーの一
部分を通る断面図を示す。
部分を通る断面図を示す。
【図６】異なる３個の読み出し状態において、図４の回
路上で測定された、電気量プロットを示す。
路上で測定された、電気量プロットを示す。
【図７】異なる３個の読み出し状態において、図４の回
路上で測定された、電気量プロットを示す。
路上で測定された、電気量プロットを示す。
【図８】異なる３個の読み出し状態において、図４の回
路上で測定された、電気量プロットを示す。
路上で測定された、電気量プロットを示す。
１０…読み取り装置 １１、１２…入力ノード １３、１４…中間ノード Ｆ１、Ｆ２…メモリセル １７〜５４…チャージ検出手段 １９、２０、３３、３４…電流ミラー回路 ３０、３８…基準電位構造 ４１…コンパレータ ４１ａ、４１ｂ…入力 ４９、５０…負荷トランジスタ ５８…２入力比較回路 ５９、６０…第１および第２の分岐 ６３、６４、６５、６６、６７、６８、６９、７０…ト
ランジスタ
ランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アルフォンソ マウレーリ イタリア国，20050 スルビアーテ，ビア モロ，６
Claims (11)
- 【請求項１】 未知のチャージ状態を記憶する２個のメ
モリセル（Ｆ１、Ｆ２）のそれぞれに接続可能な２個の
入力ノード（１１、１２）を有する、不揮発性メモリセ
ル（Ｆ１、Ｆ２）を読み出すための装置（１０）であっ
て、２入力コンパレータ回路（５８）を備え、該２入力
コンパレータ回路（５８）は前記２入力ノード（１１、
１２）の各１個にそれぞれ接続された２個の入力（４１
ａ、４１ｂ）を有し、前記チャージ状態を互いに比較
し、更に出力において前記チャージ状態をコーディング
する２ビット信号（０１、０２）を生成する事を特徴と
する、不揮発性メモリセルを読み出すための装置。 - 【請求項２】 前記２入力コンパレータ回路（５８）
は、互いに等しくかつ第１および第２の基準電位構造
（３０、３８）間に並列に接続された第１および第２の
分岐（５９、６０）を備え；前記第１の分岐（５９）は
前記２入力コンパレータ回路の前記２個の入力の第１の
もの（４１ａ）を定義し、前記第２の分岐（６０）は前
記２個の入力の第２のものを定義する事を特徴とする、
請求項１に記載の不揮発性メモリセルを読み出すための
装置。 - 【請求項３】 前記第１および第２の分岐（５９、６
０）は、それぞれ、互いに直列に接続されかつ相補型で
ある第１（６３、６４）および第２（６９、７０）のト
ランジスタを備え、各分岐の前記第１および第２のトラ
ンジスタは共に接続されかつ前記２入力コンパレータ回
路（５８）の前記第１および第２の入力（４１ａ、４１
ｂ）のそれぞれの１個に接続されたゲート端子を有する
事を特徴とする、請求項２に記載の不揮発性メモリセル
を読み出すための装置。 - 【請求項４】 前記２入力コンパレータ回路（５８）の
各分岐（５９、６０）は、付加的に、前記第１（６３、
６４）と第２（６９、７０）のトランジスタ間に直列に
接続された第３（６５、６６）と第４（６７、６８）の
トランジスタを備え；前記第３および第４のトランジス
タは低しきい値タイプであり、かつ互いの間で前記２入
力コンパレータ回路（５８）の各出力を形成する中間ノ
ード（１３、１４）を定義する事を特徴とする、請求項
３に記載の不揮発性メモリセルを読み出すための装置。 - 【請求項５】 前記第１の基準電位構造（３０）は電源
電圧Ｖccに接続されており、前記第２および第２の分岐
（５９、６０）の前記第２のトランジスタ（６３、６
４）は前記第１の基準電位構造（３０）に接続されてお
り、前記第１および第2 の分岐（５９、６０）の前記第
３のトランジスタ（６５、６６）は前記２入力コンパレ
ータ回路（５８）の前記それぞれの第１のトランジスタ
およびそれぞれの出力（１３、１４）間にダイオード接
続されており、更に３重ウエルタイプで有る事を特徴と
する、請求項４に記載の不揮発性メモリセルを読み出す
ための装置。 - 【請求項６】 前記２入力ノード（１１、１２）および
前記２入力コンパレータ回路（５８）の前記２入力（４
１ａ、４１ｂ）間に配置され、更に前記チャージ状態に
関連した電気量を生成する検出手段（１７〜５４）を特
徴とする、請求項１乃至５の何れか１項に記載の不揮発
性メモリセルを読み出すための装置。 - 【請求項７】 前記チャージ検出手段は、電流／電圧コ
ンバータ（４１）を備える事を特徴とする、請求項６に
記載の不揮発性メモリセルを読み出すための装置。 - 【請求項８】 前記電流／電圧コンバータ（４１）は２
個の分岐を備え、各分岐は、それぞれの入力ノード（１
１、１２）と電源ライン（３０）間に接続された少なく
とも１個の負荷トランジスタ（４９、５０）を含み；前
記負荷トランジスタはダイオード接続されかつ３重ウエ
ルタイプで有る事を特徴とする、請求項６または７に記
載の不揮発性メモリセルを読み出すための装置。 - 【請求項９】 前記電流／電圧コンバータ（４１）の各
分岐は付加的に、それぞれの入力ノード（１１、１２）
とそれぞれの負荷トランジスタ（４９、５０）間に配置
された第１（１９、２０）と第２（３３、３４）の電流
ミラー回路を備える事を特徴とする、請求項８に記載の
不揮発性メモリセルを読み出すための装置。 - 【請求項１０】 前記電流ミラー回路（３３、３４）は
前記それぞれの負荷トランジスタ（４９、５０）に接続
され、かつ低しきい値タイプである事を特徴とする、請
求項９に記載の不揮発性メモリセルを読み出すための装
置。 - 【請求項１１】 それぞれ未知のチャージ状態を記憶す
る２個のメモリセル（Ｆ１、Ｆ２）に同時に供給し；前
記チャージ状態のそれぞれの１個に関係する２個の電気
量（Ｖａ、Ｖｂ）を生成する；各ステップからなり、 前記２個の電気量（Ｖａ、Ｖｂ）を互いに比較し；前記
比較に基づいて２ビット信号（０１、０２）を生成す
る；各ステップを特徴とする、不揮発性メモリセルを読
み出すための方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP98830333:5 | 1998-05-29 | ||
| EP98830333A EP0961285B1 (en) | 1998-05-29 | 1998-05-29 | Device and method for reading nonvolatile memory cells |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000057789A true JP2000057789A (ja) | 2000-02-25 |
| JP4237337B2 JP4237337B2 (ja) | 2009-03-11 |
Family
ID=8236669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15223299A Expired - Fee Related JP4237337B2 (ja) | 1998-05-29 | 1999-05-31 | 不揮発性メモリセルを読み出すための装置および方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6181602B1 (ja) |
| EP (1) | EP0961285B1 (ja) |
| JP (1) | JP4237337B2 (ja) |
| DE (1) | DE69820594D1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102008009643A1 (de) | 2007-02-22 | 2008-09-11 | J. Morita Manufacturing Corporation | Bildverarbeitungsverfahren, Bildanzeigeverfahren, Bildverarbeitungsprogramm, Speichermedium, Bildverarbeitungsvorrichtung und Röntgenbildvorrichtung |
| US8254520B2 (en) | 2007-02-22 | 2012-08-28 | J. Morita Manufacturing Corporation | Image processing method, image display method, image processing program, storage medium, image processing apparatus and X-ray imaging apparatus |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69911591D1 (de) * | 1999-07-22 | 2003-10-30 | St Microelectronics Srl | Leseschaltung für einen nichtflüchtigen Speicher |
| JP2001143487A (ja) * | 1999-11-15 | 2001-05-25 | Nec Corp | 半導体記憶装置 |
| JP3611497B2 (ja) * | 2000-03-02 | 2005-01-19 | 松下電器産業株式会社 | 電流センスアンプ |
| US6538922B1 (en) | 2000-09-27 | 2003-03-25 | Sandisk Corporation | Writable tracking cells |
| US7237074B2 (en) | 2003-06-13 | 2007-06-26 | Sandisk Corporation | Tracking cells for a memory system |
| JP4469649B2 (ja) * | 2003-09-17 | 2010-05-26 | 株式会社ルネサステクノロジ | 半導体フラッシュメモリ |
| US7301807B2 (en) | 2003-10-23 | 2007-11-27 | Sandisk Corporation | Writable tracking cells |
| JP4772363B2 (ja) * | 2005-04-12 | 2011-09-14 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US7701779B2 (en) * | 2006-04-27 | 2010-04-20 | Sajfun Semiconductors Ltd. | Method for programming a reference cell |
| TWI358190B (en) * | 2008-04-25 | 2012-02-11 | Univ Nat Taiwan | Full wave rectifying device |
| US8947949B2 (en) * | 2010-11-30 | 2015-02-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Mode changing circuitry |
| US8710908B2 (en) * | 2011-01-28 | 2014-04-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Charge pump and method of biasing deep N-well in charge pump |
| ITUA20161478A1 (it) * | 2016-03-09 | 2017-09-09 | St Microelectronics Srl | Circuito e metodo di lettura di una cella di memoria di un dispositivo di memoria non volatile |
| US9977478B1 (en) * | 2016-12-27 | 2018-05-22 | Intel Corporation | Memory device and method with backup energy reservoir to write in-flight data in non-volatile memory |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03100996A (ja) * | 1989-09-12 | 1991-04-25 | Toshiba Micro Electron Kk | 増幅回路 |
| IT1249809B (it) * | 1991-05-10 | 1995-03-28 | St Microelectronics Srl | Circuito di lettura a offset di corrente modulata o a sbilanciamento di corrente per celle di memorie programmabili |
| JP3160316B2 (ja) * | 1991-07-25 | 2001-04-25 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| DE69626099T2 (de) * | 1996-03-29 | 2003-11-27 | St Microelectronics Srl | Leseverstärker mit Verstärkungsmodulation, insbesondere für Speicheranordnungen |
| DE69630024D1 (de) * | 1996-06-18 | 2003-10-23 | St Microelectronics Srl | Nichtflüchtiger Speicher mit Einzelzellenreferenzsignalgeneratorschaltung zum Auslesen von Speicherzellen |
| US5805500A (en) * | 1997-06-18 | 1998-09-08 | Sgs-Thomson Microelectronics S.R.L. | Circuit and method for generating a read reference signal for nonvolatile memory cells |
| US6021083A (en) * | 1997-12-05 | 2000-02-01 | Macronix International Co., Ltd. | Block decoded wordline driver with positive and negative voltage modes |
-
1998
- 1998-05-29 DE DE69820594T patent/DE69820594D1/de not_active Expired - Lifetime
- 1998-05-29 EP EP98830333A patent/EP0961285B1/en not_active Expired - Lifetime
-
1999
- 1999-05-28 US US09/322,460 patent/US6181602B1/en not_active Expired - Lifetime
- 1999-05-31 JP JP15223299A patent/JP4237337B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102008009643A1 (de) | 2007-02-22 | 2008-09-11 | J. Morita Manufacturing Corporation | Bildverarbeitungsverfahren, Bildanzeigeverfahren, Bildverarbeitungsprogramm, Speichermedium, Bildverarbeitungsvorrichtung und Röntgenbildvorrichtung |
| US8254520B2 (en) | 2007-02-22 | 2012-08-28 | J. Morita Manufacturing Corporation | Image processing method, image display method, image processing program, storage medium, image processing apparatus and X-ray imaging apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69820594D1 (de) | 2004-01-29 |
| US6181602B1 (en) | 2001-01-30 |
| JP4237337B2 (ja) | 2009-03-11 |
| EP0961285B1 (en) | 2003-12-17 |
| EP0961285A1 (en) | 1999-12-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5805500A (en) | Circuit and method for generating a read reference signal for nonvolatile memory cells | |
| US6490203B1 (en) | Sensing scheme of flash EEPROM | |
| US5638326A (en) | Parallel page buffer verify or read of cells on a word line using a signal from a reference cell in a flash memory device | |
| US6747892B2 (en) | Sense amplifier for multilevel non-volatile integrated memory devices | |
| US7616028B2 (en) | Sense amplifier for low voltage high speed sensing | |
| US7359249B2 (en) | Nonvolatile semiconductor memory device and method of rewriting data thereof | |
| JP4237337B2 (ja) | 不揮発性メモリセルを読み出すための装置および方法 | |
| US5724284A (en) | Multiple bits-per-cell flash shift register page buffer | |
| US20040062116A1 (en) | Semiconductor memory device and current mirror circuit | |
| US5886925A (en) | Read circuit and method for nonvolatile memory cells with an equalizing structure | |
| KR100296005B1 (ko) | 반도체장치 | |
| KR20030009316A (ko) | 칩 전체를 통한 플래시 메모리 워드라인 트래킹 | |
| JP2000182400A (ja) | 不揮発性メモリの電荷利得ストレステスト回路及び電荷利得ストレステスト方法 | |
| JPH10326495A (ja) | 不揮発性半導体記憶装置 | |
| JP3828694B2 (ja) | 半導体メモリ装置のセンシング回路並びにこれを用いたセンシング方法 | |
| JPH10334700A (ja) | 半導体メモリ | |
| JP3968152B2 (ja) | 不揮発性メモリセルの読み取り基準信号を生成する方法および回路 | |
| JPH06309883A (ja) | 不揮発性半導体メモリ | |
| JP2595084B2 (ja) | 半導体記憶装置 | |
| JP2006216196A (ja) | 不揮発性半導体記憶装置 | |
| JPH0528782A (ja) | 不揮発性半導体記憶装置 | |
| Campardo et al. | Reading Circuits | |
| JP2003257191A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060517 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20081118 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081218 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4237337 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111226 Year of fee payment: 3 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111226 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D02 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111226 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121226 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121226 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121226 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121226 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121226 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121226 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131226 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |