KR100296005B1 - 반도체장치 - Google Patents

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KR100296005B1
KR100296005B1 KR1019970050208A KR19970050208A KR100296005B1 KR 100296005 B1 KR100296005 B1 KR 100296005B1 KR 1019970050208 A KR1019970050208 A KR 1019970050208A KR 19970050208 A KR19970050208 A KR 19970050208A KR 100296005 B1 KR100296005 B1 KR 100296005B1
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니시무로 타이죠
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Abstract

불휘발성 반도체 메모리에 있어서, 통상의 전원(VDD) 외에 고압 전원(VPP)을 외부에 준비할 필요가 있어 비용이 증대한다.
외부의 고압 전원 대신 챠지 펌프 회로 및 전원 전환 회로로 이루어지는 승압 회로(1) 및 챠지 펌프로 이루어지는 승압 회로(2)를 반도체 장치 내에 설치한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 특히 플래시 메모리, EEPROM 등의 불휘발성 반도체 메모리에 이용되는 전원계 회로에 관한 것이다.
도 17은, 플래시 메모리에 이용되는 종래의 전원계 회로의 구성을 도시한다.
도 17에 있어서 통상의 판독 동작 등에 사용되는 도시하지 않은 VDD 전원 외에 기입·소거시에 이용되는 고전위용으로, 예를 들어 12V의 전원(VPP)이 외부에 준비되어 있다.
기준 전위 발생 회로(5)는, 기준 전위를 생성하여 강압 회로(WL Reg.3) 및 강압 회로(PBL Reg.4)의 입력 단자에 공급한다.
강압 회로(3)의 입력 단자에는, 고압 전원 전위(VPP)와 기준 전위 발생 회로(5)의 출력 전위(VREF)가 공급되고, 전원 전환 회로(WL SW6)의 입력 단자에 전위를 공급한다. 강압 회로(3)는 셀 기입·소거시에는 고압 전원 전위(VPP)를 강압하는 일 없이 그대로 출력하고, 검증시에는 고압 전원 전위(VPP)를 강압시켜, 예를 들어 6V로 하여 출력한다.
전원 전환 회로(6)의 입력 단자에는 강압 회로(3)의 출력 전위와 전원 전위(VDD)가 공급되고, 그 출력 단자는 로우 디코더 회로(10)의 전원 단자(VWL)에 접속된다. 전원 전환 회로(6)는 셀 기입·소거·판독·검증 등의 상태에 따라 강압 회로(3)의 출력 전위와 전원 전위(VDD)중 어느 하나를 선택하여 출력한다.
로우 디코더 회로(10)는 선택된 워드선에 전원 전환 회로(6)로부터 공급된 전위를 공급한다.
또한, 셀 소스 디코더 회로(9)의 전원 단자에 고압 전원 전위(VPP)가 공급된다. 셀 소스 디코더 회로(9)는 메모리 셀의 소거시에 고압 전원 전위(VPP)를 메모리셀(15)의 소스로 공급한다.
또, 전원 전환 회로(Col. SW7)의 입력 단자에는, 고압 전원 전위(VPP)와 전원 전위(VDD)가 공급되고, 그 출력 단자는 컬럼 디코더 회로(11)의 전원 단자(VCOL)에 접속된다. 전원 전환 회로(7)는 셀 기입·소거 판독·검증 등의 상태에 따라 고압 전원 전위(VPP)와 전원 전위(VDD)중 어느 하나를 선택하여 출력한다.
컬럼 디코더 회로(11)의 출력 단자는 컬럼 선택 트랜지스터(14)의 게이트에 접속되고, 컬럼 디코더 회로(11)의 전원 단자(VCOL)에 공급되는 전위를 출력한다.
또한, 강압 회로(PBL Reg.4)의 입력 단자에는 고압 전원 전위(VPP)와 기준 전위 발생 회로(5)의 출력 전위가 공급된다. 강압 회로(4)는 셀 기입시에 기입 트랜지스터(13)의 게이트에 인가되어야 할 전위, 예를 들어 8.5V를 고압 전원 전위(VPP)를 강압시켜 발생하고, 그것을 전원 전환 회로(PBL SW8)의 입력 단자로 공급한다.
전원 전환 회로(8)의 입력 단자에는 강압 회로(4)의 출력 전위(VPB)와 전원 전위(VDD)가 공급되고, 그 출력 단자는 기입 트랜지스터 디코더 회로(12)의 전원 단자(VPBL)에 접속된다. 전원 전환 회로(8)는 셀 기입·소거·판독 등의 상태에따라 강압 회로(4)의 출력 전위와 외부 전원 전위(VDD)중 어느 하나를 선택하여 출력한다.
기입 트랜지스터 디코더 회로(12)는 기입 트랜지스터(13)의 게이트에 전원 전환 회로(8)로부터 공급된 전위를 출력한다.
또한, 기입 트랜지스터(13)의 드레인에는 고압 전원 전위(VPP)가 공급된다.
종래의 플래시 메모리 등의 불휘발성 반도체 메모리 소자에서의 전원계 회로에서는 통상의 판독 동작 등에 사용되는 전원(VDD) 외에, 기입·소거시에 이용되는 고전위를 위해 고압 전원(VPP)을 외부에 준비하는 것이 필요하다. 그 때문에, 비용이 상승한다는 문제가 있다.
본 발명은 상기 과제를 감안하여 이루어진 것으로, 외부 고압 전원을 사용하는 일 없이, 셀 데이타의 기입·소거·검증을 실현하는 것을 목적으로 한다.
본 발명의 반도체 장치는, 상기 과제를 해결하기 위해 기준 전위를 출력하는 기준 전위 발생 회로와, 입력 단자에 기준 전위가 공급되고, 전원 전위와 생성한 제1 고압 전위 중 어느 하나를 출력하는 제1 승압 회로, 기입 트랜지스터의 드레인 전위에 이용하기 위해 제2 고압 전위를 생성하여 출력하는 제2 승압 회로, 입력 단자에 제1 승압 회로의 출력 전위 및 기준 전위가 공급되고, 메모리 셀의 게이트 전위와 메모리 셀의 소스 전위에 이용하기 위해 제1 승압 회로의 출력 전위를 강압한 전위와 제1 승압 회로의 출력 전위 중 어느 하나를 출력하는 제1 강압 회로, 입력 단자에 제1 승압 회로의 출력 전위 및 기준 전위가 공급되고, 기입 트랜지스터의게이트 전위에 이용하기 위해 제1 승압 회로의 출력 전위를 강압한 전위를 출력하는 제2 강압 회로, 입력 단자에 제1 강압 회로의 출력 전위가 공급되고, 메모리 셀의 게이트 전위에 이용되기 위해 제1 강압 회로의 출력 전위와 전원 전위 중 어느 하나를 출력하는 적어도 하나의 제1 전원 전환 회로, 입력 단자에 제1 승압 회로의 출력 전위가 공급되고, 컬럼 선택 트랜지스터의 게이트 전위에 이용하기 위해 메모리 셀의 제1 승압 회로의 출력 전위와 전원 전위 중 어느 하나를 출력하는 제2 전원 전환 회로, 입력 단자에 제2 강압 회로의 출력 전위가 공급되고, 기입 트랜지스터의 게이트 전위에 이용하기 위해 제2 강압 회로의 출력 전위와 전원 전위 중 어느 하나를 출력하는 제3 전원 전환 회로, 전원 단자에 제1 강압 회로의 출력 전위가 공급된 셀 소스 디코더 회로, 적어도 제1 전원 전환 회로의 출력 전위가 각각 공급되는 적어도 하나의 전원 단자를 갖는 로우 디코더 회로 및, 전원 단자에 제2 전원 전환 회로의 출력 전위가 공급된 컬럼 디코더 회로, 전원 단자에 제3 전원 전환 회로의 출력 전위가 공급된 기입 트랜지스터 디코더 회로를 구비한다.
바람직하게는, 제1 승압 회로는 고압 전위를 승압 회로의 출력 단자로 출력하는 챠지 펌프 회로와, 전원 투입 후 일정 시간 경과하여 전원 전위로부터 로우 레벨로 되는 파워온 리셋 신호를 출력하는 파워온 리셋 회로, 소스가 승압 회로의 출력 단자에 접속되고, 드레인 및 게이트가 전원 전위에 접속된 제1 NMOS-I형 트랜지스터, 소스 및 웰이 전원 전위에 접속되고, 게이트에 파워온 리셋 신호가 공급되는 제1 PMOS 트랜지스터, 소스 및 웰이 승압 회로의 출력 단자에 접속되고, 드레인이 제1 PMOS 트랜지스터의 드레인에 접속된 제2 PMOS 트랜지스터, 입력 단자에 판독 신호의 반전 신호가 공급되고, 전원 단자가 승압 회로의 출력 단자에 접속되며, 입력 신호의 반전 신호를 출력하는 제1 레벨 시프터, 게이트가 제1 인버터의 출력 단자에 접속되고, 소스가 전원 전위에 접속되며, 드레인이 승압 회로의 출력 단자에 접속된 제2 NMOS-I형 트랜지스터, 입력 단자에 판독 신호의 반전 신호가 공급된 지연 회로, 제1 입력 단자에 지연 회로의 출력 단자가 접속되고, 그 입력단자에 판독 신호의 반전 신호가 공급된 제1 NOR 게이트, 제1 입력 단자에 파워온 리셋 신호가 공급되며, 제2 입력 단자에 제1 NOR 게이트의 출력 신호의 반전 신호가 공급된 제2 NOR 게이트 및, 입력 단자에 제2 NOR 게이트의 출력 단자가 접속되고, 전원 단자가 승압 회로의 출력 단자에 접속되며, 출력 단자가 제2 PMOS 트랜지스터의 게이트에 접속되고, 입력 신호의 반전 신호를 출력하는 제2 레벨 시프터를 구비한다.
또한, 기준 전위 발생 회로는 소스가 전원 전위에 접속된 제1 PMOS 트랜지스터와, 소스가 제1 PMOS 트랜지스터의 드레인에 접속된 제2 PMOS 트랜디스터, 게이트 및 드레인이 제2 PMOS 트랜지스터의 드레인에 접속된 NMOS 트랜지스터, 소스가 제1 PMOS 트랜지스터의 드레인에 접속되고, 게이트 및 드레인이 제2 PMOS 트랜지스터의 게이트에 접속된 제3 PMOS 트랜지스터, 게이트가 NMOS 트랜지스터의 게이트에 접속되고, 드레인이 제3 PMOS 트랜지스터의 드레인에 접속된 NMOS-I형 트랜지스터, 일단이 NMOS-I형 트랜지스터의 소스에 접속되고, 다른단이 접속된 제1 저항, 반전 입력 단자가 NMOS-I형 트랜지스터의 게이트에 접속되고, 비반전 입력 단자가 NMOS-I형 트랜지스터의 드레인에 접속되며, 출력 단자가 제1 PMOS 트랜지스터의 게이트에 접속된 연산 증폭기, 소스가 제1 PMOS 트랜지스터의 드레인에 접속되고, 게이트가 NMOS-I형 트랜지스터의 드레인에 접속되며, 드레인 전위가 기준 전위로 되는 제4PMOS 트랜지스터, 일단이 제4 PMOS 트랜지스터의 드레인에 접속되고, 다른단이 접지되며 저항값이 미세 조정되는 제2 저항을 구비한다.
도 1은 본 발명의 제1 실시예를 나타내는 도면.
도 2는 플래시 메모리 셀에서의 인가 전압을 설명하는 도면.
도 3은 본 발명의 승압 회로를 도시하는 도면.
도 4는 도 3에 이어서 본 발명의 승압 회로를 도시하는 도면.
도 5는 파워온 리셋 회로를 도시하는 도면.
도 6은 승압 회로의 일부를 도시하는 도면.
도 7은 본 발명의 강압 회로를 도시하는 도면.
도 8은 도 7에 도시한 강압 회로의 변형예를 도시하는 도면.
도 9는 본 발명의 기준 전위 발생 회로를 도시하는 도면.
도 10은 본 발명의 기준 전위 발생 회로를 도시하는 도면.
도 11은 본 발명의 제1 실시예의 변형예를 도시하는 도면.
도 12는 본 발명의 제2 실시예를 나타내는 도면.
도 13은 본 발명의 제3 실시예를 나타내는 도면.
도 14는 본 발명의 기준 전위 발생 회로를 도시하는 도면.
도 15는 본 발명의 기준 전위 발생 회로를 도시하는 도면.
도 16은 본 발명의 제4 실시예를 나타내는 도면.
도 17은 종래의 전원계 회로를 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : 승압 회로
2 : 승압 회로
3, 4 : 강압 회로
5 : 기준 전위 발생 회로
6, 7, 8 : 전원 전환 회로
9 : 셀 소스 디코더 회로
10 : 로우 디코더 회로
11 : 컬럼 디코더 회로
12 : 기입 트랜지스터 디코더 회로
13 : 기입 트랜지스터
14 : 컬럼 선택 트랜지스터
15 : 메모리 셀
16 : 강압 회로
17 : 전원 전환 회로
18 : 참조 셀 로우 디코더 회로
19 : 참조 셀
20 : 저소비 전력형 기준 전위 발생 회로
21 : 강압 회로
이하 도면을 참조하여 본 발명의 실시 형태를 설명한다.
먼저, 도 2를 이용해 플래시 메모리에 각종 동작을 시킬 경우의 인가 전압에 대해 설명한다.
도 2a는 메모리 셀(15)에 데이타를 기입할 경우의 인가 전압의 일례를 나타낸다.
기입 트랜지스터(13)는, 셀(15)의 드레인 전압을 제어하는 것으로서, 기입 트랜지스터(13)의 드레인에는 예를 들어 7V가 인가되고, 그 게이트에는 예를 들어 8.5V가 인가된다. 컬럼 선택 트랜지스터(14)의 게이트에는 11.5V가 인가되고, 컬럼 선택 트랜지스터(14)는 도통하고 있다. 그 결과, 메모리 셀(15)의 드레인에 5.5V를 더한다. 메모리 셀(15)의 게이트에는, 예를 들어 11.5V가 인가되고, 메모리 셀(15)의 소스에 예를 들어 0V가 인가된다.
도 2b는 메모리 셀(15)의 데이타를 소거할 경우의 인가 전압을 나타낸다.
이 경우, 메모리 셀(15)의 소스에는 예를 들어 11.5V의 전위가 공급되고, 게이트에 5V가 인가된다. 메모리 셀(15)의 드레인은 부유 상태로 되어 있다.
또한, 검증시에는 메모리 셀(15)의 게이트에 예를 들어 6V의 중간 전위가 공급된다. 또한, 메모리 셀(15)의 소스 전위는 0V로 된다.
도 1은 본 발명의 전원계 회로의 블록도를 나타낸다. 이하, 동일 구성 요소에는 동일한 부호를 붙여 설명을 생략한다.
승압 회로(WL/SL C.P.1)에 있어서, 그 출력 전위(VCPWS)는 강압 회로(WL/SL Reg.3)의 입력 단자와, 전원 선택 회로(Col.SW7)의 입력 단자 및 강압 회로(PBL Reg.4)의 입력 단자로 공급된다. 또한, 승압 회로(1)에는 기준 전위 발생 회로(VREEF5)가 생성하는 기준 전위(VREFV)가 공급되고, 승압 회로(1)의 동작을 제어할 때 전위 비교의 기준으로서 이용된다.
승압 회로(1)는, 메모리 셀의 기입시·소거시·검증시에 예를 들어 11.5V의 고전위를 출력하고, 그 이외의 메모리 셀의 판독시에는 전원 전위(VDD)를 출력한다. 이 고전위 출력은 메모리 셀(15)의 기입시에서의 셀(15)의 게이트 전위와, 컬럼 선택 트랜지스터(14)의 게이트 전위, 기입 트랜지스터(13)의 게이트 전위 또는 메모리 셀(15)의 소거시에서의 셀(15)의 소스 전위, 또 기입·소거 후의 검증시에서의 셀(15)의 게이트 전위에 그대로 혹은 강압하여 이용된다.
승압 회로(BL C.P.2)는, 예를 들어 7V의 고전위를 생성하고, 그것을 기입 트랜지스터(13)의 드레인에 공급한다. 이 전위는, 메모리 셀(15)의 기입시에 셀 비트 전류를 공급하기 위해 사용된다.
강압 회로(WL/SL Reg.3)의 입력 단자에는 승압 회로(1)의 출력 전위(VCPWS)와 기준 전위 발생 회로(5)의 출력 전위(VREFV)가 공급되고, 출력 단자는 전원 전환 회로(WL SW6)의 입력 단자와 셀 소스 디코더 회로(9)의 전원 단자에 접속된다. 강압 회로(3)는, 셀 기입 및 소거시는 승압 회로(1)의 출력 전위(VCPWS)를 강압하는 일 없이 그대로 출력하고, 셀 기입·소거 후의 검증시는 전위(VCPWS)를 예를 들어 6V로 강압하여 출력한다.
강압 회로(PBL Reg.4)의 입력 단자에는 승압 회로(1)의 출력 전위(VCPWS)와 기준 전위 발생 회로(5)의 출력 전위(VREFV)가 공급되고, 출력 단자는 전원 전환 회로(PBL SW8)의 입력 단자에 접속된다. 강압 회로(4)는 셀 드레인 전압을 제어하기 위해 셀 기입시에 기입 트랜지스터(13)의 게이트에 인가되는 전위, 예를 들어 8.5V를 전위(VCPWS)로부터 강압하여 발생한다.
또한, 강압 회로(3, 4)는 기준 전위 발생 회로(5)가 생성하는 기준 전위(VREFV)를 이용해 각각의 출력 전위(VSW, VPB)의 변동을 작게 하여 안정화시키고 있다.
기준 전위 발생 회로(VREF5)는 승압 회로(1), 강압 회로(3, 4)가 출력 전위(VCPWS, VSW, VPB)를 생설할 때 기준으로서 사용되는 전위(VREFV)를 발생한다.
전원 전환 회로(WL SW6)의 입력 단자에는 강압 회로(3)의 출력 전위(VSW)와 외부 전원 전위(VDD)가 공급되고, 출력 단자는 로우 디코더 회로(10)의 전원 단자(VWL)에 접속된다. 전원 전환 회로(6)는, 셀 기입·판독·검증 등의 상태에 따라 전위(VSW)와 전원 전위(VDD)를 선택하여 출력한다. 전원 전환 회로(6)는 셀 어레이의 부하 용량을 가볍게 하기 위해 복수 설치해도 된다. 이 경우, 로우 디코더 회로(10)에는 전원 전환 회로(6)의 수에 따른 전원 단자가 설치되고, 그 전원 단자는 각각 다른 전원 전환 회로(6)의 출력 단자에 접속된다. 그렇게 하여 하나의 전원 전환 회로의 출력 전위가 공급되는 셀 어레이의 수를 줄일 수 있다.
전원 전환 회로(Col. SW7)의 입력 단자에는 승압 회로(1)의 출력 전위(VCPWS)와 외부 전원 전위(VDD)가 공급되고, 출력 단자는 컬럼 디코더 회로(11)의 전원 단자(VCOL)에 접속된다. 전원 전환 회로(7)는, 셀 기입·판독·소거·검증 등의 상태에 따라 전위(VCPWS)와 전원 전위(VDD)를 선택하여 출력한다.
전원 전환 회로(PBL SW8)의 입력 단자는, 강압 회로(4)의 출력 전위(VPB)와 외부 전원 전위(VDD)가 공급되고, 출력 단자는 기입 트랜지스터 디코더(12)의 전원 단자(VPBL)에 접속된다. 전원 전환 회로(8)는, 셀 기입·판독·소거·검증 등의 상태에 따라 전위(VPB)와 전원 전위(VDD)를 선택하여 출력한다.
다음에, 도 1에 도시한 전원계 회로에서의 각각의 블록의 구체적인 회로를 설명한다.
도 3, 도 4 및 도 5는 승압 회로(1)의 회로예를 도시한다. 이 승압 회로는, 챠지 펌프(101)와, VDD 전환 회로(102), 펄스 발생 회로(103) 및 VDD 전환 회로(102)에 파워온 리셋 신호를 공급하는 파워온 리셋 회로로 구성된다.
챠지 펌프(101)는, NMOS-I형 트랜지스터(111∼114), 캐패시터(115∼117) 및 캐패시터 구동용 버퍼(118∼120)로 구성되어 있다. φ는 펄스 생성 회로(103)로부터부터 공급되는 펄스 신호이고, /φ는 그 반전 신호를 나타낸다. 도 3에 도시하는 바와 같이, 전원 전위(VDD)는 트랜지스터(111)의 게이트 및 드레인에 공급되고, 트랜지스터(111, 112, 113)의 소스는 각각 트랜지스터(112, 113, 114)의 게이트 및 드레인에 접속된다. 트랜지스터(114)의 소스는, 고전위(VCPWS)를 출력한다. 또한, 버퍼(118, 119, 120)의 입력 단자에는 각각 신호(φ, /φ, φ)가 공급된다.버퍼(118, 119, 120)의 출력 단자는, 각각 캐패시터(115, 116, 117)를 통해 트랜지시터(112, 113, 114)의 드레인에 접속된다.
이 챠지 펌프 회로(101)에서는, 캐패시터(3)단으로 구성되어 있지만, 이것에 한정되는 것은 아니고, 출력 전위(VCPWS)와 전원 전위(VDD)에 따라 단수(段數)는 최적화된다.
다음에, VDD 전환 회로에 대해서 설명한다. VDD 전환 회로는 챠지 펌프(101)가 동작하고 있지 않을 때, 출력 단자에 전원 전위(VDD)를 출력하는 회로이다.
도 6은, 종래의 VDD 전환 회로를 도시한다. NMOS 트랜지스터(151)가 출력 단자(VCPWS)를 전원 전위(VDD)에 연결되는 트랜스퍼 게이트로 되어 있고, 트랜지스터(151)의 게이트를 승압하기 위해 NMOSI형 트랜지스터(152, 153)와 캐패시터(156) 및, 버퍼(157)로 구성된 챠지 펌프가 설치되어 있다.
도 3에 도시한 챠지 펌프(101)가 동작하고 있을 경우, 신호(READ)는 0V이고, NMOS 트랜지스터(154)를 통해 트랜지스터(151)의 게이트 전위가 0V로 고정된다. 따라서, 트랜지스터(151)가 오프로 되고, 출력 단자(VCPWS)는 전원 전위(VDD)로 분리된다.
한편, 챠지 펌프(101)의 스탠바이중은, 출력 전위(VCPWS)를 전원 전위(VDD)로 할 필요가 있다. 그 때문에, 도 6에 도시한 VDD 전환 회로의 트랜지스터(151)를 도통시키고 있기 때문에 VDD 전환 회로의 챠지 펌프를 작용시키지 않으면 않된다. 따라서, 종래의 VDD 전환 회로에서는 스탠바이 전류가 증가한다는 문제가 생긴다.
도 3에 도시하는 VDD 전환 회로는 이 문제를 해결하기 위한 것이다. 본 발명의 VDD 전환 회로(102)는, PMOS 트랜지스터(131, 132)를 사용하여 챠지 펌프로서 출력 단자(VCPWS)와 전원(VDD)의 접속을 행하는 것이다.
이 회로에 있어서, 파워온 리셋 신호(PONRST)는, PMOS 트랜지스터(131)의 게이트 및 NOR 게이트(139)의 제1 입력 단자에 공급된다. NOR 게이트(139)의 출력 단자는 레벨 시프터(140)의 입력 단자에 접속되고, 레벨 시프터(140)의 출력 단은 PMOS 트랜지스터(132)의 게이트에 접속된다.
PMOS 트랜지스터(131)의 소스 및 기판에는 전원 전위(VDD)가 공급되고, 드레인은 PMOS 트랜지스터(132)의 드레인에 접속된다. PMOS 트랜지스터(132)의 소스 및 웰은 출력 단자(VCPWS)에 접속된다.
또한, NMOS-I형 트랜지스터(133)의 드레인 및 게이트에는 전원 전위(VDD)가 공급되고, 소스는 출력 단자(VCPWS)에 접속된다.
한편, 신호(READ)는 인버터(136)의 입력 단자에 공급된다. 인버터(136)의 출력 단자는 레벨 시프터(141)의 입력 단자에 접속되고, 레벨 시프터(147)의 출력 단자는 NMOS-I형 트랜지스터(134)의 게이트에 접속된다. 트랜지스터(134)의 전류로의 일단에는 전원 전위(VDD)가 공급되고, 전류로(電流路)의 다른단은 출력 단자(VCPWS)에 접속된다.
또한, 인버터(136)의 출력 단자는 NOR 게이트(137)의 제1 입력 단자와 지연 회로(135)의 입력 단자에 접속된다. 지연 회로(135)의 출력 단자는 NOR게이트(137)의 제2 입력 단자에 접속된다. NOR 게이트(137)의 출력 단자는 인버터(138)의 입력 단자에 접속되고, 인버터(138)의 출력 단자는 NOR 게이트(139)의 제2 입력 단자에 접속된다.
여기서, 레벨 시프터(140, 141)의 전원 단자는 출력 단자(VCPWS)에 접속된다. 레벨 시프터(140, 141)는 입력 신호의 반전 신호를 출력한다.
또한, 파워온 리셋 신호(PONRST)는 전원(VDD) 투입시는 전원 전위(VDD)와 동일한 레벨이고, 투입 후 일정한 시간이 경과하면 0V로 된다.
도 5a는 신호(PONRST)를 발생시키는 파워온 리셋 회로를 도시한다.
이 파워온 리셋 회로에 있어서, NMOS 트랜지스터(161)의 소스는 접지되고, 게이트와 드레인은 NMOS 트랜지스터(162)의 소스에 접속된다. 트랜지스터(162)의 게이트와 드레인은 저항을 통해 전원 전위(VDD)에 접속됨과 동시에, PMOS 트랜지스터(163)의 게이트에 접속된다. PMOS 트랜지스터(163)의 소스에는 전원 전위(VDD)가 공급되고, 드레인은 저항을 통해 접지된다. 또한, PMOS 트랜지스터(163)의 드레인은 기수단의 인버터와 캐패시터로 구성된 지연 회로(164)의 입력 단자에 접속된다. 지연 회로(164)의 출력 단자는 예를 들어 2단의 인버터를 거쳐 신호(PONRST)를 출력한다.
도 5a에 도시한 파워온 리셋 회로에서는, 도 5b에 도시하는 바와 같이 전원(VDD)의 상승이 수100나노초 정도로 빠를 경우는 전원(VDD)이 완전히 상승하면서 100나노초 이상 경과한 후에 신호(PONRST)가 0V로 된다.
또한, 전원(VDD)의 상승이 늦을 경우는, 도 5c에 도시하는 바와 같이 전원전위(VDD)가 Vthn1+Vthn2+Vthp+α의 레벨까지 상승한 시점에서 신호(PONRST)는 0V로 된다. 여기서, Vthn1, Vthn2, Vthp는 각각 트랜지스터(161, 162, 163)의 임계치 전압이다. α는 지연 회로(164)와 전원(VDD)의 상승 속도로 결정되고, 전원(VDD)의 상승 속도가 한정 없이 늦을 경우는 0으로 된다.
이하, 도 3에 도시한 VDD 전환 회로(102)의 동작을 설명한다.
이 VDD 전환 회로(102)에서는, PMOS 트랜지스터(131, 132)에 있어서, N웰의 전위, 즉 기판 전위와 P+영역인 드레인 전위와의 사이에서 포워드 바이어스로 되고, 그것이 트리거로 되어 래치업을 일으키지 않도록 되지 않으면 않된다.
그 때문에, 본 회로에서는, 전원 투입시에 출력 전위(VCPWS)를 정전 전위(VDD)로 충전할 경우와 챠지 펌프(101)가 동작을 종료하여 출력 전위(VCPWS)를 전원 전위(VDD)로 승압할 경우에 각각 대책을 실시하고 있다.
먼저, 전원 투입시는 PMOS 트랜지스터(132)의 드레인과 N웰 사이에서 포워드 바이어스로 되지 않도록 주의하지 않으면 않된다. 그 때문에, 전원 투입후, 신호(PONRST)에 의해 PMOS 트랜지스터(131)를 오프시키고, 그 사이에 NMOS-I형 트랜지스터(133)로 출력 단자(VCPWS)를 VDD-Vthni의 전위까지 충전한다. 여기서, Vthni는 NMOS-I형 트랜지스터(133)의 임계치 전압을 나타낸다.
출력 단자(VCPWS)가 충분히 충전되면, 신호(PONRST)를 0V로 하고, PMOS 트랜지스터(131)를 온시킨다. 또한, 신호(READ)가 하이 레벨이면 PMOS 트랜지스터(132)도 도통하고, 전원 전위(VDD)와 출력 단자(VCPWS) 사이는 저저항값으로 완전하게 연결된다. 또한, 챠지 펌프(101)가 동작중이면 신호(READ)는 로우레벨이고, PMOS 트랜지스터(132)의 게이트 전위는 하이 레벨로 트랜지스터(132)는 오프한다.
또, 도 5c에 도시하는 바와 같이, 전원(VDD)의 상승 속도가 늦을 경우는 전원(VDD)이 완전하게 상승하기 전에 PMOS 트랜지스터(131)가 온해 버린다. 그러나, NMOS-I형 트랜지스터(133)에 의한 출력 단자(VCPWS)의 충전은, 전원(VDD)의 상승에 충분히 추종할 수 있기 때문에, 출력 단자(VCPWS)의 전위는 한정 없이 VDD-Vthni의 레벨에 가까이 있다. 따라서, PMOS 트랜지스터(132)의 드레인·웰 사이에 인가되는 전위는 Vthni 정도로 된다. Vthni의 값은 PN 접합의 순방향 전압 약 0.7V보다도 작기 때문에, 트랜지스터(132)의 드레인과 웰 사이의 전위차는 0.7V 이하로 되고, 래치업의 위험을 회피할 수 있다.
다음에, 챠지 펌프(101)가 동작을 종료하여 출력 전위(VCPWS)를 전원 전위(VDD)로 강압하는 경우를 설명한다.
챠지 펌프(101)가 동작을 정지한 순간은, 출력 전위(VCPWS)는 전원 전위(VDD)보다도 높은 전압으로 되어 있다. 이 때, 하이 레벨인 신호(READ)에 의해 PMOS 트랜지스터(132)가 온하면, PMOS 트랜지스터(131)의 드레인과 웰 사이가 포워드 바이어스로 된다.
이것을 회피하기 위해, 먼저 신호(READ)가 하이 레벨로 되고, NMOS-I형 트랜지스터(134)를 온시켜 출력 전위(VCPWS)를 VDD+Vthni까지 강압시킨다. 여기서, Vthni는 트랜지스터(134)의 임계치 전압이다. 강압시킨 후, PMOS 트랜지스터(132)를 온시켜 전원 전위(VDD)와 VCPWS를 완전하게 연결한다. 신호(READ)가 하이 레벨로 되면서부터 PMOS 트랜지스터(132)를 온시키기 까지의 시간은 지연 회로(135)에서 결정할 수 있다.
이와 같이, 본 발명의 VDD 전환 회로에서는, 소비 전력을 적게 하고, 또 전원 투입시나 전원 전위(VDD)를 승압 회로의 출력 단자에 접속할 때에 래치업이 생기지 않는다.
또, 전원 투입시에 PMOS 트랜지스터(132)의 드레인·웰 사이가 포워드 바이어스로 되는 문제쪽이, 챠지 펌프(101)가 동작을 정지했을 때 PMOS 트랜지스터(131)의 드레인·웰 사이가 포워드 바이어스로 되는 문제보다도 중요하기 때문에, 도 3에 도시한 VDD 전환 회로(102)에 있어서 지연 회로(135)와, NOR 게이트(137) 및 인버터(138), NOR 게이트(139)를 생략하고, 인버터(140) 대신 입력 단자에 파워 온 리셋 신호(PONRSTP)가 공급되며, 출력 단자가 PMOS 트랜지스터(132)의 게이트에 접속되고, 전원 단자가 출력 단자(VCPWS)에 접속되고, 입력 신호 즉 파워 온 리셋 신호(PONRST)의 정전(正轉) 신호를 출력하는 레벨 시프터 회로를 설치해도 된다. 이 경우, 전원 투입시의 래치업의 문제만이 해결된다.
도 4는 펄스 생성 회로의 일례를 도시한다. 이 펄스 생성 회로(103)는 신호(φ, /φ)를 챠지 펌프(101)로 출력하면서, 출력을 정지하도록 하는 것이다.
이 펄스 생성 회로(103)에 있어서, 승압 회로(1)의 출력 단자(VCPWS)와 접지간에 저항(171, 172)이 직렬로 접속되고, 저항(171)과 저항(172)의 접속점은 연산 증폭기(173)의 반전 입력 단자에 접속된다. 연산 증폭기(173)의 비반전 입력 단자에는 기준 전위 발생 회로(5)의 출력 전위(VREFV)가 공급된다. 연산 증폭기(173)의 출력 단자는 PMOS 트랜지스터(174)의 게이트에 접속된다. PMOS 트랜지스터의 소스에는 전원 전위(VDD)가 공급되고, 드레인은 NMOS 트랜지스터(175)의 드레인과 인버터(176)의 입력 단자에 접속된다. NMOS 트랜지스터(175)의 게이트에 기준 전위 발생 회로(5)의 출력 전위(VREFV)가 공급되고, NMOS 트랜지스터의 소스는 접지된다.
인버터(176)의 출력 단자는, 부정 논리곱 게이트(177)의 제1 입력 단자에 접속된다. 인버터(176)의 출력 신호를 CPENABLE라 부르는 것으로 한다. 또한, 부정 논리곱 게이트(177)의 제2 입력 단자에는, 도시하지 않은 오실레이터가 생성하는 펄스 신호(OSC)가 공급된다. 부정 논리곱 게이트(177)의 출력 단자는, 직렬로 접속된 예를 들어 3단의 인버터(178)의 입력 단자와, 직렬로 접속된 예를 들어 4단의 인버터(179)의 입력 단자에 접속된다. 인버터(178, 179)의 출력 신호는 각각 신호(φ, /φ)로 된다.
승압 회로(2)는, 도 3에 도시한 챠지 펌프(101)와 마찬가지의 회로이다.
도 7은 강압 회로(3)의 회로도를 도시한다. 강압 회로(4)도 마찬가지의 회로를 사용하고 있다. 도 7에 도시한 회로 구성은, 특개평8-162753호에서 제안되어 있는 아이디어를 기본으로 하고 있다.
도 7에 있어서, 승압 회로(1)의 출력 전위(VCPWS)는, PMOS 트랜지스터(90)의 소스와 PMOS 트랜지스터(192)의 소스 및 웰로 공급된다. PMOS 트랜지스터(190)의 게이트는 PMOS 트랜지스터(192)의 게이트, PMOS 트랜지스터(190)의 드레인, NMOS 트랜지스터(191)의 드레인에 접속되고, NMOS 트랜지스터(191)의 소스는 접지된다.PMOS 트랜지스터(192)의 드레인은 강압 회로(3)의 출력 단자(VSW)와 NMOS 트랜지스터(193)의 드레인에 접속된다. NMOS 트랜지스터(193)의 소스는 접지된다.
출력 단자(VSW)는 스위치(198)의 제1 단자에 접속되고, 스위치(198)의 제2 단자는 저항(199)의 제1 단자에 접속된다. 저항(199)의 제2 단자는 저항(200)의 제1 단자에 접속되고, 저항(200)의 제2 단자는 접지되어 있다. 또한, 저항(199)의 제2 단자는 연산 증폭기(195)의 반전 입력 단자와 연산 증폭기(197)의 비반전 입력 단자에 접속된다. 연산 증폭기(195)의 비반전 입력 단자 및 연산 증폭기(197)의 반전 입력 단자에는 함께 기준 전위 발생 회로(5)의 출력 전위(VREFV)가 공급된다.
연산 증폭기(195)의 출력 단자는, NMOS 트랜지스터(194)의 게이트, 드레인 및 NMOS 트랜지스터(191)의 게이트에 접속된다. NMOS 트랜지스터(194)의 소스는 접지된다. 마찬가지로, 연산 증폭기(197)의 출력 단자는 NMOS 트랜지스터(196)의 게이트, 드레인 및 NMOS 트랜지스터(193)의 게이트에 접속된다. NMOS 트랜지스터(196)의 소스는 접지된다.
이 회로에 있어서, 출력 전위(VCPWS)가 12V, 기준 전위(VREFV)가 2V이고, 저항(199)과 저항(200)의 저항값의 비가 2대 1로 한다. 이 경우, 스위치(198)와 스위치(201)가 열려 있으면 출력 전위(VSW)는 12V로 되고, 스위치(198)가 닫혀 있으면 출력 전위(VSW)는 6V로 된다. 이 출력 전위(VSW)는 전위의 변동이 작은 안정한 것으로 되어 있다.
또한, 도 7에 도시하는 바와 같이 출력 단자(VSW)에 스위치(201)의 제1 단자에 접속하고, 스위치(201)의 제2 단자에 저항(202)의 제1 단자를 접속한다.저항(202)의 제2 단자를 저항(200)의 제1 단자에 접속시킨다.
이와 같은 회로에서는, 스위치(198, 201)를 제어하는 것으로 수 종류의 강압 전위를 발생시키는 것이 가능하게 된다.
또한, 도 8에 도시하는 바와 같이, 저항(202) 대신 스위치(201)의 제2 단자와 저항(199)의 제1 단자 사이에 저항(203)을 설치해도 된다. 이와 같이 하여도, 도 7에 도시한 회로와 마찬가지의 효과를 얻을 수 있다.
도 9는 기준 전위 발생 회로(5)의 회로도이다.
이 기준 전위 발생 회로에 있어서, PMOS 트랜지스터(301, 302, 303)의 소스에 전원 전위(VDD)가 공급된다. PMOS 트랜지스터(301)의 게이트는 PMOS 트랜지스터(302)의 게이트, 드레인과 PMOS 트랜지스터(303)의 게이트에 접속된다. PMOS 트랜지스터(301)의 드레인은, NMOS-E형 트랜지스터(304)의 드레인 및 게이트와, NMOS-E형 트랜지스터보다도 임계치 전압(Vth)이 낮은 NMOS-I형 트랜지스터(305)의 게이트에 접속된다. 트랜지스터(304)의 소스는 접지되고, 트랜지스터(305)의 소스는 저항값(R1)의 저항(306)을 통해 접지된다.
또한, PMOS 트랜지스터(303)의 드레인 전위는 기준 전위 발생 회로(5)의 출력 전위(VREFV)로 된다. PMOS 트랜지스터(303)의 드레인과 접지 사이에는 예를 들어 4개의 저항(307∼310)이 직렬로 접속된다. 트랜지스터(311∼313)에 의해 단락되어 있지 않은 저항값의 합을 R2로 한다. 또한, 트랜지스터(311, 312, 313)의 전류로의 제1 및 제2 단자는, 각각 저항(308, 309, 310)의 제1 및 제2 단자에 접속되고, 트랜지스터(311, 312, 313)의 게이트에는 각각 신호(TRMI1, TRMI2, TRMI3)가공급된다.
이 회로에 있어서, PMOS 트랜지스터(301∼303)의 크기는 같고, 각각의 트랜지스터를 흐르는 전류는 같다. NMOS-E형 트랜지스터(304) 및 NMOS-I형 트랜지스터(305)의 임계치 전압을 각각 Vthne, Vthni로 하면, 트랜지스터(305)의 소스와 저항(306)의 접속점에서의 전위(VR)는 Vthne-Vthni에 가까운 값으로 된다. 따라서, 기준 전위(VREFV)는 R2/R1×(Vthne-Vthni)로 된다.
다만, 이 회로는 임계치 전압(Vth) 등의 공정 오차에 약하기 때문에, 휴즈 데이타를 기초로 한 트리밍 신호(TRIM1∼TRIM3)에 의해 트랜지스터(311, 312, 313)를 온 또는 오프하고, R2의 값을 미세 조절함으로써 최적인 VREFV의 값을 만들어 낸다.
도 10은 기준 전위 발생 회로(5)의 제2 회로예를 도시한다.
이 회로는, 도 9에 도시한 회로에 PMOS 트랜지스터(314)와, 연산 증폭기(315)를 추가한 것이다. 즉, PMOS 트랜지스터(301∼302)의 소스는 기준 전위(VDD) 대신 PMOS 트랜지스터(314)의 드레인에 접속되고, PMOS 트랜지스터(314)의 소스는 전원 전위(VDD)에 접속된다. 또한, 연산 증폭기(315)에 있어서 비반전 입력 단자는 PMOS 트랜지스터(302)의 드레인에 접속되고, 반전 입력 단자는 PMOS 트랜지스터(301)의 드레인에 접속되며, 출력 단자는 PMOS 트랜지스터(314)의 게이트에 접속된다.
이 기준 전위 회로에서는, 연산 증폭기(315) 및 PMOS 트랜지스터(314)를 설치함으로써, 전원 전위(VDD)의 변동에 대한 출력 전위(VREFV)의 변동이 도 9에 도시한 회로보다도 작게 된다.
또한, 도 11에 도시한 바와 같이, 도 1에 도시한 실시예에 있어서 승산 회로(BL C.P.2)를 생략하고, 기입 트랜지스터(13)의 드레인에 승압 회로(WL/SL C.P.1)의 출력 전위(VCPWS)를 공급하도록 해도 된다. 이 경우, 기입 트랜지스터(13)의 임계치 전압이나 그 게이트로 공급하는 전위를 조정함으로써 메모리 셀(15)의 드레인 전위를 적절한 값으로 한다.
도 11에 도시한 실시예에서는, 칩 면적을 도 1에 도시한 실시예보다 작게 하면서, 도 1에 도시한 실시예와 마찬가지의 효과를 얻을 수 있다.
도 1에 도시한 전원계 회로 시스템에서는, 메모리 셀(15)의 워드선에 인가되는 전위로서는 강압 회로(3)의 출력 전위(VSWL)가 준비되어 있지 않다. 따라서, 핀독시 또는 검증시에 참조 셀의 워드선 전위로서 이 전위(VSW) 또는 외부 전원 전위(VDD)를 이용할 수 밖에 없다.
검증시에 참조 셀의 워드선에 이 이외의 전위를 인가했을 경우, 참조 셀의 워드선 전원을 독립하여 설치한 것이 있다. 도 12는 워드선 전원을 설치한 본 발명의 제2 실시예를 나타낸다.
이 회로는, 도 1에 도시한 제1 실시예에 참조 셀(19)의 게이트로 인가하는 전위를 발생하는 강압 회로(RWL Reg.16) 및 전원 전환 회로(RWL SW17), 참조 셀의 로우 디코더 회로(18)를 부가한 것이다.
강압 회로(RWL Reg.16)의 입력 단자에는, 기준 전위 발생 회로(5)의 출력 전위(VREFV)와 도시하지 않은 전원 전위(VDD)가 공급되고, 전원 전위(VDD)를 강압하여 발생시킨 전위(VRWL)를 출력한다. 강압 회로(16)는, 예를 들어 도 7에 도시한 바와 같은 강압 회로(3, 4)에 이용되는 회로와 마찬가지의 것이다. 이 출력 전위(VRWL)는 셀 기입·소거 후 검증시에 참조 셀(19)의 게이트 전위로서 이용된다.
또, 전위(VRWL)를 전원 전위(VDD)로부터 강압하여 발생하고 있지만, 전원 전위(VDD)보다도 높은 전위를 얻고 싶을 경우는 전원 전위(VDD) 대신 승압 회로(1)의 출력 전위(VCPWS)를 입력 단자로 공급하고, 이것을 강압하여 출력 전위(VRWL)를 생성한다.
전원 전환 회로(17)에 있어서, 입력 단자에는 강압 회로(16)의 출력 전위(VRWL)와 전원 전위(VDD)가 공급되고, 출력 단자는 참조 셀의 로우 디코더 회로(18)의 전원 단자(VRFWL)에 접속된다. 이 전원 전환 회로(17)는, 참조 셀(19)의 동작 상태에 따라 전위(VRWL)와 전원 전위(VDD)를 선택하여 출력한다.
로우 디코더 회로(18)의 출력 단자는, 참조 셀의 게이트에 접속된다. 또한, 도면중에서 S/A는 센스 앰프 회로를 나타낸다.
본 실시예는, 승압 회로(1, 2)에 더하여 메모리 셀(15)의 재기입이나 소거 후에 이루어지는 검증시에 참조셀(19)에서 이용되는 전위를 전원 전위(VDD) 혹은 승압 회로(1)의 출력 전위(VCPWS)를 이용해 발생하는 강압 회로(16)를 설치하는 것으로 외부의 고압 전원을 이용하는 일 없이 전원계 회로를 구성하는 것이 가능하게 된다.
또한, 도 1이나 도 12에 도시한 전원계 회로 시스템에 있어서, 강압 회로(3)에 의해 판독시의 워드선 전원(VWL)을 일정 레벨 이하로 제어함으로써, 셀의 신뢰성을 향상시키면서 오프 셀, 즉 기입을 한 임계치 전압의 높은 셀의 판독 마진을 향상시키는 것이 가능하다.
이 경우, 강압 회로(3)가 기능하기 위해, 판독 동작시에 기준 전위 발생 회로(5)를 동작시킬 필요가 있다. 여기서, 스탠바이로부터의 판독 속도(Tce)가 수십나노초인 것을 생각하면, 기준 전위 발생 회로(5)의 상승 시간을 10나노초 이하로 억제하고, 바로 안정한 기준 전위를 발생할 필요가 있다.
그러나, 이와 같은 매우 짧은 상승 시간의 기준 전위 발생 회로를 실현하는 것은 대단히 곤란하기 때문에, 스탠바이중으로부터 기준 전위 발생 회로를 동작시키고 있는 방법이 고안된다.
단, 이 방법은 스탠바이 전류가 증가한다는 문제를 포함하기 때문에, 기준 전위 발생 회로의 동작 전류를 매우 억제하는 것이 요구된다. 그러나, 전류의 억제는 기준 전위의 안정성에 문제를 일으키게 된다.
그래서, 전원계 회로에 통상의 기준 전위 발생 회로와 저소비 전력형의 기준 전위 발생 회로의 양쪽을 설치한다. 도 13 및 도 16은 통상의 기준 전위 발생 회로와 저소비 전력형의 기준 전위 발생 회로의 양쪽을 사용한 본 발명의 제3 및 제4 실시예를 나타낸다.
도 13에 나타낸 실시예에서는, 도 12에 나타낸 실시예에 저소비 전력형 기준 전위 발생 회로(VREF2 20)를 부가한 것이다. 또한, 도 12에 도시한 기준 전위 발생 회로(5) 대신 스탠바이시에 동작을 정지하는 기준 전위 발생 회로(5)가 설치되어 있다.
기준 전위 발생 회로(20)에 있어서, 출력 단자는 강압 회로(3)의 입력 단자에 접속된다. 기준 전위 발생 회로(20)는, 도 9나 도 10에 도시한 회로와 마찬가지이지만, 트랜지스터의 크기를 작게 하고, 저항값을 크게 하는 것으로 소비 전류를 줄이고 있다.
또한, 강압 회로(3)에 있어서 기준 전위로서, 예를 들어 통상은 기준 전위 발생 회로(5)의 출력 전위를 이용하고, 셀 판독시는 저소비 전력형 기준 전위 발생 회로(20)의 출력 전위를 이용하는 것과 같은 전환이 이루어진다.
도 14 및 도 15는, 스탠바이시에 동작을 정지하는 기준 전위 발생 회로(5)의 일례를 도시한다.
도 14에 도시한 회로는 도 9에 도시한 기준 전위 발생 회로에 PMOS 트랜지스터(316)와 NMOS 트랜지스터(317)를 부가한 것이다. 도 14에 있어서, 신호(ENB)는 PMOS 트랜지스터(316)의 게이트와 NMOS 트랜지스터(317)의 게이트에 공급된다. PMOS 트랜지스터(301, 302, 303)의 소스는 전원 전위(VDD) 대신 PMOS 트랜지스터(316)의 드레인에 접속되고, PMOS 트랜지스터(316)의 소스는 전원 전위(VDD)에 접속된다. NMOS 트랜지스터(317)의 드레인은 PMOS 트랜지스터(303)의 드레인에 접속되고, NMOS 트랜지스터(317)의 소스는 접지된다.
또한, 도 15에 도시한 회로는 도 10에 도시한 기준 전위 발생 회로에 PMOS 트랜지스터(318)와 NMOS 트랜지스터(319)를 부가한 것이다. 도 15에 있어서, 신호(ENB)는 PMOS 트랜지스터(318)의 게이트와 NMOS 트랜지스터(319)의 게이트에공급된다. PMOS 트랜지스터(314)의 소스는 전원 전위(VDD) 대신 PMOS 트랜지스터(318)의 드레인에 접속되고, PMOS 트랜지스터(318)의 소스는 전원 전위(VDD)에 접속된다. 또한, NMOS 트랜지스터(319)의 드레인은 PMOS 트랜지스터(303)의 드레인에 접속되고, NMOS 트랜지스터(319)의 소스는 접지된다.
도 14 및 도 15에 도시한 기준 전위 발생 회로는, 신호(ENB)가 로우 레벨일 때 동작 상태로 되고, 하이 레벨로 되면 동작을 정지한다.
본 실시예에서는, 저소비 전력형 기준 전위 발생 회로(20)는 항상 동작하고, 셀 판독에도 대처할 수 있다. 또한, 기준 전위 발생 회로(5)는 필요할 때만 동작하기 때문에 소비 전력을 저감시킬 수 있다.
도 16에 나타낸 실시예는, 도 12에 나타낸 실시예에 저소비 전력형 기준 전위 발생 회로(VREF2 20)와 강압 회로(WL Reg.21)를 부가하고, 도 12에 도시한 기준 전위 발생 회로(5) 대신 스탠바이시에 동작을 정지하는 기준 전위 발생 회로(5)를 설치한 것이다.
본 실시예에서는, 기준 전위 발생 회로(20)의 출력 단자는, 강압 회로(21)의 입력 단자에 접속된다.
강압 회로(21)의 출력 단자는 전원 전환 회로(6)의 입력 단자에 접속된다. 강압 회로(21)는 강압 회로(3)와 마찬가지의 회로로서, 전원 전위(VDD)를 강압하여 출력한다. 이는 강압 회로(3)의 판독시에 워드선 전위를 발생하는 기능을 독립시킨 것이다.
전원 전환 회로(6)에 있어서, 입력 단자에 강압 회로(3, 21)의 출력 전위 및전원 전위(VDD)가 공급되고, 셀 기입·판독·소거·검증 등의 상태에 따라 이들 3개의 전위를 선택하여 출력한다.
본 실시예에서는 도 13에 나타낸 실시예와 마찬가지의 효과를 얻을 수 있다.
이상 설명한 바와 같이 본 발명에 의하면, 반도체 집적 회로 내에 고전위를 생성하는 승압 회로를 설치하기 때문에 외부 고압 전원을 사용하는 일 없이 셀 데이타의 기입, 소거, 검증을 실현할 수 있다.
또한, 참조 셀을 위한 강압 회로를 설치하기 때문에, 메모리 셀과 다른 게이트 전위에 의해 참조 셀의 검증을 행할 수 있다.
또, 스탠바이시에 오프하고 있는 기준 전위 발생 회로와 항상 동작하고 있는 소비 전력 기준 전위 발생 회로를 설치하기 때문에 소비 전력을 작게 하면서 강압 회로를 바로 동작시킬 수 있다.

Claims (18)

  1. 불휘발성 반도체 메모리용 전원 회로 장치에 있어서,
    기준 전위를 출력하기 위한 기준 전위 발생 회로;
    입력 단자에 상기 기준 전위가 공급되고, 전원 전위 VDD 또는 생성된 제1 고압 전위 중 어느 하나를 출력하는 제1 승압 회로;
    기입 트랜지스터의 드레인 전위에 이용하기 위해 사용되는 제2 고압 전위를 생성하여 출력하는 제2 승압 회로;
    입력 단자에 상기 제1 승압 회로의 출력 전위 및 상기 기준 전위가 공급되고, 메모리 셀의 게이트 전위와 메모리 셀의 소스 전위에 이용하기 위해 상기 제1 승압 회로의 출력 전위를 강압한 전위와 상기 제1 승압 회로의 출력 전위 중 어느 하나를 출력하는 제1 강압 회로;
    입력 단자에 상기 제1 승압 회로의 출력 전위 및 상기 기준 전위가 공급되고, 상기 기입 트랜지스터의 게이트 전위에 이용하기 위해 상기 제1 승압 회로의 출력 전위를 강압한 전위를 출력하는 제2 강압 회로;
    입력 단자에 상기 제1 강압 회로의 출력 전위가 공급되고, 상기 메모리 셀의 게이트 전위에 이용하기 위해 상기 제1 강압 회로의 출력 전위와 전원 전위 중 어느 하나를 출력하는 적어도 하나의 제1 전원 전환 회로;
    입력 단자에 상기 제1 승압 회로의 출력 전위가 공급되고, 컬럼 선택 트랜지스터의 게이트 전위에 이용하기 위해 상기 제1 승압 회로의 출력 전위와 전원 전위중 어느 하나를 출력하는 제2 전원 전환 회로;
    입력 단자에 상기 제2 강압 회로의 출력 전위가 공급되고, 상기 기입 트랜지스터의 게이트 전위에 이용하기 위해 상기 제2 강압 회로의 출력 전위와 전원 전위 중 어느 하나를 출력하는 제3 전원 전환 회로;
    전원 단자에 상기 제1 강압 회로의 출력 전위가 공급되는 셀 소스 디코더 회로;
    상기 적어도 한 전원 전환 회로의 출력 전위가 각각 공급되는 적어도 하나의 전원 단자를 갖는 로우 디코더 회로;
    전원 단자에 상기 제2 전원 전환 회로의 출력 전위가 공급되는 컬럼 디코더 회로; 및
    전원 단자에 상기 제3 전원 전환 회로의 출력 전위가 공급되는 기입 트랜지스터 디코더 회로
    를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리용 전원 회로 장치.
  2. 제1항에 있어서, 상기 제1 승압 회로는
    고압 전위를 승압 회로의 출력 단자로 출력하는 챠지 펌프 회로;
    전원 투입 후 일정 시간 경과하여 전원 전위로부터 로우 레벨로 되는 파워온 리셋 신호를 출력하는 파워온 리셋 회로;
    소스가 상기 승압 회로의 출력 단자에 접속되고, 드레인 및 게이트가 전원 전위 VDD에 접속되는 NMOS-I형 트랜지스터;
    소스 및 웰이 상기 전원 전위 VDD에 접속되고, 게이트에 상기 파워온 리셋 신호가 공급되는 제1 PMOS 트랜지스터;
    소스 및 웰이 상기 승압 회로의 출력 단자에 접속되고, 드레인이 상기 제1 PMOS 트랜지스터의 드레인에 접속되는 제2 PMOS 트랜지스터; 및
    입력 단자에 상기 파워온 리셋 신호가 공급되고, 전원 단자가 상기 승압 회로의 출력 단자에 접속되며, 출력 단자가 상기 제2 PMOS 트랜지스터에 접속되는 레벨 시프터
    를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리용 전원 회로 장치.
  3. 제1항에 있어서, 상기 제1 승압 회로는
    고압 전위를 승압 회로의 출력 단자로 출력하는 챠지 펌프 회로;
    전원 투입 후 일정 시간 경과하여 전원 전위로부터 로우 레벨로 되는 파워온 리셋 신호를 출력하는 파워온 리셋 회로;
    소스가 상기 승압 회로의 출력 단자에 접속되고, 드레인 및 게이트가 전원 전위 VDD에 접속되는 제1 NMOS-I형 트랜지스터;
    소스 및 웰이 상기 전원 전위 VDD에 접속되고, 게이트에 상기 파워온 리셋 신호가 공급되는 제1 PMOS 트랜지스터;
    소스 및 웰이 상기 승압 회로의 출력 단자에 접속되고, 드레인이 상기 제1 PMOS 트랜지스터의 드레인에 접속되는 제2 PMOS 트랜지스터;
    입력 단자에 판독 신호의 반전 신호가 공급되고, 전원 단자가 상기 승압 회로의 출력 단자에 접속되며, 입력 신호의 반전 신호를 출력하는 제1 레벨 시프터;
    게이트가 상기 제1 레벨 시프터의 출력 단자에 접속되고, 소스가 상기 전원 전위 VDD에 접속되며, 드레인이 상기 승압 회로의 출력 단자에 접속되는 제2 NMOS-I형 트랜지스터;
    입력 단자에 상기 판독 신호의 반전 신호가 공급되는 지연 회로;
    제1 입력 단자에 상기 지연 회로의 출력 단자가 접속되고, 제2 입력 단자에 상기 판독 신호의 반전 신호가 공급되는 제1 NOR 게이트;
    제1 입력 단자에 상기 파워온 리셋 신호가 공급되고, 제2 입력 단자에 상기 제1 NOR 게이트의 출력 신호의 반전 신호가 공급되는 제2 NOR 게이트;
    입력 단자에 상기 제2 NOR 게이트의 출력 단자가 접속되고, 전원 단자가 상기 승압 회로의 출력 단자에 접속되며, 출력 단자가 상기 제2 PMOS 트랜지스터의 게이트에 접속되고, 입력 신호의 반전 신호를 출력하는 제2 레벨 시프터
    를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리용 전원 회로 장치.
  4. 불휘발성 반도체 메모리용 전원 회로 장치에 있어서,
    기준 전위를 출력하기 위한 기준 전위 발생 회로;
    입력 단자에 상기 기준 전위가 공급되고, 전원 전위 VDD 또는 생성된 제1 고압 전위 중 어느 하나를 출력하고, 상기 제1 고압 전위를 기록 트랜지스터용 드레인 전위로서 공급하는 제1 승압 회로;
    입력 단자에 상기 제1 승압 회로의 출력 전위 및 상기 기준 전위가 공급되고, 메모리 셀의 게이트 전위와 메모리 셀의 소스 전위에 이용하기 위해 상기 제1 승압 회로의 출력 전위를 강압한 전위와 상기 제1 승압 회로의 출력 전위 중 어느 하나를 출력하는 제1 강압 회로;
    입력 단자에 상기 제1 승압 회로의 출력 전위 및 상기 기준 전위가 공급되고, 상기 기입 트랜지스터의 게이트 전위에 이용하기 위해 상기 제1 승압 회로의 출력 전위를 강압한 전위를 출력하는 제2 강압 회로;
    입력 단자에 상기 제1 강압 회로의 출력 전위가 공급되고, 상기 메모리 셀의 게이트 전위에 이용하기 위해 상기 제1 강압 회로의 출력 전위와 전원 전위 중 어느 하나를 출력하는 적어도 하나의 제1 전원 전환 회로;
    입력 단자에 상기 제1 승압 회로의 출력 전위가 공급되고, 컬럼 선택 트랜지스터의 게이트 전위에 이용하기 위해 상기 제1 승압 회로의 출력 전위와 전원 전위 중 어느 하나를 출력하는 제2 전원 전환 회로;
    입력 단자에 상기 제2 강압 회로의 출력 전위가 공급되고, 상기 기입 트랜지스터의 게이트 전위에 이용하기 위해 상기 제2 강압 회로의 출력 전위와 전원 전위 중 어느 하나를 출력하는 제3 전원 전환 회로;
    전원 단자에 상기 제1 강압 회로의 출력 전위가 공급되는 셀 소스 디코더 회로;
    상기 적어도 한 전원 전환 회로의 출력 전위가 각각 공급되는 적어도 하나의 전원 단자를 갖는 로우 디코더 회로;
    전원 단자에 상기 제2 전원 전환 회로의 출력 전위가 공급되는 컬럼 디코더회로; 및
    전원 단자에 상기 제3 전원 전환 회로의 출력 전위가 공급되는 기입 트랜지스터 디코더 회로
    를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리용 전원 회로 장치.
  5. 제4항에 있어서, 상기 제1 승압 회로는
    고압 전위를 승압 회로의 출력 단자로 출력하는 챠지 펌프 회로와;
    전원 투입 후 일정 시간 경과하여 전원 전위로부터 로우 레벨로 되는 파워온 리셋 신호를 출력하는 파워온 리셋 회로;
    소스가 상기 승압 회로의 출력 단자에 접속되고, 드레인 및 게이트가 전원 전위 VDD에 접속되는 NMOS-I형 트랜지스터;
    소스 및 웰이 상기 전원 전위 VDD에 접속되고, 게이트에 상기 파워온 리셋 신호가 공급되는 제1 PMOS 트랜지스터;
    소스 및 웰이 상기 승압 회로의 출력 단자에 접속되고, 드레인이 상기 제1 PMOS 트랜지스터의 드레인에 접속되는 제2 PMOS 트랜지스터; 및
    입력 단자에 상기 파워온 리셋 신호가 공급되고, 전원 단자가 상기 승압 회로의 출력 단자에 접속되며, 출력 단자가 상기 제2 PMOS 트랜지스터에 접속되는 레벨 시프터
    를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리용 전원 회로 장치.
  6. 제4항에 있어서, 상기 제1 승압 회로는
    고압 전위를 승압 회로의 출력 단자로 출력하는 챠지 펌프 회로;
    전원 투입 후 일정 시간 경과하여 전원 전위로부터 로우 레벨로 되는 파워온 리셋 신호를 출력하는 파워온 리셋 회로;
    소스가 상기 승압 회로의 출력 단자에 접속되고, 드레인 및 게이트가 전원 전위 VDD에 접속되는 NMOS-I형 트랜지스터;
    소스 및 웰이 상기 전원 전위 VDD에 접속되고, 게이트에 상기 파워온 리셋 신호가 공급되는 제1 PMOS 트랜지스터;
    소스 및 웰이 상기 승압 회로의 출력 단자에 접속되고, 드레인이 상기 제1 PMOS 트랜지스터의 드레인에 접속되는 제2 PMOS 트랜지스터;
    입력 단자에 판독 신호의 반전 신호가 공급되고, 전원 단자가 상기 승압 회로의 출력 단자에 접속되며, 입력 신호의 반전 신호를 출력하는 제1 레벨 시프터;
    게이트가 상기 제1 레벨 시프터의 출력 단자에 접속되고, 소스가 상기 전원 전위 VDD에 접속되며, 드레인이 상기 승압 회로의 출력 단자에 접속되는 제2 NMOS-I형 트랜지스터;
    입력 단자에 상기 판독 신호의 반전 신호가 공급되는 지연 회로;
    제1 입력 단자에 상기 지연 회로의 출력 단자가 접속되고, 제2 입력 단자에 상기 판독 신호의 반전 신호가 공급되는 제1 NOR 게이트;
    제1 입력 단자에 상기 파워온 리셋 신호가 공급되고, 제2 입력 단자에 상기 제1 NOR 게이트의 출력 신호의 반전 신호가 공급되는 제2 NOR 게이트; 및
    입력 단자에 상기 제2 NOR 게이트의 출력 단자가 접속되고, 전원 단자가 상기 승압 회로의 출력 단자에 접속되며, 출력 단자가 상기 제2 PMOS 트랜지스터의 게이트에 접속되고, 입력 신호의 반전 신호를 출력하는 제2 레벨 시프터
    를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리용 전원 회로 장치.
  7. 불휘발성 반도체 메모리용 전원 회로 장치에 있어서,
    기준 전위를 출력하기 위한 기준 전위 발생 회로;
    입력 단자에 상기 기준 전위가 공급되고, 전원 전위 VDD 또는 생성된 제1 고압 전위 중 어느 하나를 출력하는 제1 승압 회로;
    기입 트랜지스터의 드레인 전위에 이용하기 위해 사용되는 제2 고압 전위를 생성하여 출력하는 제2 승압 회로;
    입력 단자에 상기 제1 승압 회로의 출력 전위 및 상기 기준 전위가 공급되고, 메모리 셀의 게이트 전위와 메모리 셀의 소스 전위에 이용하기 위해 상기 제1 승압 회로의 출력 전위를 강압한 전위와 상기 제1 승압 회로의 출력 전위 중 어느 하나를 출력하는 제1 강압 회로;
    입력 단자에 상기 제1 승압 회로의 출력 전위 및 상기 기준 전위가 공급되고, 상기 기입 트랜지스터의 게이트 전위에 이용하기 위해 상기 제1 승압 회로의 출력 전위를 강압한 전위를 출력하는 제2 강압 회로;
    입력 단자에 상기 기준 전위가 공급되고, 기준 메모리셀의 게이트 전위에 이용하기 위해 전원 전위 VDD를 강압한 전위를 출력하는 제3 강압 회로
    를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리용 전원 회로 장치.
  8. 제7항에 있어서, 상기 제1 승압 회로는
    고압 전위를 승압 회로의 출력 단자로 출력하는 챠지 펌프 회로;
    전원 투입 후 일정 시간 경과하여 전원 전위로부터 로우 레벨로 되는 파워온 리셋 신호를 출력하는 파워온 리셋 회로;
    소스가 상기 승압 회로의 출력 단자에 접속되고, 드레인 및 게이트가 전원 전위 VDD에 접속되는 NMOS-I형 트랜지스터;
    소스 및 웰이 상기 전원 전위 VDD에 접속되고, 게이트에 상기 파워온 리셋 신호가 공급되는 제1 PMOS 트랜지스터;
    소스 및 웰이 상기 승압 회로의 출력 단자에 접속되고, 드레인이 상기 제1 PMOS 트랜지스터의 드레인에 접속되는 제2 PMOS 트랜지스터;
    입력 단자에 파워온 리셋 신호가 공급되고, 전원 단자가 상기 승압 회로의 출력 단자에 접속되며, 출력 단자가 상기 제2 PMOS 트랜지스터에 접속되는 레벨 시프터
    를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리용 전원 회로 장치.
  9. 제7항에 있어서, 상기 제1 승압 회로는
    고압 전위를 승압 회로의 출력 단자로 출력하는 챠지 펌프 회로;
    전원 투입 후 일정 시간 경과하여 전원 전위로부터 로우 레벨로 되는 파워온리셋 신호를 출력하는 파워온 리셋 회로;
    소스가 상기 승압 회로의 출력 단자에 접속되고, 드레인 및 게이트가 전원 전위 VDD에 접속되는 제1 NMOS-I형 트랜지스터;
    소스 및 웰이 상기 전원 전위 VDD에 접속되고, 게이트에 상기 파워온 리셋 신호가 공급되는 제1 PMOS 트랜지스터;
    소스 및 웰이 상기 승압 회로의 출력 단자에 접속되고, 드레인이 상기 제1 PMOS 트랜지스터의 드레인에 접속되는 제2 PMOS 트랜지스터;
    입력 단자에 판독 신호의 반전 신호가 공급되고, 전원 단자가 상기 승압 회로의 출력 단자에 접속되며, 입력 신호의 반전 신호를 출력하는 제1 레벨 시프터;
    게이트가 상기 제1 레벨 시프터의 출력 단자에 접속되고, 소스가 상기 전원 전위 VDD에 접속되며, 드레인이 상기 승압 회로의 출력 단자에 접속되는 제2 NMOS-I형 트랜지스터;
    입력 단자에 상기 판독 신호의 반전 신호가 공급되는 지연 회로;
    제1 입력 단자에 상기 지연 회로의 출력 단자가 접속되고, 제2 입력 단자에 상기 판독 신호의 반전 신호가 공급되는 제1 NOR 게이트;
    제1 입력 단자에 상기 파워온 리셋 신호가 공급되고, 제2 입력 단자에 상기 제1 NOR 게이트의 출력 신호의 반전 신호가 공급되는 제2 NOR 게이트; 및
    입력 단자에 상기 제2 NOR 게이트의 출력 단자가 접속되고, 전원 단자가 상기 승압 회로의 출력 단자에 접속되며, 출력 단자가 상기 제2 PMOS 트랜지스터의 게이트에 접속되고, 입력 신호의 반전 신호를 출력하는 제2 레벨 시프터
    를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리용 전원 회로 장치.
  10. 제7항에 있어서, 상기 제3 강압 회로는 상기 제1 승압 회로의 출력 전위가 공급되는 입력 단자를 더 구비하고, 상기 전원 전위 VDD를 강압하여 얻어지는 전위 대신 상기 제1 승압 회로의 출력 전위를 강압하여 얻어진 전위를 출력하는 것을 특징으로 하는 불휘발성 반도체 메모리용 전원 회로 장치.
  11. 불휘발성 반도체 메모리용 전원 회로 장치에 있어서,
    제1 기준 전위를 출력하고, 스탠바이시에 동작을 정지하는 제1 기준 전위 발생 회로;
    제2 기준 전위를 출력하는 저소비 전력형의 제2 기준 전위 발생 회로;
    입력 단자에 상기 제1 기준 전위가 공급되고, 전원 전위와 생성된 제1 고압 전위 중 어느 하나를 출력하는 제1 승압 회로;
    기입 트랜지스터의 드레인 전위에 이용하기 위해 사용되는 제2 고압 전위를 생성하여 출력하는 제2 승압 회로;
    입력 단자에 상기 제1 승압 회로의 출력 전위, 상기 제1 기준 전위 및 상기 제2 기준 전위가 공급되고, 메모리 셀의 게이트 전위와 메모리 셀의 소스 전위에 이용하기 위해 상기 제1 승압 회로의 출력 전위를 강압한 전위와 상기 제1 승압 회로의 출력 전위 중 어느 하나를 출력하는 제1 강압 회로; 및
    입력 단자에 상기 제1 승압 회로의 출력 전위 및 상기 제1 기준 전위가 공급되고, 상기 기입 트랜지스터의 게이트 전위에 이용하기 위해 상기 제1 승압 회로의 출력 전위를 강압한 전위를 출력하는 제2 강압 회로
    를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리용 전원 회로 장치.
  12. 제11항에 있어서, 상기 제1 승압 회로는
    고압 전위를 승압 회로의 출력 단자로 출력하는 챠지 펌프 회로;
    전원 투입 후 일정 시간 경과하여 전원 전위로부터 로우 레벨로 되는 파워온리셋 신호를 출력하는 파워온 리셋 회로;
    소스가 상기 승압 회로의 출력 단자에 접속되고, 드레인 및 게이트가 전원 전위 VDD에 접속되는 NMOS-I형 트랜지스터;
    소스 및 웰이 상기 전원 전위 VDD에 접속되고, 게이트에 상기 파워온 리셋 신호가 공급되는 제1 PMOS 트랜지스터;
    소스 및 웰이 상기 승압 회로의 출력 단자에 접속되고, 드레인이 상기 제1 PMOS 트랜지스터의 드레인에 접속되는 제2 PMOS 트랜지스터;
    입력 단자에 파워온 리셋 신호가 공급되고, 전원 단자가 상기 승압 회로의 출력 단자에 접속되며, 출력 단자가 상기 PMOS 트랜지스터에 접속되는 레벨 시프터
    를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리용 전원 회로 장치.
  13. 제11항에 있어서, 상기 제1 승압회로는
    고압 전위를 승압 회로의 출력 단자로 출력하는 챠지 펌프 회로;
    전원 투입 후 일정 시간 경과하여 전원 전위로부터 로우 레벨로 되는 파워온 리셋 신호를 출력하는 파워온 리셋 회로;
    소스가 상기 승압 회로의 출력 단자에 접속되고, 드레인 및 게이트가 전원 전위 VDD에 접속되는 제1 NMOS-I형 트랜지스터;
    소스 및 웰이 상기 전원 전위 VDD에 접속되고, 게이트에 상기 파워온 리셋 신호가 공급되는 제1 PMOS 트랜지스터;
    소스 및 웰이 상기 승압 회로의 출력 단자에 접속되고, 드레인이 상기 제1 PMOS 트랜지스터의 드레인에 접속되는 제2 PMOS 트랜지스터;
    입력 단자에 판독 신호의 반전 신호가 공급되고, 전원 단자가 상기 승압 회로의 출력 단자에 접속되며, 입력 신호의 반전 신호를 출력하는 제1 레벨 시프터;
    게이트가 상기 제1 레벨 시프터의 출력 단자에 접속되고, 소스가 상기 전원 전위 VDD에 접속되며, 드레인이 상기 승압 회로의 출력 단자에 접속되는 제2 NMOS-I형 트랜지스터;
    입력 단자에 상기 판독 신호의 반전 신호가 공급되는 지연 회로;
    제1 입력 단자에 상기 지연 회로의 출력 단자가 접속되고, 제2 입력 단자에 상기 판독 신호의 반전 신호가 공급되는 제1 NOR 게이트;
    제1 입력 단자에 상기 파워온 리셋 신호가 공급되고, 제2 입력 단자에 상기 제1 NOR 게이트의 출력 신호의 반전 신호가 공급되는 제2 NOR 게이트; 및
    입력 단자에 상기 제2 NOR 게이트의 출력 단자가 접속되고, 전원 단자가 상기 승압 회로의 출력 단자에 접속되며, 출력 단자가 상기 제2 PMOS 트랜지스터의게이트에 접속되고, 입력 신호의 반전 신호를 출력하는 제2 레벨 시프터
    를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리용 전원 회로 장치.
  14. 불휘발성 반도체 메모리용 전원 회로 장치에 있어서,
    제1 기준 전위를 출력하고, 스탠바이시에 동작을 정지하는 제1 기준 전위 발생 회로;
    제2 기준 전위를 출력하는 저소비 전력형의 제2 기준 전위 발생 회로;
    입력 단자에 상기 제1 기준 전위가 공급되고, 전원 전위와 생성된 제1 고압 전위 중 어느 하나를 출력하는 제1 승압 회로;
    기입 트랜지스터의 드레인 전위에 이용하기 위해 사용되는 제2 고압 전위를 생성하여 출력하는 제2 승압 회로;
    입력 단자에 상기 제1 승압 회로의 출력 전위와 상기 제1 기준 전위 발생 회로의 제1 기준 전위가 공급되고, 메모리 셀의 게이트 전위와 메모리 셀의 소스 전위에 이용하기 위해 상기 제1 승압 회로의 출력 전위를 강압한 전위와 상기 제1 승압 회로의 출력 전위 중 어느 하나를 출력하는 제1 강압 회로;
    입력 단자에 상기 제1 승압 회로의 출력 전위 및 상기 제1 기준 전위가 공급되고, 상기 기입 트랜지스터의 게이트 전위에 이용하기 위해 상기 제1 승압 회로의 출력 전위를 강압한 전위를 출력하는 제2 강압 회로;
    제2 기준 전위를 발생하는 저소비 전력형의 제2 기준 전위 발생 회로; 및
    입력 단자에 상기 제2 기준 전위 발생 회로의 제2 기준 전위가 공급되고, 메모리 셀로부터 데이터를 판독하는 경우, 메모리 셀의 게이트 전위에 이용하기 위해 상기 전원 전위를 강압한 전위를 출력하는 제3 강압 회로
    를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리용 전원 회로 장치.
  15. 제14항에 있어서, 상기 제1 승압 회로는
    고압 전위를 승압 회로의 출력 단자로 출력하는 챠지 펌프 회로;
    전원 투입 후 일정 시간 경과하여 전원 전위로부터 로우 레벨로 되는 파워온 리셋 신호를 출력하는 파워온 리셋 회로;
    소스가 상기 승압 회로의 출력 단자에 접속되고, 드레인 및 게이트가 전원 전위 VDD에 접속되는 NMOS-I형 트랜지스터;
    소스 및 웰이 상기 전원 전위 VDD에 접속되고, 게이트에 상기 파워온 리셋 신호가 공급되는 제1 PMOS 트랜지스터;
    소스 및 웰이 상기 승압 회로의 출력 단자에 접속되고, 드레인이 상기 제1 PMOS 트랜지스터의 드레인에 접속되는 제2 PMOS 트랜지스터;
    입력 단자에 파워온 리셋 신호가 공급되고, 전원 단자가 상기 승압 회로의 출력 단자에 접속되며, 출력 단자가 상기 제2 PMOS 트랜지스터에 접속되는 제1 레벨 시프터
    를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리용 전원 회로 장치.
  16. 제14항에 있어서, 상기 제1 승압회로는
    고압 전위를 승압 회로의 출력 단자로 출력하는 챠지 펌프 회로;
    전원 투입 후 일정 시간 경과하여 전원 전위로부터 로우 레벨로 되는 파워온 리셋 신호를 출력하는 파워온 리셋 회로;
    소스가 상기 승압 회로의 출력 단자에 접속되고, 드레인 및 게이트가 전원 전위 VDD에 접속되는 제1 NMOS-I형 트랜지스터;
    소스 및 웰이 상기 전원 전위 VDD에 접속되고, 게이트에 상기 파워온 리셋 신호가 공급되는 제1 PMOS 트랜지스터;
    소스 및 웰이 상기 승압 회로의 출력 단자에 접속되고, 드레인이 상기 제1 PMOS 트랜지스터의 드레인에 접속되는 제2 PMOS 트랜지스터;
    입력 단자에 판독 신호의 반전 신호가 공급되고, 전원 단자가 상기 승압 회로의 출력 단자에 접속되며, 입력 신호의 반전 신호를 출력하는 제1 레벨 시프터;
    게이트가 상기 제1 레벨 시프터의 출력 단자에 접속되고, 소스가 상기 전원 전위 VDD에 접속되며, 드레인이 상기 승압 회로의 출력 단자에 접속되는 제2 NMOS-I형 트랜지스터;
    입력 단자에 상기 판독 신호의 반전 신호가 공급되는 지연 회로;
    제1 입력 단자에 상기 지연 회로의 출력 단자가 접속되고, 제2 입력 단자에 상기 판독 신호의 반전 신호가 공급되는 제1 NOR 게이트;
    제1 입력 단자에 상기 파워온 리셋 신호가 공급되고, 제2 입력 단자에 상기 제1 NOR 게이트의 출력 신호의 반전 신호가 공급되는 제2 NOR 게이트; 및
    입력 단자에 상기 제2 NOR 게이트의 출력 단자가 접속되고, 전원 단자가 상기 승압 회로의 출력 단자에 접속되며, 출력 단자가 상기 제2 PMOS 트랜지스터의 게이트에 접속되고, 입력 신호의 반전 신호를 출력하는 제2 레벨 시프터
    를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리용 전원 회로 장치.
  17. 제1항에 있어서, 상기 기준 전위 발생 회로는
    소스가 전원 전위에 접속되는 제1 PMOS 트랜지스터;
    소스가 상기 제1 PMOS 트랜지스터의 드레인에 접속되는 제2 PMOS 트랜지스터;
    게이트 및 드레인이 상기 제2 PMOS 트랜지스터의 드레인에 접속되는 NMOS 트랜지스터;
    소스가 상기 제1 PMOS 트랜지스터의 드레인에 접속되고, 게이트 및 드레인이 상기 제2 PMOS 트랜지스터의 게이트에 접속되는 제3 PMOS 트랜지스터;
    게이트가 상기 NMOS 트랜지스터의 게이트에 접속되고, 드레인이 상기 제3 PMOS 트랜지스터의 드레인에 접속되는 제1 NMOS-I형 트랜지스터;
    일단이 상기 NMOS-I형 트랜지스터의 소스에 접속되고, 다른단이 접지되는 제1 저항;
    반전 입력 단자가 상기 NMOS-I형 트랜지스터의 게이트에 접속되고, 비반전 입력 단자가 상기 NMOS-I형 트랜지스터의 드레인에 접속되며, 출력 단자가 상기 제1 PMOS 트랜지스터의 게이트에 접속되는 제1 연산 증폭기;
    소스가 상기 제1 PMOS 트랜지스터의 드레인에 접속되고, 게이트가 상기NMOS-I형 트랜지스터의 드레인에 접속되며, 드레인 전위가 상기 제1 기준 전위로 되는 제4 PMOS 트랜지스터;
    일단이 상기 제4 PMOS 트랜지스터의 드레인에 접속되고, 다른단이 접지되며, 저항값이 미세 조정되는 제2 저항
    을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리용 전원 회로 장치.
  18. 제1항에 있어서, 상기 기준 전위 발생 회로는 제1 기준 전위 발생 회로 및 제2 기준 전위 발생 회로를 포함하되,
    상기 제1 기준 전위 발생 회로는
    제1 PMOS 트랜지스터;
    소스가 상기 제1 PMOS 트랜지스터의 드레인에 접속되는 제2 PMOS 트랜지스터;
    게이트 및 드레인이 상기 제2 PMOS 트랜지스터의 드레인에 접속되는 제1 NMOS 트랜지스터;
    소스가 상기 제1 PMOS 트랜지스터의 드레인에 접속되고, 게이트 및 드레인이 상기 제2 PMOS 트랜지스터의 게이트에 접속되는 제3 PMOS 트랜지스터;
    게이트가 상기 NMOS 트랜지스터의 게이트에 접속되고, 드레인이 상기 제3 PMOS 트랜지스터의 드레인에 접속되는 제1 NMOS-I형 트랜지스터;
    일단이 상기 NMOS-I형 트랜지스터의 소스에 접속되고, 다른단이 접지되는 제1 저항;
    반전 입력 단자가 상기 NMOS-I형 트랜지스터의 게이트에 접속되고, 비반전 입력 단자가 상기 제1 NMOS-I형 트랜지스터의 드레인에 접속되며, 출력 단자가 상기 제1 PMOS 트랜지스터의 게이트에 접속되는 제1 연산 증폭기;
    소스가 상기 제1 PMOS 트랜지스터의 드레인에 접속되고, 게이트가 상기 NMOS-I형 트랜지스터의 드레인에 접속되며, 드레인 전위가 상기 제1 기준 전위로 되는 제4 PMOS 트랜지스터;
    일단이 상기 제4 PMOS 트랜지스터의 드레인에 접속되고, 다른단이 접지되며, 저항값이 미세 조정되는 제2 저항;
    드레인이 상기 제1 PMOS 트랜지스터의 소스에 접속되고, 소스가 상기 전원 전위에 접속되며, 게이트에 제어 신호가 공급되는 제5 PMOS 트랜지스터; 및
    드레인이 상기 제4 PMOS 트랜지스터의 드레인에 접속되고, 소스가 접지되며, 게이트에 상기 제어 신호가 공급되는 제2 NMOS-I형 트랜지스터
    를 구비하고,
    상기 제2 기준 전위 발생 회로는
    소스가 전원 전위에 접속되는 제6 PMOS 트랜지스터;
    소스가 상기 제6 PMOS 트랜지스터의 드레인에 접속되는 제7 PMOS 트랜지스터;
    게이트 및 드레인이 상기 제7 PMOS 트랜지스터의 드레인에 접속되는 제3 NMOS 트랜지스터;
    소스가 상기 제6 PMOS 트랜지스터의 드레인에 접속되고, 게이트 및 드레인이상기 제7 PMOS 트랜지스터의 게이트에 접속되는 제8 PMOS 트랜지스터;
    게이트가 상기 제3 NMOS 트랜지스터의 게이트에 접속되고, 드레인이 상기 제8 PMOS 트랜지스터의 드레인에 접속되는 제2 NMOS-I형 트랜지스터;
    일단이 상기 NMOS-I형 트랜지스터의 소스에 접속되고, 다른단이 접지되는 제3 저항;
    반전 입력 단자가 상기 제2 NMOS-I형 트랜지스터의 게이트에 접속되고, 비반전 입력 단자가 상기 제2 NMOS-I형 트랜지스터의 드레인에 접속되며, 출력 단자가 상기 제6 PMOS 트랜지스터의 게이트에 접속되는 제2 연산 증폭기;
    소스가 상기 제6 PMOS 트랜지스터의 드레인에 접속되고, 게이트가 상기 제2 NMOS-I형 트랜지스터의 드레인에 접속되며, 드레인 전위가 상기 제2 기준 전위로 되는 제9 PMOS 트랜지스터; 및
    일단이 상기 제9 PMOS 트랜지스터의 드레인에 접속되고, 다른단이 접지되며, 저항값이 미세 조정되는 제4 저항을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리용 전원 회로 장치.
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