JPH10302492A

JPH10302492A - 半導体集積回路装置および記憶装置

Info

Publication number: JPH10302492A
Application number: JP4557198A
Authority: JP
Inventors: Hironori Banba; 場博則番; Hitoshi Shiga; 賀仁志; Shigeru Atsumi; 美滋渥; Akira Umezawa; 沢明梅
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-02-27
Filing date: 1998-02-26
Publication date: 1998-11-13
Anticipated expiration: 2018-02-26
Also published as: JP4094104B2

Abstract

(57)【要約】【課題】フラッシュメモリ等の半導体回路に対し、外
部からの電圧よりも高電圧の電源電圧を低消費電力で供
給できる半導体集積回路装置および記憶装置を提供す
る。【解決手段】本発明の半導体集積回路装置は、外部電
源電圧Ｖccextを昇圧する昇圧回路１と、昇圧電圧Ｖcci
nt2の電圧変動を検知するレベル検知回路２と、昇圧電
圧Ｖccint2に基づいて内部電圧Ｖccintを生成する内部
電圧発生回路３と、アドレスバッファ４と、アドレスデ
コーダ５と、EEPROM構成のメモリセルアレイ６とを備え
る。レベル検知回路２は、メモリアクセス時にレベル検
知を行う第１のレベル検知部と、スタンドバイ時にレベ
ル検知を行う第２のレベル検知部とを備える。スタンド
バイ時には、内部電圧発生回路３は昇圧電圧Ｖccint2と
内部電圧Ｖccintとを短絡させる。第２のレベル検知部
は、第１のレベル検知部よりも消費電力が少ないため、
駆動電圧を低下させずにスタンドバイ時の消費意力低減
が図れる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、外部から供給され
た電源電圧を昇圧して半導体回路を駆動する半導体集積
回路装置および記憶装置に関し、例えば、記憶したデー
タを一括して消去可能なフラッシュメモリなどを対象と
する。

【０００２】

【従来の技術】不揮発性半導体メモリの一種であるフラ
ッシュメモリ（Flash memory）は、データの書き込みお
よび消去を電気的に行うことができるEEPROM（Electric
ally Erasable Programmble Read Only Memory）セルを
マトリクス状に配置した構成になっている。

【０００３】図２５はこの種の不揮発性半導体メモリの
構造を説明する図である。チップ内部の各メモリセル
は、フローティングゲートＦＧとコントロールゲートＣ
Ｇとを有するスタックゲート型トランジスタで構成され
ている。図２５に示すフローティングゲートＦＧに電子
を注入したり、フローティングゲートＦＧから電子を放
出させるとしきい値電圧が変化し、このしきい値電圧の
変化を利用して各メモリセルへのデータの書き込みおよ
び読み出しが行われる。

【０００４】より具体的には、読み出しを行いたいメモ
リセルのコントロールゲートＣＧに電源電圧を印加した
ときに電流が流れるか否かにより、論理「１」と「０」
の判定を行う。メモリセルのしきい値電圧は、メモリセ
ルが「１」のときに約２Ｖ、「０」のときに５Ｖ以上に
なる。

【０００５】従来のフラッシュメモリでは、外部から供
給される電源電圧と読み出し時のコントロールゲート電
圧をともに５Ｖに設定していたため、読み出し時にコン
トロールゲートＣＧに直接この電源電圧を与えても動作
的には特に支障はなかった。一方、最近では、メモリセ
ルの微細化やメモリ容量の増大に伴って、外部から供給
される電源電圧を低電圧化する必要が生じ、外部電源電
圧を３Ｖに設定するのが現在一般化しつつある。

【０００６】

【発明が解決しようとする課題】従来のように、電源電
圧を５Ｖに設定すると、読み出し時にコントロールゲー
トＣＧに印加される電圧ＶＧと、メモリセルが「１」の
ときのしきい値電圧Ｖthとの差は、ＶＧ−Ｖth＝５−２
＝３Ｖになる。これに対して、電源電圧が３Ｖの場合に
は、ＶＧ−Ｖth＝３−２＝１Ｖになり、電源電圧が５Ｖ
の場合の３分の１の電圧になることから、メモリセルに
流れる電流（以下、セル電流と呼ぶ）もそれに応じて減
少する。セル電流の減少は読み出し速度の減少を招くと
ともに、電源電圧の変動に対する余裕度もなくなる。

【０００７】このため、外部から供給される３Ｖの電源
電圧（以下、外部電源電圧Ｖccextと呼ぶ）をチップ内
部で昇圧して内部電圧Ｖccintを生成し、この内部電圧
Ｖccintをメモリセルのコントロールゲートに印加する
手法が提案されている。この内部電圧Ｖccintは、メモ
リセルに対する読み出しや書き込みを行わないスタンド
バイ状態でも、５Ｖに設定する必要がある、仮に、スタ
ンドバイ時に５Ｖより低い電圧を設定すると、スタンド
バイ状態からメモリアクセス状態に切り替えた時点から
内部電圧Ｖccintの電圧レベルを上げ始めなければなら
ず、内部電圧Ｖccintが５Ｖになるまでに時間がかか
り、その間メモリセルに対する読み出しを行えなくな
る。

【０００８】このように、スタンドバイ状態とメモリア
クセス状態とでは、内部電圧Ｖccintの電圧レベルを同
じに設定する必要があるが、フラッシュメモリなどの不
揮発性メモリは、電池やバッテリなどで駆動する携帯機
器に用いられることが多く、スタンドバイ時の消費電力
はなるべく少ない方が望ましい。

【０００９】本発明は、このような点に鑑みてなされた
もので、その目的は、フラッシュメモリ等の半導体回路
に対して、外部から供給される電圧よりも高電圧の電圧
を低消費電力で供給でき、かつ、動作状態が切り替わっ
ても半導体回路に供給される電圧が変動しないようにし
た半導体集積回路装置および記憶装置を提供することに
ある。

【００１０】

【課題を解決するための手段】上述した課題を解決する
ために、請求項１の発明は、外部から供給された電圧を
昇圧する昇圧回路と、この昇圧回路で昇圧された昇圧電
圧に応じた電圧により駆動される半導体回路とを備えた
半導体集積回路装置において、第１および第２の動作状
態を有し、前記半導体回路が前記第１の動作状態のとき
に、前記昇圧電圧の電圧変動を検知する第１のレベル検
知回路と、前記第１のレベル検知回路よりも消費電力の
少ない回路で構成され、前記半導体回路が前記第２の動
作状態のときに、前記昇圧電圧の電圧変動を検知する第
２のレベル検知回路とを備えるものである。

【００１１】請求項１の発明を、例えば図１，４に対応
づけて説明すると、「昇圧回路」は図１の昇圧回路１
に、「半導体回路」は図１のアドレスデコーダ５とメモ
リセルアレイ６に、「第１のレベル検知回路」は図４の
第１のレベル検知回路２１に、「第２のレベル検知回
路」は図４の第２のレベル検知回路２２に、それぞれ対
応する。

【００１２】請求項４の発明を、例えば図１に対応づけ
て説明すると、「内部電圧発生回路」は内部電圧発生回
路３に対応する。

【００１３】請求項６の発明を、例えば図２，図３に対
応づけて説明すると、「パルス発生器」は図３のオシレ
ータ１２に、「チャージポンプ」は図２のチャージポン
プ１１に、それぞれ対応する。

【００１４】請求項７の発明を、例えば図５に対応づけ
て説明すると、「差動増幅器」は差動増幅部２８に、
「定電流源」は定電流源部２７に、それぞれ対応する。

【００１５】請求項８の発明を、例えば図１５に対応づ
けて説明すると、「基準電圧発生回路」は基準電圧発生
回路３０に対応する。

【００１６】請求項９の発明は、外部から供給された電
圧を昇圧する昇圧回路と、この昇圧回路で昇圧された昇
圧電圧に応じた電圧により駆動される半導体回路と、前
記昇圧電圧から内部電圧を生成する内部電圧発生回路と
を備えた半導体集積回路装置において、第１および第２
の動作状態を有し、前記内部電圧発生回路は、前記半導
体回路が前記第１の動作状態のときには前記内部電圧を
前記昇圧電圧よりも低い電圧レベルに設定し、前記半導
体回路が前記第２の動作状態のときには前記内部電圧を
前記昇圧電圧と略等しい電圧レベルに設定するものであ
る。

【００１７】請求項９の発明を、例えば図１に対応づけ
て説明すると、「昇圧回路」は昇圧回路１に、「半導体
回路」はアドレスデコーダ５とメモリセルアレイ６に、
「内部電圧発生回路」は内部電圧発生回路３に、それぞ
れ対応する。

【００１８】請求項１０の発明を、例えば図１６に対応
づけて説明すると、「スイッチ手段」はスイッチ回路１
２２に対応する。

【００１９】請求項１１の発明を、例えば図１７に対応
づけて説明すると、「モード切換回路」はスイッチ回路
５４に対応する。

【００２０】請求項１２の発明は、外部から供給された
電圧を昇圧する昇圧回路と、この昇圧回路で昇圧された
昇圧電圧に応じた電圧により駆動される半導体回路と、
前記昇圧電圧の電圧変動を検知するレベル検知回路と、
を備えた半導体集積回路装置において、前記昇圧回路
は、パルス信号を発生するパルス発生器と、このパルス
信号に応じて昇圧を行うチャージポンプとを有し、前記
レベル検知回路のレベル検知動作は、前記パルス信号に
より制御される。

【００２１】請求項１２の発明を、例えば図１〜図３に
対応づけて説明すると、「昇圧回路」は図１の昇圧回路
１に、「半導体回路」は図１のアドレスデコーダ５とメ
モリセルアレイ６に、「レベル検知回路」は図１のレベ
ル検知回路２に、「パルス発生器」は図３のオシレータ
１２に、「チャージポンプ」は図２のチャージポンプ１
１に、それぞれ対応する。

【００２２】請求項１３の発明は、外部から供給された
電圧を昇圧する昇圧回路と、この昇圧回路で昇圧された
昇圧電圧の電圧変動を検知するレベル検知回路と、外部
から供給された電圧から所定の電圧レベルの基準電圧を
生成する基準電圧発生回路と、前記昇圧電圧に応じた電
圧により駆動される半導体回路とを備え、前記レベル検
知回路および前記基準電圧発生回路の各消費電流を、同
一の定電流源により制御する。

【００２３】請求項１３の発明を、例えば図１，図１５
に対応づけて説明すると、「昇圧回路」は図１の昇圧回
路１に、「レベル検知回路」は図１のレベル検知回路２
に、「基準電圧発生回路」は図１５の基準電圧発生回路
３０に、「半導体回路」は図１のアドレスデコーダ５と
メモリセルアレイ６に、それぞれ対応する。

【００２４】請求項１４の発明は、外部から供給された
電圧を昇圧する昇圧回路と、この昇圧回路で昇圧された
昇圧電圧に応じた電圧により駆動される半導体回路と、
前記昇圧電圧から内部電圧を生成する内部電圧発生回路
と、を備えた半導体集積回路装置において、第１および
第２の動作状態を有し、前記内部電圧発生回路は、前記
昇圧回路および前記内部電圧発生回路の各出力端子を短
絡させるか否かを切り換えるスイッチ手段と、前記半導
体回路が前記第１の動作状態から前記第２の動作状態に
遷移した後、前記内部電圧が所定電圧以下になると、前
記スイッチ手段を切り換えて前記内部電圧を前記昇圧電
圧に略等しくするスイッチ制御回路と、を有する。

【００２５】請求項１４の発明を、例えば図１，図１７
に対応づけて説明すると、「昇圧回路」は図１の昇圧回
路１に、「半導体回路」は図１のアドレスデコーダ５と
メモリセルアレイ６に、「内部電圧発生回路」は図１の
内部電圧発生回路３に、「スイッチ手段」は図１７のス
イッチ回路５４に、「スイッチ制御回路」は図１７の低
消費電力内部電圧検知回路５２に、それぞれ対応する。

【００２６】請求項１５の発明を、例えば図１７に対応
づけて説明すると、「第１の内部電圧検知回路」はメモ
リアクセス時電圧制御回路５１に、「第２の内部電圧検
知回路」は低消費電力内部電圧検知回路５２に、それぞ
れ対応する。

【００２７】請求項１６の発明を、例えば図１，図１７
に対応づけて説明すると、「昇圧回路」は図１７の昇圧
回路１に、「半導体回路」は図１のアドレスデコーダ５
とメモリセルアレイ６に、「内部電圧発生回路」は図１
７の内部電圧発生回路３に、「第１の内部電圧検知回
路」は図１７のメモリアクセス時電圧制御回路５１に、
「第２の内部電圧検知回路」は図１７の低消費電力内部
電圧検知回路５２に、それぞれ対応する。

【００２８】請求項１８の発明を、例えば図１７に対応
づけて説明すると、「レベル検知回路」はレベル検知回
路２に対応する。

【００２９】請求項１９の発明を、例えば図２３に対応
づけて説明すると、「第１のチャージポンプ」は第１の
チャージポンプ１１ａに、「第２のチャージポンプ」は
第２のチャージポンプ１１ｂに、それぞれ対応する。

【００３０】請求項２０の発明は、外部から供給された
電圧を昇圧する昇圧回路と、この昇圧回路で昇圧された
昇圧電圧に応じた電圧により駆動される半導体回路とを
備えた半導体集積回路装置において、第１および第２の
動作状態を有し、前記昇圧回路は、第１のチャージポン
プと、前記第１のチャージポンプよりも駆動力の弱い第
２のチャージポンプと、を有し、前記半導体回路が前記
第１の動作状態のときには、前記昇圧電圧が第１の電圧
になるように前記第１のチャージポンプにより電圧制御
を行い、前記半導体回路が前記第２の動作状態のときに
は、前記昇圧電圧が前記第１の電圧と異なる第２の電圧
になるように前記第２のチャージポンプにより電圧制御
を行う。

【００３１】請求項２０の発明を、例えば図１，図２３
に対応づけて説明すると、「昇圧回路」は昇圧回路１ａ
に、「半導体回路」は図１のアドレスデコーダ５とメモ
リセルアレイ６に、「第１のチャージポンプ」はチャー
ジポンプ１１ａに、「第２のチャージポンプ」はチャー
ジポンプ１１ｂに、それぞれ対応する。

【００３２】

【発明の実施の形態】以下、本発明を適用した半導体集
積回路装置および記憶装置について、図面を参照しなが
ら具体的に説明する。

【００３３】以下に説明する半導体集積回路装置および
記憶装置は、メモリセルアレイ６の読み出しや書き込み
を行うために待機しているスタンドバイ状態の消費電力
の低減を図るものであり、メモリセルアレイ６を駆動す
る電源電圧のレベルをそれほど低下させることなく消費
電力を抑えることができる点に特徴がある。

【００３４】〔第１の実施形態〕図１は本発明を適用し
た半導体集積回路装置の一実施形態の概略構成図であ
り、EEPROM構成のメモリセルアレイ６（以下、単にメモ
リセルアレイ６と呼ぶ）を備える例を示している。図１
には、アドレス信号が入力されてからメモリセルアレイ
６のワード線が選択されるまでの構成が示されている。

【００３５】本実施形態の半導体集積回路装置は、昇圧
回路１と、レベル検知回路２と、内部電圧発生回路３
と、アドレスバッファ（ＡＤＢ）４と、アドレスデコー
ダ（ＲＤＣ）５と、メモリセルアレイ（ＭＣＡ）６とを
備える。

【００３６】このうち、昇圧回路１は、外部から供給さ
れる外部電源電圧Ｖccextを昇圧して昇圧電圧Ｖccint2
を生成する。昇圧電圧Ｖccint2の電圧値は、メモリセル
アレイ６の読み出し・書き込みを行うメモリアクセス時
と、読み出し・書き込みを行わないスタンドバイ時とで
異なっており、例えば、メモリアクセス時にはＶccint2
＝6.5Ｖ、スタンドバイ時にはＶccint2＝５Ｖに設定さ
れる。

【００３７】レベル検知回路２は、昇圧電圧Ｖccint2の
電圧レベルの変動を検知して、その検知結果を昇圧回路
１に入力する。内部電圧発生回路３は、昇圧電圧Ｖccin
t2を降圧した電圧（以下、内部電圧と呼ぶ）Ｖccintを
生成する。

【００３８】以上の昇圧回路１、レベル検知回路２およ
び内部電圧発生回路３の詳細構成については後述する。

【００３９】チップの外部から入力されたアドレス信号
ADDは、アドレスバッファ４を介してアドレスデコーダ
５に入力されてデコードされる。アドレスデコーダ５に
は、外部電源電圧Ｖccextと、内部電圧発生回路３で降
圧された内部電圧Ｖccintとが供給され、アドレスデコ
ーダ５はデコードの他に電圧レベルの変換を行う。これ
により、アドレスデコーダ５からは、内部電圧Ｖccint
を基準とするデコード信号が出力される。

【００４０】アドレスデコーダ５の出力は、メモリセル
アレイ６の図示せぬワード線に供給される。図１に示す
アドレスデコーダ５は、メモリセルアレイ６の行アドレ
スをデコードするものであり、列アドレスをデコードす
るデコーダは図１では省略している。

【００４１】なお、昇圧回路１で昇圧された昇圧電圧Ｖ
ccint2と接地端子間には、数百ｐＦ程度の安定化コンデ
ンサ７が接続され、また、アドレスデコーダ５は数百〜
数ｎＦ程度の寄生容量を有する。

【００４２】次に、図１に示す個々の構成を詳細に説明
する前に、本実施形態の半導体集積回路装置全体の概略
動作を説明する。メモリセルアレイ６に対する読み出し
・書き込みを行うメモリアクセス状態では、昇圧回路１
は例えば6.5Ｖの昇圧電圧Ｖccint2を出力し、内部電圧
発生回路３は昇圧電圧Ｖccint2に基づいて例えば５Ｖの
内部電圧Ｖccintを生成する。内部電圧Ｖccintはアドレ
スデコーダ５などを駆動する電源電圧として用いられ
る。レベル検知回路２は昇圧電圧Ｖccint2の電圧レベル
の変動を検知し、その検知結果に基づいて、昇圧回路１
は昇圧電圧Ｖccint2が一定レベルになるようにフィード
バック制御を行う。

【００４３】このように、昇圧電圧Ｖccint2の他に内部
電圧Ｖccintを生成する理由は、仮に半導体集積回路内
のすべての回路に昇圧電圧Ｖccint2をそのまま供給する
と、負荷が大きいために昇圧電圧Ｖccint2が電圧変動を
起こしやすくなるからであり、内部電圧Ｖccintを各回
路に供給すれば、その分、昇圧電圧Ｖccint2の負荷が軽
くなり、その電圧値の変動を抑えることができる。

【００４４】一方、メモリセルアレイ６に対する読み出
し・書き込みを行うために待機しているスタンドバイ状
態では、昇圧回路１は例えば５Ｖの昇圧電圧Ｖccint2を
出力し、内部電圧発生回路３は昇圧電圧Ｖccint2と同一
レベル（例えば５Ｖ）の内部電圧Ｖccintを出力する。
レベル検知回路２は、昇圧電圧Ｖccint2の電圧レベルの
変動を検出する点ではメモリアクセス状態と共通する
が、消費電力の少ない回路に切り換えてレベル検知時の
消費電力をなるべく少なくする点でメモリアクセス状態
と異なる。また、レベル検知を行っている最中に昇圧電
圧Ｖccint2の電圧レベルが高くなりすぎないように、レ
ベル検知回路２を間欠的に動作させる。

【００４５】次に、図１に示す昇圧回路１の詳細構成に
ついて説明する。昇圧回路１は、図２に回路図を示すチ
ャージポンプ１１と、図３に回路図を示すオシレータ１
２とを備える。

【００４６】チャージポンプ１１は、図２に示すよう
に、ダイオードＤ１〜Ｄ４と、キャパシタＣ１〜Ｃ４
と、インバータＩＮＶ１，ＩＮＶ２とを有し、初段のダ
イオードＤ１には外部電源電圧Ｖccextが、初段のイン
バータＩＮＶ１には後述するオシレータ１２の出力OSC
がそれぞれ入力され、最終段のダイオードＤ４からは昇
圧電圧Ｖccint2が出力される。

【００４７】チャージポンプ１１は、オシレータ１２か
らの出力OSCに応じた電荷をキャパシタＣ１〜Ｃ４のそ
れぞれに順に転送することにより、外部電源電圧Ｖccex
tよりも高い電圧Ｖccint2を生成して出力する。

【００４８】オシレータ１２は、図３に示すように、複
数のインバータＩＮＶ３〜ＩＮＶ７を直列に接続して、
インバータＩＮＶ６の出力を初段のNANDゲートＧ１にフ
ィードバックするような構成になっている。図３のNAND
ゲートＧ１に入力される信号CPEがハイレベルになる
と、内部で発振動作が行われ、出力OSCからは発振信号
が出力される。一方、信号CPEがローレベルになると出
力OSCはローレベルに固定される。この信号CPEは、後述
するレベル検知回路２から出力される。

【００４９】上述したように、メモリアクセス時には、
図２に示すチャージポンプ１１から例えば6.5Ｖの昇圧
電圧Ｖccint2が出力される。アドレス信号間のタイミン
グのばらつき（アドレススキュー）による電流消費や、
内部電圧Ｖccintとの電位差（電圧マージン）等の観点
から考えれば、昇圧電圧Ｖccint2はできるだけ高い方が
望ましいが、スタンドバイ状態からメモリアクセス状態
に遷移する場合の消費電流や遷移時間、あるいは半導体
回路の耐圧等を考慮すると、昇圧電圧をあまり高く設定
することはできない。実際には、上述した種々の条件を
考慮に入れて昇圧電圧Ｖccint2の電圧値が設定される。

【００５０】次に、図１に示すレベル検知回路２の詳細
構成について説明する。図４はレベル検知回路２の詳細
構成を示す回路図である。レベル検知回路２は、メモリ
アクセス状態のときにレベル検知を行う第１のレベル検
知部２１と、スタンドバイ状態のときにレベル検知を行
う第２のレベル検知部２２とに分けられる。各レベル検
知部２１，２２の出力はオアゲート２３で加算されて出
力される。このオアゲート２３の出力CPEは、図３に示
したオシレータ１２の初段に入力される。すなわち、レ
ベル検知回路２の出力CPEがハイレベルであれば、図３
のオシレータ１２が発振動作を行って昇圧電圧Ｖccint2
の電圧レベルは上昇する。一方、レベル検知回路２の出
力CPEがローレベルであればオシレータ１２は発振動作
を停止し、昇圧電圧Ｖccint2の電圧レベルは低下する。
また、第２のレベル検知部２２の消費電力は、第１のレ
ベル検知部２１の半分以下、例えば４分の１以下とされ
ている。

【００５１】図４に示す第２のレベル検知部２２は、PM
OSトランジスタ２４と、抵抗Ｒ２１，Ｒ２２と、低消費
電力型の差動増幅器（ローパワーアンプ）２５と、ＯＲ
ゲートＧ21とを備えており、ローパワーアンプ２５の
(+)入力端子には基準電圧Ｖrefが、(-)入力端子には抵
抗Ｒ２１と抵抗Ｒ２２との接続点の電圧ＶＧ２が入力さ
れる。PMOSトランジスタ２４はスタンドバイ状態のとき
にオンし、PMOSトランジスタ２４がオンすると、ローパ
ワーアンプ２５の(-)入力端子には昇圧電圧Ｖccint2を
抵抗Ｒ２１とＲ２２で分圧した電圧ＶＧ２が入力され
る。電圧ＶＧ２が基準電圧Ｖrefよりも低い場合には、
ローパワーアンプ２５の出力はハイレベルになり、レベ
ル検知回路２の出力CPEもハイレベルになる。

【００５２】また、ローパワーアンプ２５のdisable端
子にはＯＲゲートＧ21が接続されており、メモリアクセ
ス状態のときか、あるいは、図３に示したオシレータ１
２の出力OSCがハイレベルのときに、ローパワーアンプ
２５はディセーブル状態になって出力はローレベル固定
になる。

【００５３】一方、第１のレベル検知部２１は、ローパ
ワーアンプ２５の代わりに通常の差動増幅器２６が接続
されている点を除いて、第２のレベル検知部２２と同様
に構成され、昇圧電圧Ｖccint2が6.5Ｖのときに分圧電
圧ＶＧ１と基準電圧Ｖrefとが一致するようなレベル検
知を行う。

【００５４】図５は第２のレベル検知部２２内のローパ
ワーアンプ（Low Power AMP）２５の詳細構成を示す回
路図である。図５に示すローパワーアンプ２５は、ウィ
ルソンのカレントミラー回路で構成された定電流源部２
７と、差動増幅部２８とに分けられる。定電流源部２７
は安定点が２つあり、電源投入時には図示のPMOSトラン
ジスタ２９のゲート端子がいったんローレベルになっ
て、その後にハイレベルに設定される。これにより、ダ
イオードＤ21の両端の電圧Ｖｆと抵抗Ｒ23の両端の電圧
ＶＲとが一致し、ダイオードＤ21に流れる電流量と抵抗
Ｒ23に流れる電流量が等しくなった点で安定する。ダイ
オードＤ21の両端の電圧Ｖｆは約０．６Ｖで、抵抗Ｒ23
には例えば2400ｋΩ程度の高抵抗が用いられ、抵抗Ｒ23
に流れる電流Ｉは、Ｉ＝Ｖｆ／Ｒで表され、Ｉ＝約0.25
μＡとなる。

【００５５】このように、抵抗Ｒ23にはほとんど電流が
流れないため、定電流源部２７で消費される電力は少な
くなり、ローパワーアンプ２５全体の消費電力も低く抑
えられる。

【００５６】ところが、ローパワーアンプ２５の消費電
力を低く抑えると、レベル検知に時間がかかるという問
題があり、レベル検知が終了するまでの間に、昇圧電圧
Ｖccint2が予め定めた電圧よりも数Ｖ以上も高くなるお
それがある。

【００５７】ここで、レベル検知に時間がかかった場合
に、昇圧電圧Ｖccint2が上昇する割合と低下する割合と
どちらが大きいかについて検討する。昇圧電圧Ｖccint2
が低下する要因としては、図４に示した抵抗Ｒ21，Ｒ22
に流れる電流や、内部電圧Ｖccintに接続されるアドレ
スデコーダ５などのサブスレッショルド電流やジャンク
ションリーク電流などが考えられるが、これらの電流は
数μＡ以内であり十分に小さい。また、内部電圧Ｖccin
tの寄生容量は数百ｐＦ〜数ｎＦ程度であるため、昇圧
電圧Ｖccint2が0.1Ｖ程度下がるのに数μ秒〜数百μ秒
の時間がかかる。一方、レベル検知回路２の出力CPEが
ハイレベルのときの昇圧電圧Ｖccint2の上昇度合いは、
電源電圧やチャージポンプ１１の大きさにもよるが、図
３に示したオシレータ１２の出力OSCの１周期あたり約
0.1Ｖである。なお、出力OSCの１周期は数十ナノ秒程度
である。

【００５８】このように、昇圧電圧Ｖccint2は、上がり
方が急峻で、下がり方が緩やかという特徴があり、レベ
ル検知に時間がかかると、昇圧電圧Ｖccint2がかなりの
高電圧になるおそれがある。このため、図４に示した第
２のレベル検知部２２では、昇圧電圧Ｖccint2が５Ｖ以
下になることが検知されると、昇圧回路１内のチャージ
ポンプ１１を１周期動作させて、その後に昇圧回路１内
のオシレータ１２からパルスOSCが出力された時点でロ
ーパワーアンプ２５をリセットしてチャージポンプ１１
の動作を停止する。

【００５９】図４のように、オシレータ１２からのパル
スOSCにより、ローパワーアンプ２５をリセットしてレ
ベル検知回路２の出力CPEを強制的にローレベルにする
と、次に出力CPEがハイレベルになるまでに少なくとも
数μ秒かかる。このため、結果的に、チャージポンプ１
１は、昇圧電圧Ｖccint2の低下に応じて随時、数μ秒〜
数百μ秒程度に１回の割合で動作し、昇圧電圧Ｖccint2
の上がりすぎを防止することができる。

【００６０】ところで、ローパワーアンプ２５をリセッ
トする回路は、図４に示したものに限定されない。例え
ば、図６は、オシレータ１２から所定数のパルスOSCが
出力されると論理「１」を出力するカウンタ１１１を設
け、このカウンタ１１１の出力によりローパワーアンプ
２５をリセットする例を示している。

【００６１】なお、チャージポンプ１１を複数並列接続
して、スタンドバイ時には一部のチャージポンプ１１だ
けを駆動するようにして、スタンドバイ時とメモリアク
セス時とで昇圧電圧Ｖccint2の上昇度合いを変えてもよ
い。

【００６２】例えば図７は、２つのチャージポンプ１１
ａ，１１ｂを並列接続して昇圧回路１を構成した例を示
している。各チャージポンプ１１ａ，１１ｂは図２と同
様の回路で構成され、各チャージポンプ１１ａ，１１ｂ
にはそれぞれ、ノイズ低減のために互いに位相がずれた
信号OSC１，OSC２が入力される。また、チャージポンプ
１１ｂの前段にはアンドゲートＧ22が設けられ、アンド
ゲートＧ22の入力端子には信号OSC２とメモリアクセス
時にハイレベルになる信号とが入力される。

【００６３】図７の回路では、チャージポンプ１１ａは
メモリアクセス時もスタンドバイ時も動作するのに対
し、チャージポンプ１１ｂはメモリアクセス時のみ動作
し、スタンドバイ時には動作しない。これにより、スタ
ンドバイ時はメモリアクセス痔に比べてチャージポンプ
全体のパワー（能力）が低下し、昇圧電圧Ｖccint2は緩
やかに上昇するようになる。

【００６４】次に、図１に示した内部電圧発生回路３の
詳細構成について説明する。図８は内部電圧発生回路３
の詳細構成を示す回路図である。内部電圧発生回路３
は、差動増幅器３１，３２と、PMOSトランジスタＱ31〜
Ｑ35と、NMOSトランジスタＱ36〜Ｑ39と、抵抗Ｒ31，Ｒ
32とを備えており、昇圧電圧Ｖccint2に基づいて内部電
圧Ｖccintを生成する。

【００６５】差動増幅器３１，３２はそれぞれ、内部電
圧Ｖccintを抵抗分圧した電圧ＶＧと基準電圧Ｖrefとを
比較して、その比較結果を出力する。より具体的には、
差動増幅器３１は内部電圧Ｖccintが５Ｖよりも低い場
合に内部電圧Ｖccintを引き上げる制御を行い、差動増
幅器３２は内部電圧Ｖccintが５Ｖよりも高い場合に内
部電圧Ｖccintを引き下げる制御を行う。

【００６６】なお、差動増幅器３１，３２はいずれも図
９の回路で構成される。図９のPLUS端子が図８に示す
(+)入力端子に対応し、MINUS端子が(-)入力端子に対応
する。図９のdisable端子がハイレベルのときは、NMOS
トランジスタＱ301がオンして出力はローレベル固定に
なる。一方、disable端子がローレベルのときはPMOSト
ランジスタＱ302がオンし、この状態でPLUS端子がMINUS
端子よりも高電位になれば、外部電源電圧Ｖccextから
の電流はPMOSトランジスタＱ303に流れて出力はハイレ
ベルになる。逆に、disable端子がハイレベルのときにP
LUS端子よりもMINUS端子の方が高電位になれば、出力は
ローレベルになる。

【００６７】図８に示す内部電圧発生回路３の出力段に
はPMOSトランジスタＱ34が接続され、スタンドバイ状態
のときにはこのトランジスタＱ34がオンして内部電圧Ｖ
ccintは強制的に昇圧電圧Ｖccint2に設定される。すな
わち、PMOSトランジスタＱ34は、スタンドバイ時に内部
電圧Ｖccintと昇圧電圧Ｖccint2とを短絡させる動作を
行う。

【００６８】このような制御により、メモリアクセス時
には内部電圧Ｖccintは約５Ｖに、昇圧電圧Ｖccint2は
約6.5Ｖに設定され、スタンドバイ時には内部電圧Ｖcci
ntは昇圧電圧Ｖccint2と同電位（５Ｖ）に設定される。

【００６９】図１に示した内部電圧発生回路３やレベル
検知回路２などでは、スタンドバイ状態であることを示
す信号STANDBYをレベルシフトした信号STANDBYHと、信
号STANDBYに同期した信号ENABLEHとを用いており、これ
ら信号は図１０に示す制御信号生成回路によって生成さ
れる。

【００７０】図１０において、スタンドバイ状態のとき
にハイレベルになる信号STANDBYは、レベルシフター回
路１０１に入力されてレベル変換され、このレベルシフ
ター回路１０１から信号STANDBYHが出力される。また、
信号STANDBYと、信号STANDBYをディレイ回路１０２で遅
延させた信号はANDゲートＧ101で積算された後にレベル
シフター回路１０３に入力されて信号ENABLEHが生成さ
れる。

【００７１】図１１は図１０に示したレベルシフター回
路１０１，１０３の詳細構成を示す回路図である。入力
ＩＮにハイレベルの信号が入力されると、NMOSトランジ
スタＱ１０１がオンして図示のａ点がローレベルにな
り、PMOSトランジスタＱ１０２もオンして出力ＯＵＴは
電源電圧Ｖhighと同レベルになる。また、入力ＩＮにロ
ーレベルの信号が入力されると、NMOSトランジスタＱ１
０３がオンして出力ＯＵＴは接地レベルになる。したが
って、電源電圧Ｖhighに所望の電圧値を設定すること
で、入力信号をレベル変換することができる。

【００７２】図１２は図１０に示したディレイ回路１０
２の詳細構成を示す回路図である。このディレイ回路１
０２は、複数のインバータＩＮＶ１１〜ＩＮＶ１４を直
列接続し、各インバータの出力と接地端子間にキャパシ
タＣ１１〜Ｃ１３を接続した構成になっている。キャパ
シタの容量やインバータの接続段数を変えることによ
り、所望の遅延時間を得ることができる。

【００７３】図１３は図１に示した半導体集積回路装置
の動作タイミングを示す波形図であり、スタンドバイ状
態のときにハイレベルになる信号STANDBYと、信号STAND
BYに同期した信号ENABLEと、昇圧電圧Ｖccint2とレベル
検知回路２の出力信号CPEとの信号波形を示している。
制御信号ENABLEは、メモリアクセス状態に遷移した時点
でハイレベルに変化し、スタンドバイ状態に遷移してか
らしばらくしてローレベルに変化する。このように、メ
モリアクセス状態からスタンドバイ状態に切り替わった
時刻Ｔ２からしばらくした後（時刻Ｔ３）に信号ENABLE
をローレベルにする理由は、内部電圧発生回路３内で昇
圧電圧Ｖccint2を6.5Ｖから５Ｖに下げるのに要する時
間を考慮したためである。

【００７４】すなわち、スタンドバイ状態の間は、昇圧
電圧Ｖccint2と内部電圧Ｖccintは同じ電圧（例えば５
Ｖ）に設定され、この電圧が変動しないように信号CPE
が間欠的にハイレベルになり、チャージポンプ１１は数
μ秒〜数百μ秒に１回の割合で駆動される。

【００７５】一方、スタンドバイ状態からメモリアクセ
ス状態になると、昇圧電圧Ｖccint2を５Ｖから6.5Ｖに
引き上げる必要があるため、図１３に示すように、メモ
リアクセス状態になった時点（時刻Ｔ１）からしばらく
はオシレータ１２の出力CPEはハイレベルを維持してチ
ャージポンプ１１を連続的に駆動させる。昇圧電圧Ｖcc
int2が6.5Ｖになると、その後は出力CPEは昇圧電圧Ｖcc
int2の低下に応じてパルスを出力して昇圧電圧Ｖccint2
が6.5Ｖから変動しないように制御を行う。

【００７６】ところで、図８に示した内部電圧発生回路
３では、基準電圧Ｖrefが使用されており、この基準電
圧Ｖrefは図１４に詳細構成を示す基準電圧発生回路３
０で生成される。図１４の基準電圧発生回路３０は、差
動増幅部４１と、抵抗Ｒ１，Ｒ２，Ｒ３と、ダイオード
Ｄ11，Ｄ12と、PMOSトランジスタＱ11とを有し、差動増
幅部４１には定電流源から一定の電流が供給される。差
動増幅部４１は、抵抗Ｒ１とダイオードＤ11との接続点
の電圧ＶＡと、抵抗Ｒ２，Ｒ３の接続点の電圧ＶＢとが
等しくなるように制御する。

【００７７】したがって、抵抗Ｒ１を流れる電流Ｉ１
と、抵抗Ｒ２を流れる電流Ｉ２との間には（１）式の関
係が成り立つ。Ｉ１／Ｉ２＝Ｒ１／Ｒ２ …（１）

【００７８】一般に、ダイオードを流れる電流をＩ、
（逆方向）飽和電流をＩs、順方向電圧をＶＦ、温度を
Ｔとすると、（２）式の関係が成り立つ。Ｉ＝Ｉs｛ｅ^q・VF/kT−１｝ …（２）

【００７９】また、ＶＦ》ｑ／ｋＴ＝26mVであるため、
（２）式中の（−１）は無視でき、（３）式が成り立
つ。Ｉ＝Ｉｓ・ｅ^q・VF/kT …（３）

【００８０】（３）式を変形すると、（４）式が得られ
る。ただし、ＶＴ＝ｋＴ／ｑである。ＶＦ＝（ｋＴ／ｑ）・１ｎ（Ｉ／Ｉｓ） …（４）

【００８１】図１４のダイオードＤ11，Ｄ12の順方向電
圧をそれぞれＶＦ１，ＶＦ２とし、抵抗Ｒ３の両端電圧
を△Ｖとすると、（５）式の関係が成り立つ。 △ＶＦ＝ＶＦ１−ＶＦ２＝ＶＴ・１ｎ（Ｉ１／Ｉ２）＝ＶＴ・１ｎ（Ｒ２／Ｒ１）…（５）

【００８２】（５）式より、基準電圧Ｖrefは（６）式
で表される。Ｖref＝ＶＦ１＋（Ｒ２／Ｒ３）△ＶＦ…（６）

【００８３】ここで、電圧ＶＴは0.086ｍＶ／℃の正の
温度係数を持ち、ダイオードの順方向電圧ＶＦ１は約-2
mV／℃の負の温度係数を持つため、温度依存性がなくな
るように抵抗Ｒ２，Ｒ３の抵抗値を設定すれば、基準電
圧Ｖrefは温度によらず常に一定の電圧値になる。

【００８４】図１４の基準電圧発生回路３０の消費電力
を抑えるためには、基準電圧発生回路３０に電流を供給
する定電流源で電流の絞り込みを行えばよい。この定電
流源は基準電圧発生回路専用に設けてもよいが、図５の
ローパワーアンプ２５内の定電流源部２７を流用するこ
ともできる。

【００８５】例えば図１５は、図５に示したローパワー
アンプ２５内の低消費電力型の定電流源部２７を基準電
圧発生回路３０で流用する例を示す図である。図１５の
一点鎖線部が定電流源部２７の構成を示している。定電
流源部２７から出力された電流は、ローパワーアンプ２
５を構成する差動増幅部２８に入力されるとともに、基
準電圧発生回路３０にも入力され、この基準電圧発生回
路３０から基準電圧Ｖrefが出力される。

【００８６】このように、図４に示す第２のレベル検知
部２２内の定電流源部２７を利用して基準電圧Ｖrefを
生成すれば、定電流源部２７を別個に設ける必要がなく
なり、回路を簡略化することができる。また、第２のレ
ベル検知部２２内の定電流源部２７は消費電力が少ない
ため、基準電圧発生回路３０全体の消費電力も抑制でき
る。

【００８７】〔第２の実施形態〕第１の実施形態では、
スタンドバイ時に図８に示すように、内部電圧発生回路
３内のトランジスタＱ34をオンさせて内部電圧Ｖccint
と昇圧電圧Ｖccint2を強制的に短絡させている。

【００８８】図１６は昇圧回路１と内部電圧発生回路３
の出力段の概略構成を示すブロック図である。内部電圧
発生回路３は、昇圧電圧Ｖccint2を降圧して内部電圧Ｖ
ccintを生成する内部電圧発生部１２１と、スイッチ回
路１２２とを備える。スイッチ回路１２２は、PMOSトラ
ンジスタ１２３とインバータ１２４とで構成され、PMOS
トランジスタ１２３は、スタンドバイ時にハイレベルに
なる信号STANDBYHの論理に応じてオン・オフする。より
詳細には、スタンドバイ状態になると、PMOSトランジス
タ１２３がオンして昇圧回路１と内部電圧発生部１２１
の各出力端子が短絡されて昇圧電圧Ｖccint2と内部電圧
Ｖccintが等しくなる。

【００８９】内部電圧Ｖccintは、メモリの動作状態に
かかわらず、ほぼ一定の電圧（約５Ｖ）なのに対し、昇
圧電圧Ｖccint2は、メモリアクセス状態では約6.5Ｖ、
スタンドバイ状態では約５Ｖである。このため、図８や
図１６のように、スタンドバイ状態になった時点で、強
制的に昇圧回路１０１と内部電圧発生部１０３の各出力
端子を短絡させると、スタンドバイ状態になった直後
に、内部電圧Ｖccintが昇圧電圧Ｖccint2に引きづられ
て一時的に上昇してしまう。このため、スタンドバイ状
態になってからしばらくの間、すなわち、昇圧電圧Ｖcc
int2が低下するまでは、内部電圧発生回路３における差
動増幅器などで内部電圧Ｖccintを引き上げる制御を行
わなければならず、メモリ全体として消費電力が増える
おそれがある。

【００９０】また、フラッシュメモリの中には、チップ
イネーブル信号の論理に応じてメモリアクセス状態とス
タンドバイ状態とを切り換えるCEショートサイクルモー
ドを有するものがある。CEショートサイクルモードで
は、メモリアクセス状態とスタンドバイ状態が周期的に
切り替わるため、メモリアクセス時に内部電圧Ｖccint
が５Ｖまで下がらないうちに、スタンドバイ状態に切り
替わって内部電圧Ｖccintが上昇するという動作が繰り
返され、最終的に内部電圧Ｖccintが最大6.5Ｖまで上昇
するおそれがある。内部電圧Ｖccintは、メモリチップ
内のワード線電位となるため、読み出し電位も最大6.5
Ｖとなり、メモリセルトランジスタのしきい値のばらつ
きにより、メモリに書き込んだデータを正しく読み出せ
なくなるおそれがある。

【００９１】これに対し、図１７に概略構成を示す半導
体集積回路装置は、スタンドバイ状態になった直後に内
部電圧Ｖccintが変動しないようにしたものである。図
１７では、EEPROMの内部構成の一部、すなわち、外部電
源電圧Ｖccextを昇圧して昇圧電圧Ｖccint2を生成する
回路ブロックと、昇圧電圧Ｖccint2から内部電圧Ｖccin
tを生成する回路ブロックとを示している。図１７のEEP
ROMは、内部電圧発生回路３ａの構成が第１の実施形態
と異なる他は、第１の実施形態とほぼ同じように構成さ
れるため、以下では、内部電圧発生回路３ａの構成を中
心に説明する。

【００９２】図１７の内部電圧発生回路３ａは、メモリ
アクセス時電圧制御回路５１と、低消費電力内部電圧検
知回路５２と、レベルシフタ５３と、スイッチ回路５４
とを有する。メモリアクセス時電圧制御回路５１は、メ
モリアクセス時に内部電圧Ｖccintを生成するととも
に、内部電圧Ｖccintが変動しないように電圧制御を行
う。低消費電力内部電圧検知回路５２は、内部電圧Ｖcc
intの電圧レベルに応じた信号を出力する。より詳細に
は、内部電圧Ｖccintが所定電圧より高ければハイレベ
ルの信号を出力し、所定電圧より低ければローレベルの
信号を出力する、この信号はレベルシフタ５３に入力さ
れてレベル変換された後、スイッチ回路５４に入力され
る。スイッチ回路５４は、メモリアクセス時は常にオフ
状態で、スタンドバイ時に内部電圧Ｖccintが所定電圧
以下になるとオンして昇圧電圧Ｖccint2と内部電圧Ｖcc
intを短絡させる。

【００９３】図１８はメモリアクセス時電圧制御回路５
１の詳細構成を示す回路図である。図１８に示すよう
に、メモリアクセス時電圧制御回路５１は、差動増幅器
６１と、PMOSトランジスタＱ51，Ｑ52と、抵抗Ｒ51，Ｒ
52とを有する。PMOSトランジスタＱ51のソース端子には
昇圧電圧Ｖccint2が印加され、そのドレイン端子とPMOS
トランジスタＱ52のソース端子との接続点から内部電圧
Ｖccintが出力される。PMOSトランジスタＱ52のドレイ
ン端子と接地端子間には抵抗Ｒ51，Ｒ52が直列接続さ
れ、PMOSトランジスタＱ52のゲート端子には信号STANDB
YHが印加され、PMOSトランジスタＱ51のゲート端子には
差動増幅器６１の出力端子が接続されている。差動増幅
器６１は、メモリアクセス時のみ動作し、その正側入力
端子には抵抗Ｒ51，Ｒ52間の電圧が印加され、負側入力
端子には基準電圧Ｖrefが印加される。

【００９４】メモリアクセス時は、PMOSトランジスタＱ
52がオンし、内部電圧Ｖccintを抵抗Ｒ51，Ｒ52で抵抗
分圧した電圧が差動増幅器６１の正側入力端子に入力さ
れる。例えば、内部電圧Ｖccintが予め定めた電圧より
も高くなると、差動増幅器６１の正側入力端子の方が負
側入力端子よりも電圧が高くなり、差動増幅器６１の出
力電圧が高くなってPMOSトランジスタＱ51はオフする方
向に動作し、内部電圧Ｖccintが低下する。逆に、内部
電圧Ｖccintが予め定めた電圧よりも低くなると、差動
増幅器６１の正側入力端子の方が負側入力端子よりも電
圧が低くなり、差動増幅器６１の出力電圧が低くなって
PMOSトランジスタＱ51はオンする方向に動作し、内部電
圧Ｖccintが上昇する。このような制御により、メモリ
アクセス時には、内部電圧Ｖccintは予め定めた電圧に
制御される。

【００９５】一方、スタンドバイ時には、PMOSトランジ
スタＱ52がオフし、差動増幅器６１も動作しなくなるた
め、配線抵抗等により、内部電圧Ｖccintは徐々に低下
する。また、スタンドバイ時の内部電圧Ｖccintの電圧
レベルは、図１７に示す低消費電力内部電圧検知回路５
２により検知される。

【００９６】図１９は低消費電力内部電圧検知回路５２
の詳細構成を示す回路図である。図１９に示すように、
低消費電力内部電圧検知回路５２は、図４と同じような
構成のローパワーアンプ６２と、抵抗Ｒ53，Ｒ54とを有
する。直列接続された抵抗Ｒ53，Ｒ54の一端には内部電
圧Ｖccintが印加され、他端は接地されている。ローパ
ワーアンプ６２の正側入力端子には抵抗Ｒ53，Ｒ54間の
電圧が印加され、負側入力端子には基準電圧Ｖrefが印
加される。ローパワーアンプ６２の出力は図１７に示す
レベルシフタ５３に供給される。

【００９７】例えば、スタンドバイ時に内部電圧Ｖccin
tが予め定めた電圧よりも高くなると、ローパワーアン
プ６２の出力はローレベルになる。逆に、スタンドバイ
時に内部電圧Ｖccintが予め定めた電圧以下になると、
ローパワーアンプ６２の出力はハイレベルになる。ロー
パワーアンプ６２は、通常の差動増幅器よりも消費電流
が少ないため、スタンドバイ時の消費電力を抑えること
ができる。

【００９８】図１７に示すレベルシフタ５３は、図１１
と同様の回路で構成され、ローパワーアンプ６２の出力
電圧をレベル変換する。レベル変換後の電圧はスイッチ
回路５４内のNANDゲートＧ51に入力される。NANDゲート
Ｇ51の出力は、メモリアクセス時には常にハイレベルに
なり、PMOSトランジスタＱ５３はオフ状態を維持する。
また、スタンドバイ時でも、レベルシフタ５３の出力が
ローレベルのとき、すなわち、内部電圧Ｖccintが予め
定めた電圧よりも高いときには、NANDゲートＧ51の出力
はハイレベルになる。一方、スタンドバイ時に、内部電
圧Ｖccintが予め定めた電圧以下になると、NANDゲート
Ｇ51の出力はローレベルになり、PMOSトランジスタＱ５
３がオンして、昇圧電圧Ｖccint2と内部電圧Ｖccintが
短絡される。

【００９９】図２０はメモリアクセス状態からスタンド
バイ状態に遷移したときに昇圧電圧Ｖccint2と内部電圧
Ｖccintが変化する様子を示したタイミング図である。
なお、図２０のＣＥバーは、EEPROMのチップイネーブル
信号である。

【０１００】以下、図２０のタイミング図を用いて、図
１７に示した第２の実施形態の動作を説明する。昇圧回
路１の動作は、第１の実施形態と同じであり、例えば３
Ｖの外部電源電圧Ｖccextに基づいて、メモリアクセス
時には約6.5Ｖ、スタンドバイ時には約５Ｖの昇圧電圧
Ｖccint2を生成する。また、内部電圧発生回路３ａの動
作も、メモリアクセス時は第１の実施形態と同じであ
り、約6.5Ｖの昇圧電圧Ｖccint2に基づいて、約５Ｖの
内部電圧Ｖccintを生成する。

【０１０１】一方、メモリアクセス状態からスタンドバ
イ状態に遷移すると（図２０の時刻Ｔ１）、図１７に示
したメモリアクセス時電圧制御回路５１は動作を停止
し、代わりに低消費電力内部電圧検知回路５２が動作を
開始する。低消費電力内部電圧検知回路５２は、内部電
圧Ｖccintの電圧値が予め定めた電圧になったか否かを
検知する。内部電圧Ｖccintが予め定めた電圧よりも高
い間は、スイッチ回路５４内のPMOSトランジスタＱ５３
はオフ状態である。また、スタンドバイ時には、昇圧回
路１は昇圧電圧Ｖccint2を6.5Ｖから５Ｖに下げる制御
を行うため、昇圧電圧Ｖccint2は徐々に低下する。ま
た、内部電圧Ｖccintも、配線抵抗等により徐々に低下
する。

【０１０２】やがて、内部電圧Ｖccintが予め定めた電
圧以下になると（図２０の時刻Ｔ２）、PMOSトランジス
タＱ５３がオンして昇圧電圧Ｖccint2と内部電圧Ｖccin
tは短絡される。昇圧電圧Ｖccint2と内部電圧Ｖccintが
短絡すると、内部電圧Ｖccintが昇圧電圧Ｖccint2に引
きづられて過度に上昇するおそれがあるが、ここでは内
部電圧Ｖccintが上昇して予め定めた電圧になると、再
度PMOSトランジスタＱ５３がオフして内部電圧Ｖccint
のさらなる上昇が抑えられる。

【０１０３】図２１は図２０の時刻Ｔ２の付近を拡大し
たタイミング図であり、内部電圧ＶccintおよびPMOSト
ランジスタの出力波形を示している。図２１に示すよう
に、時刻Ｔ２でPMOSトランジスタＱ５３がオンすると、
昇圧電圧Ｖccint2と内部電圧Ｖccintが短絡して内部電
圧Ｖccintが上昇し、時刻Ｔ３で再度PMOSトランジスタ
Ｑ５３はオフする。PMOSトランジスタＱ５３がオフする
と、内部電圧Ｖccintは低下し、時刻Ｔ４で再度PMOSト
ランジスタＱ５３がオンして昇圧電圧Ｖccint2と内部電
圧Ｖccintは短絡される。このような制御を繰り返すこ
とにより、内部電圧Ｖccintは、所定の電圧（例えば５
Ｖ）に収束する。

【０１０４】図２０には、第２の実施形態における内部
電圧波形と、比較のための図１６の例における内部電圧
波形とが図示されており、図１６の例ではスタンドバイ
状態になった直後に内部電圧Ｖccintが一時的に上昇す
るのに対し、第２の実施形態では内部電圧Ｖccintがほ
とんど変化しないことがわかる。

【０１０５】〔第３の実施形態〕第３の実施形態は、昇
圧電圧Ｖccint2の電圧レベルを検知する回路と内部電圧
Ｖccintの電圧レベルを検知する回路とを共通化したこ
とを特徴とする。

【０１０６】図２２は半導体集積回路装置の第３の実施
形態の概略構成図である。図２２は、昇圧電圧Ｖccint2
の電圧レベルを検知するレベル検知回路２ａの構成が図
１７と異なる他は、図１７とほぼ同じように構成される
ため、以下では、レベル検知回路２ａの構成を中心に説
明する。

【０１０７】図２２のレベル検知回路２ａは、図４に示
した第１のレベル検知部２１と、ANDゲートＧ52，Ｇ53
と、インバータＩＮＶ５１とを有する。昇圧回路１は、
メモリアクセス時には、ANDゲートＧ52の出力に応じて
昇圧電圧Ｖccint2の電圧制御を行い、スタンドバイ時に
は、ANDゲートＧ53の出力に応じて昇圧電圧Ｖccint2の
電圧制御を行う。ANDゲートＧ52は、メモリアクセス時
には、第１のレベル検知部２１の出力をそのまま出力す
る。また、ANDゲートＧ53は、スタンドバイ時には、低
消費電力内部電圧検知回路５２の出力をそのまま出力す
る。

【０１０８】次に、第３の実施形態の動作を説明する。
昇圧回路１は、メモリアクセス時には、第１のレベル検
知部２１での検知結果に基づいて昇圧電圧Ｖccint2のレ
ベル制御を行う。また、スタンドバイ時には、昇圧電圧
Ｖccint2と内部電圧Ｖccintが短絡されることから、内
部電圧Ｖccintの電圧レベルを検知する低消費電力内部
電圧検知回路５２の検知結果に基づいて、昇圧電圧Ｖcc
int2のレベル制御を行う。これにより、レベル検知回路
２ａ内に、図４のようなスタンドバイ時専用の低消費電
力型のレベル検知回路２２を設ける必要がなくなり、回
路構成を簡略化でき、かつ、消費電力も低減できる。

【０１０９】〔第４の実施形態〕第４の実施形態は、メ
モリアクセス時とスタンドバイ時とで、昇圧回路の駆動
力を切り換えるようにしたことを特徴とする。

【０１１０】図２３は半導体集積回路装置の第４の実施
形態の概略構成図である。第４の実施形態は、昇圧回路
１ａの構成が図１７に示す第２の実施形態と異なる他
は、第２の実施形態とほぼ同じように構成されるため、
以下では、昇圧回路１ａの構成を中心に説明する。

【０１１１】図２３の昇圧回路１ａは、メモリアクセス
時に昇圧電圧Ｖccint2を生成する第１のチャージポンプ
１１ａと、スタンドバイ時に昇圧電圧Ｖccint2を生成す
る第２のチャージポンプ１１ｂとを有する。これらチャ
ージポンプはいずれも、図２と同様の回路で構成される
が、第１のチャージポンプ１１ａの電荷供給能力は第２
のチャージポンプ１１ｂよりも高い。このように、電荷
供給能力に違いを持たせるには、例えば、チャージポン
プ内のコンデンサの容量を変えればよい。

【０１１２】メモリアクセス時は、ANDゲートＧ５４の
出力はローレベル固定になるため、第２のチャージポン
プ１１ｂは動作しない。一方、ANDゲートＧ５５からは
レベル検知回路２の出力がそのまま出力され、第１のチ
ャージポンプ１１ａはレベル検知回路２の出力に応じて
昇圧電圧Ｖccint2のレベル制御を行う。

【０１１３】逆に、スタンドバイ時は、ANDゲートＧ５
５の出力はローレベル固定になるため、第１のチャージ
ポンプ１１ａは動作しない。一方、ANDゲートＧ５４か
らはレベル検知回路２の出力がそのまま出力され、第２
のチャージポンプ１１ｂはレベル検知回路２の出力に応
じて昇圧電圧Ｖccint2のレベル制御を行う。

【０１１４】このように、第４の実施形態は、スタンド
バイ状態になると、電荷供給能力（駆動力）の弱いチャ
ージポンプ１１ｂにより昇圧電圧Ｖccint2を生成するた
め、スタンドバイ時のピーク電流を抑制でき、消費電力
を低減できる。

【０１１５】なお、図２２の回路内の昇圧回路１を、図
２３の昇圧回路１ａに変更してもよい。この場合の概略
構成図は図２４のようになる。図２４の場合も、図２３
と同様の効果が得られる。同様に、図１に示す第１の実
施形態の昇圧回路１を、図２３の昇圧回路１ａに変更し
てもよい。

【０１１６】上述した実施形態では、外部から供給され
た電圧Ｖccextをいったん昇圧した後に内部電圧発生回
路３で降圧しているが、内部電圧発生回路３を設けず
に、昇圧した電圧を直接、メモリセルアレイ６やアドレ
スデコーダ５などに供給してもよい。ただし、内部電圧
発生回路３を設けなければ回路構成を簡略化できるとい
う利点もあるが、電圧制御精度は悪くなる。

【０１１７】また、上述した実施形態では、EEPROM構成
のメモリセルアレイ６を有する半導体集積回路装置につ
いて説明したが、EEPROM構成以外のＤＲＡＭやＳＲＡＭ
構成のメモリセルアレイ６を有する場合にも本発明は適
用できる。また、メモリセルアレイ６以外の他の半導体
回路の電圧制御にも本発明は適用できる。この場合、半
導体回路が通常の動作をしている状態がメモリアクセス
状態に対応し、半導体回路が待機している状態がスタン
ドバイ状態に対応する。

【０１１８】

【発明の効果】以上詳細に説明したように、本発明によ
れば、フラッシュメモリ等の半導体回路が第２の動作状
態（例えばスタンドバイ状態）になると、昇圧電圧のレ
ベル検知を行う回路を低消費電力型の回路に切り換える
ようにしたため、スタンドバイ時に比較的高い電圧を半
導体回路に供給しても、スタンドバイ時の消費電力を低
減できる。また、本発明は、動作状態が切り替わって
も、半導体回路に供給する電圧レベルをあまり変えない
ようにしたため、動作状態を切り換える際の遷移時間を
短縮でき、半導体回路に対するアクセス速度が向上す
る。さらに、動作状態が切り替わった直後に、半導体回
路に供給される電圧が一時的に変動しないようにしたた
め、消費電力を低減できるとともに、動作状態にかかわ
らず常に一定の電圧を半導体回路に供給することができ
る。

【図面の簡単な説明】

【図１】半導体集積回路装置の一実施形態の概略構成
図。

【図２】チャージポンプの詳細構成を示す回路図。

【図３】オシレータの詳細構成を示す回路図。

【図４】レベル検知回路の詳細構成を示す回路図。

【図５】第２のレベル検知部内のローパワーアンプの詳
細構成を示す回路図。

【図６】ローパワーアンプをリセットする回路の変形例
を示す回路図。

【図７】２つのチャージポンプを並列接続して昇圧回路
を構成した例を示す図。

【図８】内部電圧発生回路の詳細構成を示す回路図。

【図９】内部電圧発生回路内の差動増幅器の詳細構成を
示す回路図。

【図１０】制御信号生成回路の詳細構成を示す回路図。

【図１１】図９に示したレベルシフター回路の詳細構成
を示す図。

【図１２】図９に示したディレイ回路の詳細構成を示す
回路図。

【図１３】図１に示した半導体集積回路装置の動作タイ
ミングを示す波形図。

【図１４】基準電圧発生回路の詳細構成を示す回路図。

【図１５】第２のレベル検知部内の定電流源部を基準電
圧発生回路で流用する例を示す図。

【図１６】半導体集積回路装置の第２の実施形態と比較
するための半導体集積回路装置の概略構成図。

【図１７】半導体集積回路装置の第２の実施形態の概略
構成図。

【図１８】メモリアクセス時電圧制御回路の詳細構成を
示す回路図。

【図１９】低消費電力内部電圧検知回路の詳細構成を示
す回路図。

【図２０】メモリアクセス状態からスタンドバイ状態に
遷移したときに昇圧電圧Ｖccint2と内部電圧Ｖccintが
変化する様子を示したタイミング図。

【図２１】図１８の時刻Ｔ２の付近を拡大したタイミン
グ図。

【図２２】半導体集積回路装置の第３の実施形態の概略
構成図。

【図２３】半導体集積回路装置の第４の実施形態の概略
構成図。

【図２４】図２２の回路内の昇圧回路１を、図２３の昇
圧回路１ａに変更した図。

【図２５】従来の不揮発性半導体メモリの構造を説明す
る図。

【符号の説明】

１昇圧回路２レベル検知回路３内部電圧発生回路４アドレスバッファ（ＡＤＢ）５アドレスデコーダ（ＲＤＣ）６メモリセルアレイ（ＭＣＡ）７安定化コンデンサ１１チャージポンプ１２オシレータ２１第１のレベル検知回路２２第２のレベル検知回路２５ローパワーアンプ２７定電流源部２８差動増幅部

───────────────────────────────────────────────────── フロントページの続き (72)発明者梅沢明神奈川県川崎市幸区堀川町580番１号株式会社東芝半導体システム技術センター内

Claims

【特許請求の範囲】

【請求項１】外部から供給された電圧を昇圧する昇圧回
路と、この昇圧回路で昇圧された昇圧電圧に応じた電圧
により駆動される半導体回路とを備えた半導体集積回路
装置において、第１および第２の動作状態を有し、前記半導体回路が前記第１の動作状態のときに、前記昇
圧電圧の電圧変動を検知する第１のレベル検知回路と、前記第１のレベル検知回路よりも消費電力の少ない回路
で構成され、前記半導体回路が前記第２の動作状態のと
きに、前記昇圧電圧の電圧変動を検知する第２のレベル
検知回路とを備えることを特徴とする半導体集積回路装
置。
【請求項２】前記昇圧回路は、前記第１の動作状態のと
きには前記第１のレベル検知回路による検知結果に基づ
いて前記昇圧電圧が第１の電圧になるように電圧制御を
行い、前記第２の動作状態のときには前記第２のレベル
検知回路による検知結果に基づいて前記昇圧電圧が第２
の電圧になるように電圧制御を行うことを特徴とする請
求項１に記載の半導体集積回路装置。
【請求項３】前記第２のレベル検知回路の消費電力は、
前記第１のレベル検知回路の４分の１以下の消費電力で
あることを特徴とする請求項１または２に記載の半導体
集積回路装置。
【請求項４】前記昇圧電圧から内部電圧を生成する内部
電圧発生回路を備え、前記内部電圧が前記半導体回路に供給されることを特徴
とする請求項１〜３のいずれかに記載の半導体集積回路
装置。
【請求項５】前記内部電圧発生回路は、前記半導体回路
が前記第１の動作状態のときには前記内部電圧を前記昇
圧電圧よりも低い電圧レベルに設定し、前記半導体回路
が前記第２の動作状態のときには前記内部電圧を前記昇
圧電圧と略等しい電圧レベルに設定することを特徴とす
る請求項４に記載の半導体集積回路装置。
【請求項６】前記昇圧回路は、パルス信号を発生するパ
ルス発生器と、このパルス信号に応じて昇圧を行うチャ
ージポンプとを有し、前記第２のレベル検知回路のレベル検知動作は、前記パ
ルス信号により制御されることを特徴とする請求項１〜
５のいずれかに記載の半導体集積回路装置。
【請求項７】前記第２のレベル検知回路は、前記昇圧電
圧の電圧変動を検知するために、前記昇圧電圧に相関す
る電圧を所定の電圧レベルの基準電圧と比較する差動増
幅器を備え、前記差動増幅器の消費電流は、定電流源により制御され
ることを特徴とする請求項１〜６のいずれかに記載の半
導体集積回路装置。
【請求項８】定電流源により消費電流が制御される前記
基準電圧を生成する基準電圧発生回路を備えることを特
徴とする請求項７に記載の半導体集積回路装置。
【請求項９】外部から供給された電圧を昇圧する昇圧回
路と、この昇圧回路で昇圧された昇圧電圧に応じた電圧
により駆動される半導体回路と、前記昇圧電圧から内部
電圧を生成する内部電圧発生回路とを備えた半導体集積
回路装置において、第１および第２の動作状態を有し、前記内部電圧発生回路は、前記半導体回路が前記第１の
動作状態のときには前記内部電圧を前記昇圧電圧よりも
低い電圧レベルに設定し、前記半導体回路が前記第２の
動作状態のときには前記内部電圧を前記昇圧電圧と略等
しい電圧レベルに設定することを特徴とする半導体集積
回路装置。
【請求項１０】前記昇圧電圧と前記内部電圧との各ノー
ド間に、前記第２の動作状態のときに選択的に導通する
スイッチ手段を備えることを特徴とする請求項９に記載
の半導体集積回路装置。
【請求項１１】前記内部電圧発生回路は、前記内部電圧
を前記昇圧電圧よりも低い電圧レベルに設定する第１の
電圧設定モードと、前記内部電圧を前記昇圧電圧と略等
しい電圧レベルに設定する第２の電圧設定モードとを有
し、前記半導体回路が前記第１の動作状態から前記第２の動
作状態に遷移するタイミングから所定時間経過後に前記
内部電圧発生回路を前記第１の電圧設定モードから前記
第２の電圧設定モードに切り換え、前記半導体回路が前
記第２の動作状態から前記第１の動作状態に遷移するタ
イミングと略同時に前記内部電圧発生回路を前記第２の
電圧設定モードから前記第１の電圧設定モードに切り換
えるモード切換回路を備えることを特徴とする請求項９
または１０に記載の半導体集積回路装置。
【請求項１２】外部から供給された電圧を昇圧する昇圧
回路と、この昇圧回路で昇圧された昇圧電圧に応じた電
圧により駆動される半導体回路と、前記昇圧電圧の電圧
変動を検知するレベル検知回路と、を備えた半導体集積
回路装置において、前記昇圧回路は、パルス信号を発生するパルス発生器
と、このパルス信号に応じて昇圧を行うチャージポンプ
とを有し、前記レベル検知回路のレベル検知動作は、前記パルス信
号により制御されることを特徴とする半導体集積回路装
置。
【請求項１３】外部から供給された電圧を昇圧する昇圧
回路と、この昇圧回路で昇圧された昇圧電圧の電圧変動を検知す
るレベル検知回路と、外部から供給された電圧から所定の電圧レベルの基準電
圧を生成する基準電圧発生回路と、前記昇圧電圧に応じた電圧により駆動される半導体回路
とを備え、前記レベル検知回路および前記基準電圧発生回路の各消
費電流を、同一の定電流源により制御することを特徴と
する半導体集積回路装置。
【請求項１４】外部から供給された電圧を昇圧する昇圧
回路と、この昇圧回路で昇圧された昇圧電圧に応じた電
圧により駆動される半導体回路と、前記昇圧電圧から内
部電圧を生成する内部電圧発生回路と、を備えた半導体
集積回路装置において、第１および第２の動作状態を有し、前記内部電圧発生回路は、前記昇圧回路および前記内部電圧発生回路の各出力端子
を短絡させるか否かを切り換えるスイッチ手段と、前記半導体回路が前記第１の動作状態から前記第２の動
作状態に遷移した後、前記内部電圧が所定電圧以下にな
ると、前記スイッチ手段を切り換えて前記内部電圧を前
記昇圧電圧に略等しくするスイッチ制御回路と、を有す
ることを特徴とする半導体集積回路装置。
【請求項１５】前記内部電圧発生回路は、前記半導体回路が前記第１の動作状態のときに、前記内
部電圧の電圧変動を検知する第１の内部電圧検知回路
と、前記第１の内部電圧検知回路よりも消費電力の少ない回
路で構成され、前記半導体回路が前記第２の動作状態の
ときに、前記内部電圧の電圧変動を検知する第２の内部
電圧検知回路と、を備え、前記半導体回路が前記第１の動作状態のときには、前記
第１の内部電圧検知回路による検知結果に基づいて前記
内部電圧の電圧制御を行い、前記半導体回路が前記第２の動作状態のときには、前記
第２の内部電圧検知回路による検知結果に基づいて前記
スイッチ制御回路が前記スイッチ手段を切り換えること
で前記内部電圧の電圧制御を行うことを特徴とする請求
項１４に記載の半導体集積回路装置。
【請求項１６】外部から供給された電圧を昇圧する昇圧
回路と、この昇圧回路で昇圧された昇圧電圧に応じた電
圧により駆動される半導体回路と、前記昇圧電圧から内
部電圧を生成する内部電圧発生回路と、を備えた半導体
集積回路装置において、第１および第２の動作状態を有し、前記内部電圧発生回路は、前記半導体回路が前記第１の動作状態のときに、前記内
部電圧の電圧変動を検知する第１の内部電圧検知回路
と、前記第１の内部電圧検知回路よりも消費電力の少ない回
路で構成され、前記半導体回路が前記第２の動作状態の
ときに、前記内部電圧の電圧変動を検知する第２の内部
電圧検知回路と、を備えることを特徴とする半導体集積
回路装置。
【請求項１７】前記内部電圧発生回路は、前記半導体回
路が前記第１の動作状態のときには前記内部電圧を前記
昇圧電圧よりも低い電圧レベルに設定し、前記半導体回
路が前記第２の動作状態のときには前記内部電圧を前記
昇圧電圧と略等しい電圧レベルに設定することを特徴と
する請求項１６に記載の半導体集積回路装置。
【請求項１８】前記半導体回路が前記第１の動作状態の
ときに、前記昇圧電圧の電圧変動を検知するレベル検知
回路を備え、前記昇圧回路は、前記半導体回路が前記第１の動作状態
のときには、前記レベル検知回路による検知結果に基づ
いて前記昇圧電圧が第１の電圧になるように電圧制御を
行い、前記半導体回路が前記第２の動作状態のときに
は、前記第２の内部電圧検知回路による検知結果に基づ
いて前記昇圧電圧が第２の電圧になるように電圧制御を
行うことを特徴とする請求項１５または１７に記載の半
導体集積回路装置。
【請求項１９】前記昇圧回路は、第１のチャージポンプと、前記第１のチャージポンプよりも駆動力の弱い第２のチ
ャージポンプと、を有し、前記半導体回路が前記第１の動作状態のときには、前記
レベル検知回路による検知結果に基づいて前記昇圧電圧
が第１の電圧になるように前記第１のチャージポンプに
より電圧制御を行い、前記半導体回路が前記第２の動作
状態のときには、前記第２の内部電圧検知回路による検
知結果に基づいて前記昇圧電圧が第２の電圧になるよう
に前記第２のチャージポンプにより電圧制御を行うこと
を特徴とする請求項１８に記載の半導体集積回路装置。
【請求項２０】外部から供給された電圧を昇圧する昇圧
回路と、この昇圧回路で昇圧された昇圧電圧に応じた電
圧により駆動される半導体回路とを備えた半導体集積回
路装置において、第１および第２の動作状態を有し、前記昇圧回路は、第１のチャージポンプと、前記第１のチャージポンプよりも駆動力の弱い第２のチ
ャージポンプと、を有し、前記半導体回路が前記第１の動作状態のときには、前記
昇圧電圧が第１の電圧になるように前記第１のチャージ
ポンプにより電圧制御を行い、前記半導体回路が前記第
２の動作状態のときには、前記昇圧電圧が前記第１の電
圧と異なる第２の電圧になるように前記第２のチャージ
ポンプにより電圧制御を行うことを特徴とする半導体集
積回路装置。
【請求項２１】前記半導体回路の少なくとも一部は、EE
PROM構成のメモリセルアレイであり、前記第１の動作状態は、前記メモリセルアレイに対する
読み出しや書き込みを行うメモリアクセス状態であり、前記第２の動作状態は、前記メモリセルアレイに対する
読み出しや書き込みを行うために待機しているスタンド
バイ状態であることを特徴とする請求項１〜１１、１４
〜２０のいずれかに記載の記憶装置。
【請求項２２】前記半導体回路の少なくとも一部は、EE
PROM構成のメモリセルアレイであり、このメモリセルアレイは、前記昇圧電圧に基づいて駆動
されることを特徴とする請求項１〜２１のいずれかに記
載の半導体集積回路装置を備えた記憶装置。