JPH09115293A - 電気的に消去可能な半導体メモリデバイスのための負のワードライン電圧レギュレーション回路 - Google Patents
電気的に消去可能な半導体メモリデバイスのための負のワードライン電圧レギュレーション回路Info
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- JPH09115293A JPH09115293A JP15777996A JP15777996A JPH09115293A JP H09115293 A JPH09115293 A JP H09115293A JP 15777996 A JP15777996 A JP 15777996A JP 15777996 A JP15777996 A JP 15777996A JP H09115293 A JPH09115293 A JP H09115293A
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Abstract
(57)【要約】 （修正有）
【課題】 消去中にFlash EEPROMのワードラインに供給
される負電圧を規定するための回路を提供する。 【解決手段】 メモリデバイスの電気的消去中にメモリ
デバイスのワードラインＷＬに供給されるべき負のワー
ドライン電圧（０１−０８）を規定するための、負のワ
ードライン電圧レギュレーション回路は、基準電圧ＧＮ
Ｄに接続された第１の入力端子３と、負のワードライン
電圧（０１−０８）に接続された第２の入力端子４と、
そして負のワードライン電圧を規定するためのレギュレ
ーション電流ＩＲを供給するために外部電源ＶＣＣと上
記負のワードライン電圧間に接続され、電圧レギュレー
ションブランチ（８，１３，１４，１５１−１５８）を
制御する出力端子６とを有する演算増幅器２を含んでい
る。
される負電圧を規定するための回路を提供する。 【解決手段】 メモリデバイスの電気的消去中にメモリ
デバイスのワードラインＷＬに供給されるべき負のワー
ドライン電圧（０１−０８）を規定するための、負のワ
ードライン電圧レギュレーション回路は、基準電圧ＧＮ
Ｄに接続された第１の入力端子３と、負のワードライン
電圧（０１−０８）に接続された第２の入力端子４と、
そして負のワードライン電圧を規定するためのレギュレ
ーション電流ＩＲを供給するために外部電源ＶＣＣと上
記負のワードライン電圧間に接続され、電圧レギュレー
ションブランチ（８，１３，１４，１５１−１５８）を
制御する出力端子６とを有する演算増幅器２を含んでい
る。
Description
【０００１】
【発明の属する技術分野】本発明は、電気的に消去可能
な半導体メモリデバイスのための、特に、FlashEEPROMs
のための負のワードライン電圧レギュレーション回路
に関する。
な半導体メモリデバイスのための、特に、FlashEEPROMs
のための負のワードライン電圧レギュレーション回路
に関する。
【０００２】
【従来の技術】Flash Electrically Erasable and Prog
rammable ROMs （縮めて、Flash EEPROMs)は、フローテ
ィング・ゲートＭＯＳＦＥＴｓによって形成されるメモ
リセルを有している。Flash EEPROMs メモリセルはフロ
ーティング・ゲートにホットエレクトロンの注入によっ
て書き込まれ、そしてフローティング・ゲートと半導体
基板間に挟まれる酸化層を通して電子の Fowler-Nordhe
imトンネリングによって消去される。
rammable ROMs （縮めて、Flash EEPROMs)は、フローテ
ィング・ゲートＭＯＳＦＥＴｓによって形成されるメモ
リセルを有している。Flash EEPROMs メモリセルはフロ
ーティング・ゲートにホットエレクトロンの注入によっ
て書き込まれ、そしてフローティング・ゲートと半導体
基板間に挟まれる酸化層を通して電子の Fowler-Nordhe
imトンネリングによって消去される。
【０００３】トンネル降下を活性化するために、充分に
高い電界が酸化層に存在しなければならない。これは通
常、メモリセルのソース電極と制御ゲート電極間に適当
な電位差を与えることにより達成され、一方では、ドレ
イン電極は通常フローティングに維持される。
高い電界が酸化層に存在しなければならない。これは通
常、メモリセルのソース電極と制御ゲート電極間に適当
な電位差を与えることにより達成され、一方では、ドレ
イン電極は通常フローティングに維持される。
【０００４】既知の技術によれば、そのような電位差
は、フローティング・ゲートＭＯＳＦＥＴのソース電極
を１２Ｖオーダの高い正の電圧でバイアスし、そして制
御ゲート電極を接地に維持することによって発生され
る。
は、フローティング・ゲートＭＯＳＦＥＴのソース電極
を１２Ｖオーダの高い正の電圧でバイアスし、そして制
御ゲート電極を接地に維持することによって発生され
る。
【０００５】Dual Power Supply （ＤＰＳ）メモリにお
いては、１２Ｖの電圧が、５Ｖ（または３Ｖ）の電源に
加えて設けられた外部電源によって供給される。代案と
して、１２Ｖの電圧は、利用できる５Ｖの電圧からスタ
ートして、それを必要とされる高い電圧にブーストする
適当なチャージポンプによって直接にチップ上に発生さ
れ得て；この種類のメモリデバイスは、それらが１個の
外部電源（すなわち、５Ｖの電源）のみを必要とするか
ら、Single Power Supply （ＳＰＳ）と呼ばれている。
いては、１２Ｖの電圧が、５Ｖ（または３Ｖ）の電源に
加えて設けられた外部電源によって供給される。代案と
して、１２Ｖの電圧は、利用できる５Ｖの電圧からスタ
ートして、それを必要とされる高い電圧にブーストする
適当なチャージポンプによって直接にチップ上に発生さ
れ得て；この種類のメモリデバイスは、それらが１個の
外部電源（すなわち、５Ｖの電源）のみを必要とするか
ら、Single Power Supply （ＳＰＳ）と呼ばれている。
【０００６】メモリセルを消去するための上述した技術
は、しかしながら、主としてソース電極と（通常、接地
電位にある）基板とによって形成されるＰＮ接合の高い
逆バイアス状態に関係する多くの欠点を有している。最
も重要な欠点の１つは、メモリセルが消去されるために
バイアスされるときに、１０ｎＡオーダの電流がバンド
からバンドへのトンネリングのため流れ始めることであ
る。Flash EEPROMs においては、幾つかのメモリセル
（時には、それらのすべて）が同時に消去され得るか
ら、個々の電流は、数メガビットオーダのサイズを有す
るメモリにおいて、数１０ミリアリペアの値に合計され
る。
は、しかしながら、主としてソース電極と（通常、接地
電位にある）基板とによって形成されるＰＮ接合の高い
逆バイアス状態に関係する多くの欠点を有している。最
も重要な欠点の１つは、メモリセルが消去されるために
バイアスされるときに、１０ｎＡオーダの電流がバンド
からバンドへのトンネリングのため流れ始めることであ
る。Flash EEPROMs においては、幾つかのメモリセル
（時には、それらのすべて）が同時に消去され得るか
ら、個々の電流は、数メガビットオーダのサイズを有す
るメモリにおいて、数１０ミリアリペアの値に合計され
る。
【０００７】もし、一方で、１２Ｖの外部電源が必要な
電流を供給し得るＤＰＳメモリにおいては、これは大き
な問題ではないが、他方において、消去中の高い電流消
費が１２Ｖを発生させるためにチップ上のチャージポン
プを使用することを不可能にする。
電流を供給し得るＤＰＳメモリにおいては、これは大き
な問題ではないが、他方において、消去中の高い電流消
費が１２Ｖを発生させるためにチップ上のチャージポン
プを使用することを不可能にする。
【０００８】米国特許明細書Ｎｏ．５，０７７，６９１
において、セルの制御ゲート電極に比較的高い負の電圧
（−１２Ｖから−１７Ｖまで）を、そしてソース電極に
低い正の電圧（＋０．５Ｖから＋５Ｖまで）を印加する
ことによって、Flash EEPROMメモリセルを消去すること
を提供する負のゲート電圧消去動作を有するFlash EEPR
OMアレイが提案されている。
において、セルの制御ゲート電極に比較的高い負の電圧
（−１２Ｖから−１７Ｖまで）を、そしてソース電極に
低い正の電圧（＋０．５Ｖから＋５Ｖまで）を印加する
ことによって、Flash EEPROMメモリセルを消去すること
を提供する負のゲート電圧消去動作を有するFlash EEPR
OMアレイが提案されている。
【０００９】この方法において、ソース電極のバイアス
電圧は５Ｖの外部電源から得られ、そして制御ゲートの
ための負の電圧はチャージポンプによって直接チップ上
に発生され得る。そのような解決が採用されるとき、し
かしながら、チップ上に発生された負電圧のために適当
なレギュレーションを提供することが必要である。
電圧は５Ｖの外部電源から得られ、そして制御ゲートの
ための負の電圧はチャージポンプによって直接チップ上
に発生され得る。そのような解決が採用されるとき、し
かしながら、チップ上に発生された負電圧のために適当
なレギュレーションを提供することが必要である。
【００１０】米国特許明細書Ｎｏ．５，２８２，１７０
は、上記負のゲート電圧消去動作を実行する、ＳＰＳ F
lash EEPROM のための負の電源回路について述べてい
る。負の電源回路は、メモリセルのFlash 消去中にメモ
リアレイのワードラインに供給される高い負電圧を発生
させるためのチャージポンプと、そのチャージポンプに
よって発生された負電圧を規定するためのレギュレーシ
ョン回路とを含んでいて、その結果、それは外部の５Ｖ
の電源から独立している。
は、上記負のゲート電圧消去動作を実行する、ＳＰＳ F
lash EEPROM のための負の電源回路について述べてい
る。負の電源回路は、メモリセルのFlash 消去中にメモ
リアレイのワードラインに供給される高い負電圧を発生
させるためのチャージポンプと、そのチャージポンプに
よって発生された負電圧を規定するためのレギュレーシ
ョン回路とを含んでいて、その結果、それは外部の５Ｖ
の電源から独立している。
【００１１】レギュレーション回路は、外部電源から抵
抗分割によって引き出された基準電圧が供給される反転
入力端子を有する比較器を含んでいて；非反転入力端子
は、接地と１対のダイオード接続されたＰチャンネルＭ
ＯＳＦＥＴｓを介して安定化されるべき負電圧（すなわ
ち、チャージポンプの出力端子）に順番に接続されたセ
ンシングノードとの間に接続された容量分割器の中央の
ノードに接続されていて；比較器の出力は外部電源に接
続され、そして別のダイオード接続されたＰチャンネル
ＭＯＳＦＥＴを介してセンシングノードに接続されたプ
ルアップＰチャンネルＭＯＳＦＥＴのゲート電極を制御
する。初期化フェーズ中は、容量分割器の２個のコンデ
ンサはほぼ２Ｖの電圧までチャージされ、そしてセンシ
ングノードは接地される。初期化フェーズ後は、コンデ
ンサは、容量分圧器の中間点における電圧を上記基準電
圧と比較し、そしてもし前者が後者より低いならばプル
アップＭＯＳＦＥＴをターンオンし：この方法におい
て、チャージポンプの負荷電流が増加され、そしてワー
ドライン上の電圧が絶対値において減少する。
抗分割によって引き出された基準電圧が供給される反転
入力端子を有する比較器を含んでいて；非反転入力端子
は、接地と１対のダイオード接続されたＰチャンネルＭ
ＯＳＦＥＴｓを介して安定化されるべき負電圧（すなわ
ち、チャージポンプの出力端子）に順番に接続されたセ
ンシングノードとの間に接続された容量分割器の中央の
ノードに接続されていて；比較器の出力は外部電源に接
続され、そして別のダイオード接続されたＰチャンネル
ＭＯＳＦＥＴを介してセンシングノードに接続されたプ
ルアップＰチャンネルＭＯＳＦＥＴのゲート電極を制御
する。初期化フェーズ中は、容量分割器の２個のコンデ
ンサはほぼ２Ｖの電圧までチャージされ、そしてセンシ
ングノードは接地される。初期化フェーズ後は、コンデ
ンサは、容量分圧器の中間点における電圧を上記基準電
圧と比較し、そしてもし前者が後者より低いならばプル
アップＭＯＳＦＥＴをターンオンし：この方法におい
て、チャージポンプの負荷電流が増加され、そしてワー
ドライン上の電圧が絶対値において減少する。
【００１２】
【発明が解決しようとする課題】上述したレギュレーシ
ョン回路の課題は、センシングノード上の電位が、負電
圧のレギュレーション中にそれらを通して流れる電流の
ため、上記１対のダイオード接続されたＰチャンネルＭ
ＯＳＦＥＴｓの両端での電圧降下によって影響されると
いうことに存在する。これは、比較器によって基準電圧
と比較された電圧が、正確には規定されるべき電圧に相
当しないことを意味している。
ョン回路の課題は、センシングノード上の電位が、負電
圧のレギュレーション中にそれらを通して流れる電流の
ため、上記１対のダイオード接続されたＰチャンネルＭ
ＯＳＦＥＴｓの両端での電圧降下によって影響されると
いうことに存在する。これは、比較器によって基準電圧
と比較された電圧が、正確には規定されるべき電圧に相
当しないことを意味している。
【００１３】上述した技術の現状にかんがみて、本発明
の第１の目的は、消去中にFlash EEPROMのワードライン
に供給される負電圧を規定するための回路を提供するこ
とにある。そしてその回路は既知のレギュレーション回
路の第１の上述した課題に打ち勝つものである。
の第１の目的は、消去中にFlash EEPROMのワードライン
に供給される負電圧を規定するための回路を提供するこ
とにある。そしてその回路は既知のレギュレーション回
路の第１の上述した課題に打ち勝つものである。
【００１４】
【課題を解決するための手段】本発明によれば、上記目
的は、メモリデバイスの電気的消去中にメモリデバイス
のワードラインに供給されるべき負のワードライン電圧
を規定するための、電気的に消去可能な半導体メモリデ
バイスに集積可能で、基準電圧に接続された第１の入力
端子と、上記負のワードライン電圧に接続された第２の
入力端子と、そして上記負のワードライン電圧を規定す
るためのレギュレーション電流を供給するために外部電
源と上記負のワードライン電圧間に接続され、電圧レギ
ュレーションブランチを制御する出力端子とを有する演
算増幅器を含んでいるものにおいて、演算増幅器の上記
出力端子がまた、演算増幅器の上記第２の入力端子に接
続されたセンシング信号を供給するために、上記外部電
源と上記負のワードライン電圧間に接続された電圧セン
シングブランチを制御することを特徴とする負のワード
ライン電圧レギュレーション回路によって達成される。
的は、メモリデバイスの電気的消去中にメモリデバイス
のワードラインに供給されるべき負のワードライン電圧
を規定するための、電気的に消去可能な半導体メモリデ
バイスに集積可能で、基準電圧に接続された第１の入力
端子と、上記負のワードライン電圧に接続された第２の
入力端子と、そして上記負のワードライン電圧を規定す
るためのレギュレーション電流を供給するために外部電
源と上記負のワードライン電圧間に接続され、電圧レギ
ュレーションブランチを制御する出力端子とを有する演
算増幅器を含んでいるものにおいて、演算増幅器の上記
出力端子がまた、演算増幅器の上記第２の入力端子に接
続されたセンシング信号を供給するために、上記外部電
源と上記負のワードライン電圧間に接続された電圧セン
シングブランチを制御することを特徴とする負のワード
ライン電圧レギュレーション回路によって達成される。
【００１５】本発明のレギュレーション回路において、
演算増幅器が２個の明白なブランチ、ワードラインの負
電圧を規定するために必要なレギュレーション電流を供
給する第１のブランチと、演算増幅器の入力端子にフィ
ードバックされるセンシング信号を供給する第２のブラ
ンチとを制御するという事実のおかげで、第２のブラン
チによって供給されそして演算増幅器の入力端子にフィ
ードバックされるセンシング信号は，第１のブランチに
流れるレギュレーション電流による電圧降下によって影
響されない。
演算増幅器が２個の明白なブランチ、ワードラインの負
電圧を規定するために必要なレギュレーション電流を供
給する第１のブランチと、演算増幅器の入力端子にフィ
ードバックされるセンシング信号を供給する第２のブラ
ンチとを制御するという事実のおかげで、第２のブラン
チによって供給されそして演算増幅器の入力端子にフィ
ードバックされるセンシング信号は，第１のブランチに
流れるレギュレーション電流による電圧降下によって影
響されない。
【００１６】本発明のこれらおよび他の特徴と利点は、
添付図面において限定されない例として記述された特別
の実施例の以下の詳細な記述によってより明白になされ
るであろう。
添付図面において限定されない例として記述された特別
の実施例の以下の詳細な記述によってより明白になされ
るであろう。
【００１７】
【発明の実施の形態】以下に添付図面を参照し、実施の
形態に基づいて本発明を詳細に説明する。図１におい
て、参照数字１は、電気的に消去可能な半導体メモリデ
バイス、例えばフラッシュＥＥＰＲＯＭのメモリセルの
マトリックス１を示すために使われている。既知のよう
に、マトリックス１におけるメモリセルは行（ワードラ
イン）および列（ビットライン）に配列されていて；各
メモリセルは、フローティング・ゲートＭＯＳトランジ
スタによって表され、１個のそれぞれのワードラインに
接続された制御ゲート電極を有している。図１において
は、ワードラインは参照数字ＷＬで表されている。
形態に基づいて本発明を詳細に説明する。図１におい
て、参照数字１は、電気的に消去可能な半導体メモリデ
バイス、例えばフラッシュＥＥＰＲＯＭのメモリセルの
マトリックス１を示すために使われている。既知のよう
に、マトリックス１におけるメモリセルは行（ワードラ
イン）および列（ビットライン）に配列されていて；各
メモリセルは、フローティング・ゲートＭＯＳトランジ
スタによって表され、１個のそれぞれのワードラインに
接続された制御ゲート電極を有している。図１において
は、ワードラインは参照数字ＷＬで表されている。
【００１８】ワードラインＷＬは、メモリマトリックス
１のセクタＳ１−Ｓ８を形成するために共にグループ化
されている。所定のセクタＳ１−Ｓ８のすべてのワード
ラインＷＬは、それぞれダイオード接続されたＰチャン
ネルＭＯＳＦＥＴｓ１を介して、上記セクタＳ１−Ｓ８
に組合わされた負のチャージポンプＮＰ１−ＮＰ８の負
電圧出力端子０１−０８に共通に接続されている。
１のセクタＳ１−Ｓ８を形成するために共にグループ化
されている。所定のセクタＳ１−Ｓ８のすべてのワード
ラインＷＬは、それぞれダイオード接続されたＰチャン
ネルＭＯＳＦＥＴｓ１を介して、上記セクタＳ１−Ｓ８
に組合わされた負のチャージポンプＮＰ１−ＮＰ８の負
電圧出力端子０１−０８に共通に接続されている。
【００１９】本発明による負のワードライン電圧レギュ
レーション回路は、接地（ＧＮＤ）に接続された非反転
入力端子３と、第１のコンデンサＣ０と第２のコンデン
サＣ１を含んでいる容量分割器の中央のノード５に接続
された反転入力端子４とを有する演算増幅器２を含んで
いる。好ましくは、コンデンサＣ０とＣ１は、またメモ
リセルのフローティング・ゲートと制御ゲートを形成す
る２つのポリシリコン層によってそれぞれ形成されたプ
レートを有し、コンデンサの誘電体は、制御ゲートをフ
ローティング・ゲートから絶縁する酸化層によって形成
されている。この方法において、コンデンサＣ０，Ｃ１
の容量値はそれらの両端に印加された電圧に依存しな
い。
レーション回路は、接地（ＧＮＤ）に接続された非反転
入力端子３と、第１のコンデンサＣ０と第２のコンデン
サＣ１を含んでいる容量分割器の中央のノード５に接続
された反転入力端子４とを有する演算増幅器２を含んで
いる。好ましくは、コンデンサＣ０とＣ１は、またメモ
リセルのフローティング・ゲートと制御ゲートを形成す
る２つのポリシリコン層によってそれぞれ形成されたプ
レートを有し、コンデンサの誘電体は、制御ゲートをフ
ローティング・ゲートから絶縁する酸化層によって形成
されている。この方法において、コンデンサＣ０，Ｃ１
の容量値はそれらの両端に印加された電圧に依存しな
い。
【００２０】演算増幅器２の出力６は、外部電源ＶＣＣ
（典型的に、５Ｖの電源）に接続されたドレインを有す
るＮチャンネルＭＯＳＦＥＴｓ７および８のゲート電極
を駆動する。ＮチャンネルＭＯＳＦＥＴ８は、接地に連
結されたゲートとダイオード接続されたＰチャンネルＭ
ＯＳＦＥＴ１４に接続されたドレインとを有するＰチャ
ンネルＭＯＳＦＥＴ１３に接続されたソース電極を有し
ている。ＭＯＳＦＥＴ１４のドレイン電極はそれぞれダ
イオード接続されたＰチャンネルＭＯＳＦＥＴｓ１５１
−１５８を通して負電圧出力端子０１−０８の各１個に
接続されている。ＮチャンネルＭＯＳＦＥＴ７は、接地
に連結されたゲートとダイオード接続されたＰチャンネ
ルＭＯＳＦＥＴ１０に接続されたドレインとを有するＰ
チャンネルＭＯＳＦＥＴ９に接続されたソース電極を有
している。ＭＯＳＦＥＴ１０のドレイン電極はそれぞれ
ダイオード接続されたＰチャンネルＭＯＳＦＥＴｓ１２
１−１２８を通して負電圧出力端子０１−０８の各１個
に接続されている。ＭＯＳＦＥＴ１０のドレイン電極
は、さらにコンデンサＣ１の第２のプレートがまた接続
されているノード１１に接続され、そして演算増幅器２
の反転入力端子４に接続されている。
（典型的に、５Ｖの電源）に接続されたドレインを有す
るＮチャンネルＭＯＳＦＥＴｓ７および８のゲート電極
を駆動する。ＮチャンネルＭＯＳＦＥＴ８は、接地に連
結されたゲートとダイオード接続されたＰチャンネルＭ
ＯＳＦＥＴ１４に接続されたドレインとを有するＰチャ
ンネルＭＯＳＦＥＴ１３に接続されたソース電極を有し
ている。ＭＯＳＦＥＴ１４のドレイン電極はそれぞれダ
イオード接続されたＰチャンネルＭＯＳＦＥＴｓ１５１
−１５８を通して負電圧出力端子０１−０８の各１個に
接続されている。ＮチャンネルＭＯＳＦＥＴ７は、接地
に連結されたゲートとダイオード接続されたＰチャンネ
ルＭＯＳＦＥＴ１０に接続されたドレインとを有するＰ
チャンネルＭＯＳＦＥＴ９に接続されたソース電極を有
している。ＭＯＳＦＥＴ１０のドレイン電極はそれぞれ
ダイオード接続されたＰチャンネルＭＯＳＦＥＴｓ１２
１−１２８を通して負電圧出力端子０１−０８の各１個
に接続されている。ＭＯＳＦＥＴ１０のドレイン電極
は、さらにコンデンサＣ１の第２のプレートがまた接続
されているノード１１に接続され、そして演算増幅器２
の反転入力端子４に接続されている。
【００２１】ＭＯＳＦＥＴｓ８、１３および１４はＭＯ
ＳＦＥＴｓ１５１−１５８と共に、１つが負のチャージ
ポンプＮＰ１−ＮＰ８の負電圧出力０１−０８の各々に
対応する複数の電圧レギュレーションブランチを形成し
ている。ＭＯＳＦＥＴｓ７，９および１０はＭＯＳＦＥ
Ｔｓ１２１−１２８と共に、１つがポンプＮＰ１−ＮＰ
８の負電圧出力０１−０８の各々に対応する複数の電圧
センシングブランチを形成している。ＭＯＳＦＥＴｓ
８，１３および１４はＭＯＳＦＥＴｓ７，９および１０
より大きなディメンジョンを有し、その結果、電圧セン
シングブランチを通して流れる電流ＩＳは、電圧レギュ
レーションブランチを通して流れるレギュレーション電
流ＩＲに対して常に無視し得る。
ＳＦＥＴｓ１５１−１５８と共に、１つが負のチャージ
ポンプＮＰ１−ＮＰ８の負電圧出力０１−０８の各々に
対応する複数の電圧レギュレーションブランチを形成し
ている。ＭＯＳＦＥＴｓ７，９および１０はＭＯＳＦＥ
Ｔｓ１２１−１２８と共に、１つがポンプＮＰ１−ＮＰ
８の負電圧出力０１−０８の各々に対応する複数の電圧
センシングブランチを形成している。ＭＯＳＦＥＴｓ
８，１３および１４はＭＯＳＦＥＴｓ７，９および１０
より大きなディメンジョンを有し、その結果、電圧セン
シングブランチを通して流れる電流ＩＳは、電圧レギュ
レーションブランチを通して流れるレギュレーション電
流ＩＲに対して常に無視し得る。
【００２２】レギュレーション回路はまた、容量分圧器
のコンデンサＣ０，Ｃ１をバイアスするための図２に詳
細に示される回路１６を含んでいる。この回路は、４個
のインバータＩＮ１−ＩＮ４の連続を含んでいて；第１
の３個のインバータＩＮ１−ＩＮ３には外部電源ＶＣＣ
が供給され、他方、第４のインバータＩＮ４には固定電
圧Ｖ１が供給され、その固定電圧は、例えば、図１にお
いて１７で概略示されるバンドギャップ基準電圧発生器
によって発生される。
のコンデンサＣ０，Ｃ１をバイアスするための図２に詳
細に示される回路１６を含んでいる。この回路は、４個
のインバータＩＮ１−ＩＮ４の連続を含んでいて；第１
の３個のインバータＩＮ１−ＩＮ３には外部電源ＶＣＣ
が供給され、他方、第４のインバータＩＮ４には固定電
圧Ｖ１が供給され、その固定電圧は、例えば、図１にお
いて１７で概略示されるバンドギャップ基準電圧発生器
によって発生される。
【００２３】第１のインバータＩＮ１は、電気的消去が
なされなければならないとき、メモリデバイスの内部制
御回路１８によって活性化される信号ＨＶＮを受信し
て；第１のインバータＩＮ１の出力は第２のインバータ
ＩＮ２の入力端子に供給することに加えて、容量分圧器
の中央のノード５と接地間に接続されたＮチャンネルＭ
ＯＳＦＥＴ１９のゲート電極を制御する。コンデンサＣ
３は、ＩＮ１の出力の遷移とＩＮ４の入力の遷移間に遅
延を与えるために第２のインバータＩＮ２の出力端子と
接地間に接続されている。第４のインバータＩＮ４の出
力端子はノード２１に接続され、そこにコンデンサＣ０
の第２のプレートがまた接続されている。コンデンサＣ
１のノード１１は、ゲート電極が内部制御回路１８によ
って発生された信号ＶＤＥＰによって制御されるＰチャ
ンネル接合ＭＯＳＦＥＴ２０を通して接地に接続されて
いる。ダンピングコンデンサＣ４は、Ｃ１の第２のプレ
ート１１上の電圧が発振するのを防ぐためにコンデンサ
Ｃ１の第２のプレート１１と接地間に接続されている。
なされなければならないとき、メモリデバイスの内部制
御回路１８によって活性化される信号ＨＶＮを受信し
て；第１のインバータＩＮ１の出力は第２のインバータ
ＩＮ２の入力端子に供給することに加えて、容量分圧器
の中央のノード５と接地間に接続されたＮチャンネルＭ
ＯＳＦＥＴ１９のゲート電極を制御する。コンデンサＣ
３は、ＩＮ１の出力の遷移とＩＮ４の入力の遷移間に遅
延を与えるために第２のインバータＩＮ２の出力端子と
接地間に接続されている。第４のインバータＩＮ４の出
力端子はノード２１に接続され、そこにコンデンサＣ０
の第２のプレートがまた接続されている。コンデンサＣ
１のノード１１は、ゲート電極が内部制御回路１８によ
って発生された信号ＶＤＥＰによって制御されるＰチャ
ンネル接合ＭＯＳＦＥＴ２０を通して接地に接続されて
いる。ダンピングコンデンサＣ４は、Ｃ１の第２のプレ
ート１１上の電圧が発振するのを防ぐためにコンデンサ
Ｃ１の第２のプレート１１と接地間に接続されている。
【００２４】図３は、図１中負のチャージポンプブロッ
クの１つ、例えばＮＰ１の詳細な回路図である。その回
路は、それ自体既知の方法で、ダイオード接続されたＰ
チャンネルＭＯＳＦＥＴｓ２２，２３および２４の連続
を含んでいる。連続の第１のＰチャンネルＭＯＳＦＥＴ
２２は、信号ＨＶＮが供給される第１の入力端子と信号
Ｐ１ＯＮが供給される第２の入力端子とを有するＡＮＤ
ゲート２６の出力によってそのゲート電極が制御される
ＮチャンネルＭＯＳＦＥＴ２５を通して接地に接続され
たドレイン電極を有している。信号ＨＶＮは通常、すべ
ての負のチャージポンプＮＰ１−ＮＰ８に供給する。信
号Ｐ１ＯＮは内部制御回路１８によって発生され、そし
て、複数（本例においては８）の信号Ｐ１ＯＮ−Ｐ８Ｏ
Ｎのうちの１つであり、それぞれのセクタＳ１−Ｓ８が
消去されなければならないとき、それぞれ負のチャージ
ポンプＮＰ１−ＮＰ８を選択的に活性化するために、各
々は負のチャージポンプＮＰ１−ＮＰ８のそれぞれの１
つに供給する。所定の負のチャージポンプをターンオン
させるためには、ＨＶＮとそれぞれの選択信号Ｐ１ＯＮ
−Ｐ８ＯＮの両方が論理“１”でなければならない。第
１のコンデンサＣ５はＭＯＳＦＥＴｓ２２および２３の
共通ノード２７に接続された１つのプレートと第１のク
ロック信号ＰＨＩ１が供給される他のプレートとを有し
ている。第２のコンデンサＣ６はＭＯＳＦＥＴｓ２３お
よび２４間の共通ノードに接続された１つのプレート
と、第２のクロック信号ＰＨＩ２が供給される他のプレ
ートとを有している。２つのクロック信号ＰＨＩ１およ
びＰＨＩ２はクロック発生器２９によって発生される。
ＭＯＳＦＥＴ２４のソース電極は負のチャージポンプＮ
Ｐ１の出力０１を形成する。
クの１つ、例えばＮＰ１の詳細な回路図である。その回
路は、それ自体既知の方法で、ダイオード接続されたＰ
チャンネルＭＯＳＦＥＴｓ２２，２３および２４の連続
を含んでいる。連続の第１のＰチャンネルＭＯＳＦＥＴ
２２は、信号ＨＶＮが供給される第１の入力端子と信号
Ｐ１ＯＮが供給される第２の入力端子とを有するＡＮＤ
ゲート２６の出力によってそのゲート電極が制御される
ＮチャンネルＭＯＳＦＥＴ２５を通して接地に接続され
たドレイン電極を有している。信号ＨＶＮは通常、すべ
ての負のチャージポンプＮＰ１−ＮＰ８に供給する。信
号Ｐ１ＯＮは内部制御回路１８によって発生され、そし
て、複数（本例においては８）の信号Ｐ１ＯＮ−Ｐ８Ｏ
Ｎのうちの１つであり、それぞれのセクタＳ１−Ｓ８が
消去されなければならないとき、それぞれ負のチャージ
ポンプＮＰ１−ＮＰ８を選択的に活性化するために、各
々は負のチャージポンプＮＰ１−ＮＰ８のそれぞれの１
つに供給する。所定の負のチャージポンプをターンオン
させるためには、ＨＶＮとそれぞれの選択信号Ｐ１ＯＮ
−Ｐ８ＯＮの両方が論理“１”でなければならない。第
１のコンデンサＣ５はＭＯＳＦＥＴｓ２２および２３の
共通ノード２７に接続された１つのプレートと第１のク
ロック信号ＰＨＩ１が供給される他のプレートとを有し
ている。第２のコンデンサＣ６はＭＯＳＦＥＴｓ２３お
よび２４間の共通ノードに接続された１つのプレート
と、第２のクロック信号ＰＨＩ２が供給される他のプレ
ートとを有している。２つのクロック信号ＰＨＩ１およ
びＰＨＩ２はクロック発生器２９によって発生される。
ＭＯＳＦＥＴ２４のソース電極は負のチャージポンプＮ
Ｐ１の出力０１を形成する。
【００２５】演算増幅器２の詳細な回路構成が図４に示
されている。見られるように、演算増幅器２は実質的に
それ自体既知の方法で２段、電流ミラー構成に接続され
た２つのブランチ３０，３１によって構成された第１段
と第１段の出力を反転する第２段とを含んでいる。演算
増幅器２の入力端子は、増幅器のための基準電圧として
接地を使用することの選択のため、ＰチャンネルＭＯＳ
ＦＥＴｓである。
されている。見られるように、演算増幅器２は実質的に
それ自体既知の方法で２段、電流ミラー構成に接続され
た２つのブランチ３０，３１によって構成された第１段
と第１段の出力を反転する第２段とを含んでいる。演算
増幅器２の入力端子は、増幅器のための基準電圧として
接地を使用することの選択のため、ＰチャンネルＭＯＳ
ＦＥＴｓである。
【００２６】上記仕掛けを述べた負のワードライン電圧
レギュレーション回路の動作が、以下に説明されるであ
ろう。メモリデバイスが電気的な消去モードにないと
き、信号ＨＶＮは論理“０”である。この状態において
は、すべての負のチャージポンプＮＰ１−ＮＰ８はＯＦ
Ｆ、第１のインバータＩＮ１の出力は論理“１”、そし
てＭＯＳＦＥＴ１９はＯＮであり、その結果、容量分割
器の中央のノード５は接地に連結されている。また、第
４のインバータＩＮ４の入力が論理“１”で、その結
果、コンデンサＣ０の第２のプレート２１は接地に連結
される。さらに、ＨＶＮが論理“０”である間は、信号
ＶＤＥＰはほぼ−４Ｖに等しく、そして接合ＭＯＳＦＥ
Ｔ２０はオンであり、その結果、コンデンサＣ１の第２
のプレート１１はまた接地に連結される。これは、電気
的な消去が開始する前には、容量分割器のコンデンサＣ
０およびＣ１は充電されないことを意味している。この
状態が図５（ａ）に描かれている。
レギュレーション回路の動作が、以下に説明されるであ
ろう。メモリデバイスが電気的な消去モードにないと
き、信号ＨＶＮは論理“０”である。この状態において
は、すべての負のチャージポンプＮＰ１−ＮＰ８はＯＦ
Ｆ、第１のインバータＩＮ１の出力は論理“１”、そし
てＭＯＳＦＥＴ１９はＯＮであり、その結果、容量分割
器の中央のノード５は接地に連結されている。また、第
４のインバータＩＮ４の入力が論理“１”で、その結
果、コンデンサＣ０の第２のプレート２１は接地に連結
される。さらに、ＨＶＮが論理“０”である間は、信号
ＶＤＥＰはほぼ−４Ｖに等しく、そして接合ＭＯＳＦＥ
Ｔ２０はオンであり、その結果、コンデンサＣ１の第２
のプレート１１はまた接地に連結される。これは、電気
的な消去が開始する前には、容量分割器のコンデンサＣ
０およびＣ１は充電されないことを意味している。この
状態が図５（ａ）に描かれている。
【００２７】セクタＳ１−Ｓ８の１つまたはそれ以上の
メモリセルが消去されなければならないとき、制御回路
は、信号Ｐ１ＯＮ−Ｐ８ＯＮの１つまたはそれ以上だけ
でなく信号ＨＶＮを活性化して；消去されるべきセクタ
に組合わされている負のチャージポンプがこうしてター
ンオンされ、そしてそれらそれぞれの出力ノード上の電
圧が段々にもっと負になる。しかしながら、負のチャー
ジポンプによって見られたむしろ高い容量負荷のため、
それらの出力ノード上の電圧はむしろゆっくり変化す
る。
メモリセルが消去されなければならないとき、制御回路
は、信号Ｐ１ＯＮ−Ｐ８ＯＮの１つまたはそれ以上だけ
でなく信号ＨＶＮを活性化して；消去されるべきセクタ
に組合わされている負のチャージポンプがこうしてター
ンオンされ、そしてそれらそれぞれの出力ノード上の電
圧が段々にもっと負になる。しかしながら、負のチャー
ジポンプによって見られたむしろ高い容量負荷のため、
それらの出力ノード上の電圧はむしろゆっくり変化す
る。
【００２８】図５（ｂ）に、消去動作の初期における状
態が描かれている。ＨＶＮの活性化と同時に、ＶＤＥＰ
がほぼ４Ｖの値をとり、その結果、接合ＭＯＳＦＥＴ２
０はターンオフする。また、第１のインバータＩＮ１の
出力は、論理“０”になり、そしてＭＯＳＦＥＴ１９が
ターンオフし、こうして、ノード５をフローティングの
ままにし；あらかじめ定められた遅延の後コンデンサＣ
３によって固定され、インバータＩＮ４の入力はまた論
理“０”になり、その結果、コンデンサＣ０の第２のプ
レート２１は固定の基準電圧Ｖ１に連結される。ノード
５上の初期電圧Ｖ（５）は次式によって与えられる： Ｖ（５）0 ＝Ｖ１×Ｃ０／（Ｃ０＋Ｃ′） ここにＣ′＝（Ｃ１＋Ｃ４）／（Ｃ１×Ｃ４）であり、
そして、Ｃ１の第２のプレート１１上の初期電圧は次式
によって与えられる： Ｖ（１１）0 ＝Ｖ１×Ｃ″／（Ｃ４＋Ｃ″） ここにＣ″＝（Ｃ０＋Ｃ１）／（Ｃ０＋Ｃ１）である。
これらは、レギュレーション回路が安定になる前にノー
ド５および１１上の電圧値である。
態が描かれている。ＨＶＮの活性化と同時に、ＶＤＥＰ
がほぼ４Ｖの値をとり、その結果、接合ＭＯＳＦＥＴ２
０はターンオフする。また、第１のインバータＩＮ１の
出力は、論理“０”になり、そしてＭＯＳＦＥＴ１９が
ターンオフし、こうして、ノード５をフローティングの
ままにし；あらかじめ定められた遅延の後コンデンサＣ
３によって固定され、インバータＩＮ４の入力はまた論
理“０”になり、その結果、コンデンサＣ０の第２のプ
レート２１は固定の基準電圧Ｖ１に連結される。ノード
５上の初期電圧Ｖ（５）は次式によって与えられる： Ｖ（５）0 ＝Ｖ１×Ｃ０／（Ｃ０＋Ｃ′） ここにＣ′＝（Ｃ１＋Ｃ４）／（Ｃ１×Ｃ４）であり、
そして、Ｃ１の第２のプレート１１上の初期電圧は次式
によって与えられる： Ｖ（１１）0 ＝Ｖ１×Ｃ″／（Ｃ４＋Ｃ″） ここにＣ″＝（Ｃ０＋Ｃ１）／（Ｃ０＋Ｃ１）である。
これらは、レギュレーション回路が安定になる前にノー
ド５および１１上の電圧値である。
【００２９】レギュレーション回路が安定になった後の
規定された負の電圧出力値は、ノード５上の電圧Ｖ
（５）が接地に保たれる（ノード５は実質上接地であ
る）ことに留意して見つけられ；Ｖ（５）を接地にもた
らすために必要なノード１１上の電圧変化は： ΔＶ（１１）＝−Ｖ（５）0 ×（Ｃ０＋Ｃ１）／Ｃ１ であり、その結果、レギュレーション期間中ノード１１
上の電圧は： Ｖ（１１）＝Ｖ（１１）0 ＋ΔＶ（１１） である。
規定された負の電圧出力値は、ノード５上の電圧Ｖ
（５）が接地に保たれる（ノード５は実質上接地であ
る）ことに留意して見つけられ；Ｖ（５）を接地にもた
らすために必要なノード１１上の電圧変化は： ΔＶ（１１）＝−Ｖ（５）0 ×（Ｃ０＋Ｃ１）／Ｃ１ であり、その結果、レギュレーション期間中ノード１１
上の電圧は： Ｖ（１１）＝Ｖ（１１）0 ＋ΔＶ（１１） である。
【００３０】レギュレーション中のノード１１上の電圧
値はＶ１，Ｃ０，Ｃ１およびＣ４の関数であり、外部電
源ＶＣＣの関数ではないことに留意されたい。もし、Ｖ
１が２Ｖに、Ｃ０が２ｐＦに、Ｃ１が０．５ｐＦに、そ
してＣ４が４ｐＦに選ばれるならば、次の電圧値が得ら
れる： Ｖ（５）0 ＝１．６３Ｖ Ｖ（１１）0 ＝０．１８Ｖ ΔＶ（１１）＝−８．１５Ｖ Ｖ（１１）＝−７．９７Ｖ
値はＶ１，Ｃ０，Ｃ１およびＣ４の関数であり、外部電
源ＶＣＣの関数ではないことに留意されたい。もし、Ｖ
１が２Ｖに、Ｃ０が２ｐＦに、Ｃ１が０．５ｐＦに、そ
してＣ４が４ｐＦに選ばれるならば、次の電圧値が得ら
れる： Ｖ（５）0 ＝１．６３Ｖ Ｖ（１１）0 ＝０．１８Ｖ ΔＶ（１１）＝−８．１５Ｖ Ｖ（１１）＝−７．９７Ｖ
【００３１】レギュレーション回路は、負のチャージポ
ンプの負電圧出力をＶ（１１）＋ＶＴＨに等しい電圧値
に保って、ここにＶＴＨは、ダイオード接続されたＰチ
ャンネルＭＯＳＦＥＴｓ１２１−１２８の（負の）閾値
電圧である。ワードラインＷＬ上の規定された負電圧Ｖ
（ＷＬ）は次式に等しい： Ｖ（ＷＬ）＝Ｖ（１１）＋ＶＴＨ−ＶＴＨ＝Ｖ（１１）
＝−７．９７Ｖ そしてそれは、メモリセルの電気的消去をなすために適
当な値である。
ンプの負電圧出力をＶ（１１）＋ＶＴＨに等しい電圧値
に保って、ここにＶＴＨは、ダイオード接続されたＰチ
ャンネルＭＯＳＦＥＴｓ１２１−１２８の（負の）閾値
電圧である。ワードラインＷＬ上の規定された負電圧Ｖ
（ＷＬ）は次式に等しい： Ｖ（ＷＬ）＝Ｖ（１１）＋ＶＴＨ−ＶＴＨ＝Ｖ（１１）
＝−７．９７Ｖ そしてそれは、メモリセルの電気的消去をなすために適
当な値である。
【００３２】本発明のレギュレーション回路は、“オン
−オフ”の方法で動作する従来技術によるレギュレーシ
ョン回路とは異なって、リニアな方法で動作するために
設計されている。
−オフ”の方法で動作する従来技術によるレギュレーシ
ョン回路とは異なって、リニアな方法で動作するために
設計されている。
【００３３】もし、負のチャージポンプの負電圧出力が
あまりに負になるならば、レギュレーション電流ＩＲ
は、負のチャージポンプの負荷電流を増加させるために
電圧レギュレーションブランチを通して流れ、その結
果、負電圧出力はより少ない負になる。電圧センシング
ブランチに流れているセンシング電流ＩＳはレギュレー
ション電流ＩＲに対して常に無視され：ＩＳは、ダイオ
ード接続されたＭＯＳＦＥＴｓ１０および１２１−１２
８がバイアスされるのを保つだけであらねばならない。
あまりに負になるならば、レギュレーション電流ＩＲ
は、負のチャージポンプの負荷電流を増加させるために
電圧レギュレーションブランチを通して流れ、その結
果、負電圧出力はより少ない負になる。電圧センシング
ブランチに流れているセンシング電流ＩＳはレギュレー
ション電流ＩＲに対して常に無視され：ＩＳは、ダイオ
ード接続されたＭＯＳＦＥＴｓ１０および１２１−１２
８がバイアスされるのを保つだけであらねばならない。
【００３４】従来技術によるレギュレーション回路の重
要な問題は、漏洩電流のため容量分割器のコンデンサの
電荷の段々の損失であり；容量分割器の中央のノード上
の電圧が２Ｖであることの事実に関係したこの影響が、
比較器によって基準電圧と比較される電圧にドリフト、
そして結果としてまた規定した電圧ドリフトを導くこと
に留意することが重要である。本発明のレギュレーショ
ン回路においては、演算増幅器用の基準電圧が接地電圧
に選ばれているという事実のおかげで、レギュレーショ
ン中は、容量分割器の中央のノード５が接地に保たれ、
そしてコンデンサＣ０とＣ１の電荷についての漏洩電流
の影響は最小にされる。
要な問題は、漏洩電流のため容量分割器のコンデンサの
電荷の段々の損失であり；容量分割器の中央のノード上
の電圧が２Ｖであることの事実に関係したこの影響が、
比較器によって基準電圧と比較される電圧にドリフト、
そして結果としてまた規定した電圧ドリフトを導くこと
に留意することが重要である。本発明のレギュレーショ
ン回路においては、演算増幅器用の基準電圧が接地電圧
に選ばれているという事実のおかげで、レギュレーショ
ン中は、容量分割器の中央のノード５が接地に保たれ、
そしてコンデンサＣ０とＣ１の電荷についての漏洩電流
の影響は最小にされる。
【図１】本発明による負のワードライン電圧レギュレー
ション回路の概略の回路図である。
ション回路の概略の回路図である。
【図２】図１の回路の第１の回路ブロックの詳細な回路
図である。
図である。
【図３】図１の回路の第２の回路ブロックの詳細な回路
図である。
図である。
【図４】図１の回路の第３の回路ブロックの詳細な回路
図である。
図である。
【図５】第１の回路ブロックの、３つの異なった動作状
態における電気的等価回路図である。
態における電気的等価回路図である。
１ マトリックス、ＰチャンネルＭＯＳＦＥＴｓ ２ 演算増幅器 ３ 非反転入力端子 ４ 反転入力端子 ５ 中央のノード ６ 演算増幅器の出力端子 ７，８，１９，２５ ＮチャンネルＭＯＳＦＥＴ ９，１０，１３，１４，２０，２２，２３，２４ Ｐチ
ャンネルＭＯＳＦＥＴ １２１−１２８，１５１−１５８ ＰチャンネルＭＯＳ
ＦＥＴ １１ ノード（Ｃ１の第２のプレート） １６ コンデンサをバイアスするための回路 １７ バンドギャップ基準電圧発生器 １８ 内部制御回路 ２１ ノード（Ｃ０の第２のプレート） ２６ ＡＮＤゲート ２７，２８ 共通ノード ２９ クロック発生器 ３０，３１ ブランチ ＷＬ ワードライン Ｓ１−Ｓ８ メモリマトリックスのセクタ ＮＰ１−ＮＰ８ 負のチャージポンプ ０１−０８ 負電圧出力端子 ＧＮＤ 接地 Ｃ０ 第１のコンデンサ Ｃ１ 第２のコンデンサ ＶＣＣ 外部電源 ＩＳ 電圧センシングブランチを通して流れる電流 ＩＲ 電圧レギュレーションブランチを通して流れる電
流 ＩＮ１−ＩＮ４ インバータ Ｖ１ 固定電圧 ＶＤＥＰ 内部制御回路によって発生される信号 ＨＶＮ エネ−ブル信号 Ｃ３ ＩＮ１の出力の遷移とＩＮ４の入力の遷移間に遅
延を与えるためのコンデンサ Ｃ４ ダンピングコンデンサ Ｐ１ＯＮ−Ｐ８ＯＮ 選択信号 Ｃ５ 第１のコンデンサ ＰＨＩ１ 第１のクロック信号 Ｃ６ 第２のコンデンサ ＰＨＩ２ 第２のクロック信号
ャンネルＭＯＳＦＥＴ １２１−１２８，１５１−１５８ ＰチャンネルＭＯＳ
ＦＥＴ １１ ノード（Ｃ１の第２のプレート） １６ コンデンサをバイアスするための回路 １７ バンドギャップ基準電圧発生器 １８ 内部制御回路 ２１ ノード（Ｃ０の第２のプレート） ２６ ＡＮＤゲート ２７，２８ 共通ノード ２９ クロック発生器 ３０，３１ ブランチ ＷＬ ワードライン Ｓ１−Ｓ８ メモリマトリックスのセクタ ＮＰ１−ＮＰ８ 負のチャージポンプ ０１−０８ 負電圧出力端子 ＧＮＤ 接地 Ｃ０ 第１のコンデンサ Ｃ１ 第２のコンデンサ ＶＣＣ 外部電源 ＩＳ 電圧センシングブランチを通して流れる電流 ＩＲ 電圧レギュレーションブランチを通して流れる電
流 ＩＮ１−ＩＮ４ インバータ Ｖ１ 固定電圧 ＶＤＥＰ 内部制御回路によって発生される信号 ＨＶＮ エネ−ブル信号 Ｃ３ ＩＮ１の出力の遷移とＩＮ４の入力の遷移間に遅
延を与えるためのコンデンサ Ｃ４ ダンピングコンデンサ Ｐ１ＯＮ−Ｐ８ＯＮ 選択信号 Ｃ５ 第１のコンデンサ ＰＨＩ１ 第１のクロック信号 Ｃ６ 第２のコンデンサ ＰＨＩ２ 第２のクロック信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 コルラード ヴィラ イタリア国 ミラノ 20050 ソビコ ヴ ィア エッセ フランセスコ 31 (72)発明者 マルセロ カレラ イタリア国 ベルガモ 24069 トレスコ ーレ バルネアリオ ヴィア レオパルデ ィ 12
Claims (11)
- 【請求項１】 メモリデバイスの電気的消去中にメモリ
デバイスのワードライン（ＷＬ）に供給されるべき負の
ワードライン電圧（０１−０８）を規定するための、電
気的に消去可能な半導体メモリデバイスに集積可能で、
基準電圧（ＧＮＤ）に接続された第１の入力端子（３）
と、前記負のワードライン電圧（０１−０８）に接続さ
れた第２の入力端子（４）と、そして前記負のワードラ
イン電圧（０１−０８）を規定するためのレギュレーシ
ョン電流（ＩＲ）を供給するために外部電源（ＶＣＣ）
と前記負のワードライン電圧（０１−０８）間に接続さ
れ、電圧レギュレーションブランチ（８，１３，１４，
１５１−１５８）を制御する出力端子（６）とを有する
演算増幅器（２）を含んでいる負のワードライン電圧レ
ギュレーション回路において、演算増幅器（２）の前記
出力端子（６）はまた、演算増幅器（２）の前記第２の
入力端子（４）に接続されたセンシング信号（１１）を
供給するために、前記外部電源（ＶＣＣ）と前記負のワ
ードライン電圧（０１−０８）間に接続された電圧セン
シングブランチ（７，９，１０，１２１−１２８）を制
御することを特徴とする負のワードライン電圧レギュレ
ーション回路。 - 【請求項２】 請求項１記載の負のワードライン電圧レ
ギュレーション回路において、電圧レギュレーションブ
ランチ（８，１３，１４，１５１−１５８）を流れる前
記レギュレーション電流（ＩＲ）は、実質的に電圧セン
シングブランチ（７，９，１０，１２１−１２８）を通
して流れるセンシング電流（ＩＳ）より高いことを特徴
とする負のワードライン電圧レギュレーション回路。 - 【請求項３】 請求項２記載の負のワードライン電圧レ
ギュレーション回路において、演算増幅器（２）の前記
第１の入力端子（３）は非反転入力端子であり、そして
前記基準電圧は接地電圧（ＧＮＤ）であることを特徴と
する負のワードライン電圧レギュレーション回路。 - 【請求項４】 請求項３記載の負のワードライン電圧レ
ギュレーション回路において、演算増幅器（２）の前記
第１および第２の入力端子（３，４）は、２個のそれぞ
れＰチャンネルＭＯＳＦＥＴｓのゲート電極であること
を特徴とする負のワードライン電圧レギュレーション回
路。 - 【請求項５】 請求項４記載の負のワードライン電圧レ
ギュレーション回路において、前記センシング信号（１
１）は、演算増幅器（２）の前記第２の入力端子（４）
に接続されている共通のノード（５）に接続されたそれ
ぞれ第１のプレートを有している第１のコンデンサ（Ｃ
０）および第２のコンデンサ（Ｃ１）を含んでいる容量
分割器（Ｃ０，Ｃ１）を通して演算増幅器（２）の前記
第２の入力端子（４）に接続されていることを特徴とす
る負のワードライン電圧レギュレーション回路。 - 【請求項６】 請求項５記載の負のワードライン電圧レ
ギュレーション回路において、前記センシング信号（１
１）は、容量分割器（Ｃ０，Ｃ１）の前記第２のコンデ
ンサ（Ｃ１）の第２のプレート（１１）に接続されてい
ることを特徴とする負のワードライン電圧レギュレーシ
ョン回路。 - 【請求項７】 請求項６記載の負のワードライン電圧レ
ギュレーション回路において、それは前記容量分割器
（Ｃ０，Ｃ１）をバイアスするための回路（１６）を含
んでいて、前記バイアス回路（１６）は、電気的消去が
なされなければならないとき活性化されたエネーブル信
号（ＨＶＮ）に応答し、第１のコンデンサ（Ｃ０）の第
２のプレート（２１）を、前記エネーブル信号（ＨＶ
Ｎ）が活性化されているときまたは活性化されていない
ときそれぞれ接地または固定電圧（Ｖ１）に選択的に接
続するための第１の手段（ＩＮ４）と、また前記エネー
ブル信号（ＨＶＮ）に応答し、第１および第２のコンデ
ンサ（Ｃ０，Ｃ１）の共通のプレート（５）を前記エネ
ーブル信号（ＨＶＮ）が活性化されていないときまたは
活性化されているときそれぞれ選択的に接地（ＧＮＤ）
に接続または前記共通のプレート（５）をフローティン
グのままにしておくための第２の手段（１９）と、エネ
ーブル信号（ＨＶＮ）が活性化されていなとき第２のコ
ンデンサ（Ｃ１）の第２のプレート（１１）を接地に接
続するための第３の手段（２０）とを含んでいることを
特徴とする負のワードライン電圧レギュレーション回
路。 - 【請求項８】 請求項７記載の負のワードライン電圧レ
ギュレーション回路において、前記第１の手段（ＩＮ
４）は前記固定電圧（Ｖ１）が供給されたインバータ
（ＩＮ４）を含み、前記第２の手段（１９）はＮチャン
ネルＭＯＳＦＥＴ（１９）を含み、そして前記第３の手
段（２０）は接合型のＰチャンネルＭＯＳＦＥＴ（２
０）を含んでいることを特徴とする負のワードライン電
圧レギュレーション回路。 - 【請求項９】 請求項７記載の負のワードライン電圧レ
ギュレーション回路において、前記固定電圧（Ｖ１）と
前記第１および第２のコンデンサ（Ｃ０，Ｃ１）とは、
ほぼ−８Ｖの負のワードライン電圧を供給するために適
しているそれぞれの値を有していることを特徴とする負
のワードライン電圧レギュレーション回路。 - 【請求項１０】 請求項１乃至９のいずれか１項記載の
負のワードライン電圧レギュレーション回路において、
前記負のワードライン電圧（０１−０８）は、メモリデ
バイスに集積化された少なくとも１個の負のチャージポ
ンプ（ＮＰ１−ＮＰ８）によって発生されることを特徴
とする負のワードライン電圧レギュレーション回路。 - 【請求項１１】 請求項１乃至１０のいずれか１項記載
の負のワードライン電圧レギュレーション回路におい
て、前記第１および第２のコンデンサ（Ｃ０，Ｃ１）
は、またメモリセルのフローティング・ゲートと制御ゲ
ートをそれぞれ形成しているそれぞれ第１および第２の
ポリシリコン層によって形成されたプレートと、そして
メモリセルの制御ゲートをフローティング・ゲートから
また絶縁する酸化層によって形成された誘電体とを有し
ていることを特徴とする負のワードライン電圧レギュレ
ーション回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT95830253:1 | 1995-06-19 | ||
| EP95830253A EP0750314B1 (en) | 1995-06-19 | 1995-06-19 | Negative word line voltage regulation circuit for electrically erasable semiconductor memory devices |
Publications (1)
| Publication Number | Publication Date |
|---|---|
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