JP3105109B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JP3105109B2 JP3105109B2 JP11709893A JP11709893A JP3105109B2 JP 3105109 B2 JP3105109 B2 JP 3105109B2 JP 11709893 A JP11709893 A JP 11709893A JP 11709893 A JP11709893 A JP 11709893A JP 3105109 B2 JP3105109 B2 JP 3105109B2
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- memory cell
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- data
- transistor
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/12—Programming voltage switching circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
Description
【０００１】
【産業上の利用分野】この発明は不揮発性半導体記憶装
置に係わり、特に電気的にデ−タの書き込み／消去が可
能な不揮発性半導体記憶装置に関する。
置に係わり、特に電気的にデ−タの書き込み／消去が可
能な不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】近年、電気的にデ−タの書き込み、およ
び消去が可能な不揮発性半導体記憶装置の中で、書き込
みに熱電子注入を用い、消去にトンネル一括消去を用い
るフラッシュＥＥＰＲＯＭが重要になっている。これ
は、メモリトランジスタを１個のトランジスタで構成で
きるため、セルサイズを小さくでき、将来の大容量化が
容易で、かつコストを大幅に削減でき、磁気メモリを置
き換える可能性を持っているためである。
び消去が可能な不揮発性半導体記憶装置の中で、書き込
みに熱電子注入を用い、消去にトンネル一括消去を用い
るフラッシュＥＥＰＲＯＭが重要になっている。これ
は、メモリトランジスタを１個のトランジスタで構成で
きるため、セルサイズを小さくでき、将来の大容量化が
容易で、かつコストを大幅に削減でき、磁気メモリを置
き換える可能性を持っているためである。
【０００３】図７はフラッシュＥＥＰＲＯＭが有する典
型的なメモリセルトランジスタの断面図、図８は典型的
なメモリトランジスタの動作状態を示す図で、（ａ）図
は書き込み動作時の状態を示す図、（ｂ）図は消去動作
時の状態を示す図である。
型的なメモリセルトランジスタの断面図、図８は典型的
なメモリトランジスタの動作状態を示す図で、（ａ）図
は書き込み動作時の状態を示す図、（ｂ）図は消去動作
時の状態を示す図である。
【０００４】まず、図７に示すように、シリコン基板１
００内には、ソ−ス１０２、ドレイン１０４が形成され
ている。ソ−ス１０２とドレイン１０４との間に規定さ
れたチャネル１０６上には、第１ゲ−ト酸化膜１０８が
形成されている。第１ゲ−ト酸化膜１０８上には浮遊ゲ
−ト１１０が形成され、浮遊ゲ−ト１１０上には第２ゲ
−ト酸化膜１１２を介して制御ゲ−ト１１４が形成され
ている。
００内には、ソ−ス１０２、ドレイン１０４が形成され
ている。ソ−ス１０２とドレイン１０４との間に規定さ
れたチャネル１０６上には、第１ゲ−ト酸化膜１０８が
形成されている。第１ゲ−ト酸化膜１０８上には浮遊ゲ
−ト１１０が形成され、浮遊ゲ−ト１１０上には第２ゲ
−ト酸化膜１１２を介して制御ゲ−ト１１４が形成され
ている。
【０００５】上記構成の素子を有する、通常のフラッシ
ュメモリでは、動作電源電圧ＶＣＣ（４．５〜５Ｖ）
と、書き込み消去用電源ＶＰＰ（１２Ｖ）とを必要と
し、単一動作電源、即ち、電源電圧ＶＣＣでは動作不可
能である。
ュメモリでは、動作電源電圧ＶＣＣ（４．５〜５Ｖ）
と、書き込み消去用電源ＶＰＰ（１２Ｖ）とを必要と
し、単一動作電源、即ち、電源電圧ＶＣＣでは動作不可
能である。
【０００６】即ち、アレイ中で選択されたセルトランジ
スタへデ−タを書き込むには、ドレイン１０４にドレイ
ンバイアスＶｄ、制御ゲ−ト１１４にゲ−トバイアスＶ
ｇを与え、セルトランジスタのドレイン１０４〜ソ−ス
１０２間に電流を流してドレイン１０４近傍に熱電子を
発生させ、その一部を浮遊ゲ−ト１１０に注入する。し
かし、効率良く熱電子を生成し、実用的な時間（例えば
１０マイクロ秒）内に書き込み動作を終了させるために
は、ドレインバイアスＶｄとゲ−トバイアスＶｇとを、
通常の電源電圧ＶＣＣよりも高くする必要がある。例え
ば１メガビット級のメモリでは、図８（ａ）に示すよう
に、ゲ−トバイアスＶｇ＝１２Ｖ、ドレインバイアスＶ
ｄ＝６．５Ｖ、ソ−スバイアスＶｓ＝０Ｖとする。尚、
チップの動作電源電圧ＶＣＣは５Ｖである。
スタへデ−タを書き込むには、ドレイン１０４にドレイ
ンバイアスＶｄ、制御ゲ−ト１１４にゲ−トバイアスＶ
ｇを与え、セルトランジスタのドレイン１０４〜ソ−ス
１０２間に電流を流してドレイン１０４近傍に熱電子を
発生させ、その一部を浮遊ゲ−ト１１０に注入する。し
かし、効率良く熱電子を生成し、実用的な時間（例えば
１０マイクロ秒）内に書き込み動作を終了させるために
は、ドレインバイアスＶｄとゲ−トバイアスＶｇとを、
通常の電源電圧ＶＣＣよりも高くする必要がある。例え
ば１メガビット級のメモリでは、図８（ａ）に示すよう
に、ゲ−トバイアスＶｇ＝１２Ｖ、ドレインバイアスＶ
ｄ＝６．５Ｖ、ソ−スバイアスＶｓ＝０Ｖとする。尚、
チップの動作電源電圧ＶＣＣは５Ｖである。
【０００７】また、消去動作においては、ソ−スバイア
スＶｓ、制御ゲ−トに０Ｖを印加し、ドレインを開放し
て浮遊ゲ−トから電子を引き抜くが、このソ−スバイア
スＶｓについても、電源電圧ＶＣＣより高くする必要が
ある。例えば図８（ｂ）に示すように、通常、ソ−スバ
イアスＶｓ＝１２Ｖを用いる。
スＶｓ、制御ゲ−トに０Ｖを印加し、ドレインを開放し
て浮遊ゲ−トから電子を引き抜くが、このソ−スバイア
スＶｓについても、電源電圧ＶＣＣより高くする必要が
ある。例えば図８（ｂ）に示すように、通常、ソ−スバ
イアスＶｓ＝１２Ｖを用いる。
【０００８】ところで、書き込み動作時には、メモリ素
子当たり、０．５ｍＡの電流を必要とし、例えば３２個
のセルトランジスタに、同時にデ−タを書き込む場合に
は、約１６ｍＡの電流を供給する必要がある。
子当たり、０．５ｍＡの電流を必要とし、例えば３２個
のセルトランジスタに、同時にデ−タを書き込む場合に
は、約１６ｍＡの電流を供給する必要がある。
【０００９】また、消去動作時には、ソ−スに高電圧が
印加されるため、バンド間トンネルに起因する電流が、
単位セルあたり１０ｎＡほど流れ、多量のソ−ス電流が
流れることになる。例えば２メガビットのセルトランジ
スタからデ−タを一括で消去するためには、約２０ｍＡ
程度必要である。
印加されるため、バンド間トンネルに起因する電流が、
単位セルあたり１０ｎＡほど流れ、多量のソ−ス電流が
流れることになる。例えば２メガビットのセルトランジ
スタからデ−タを一括で消去するためには、約２０ｍＡ
程度必要である。
【００１０】単一電源動作を実現するために、チャ−ジ
ポンプ回路をチップ上に搭載する方法があるが、ソ−ス
バイアスＶｓ＝１２Ｖを、電源電圧ＶＣＣ（４．５〜５
Ｖ）から昇圧し、同時に大電流を供給するためには、非
常に大きなキャパシタが必要となり、チップ面積の増大
につながり、実用的ではない。例えばチャ−ジポンプ２
段で１２Ｖを４．５Ｖから昇圧し得る場合には、膜厚が
３０ｎｍの酸化膜を用いた場合、約１．５ｍｍ角のキャ
パシタを必要とし、チップサイズが非常に大きくなり、
とても現実的ではない。
ポンプ回路をチップ上に搭載する方法があるが、ソ−ス
バイアスＶｓ＝１２Ｖを、電源電圧ＶＣＣ（４．５〜５
Ｖ）から昇圧し、同時に大電流を供給するためには、非
常に大きなキャパシタが必要となり、チップ面積の増大
につながり、実用的ではない。例えばチャ−ジポンプ２
段で１２Ｖを４．５Ｖから昇圧し得る場合には、膜厚が
３０ｎｍの酸化膜を用いた場合、約１．５ｍｍ角のキャ
パシタを必要とし、チップサイズが非常に大きくなり、
とても現実的ではない。
【００１１】現状では、チップの外部に、昇圧専用のＤ
Ｃ−ＤＣコンバ−タを設け、システムで対応している。
一方、単一電源動作を実現する試みとして、消去時に、
負のゲ−ト電圧を用いて、ゲ−トバイアスＶｇ＝−１０
Ｖ、ソ−スバイアスＶｓ＝電源電圧ＶＣＣとする方法が
ある。
Ｃ−ＤＣコンバ−タを設け、システムで対応している。
一方、単一電源動作を実現する試みとして、消去時に、
負のゲ−ト電圧を用いて、ゲ−トバイアスＶｇ＝−１０
Ｖ、ソ−スバイアスＶｓ＝電源電圧ＶＣＣとする方法が
ある。
【００１２】図９は、この種のメモリセルトランジスタ
の動作状態を示す図で、（ａ）図は書き込み動作時の状
態を示す図、（ｂ）図は消去動作時の状態を示す図であ
る。この種の場合には、書き込み時に必要とするドレイ
ンバイアスＶｄ＝６．５Ｖ程度を、チャ−ジポンプ回路
を用意し、電源電圧ＶＣＣ（４．５〜５Ｖ）から昇圧し
て得れば良く、昇圧時間を短縮でき、かつキャパシタ面
積も小さくて済む。
の動作状態を示す図で、（ａ）図は書き込み動作時の状
態を示す図、（ｂ）図は消去動作時の状態を示す図であ
る。この種の場合には、書き込み時に必要とするドレイ
ンバイアスＶｄ＝６．５Ｖ程度を、チャ−ジポンプ回路
を用意し、電源電圧ＶＣＣ（４．５〜５Ｖ）から昇圧し
て得れば良く、昇圧時間を短縮でき、かつキャパシタ面
積も小さくて済む。
【００１３】しかし、この方法では、消去時に必要とす
るソ−スバイアスＶｓが電源電圧ＶＣＣ（４．５〜５
Ｖ）であるため、電源電圧の変動を受け易く、消去後の
セルしきい値がばらつき、さらに消去時間も変動する、
という問題が発生する。そして、製品の歩留りが悪化す
る、という欠点が存在する。
るソ−スバイアスＶｓが電源電圧ＶＣＣ（４．５〜５
Ｖ）であるため、電源電圧の変動を受け易く、消去後の
セルしきい値がばらつき、さらに消去時間も変動する、
という問題が発生する。そして、製品の歩留りが悪化す
る、という欠点が存在する。
【００１４】
【発明が解決しようとする課題】この発明は上記の点に
鑑み為されたもので、その目的は、チップ面積を縮小で
き、かつ消去後のしきい値の変動も少なくできる不揮発
性半導体記憶装置を提供することにある。
鑑み為されたもので、その目的は、チップ面積を縮小で
き、かつ消去後のしきい値の変動も少なくできる不揮発
性半導体記憶装置を提供することにある。
【００１５】
【課題を解決するための手段】上記目的を達成するため
に、この発明では、半導体チップ内に形成され、ゲート
電極とチャネル領域との間に、しきい値を可変に調節す
るための電荷蓄積層を設けた絶縁ゲート型ＦＥＴで成る
メモリセルトランジスタと、前記チップ内に形成され、
チップ外部から供給される電源電圧を昇圧し、この電源
電圧よりも高く、かつデータの書き込み時に前記メモリ
セルトランジスタのゲートに与えられる充分に高い高電
圧よりも低い値に設定された昇圧電圧を生成する昇圧電
圧生成手段と、前記チップ内に形成され、前記昇圧電圧
の供給先をデータ書き込み時に前記メモリセルトランジ
スタのドレインに、データ消去時に前記メモリセルトラ
ンジスタのソースに切り替える切り替え手段とを具備す
る。そして、データ書き込み時、前記充分に高い高電圧
を前記メモリセルトランジスタのゲート電極に与えると
ともに、前記昇圧電圧を前記メモリセルトランジスタの
ドレインに与え、データ消去時、負電圧を前記メモリセ
ルトランジスタのゲート電極に与えるとともに、前記昇
圧電圧を前記メモリセルトランジスタのソースに与える
ことを特徴としている。
に、この発明では、半導体チップ内に形成され、ゲート
電極とチャネル領域との間に、しきい値を可変に調節す
るための電荷蓄積層を設けた絶縁ゲート型ＦＥＴで成る
メモリセルトランジスタと、前記チップ内に形成され、
チップ外部から供給される電源電圧を昇圧し、この電源
電圧よりも高く、かつデータの書き込み時に前記メモリ
セルトランジスタのゲートに与えられる充分に高い高電
圧よりも低い値に設定された昇圧電圧を生成する昇圧電
圧生成手段と、前記チップ内に形成され、前記昇圧電圧
の供給先をデータ書き込み時に前記メモリセルトランジ
スタのドレインに、データ消去時に前記メモリセルトラ
ンジスタのソースに切り替える切り替え手段とを具備す
る。そして、データ書き込み時、前記充分に高い高電圧
を前記メモリセルトランジスタのゲート電極に与えると
ともに、前記昇圧電圧を前記メモリセルトランジスタの
ドレインに与え、データ消去時、負電圧を前記メモリセ
ルトランジスタのゲート電極に与えるとともに、前記昇
圧電圧を前記メモリセルトランジスタのソースに与える
ことを特徴としている。
【００１６】
【作用】上記構成の不揮発性半導体記憶装置であると、
電源電圧よりも高く、かつデータの書き込み時にメモリ
セルトランジスタのゲート電極に与えられる充分に高い
高電圧よりも低い値に設定された昇圧電圧を用いるの
で、大きな昇圧電圧生成手段を必要としない。このた
め、チップ面積を縮小できる。
電源電圧よりも高く、かつデータの書き込み時にメモリ
セルトランジスタのゲート電極に与えられる充分に高い
高電圧よりも低い値に設定された昇圧電圧を用いるの
で、大きな昇圧電圧生成手段を必要としない。このた
め、チップ面積を縮小できる。
【００１７】また、データ消去後のセルしきい値のばら
つきは、データ消去時のソースバイアスＶｓを高めるこ
とで少なくできることが、本願発明者により見いだされ
た。従って、消去動作時には、メモリセルトランジスタ
のソースに上記の昇圧電圧を供給し、昇圧電圧を用いて
電荷蓄積層から電荷を引き抜く。これにより、電源電圧
を用いて電荷蓄積層から電荷を引き抜くタイプの装置よ
りも、データ消去後のセルしきい値のばらつきを少なく
できる。
つきは、データ消去時のソースバイアスＶｓを高めるこ
とで少なくできることが、本願発明者により見いだされ
た。従って、消去動作時には、メモリセルトランジスタ
のソースに上記の昇圧電圧を供給し、昇圧電圧を用いて
電荷蓄積層から電荷を引き抜く。これにより、電源電圧
を用いて電荷蓄積層から電荷を引き抜くタイプの装置よ
りも、データ消去後のセルしきい値のばらつきを少なく
できる。
【００１８】また、昇圧電圧の供給先をデータ書き込み
時に前記メモリセルトランジスタのドレインに、データ
消去時に前記メモリセルトランジスタのソースに切り替
える切り替え手段を具備する。これにより、１つの昇圧
電圧生成手段だけで、データ書き込み動作およびデータ
消去動作のいずれの動作にも対応できる。このため、デ
ータ書き込み用とデータ消去用との昇圧電圧生成手段を
それぞれ設ける必要もなく、チップ面積の縮小化を、効
率よく達成することができる。
時に前記メモリセルトランジスタのドレインに、データ
消去時に前記メモリセルトランジスタのソースに切り替
える切り替え手段を具備する。これにより、１つの昇圧
電圧生成手段だけで、データ書き込み動作およびデータ
消去動作のいずれの動作にも対応できる。このため、デ
ータ書き込み用とデータ消去用との昇圧電圧生成手段を
それぞれ設ける必要もなく、チップ面積の縮小化を、効
率よく達成することができる。
【００１９】
【実施例】以下、図面を参照してこの発明を一実施例に
より説明する。この説明において全図にわたり共通の部
分には共通の参照符号を付すことで重複する説明を避け
ることにする。
より説明する。この説明において全図にわたり共通の部
分には共通の参照符号を付すことで重複する説明を避け
ることにする。
【００２０】図１は、この発明の一実施例に係るフラッ
シュＥＥＰＲＯＭの構成を示す図である。図１に示すよ
うに、シリコンチップ１内には、メモリセルアレイ２
と、チップ１の外部から供給される電源電圧ＶＣＣ（例
えば４．５〜５Ｖ）を、許可信号ＥＮに基いて昇圧電圧
ＶＰ（例えば６．５〜７Ｖ）まで昇圧するチャ−ジポン
プ回路３と、チャ−ジポンプ回路３で生成された昇圧電
圧ＶＰを、デ−タプログラム信号Ｐおよびデ−タ消去信
号Ｅに基いてソ−ス線ＳＬか、あるいはカラム（ビット
線）選択回路１５を経由してビット線群ＢＬ１〜ＢＬｎ
かのいずれか一方に切り替えて供給する切替回路４とが
設けられている。
シュＥＥＰＲＯＭの構成を示す図である。図１に示すよ
うに、シリコンチップ１内には、メモリセルアレイ２
と、チップ１の外部から供給される電源電圧ＶＣＣ（例
えば４．５〜５Ｖ）を、許可信号ＥＮに基いて昇圧電圧
ＶＰ（例えば６．５〜７Ｖ）まで昇圧するチャ−ジポン
プ回路３と、チャ−ジポンプ回路３で生成された昇圧電
圧ＶＰを、デ−タプログラム信号Ｐおよびデ−タ消去信
号Ｅに基いてソ−ス線ＳＬか、あるいはカラム（ビット
線）選択回路１５を経由してビット線群ＢＬ１〜ＢＬｎ
かのいずれか一方に切り替えて供給する切替回路４とが
設けられている。
【００２１】メモリセルアレイ２には、ビット線ＢＬ１
〜ＢＬｎと、これらビット線と直交する方向に形成され
たワ−ド線ＷＬ１〜ＷＬｎとが形成されており、ビット
線とワ−ド線とのほぼ交点に一つずつ、のメモリセルト
ランジスタＭＣ11〜ＭＣnnが設けられている。カラム方
向に隣接されたセルトランジスタＭＣ11〜ＭＣ1nのドレ
インはそれぞれビット線ＢＬ１に接続される。同様にカ
ラム方向に隣接されたセルトランジスタＭＣ21〜ＭＣ2n
のドレインはそれぞれビット線ＢＬ１に、セルトランジ
スタＭＣn1〜ＭＣnnのドレインはそれぞれビット線ＢＬ
ｎに接続される。ロウ方向に隣接されたセルトランジス
タＭＣ11〜ＭＣn1ののゲ−トはそれぞれワ−ド線ＷＬ１
に接続される。同様にロウ方向に隣接されたセルトラン
ジスタＭＣ12〜ＭＣn2のゲ−トはそれぞれワ−ド線ＷＬ
２に、セルトランジスタＭＣ13〜ＭＣn3のゲ−トはそれ
ぞれワ−ド線ＷＬ３に、セルトランジスタＭＣ1n〜ＭＣ
nnのゲ−トはそれぞれワ−ド線ＷＬｎに接続される。こ
のようにして行列状に配置されたセルトランジスタＭＣ
11〜ＭＣnnのソ−スはそれぞれ、ソ−ス線に接続され
る。
〜ＢＬｎと、これらビット線と直交する方向に形成され
たワ−ド線ＷＬ１〜ＷＬｎとが形成されており、ビット
線とワ−ド線とのほぼ交点に一つずつ、のメモリセルト
ランジスタＭＣ11〜ＭＣnnが設けられている。カラム方
向に隣接されたセルトランジスタＭＣ11〜ＭＣ1nのドレ
インはそれぞれビット線ＢＬ１に接続される。同様にカ
ラム方向に隣接されたセルトランジスタＭＣ21〜ＭＣ2n
のドレインはそれぞれビット線ＢＬ１に、セルトランジ
スタＭＣn1〜ＭＣnnのドレインはそれぞれビット線ＢＬ
ｎに接続される。ロウ方向に隣接されたセルトランジス
タＭＣ11〜ＭＣn1ののゲ−トはそれぞれワ−ド線ＷＬ１
に接続される。同様にロウ方向に隣接されたセルトラン
ジスタＭＣ12〜ＭＣn2のゲ−トはそれぞれワ−ド線ＷＬ
２に、セルトランジスタＭＣ13〜ＭＣn3のゲ−トはそれ
ぞれワ−ド線ＷＬ３に、セルトランジスタＭＣ1n〜ＭＣ
nnのゲ−トはそれぞれワ−ド線ＷＬｎに接続される。こ
のようにして行列状に配置されたセルトランジスタＭＣ
11〜ＭＣnnのソ−スはそれぞれ、ソ−ス線に接続され
る。
【００２２】チャ−ジポンプ回路３の入力は、動作電源
電圧ＶＣＣが供給される端子に接続され、その出力は切
替回路４の電源入力線に接続される。そして、“Ｈ”ま
たは“Ｌ”レベルのいずれか一方のレベルの許可信号Ｅ
Ｎが制御入力端子に入力された時に、電源電圧ＶＣＣを
昇圧し、昇圧電圧ＶＰを生成する。
電圧ＶＣＣが供給される端子に接続され、その出力は切
替回路４の電源入力線に接続される。そして、“Ｈ”ま
たは“Ｌ”レベルのいずれか一方のレベルの許可信号Ｅ
Ｎが制御入力端子に入力された時に、電源電圧ＶＣＣを
昇圧し、昇圧電圧ＶＰを生成する。
【００２３】切替回路４内には、レベルシフタ５-1、５
-2がそれぞれ設けられている。レベルシフタ５-1の入力
は消去信号Ｅが供給される第１の入力端子に接続され、
レベルシフタ５-2の入力はプログラム信号Ｐが供給され
る第２の入力端子に接続されている。レベルシフタ５-1
の出力はソ−ス線ＳＬに接続され、レベルシフタ５−２
の出力はカラム（ビット線）選択回路１５を経由してビ
ット線ＢＬ１〜ＢＬｎのいずれかに接続されている。レ
ベルシフタ５−１、５-2はそれぞれ、昇圧電位（６．５
Ｖ）〜接地電位（ＧＮＤ）間にＰチャネル型ＭＯＳＦＥ
Ｔ、Ｎチャネル型ＭＯＳＦＥＴを直列接続したＣＭＯＳ
インバ−タで成る。そして、レベルシフタ５-1は“Ｌ”
レベルの消去信号Ｅが入力された時に昇圧電圧ＶＰをソ
−ス線ＳＬに供給し、一方、レベルシフタ５-2は“Ｌ”
レベルのプログラム信号Ｐが入力された時に、昇圧電圧
ＶＰをビット線ＢＬ１〜ＢＬｎに供給する。
-2がそれぞれ設けられている。レベルシフタ５-1の入力
は消去信号Ｅが供給される第１の入力端子に接続され、
レベルシフタ５-2の入力はプログラム信号Ｐが供給され
る第２の入力端子に接続されている。レベルシフタ５-1
の出力はソ−ス線ＳＬに接続され、レベルシフタ５−２
の出力はカラム（ビット線）選択回路１５を経由してビ
ット線ＢＬ１〜ＢＬｎのいずれかに接続されている。レ
ベルシフタ５−１、５-2はそれぞれ、昇圧電位（６．５
Ｖ）〜接地電位（ＧＮＤ）間にＰチャネル型ＭＯＳＦＥ
Ｔ、Ｎチャネル型ＭＯＳＦＥＴを直列接続したＣＭＯＳ
インバ−タで成る。そして、レベルシフタ５-1は“Ｌ”
レベルの消去信号Ｅが入力された時に昇圧電圧ＶＰをソ
−ス線ＳＬに供給し、一方、レベルシフタ５-2は“Ｌ”
レベルのプログラム信号Ｐが入力された時に、昇圧電圧
ＶＰをビット線ＢＬ１〜ＢＬｎに供給する。
【００２４】図２は、図１中に示されるセルトランジス
タの断面図である。尚、図２は、セルトランジスタのう
ち、特にＭＣ23に着目したものとする。図２に示すよう
に、シリコン基板１０内には、ソ−ス１２、ドレイン１
４が形成されている。ソ−ス１２とドレイン１４との間
に規定されたチャネル１６上には、第１ゲ−ト酸化膜１
８が形成されている。第１ゲ−ト酸化膜１８上には浮遊
ゲ−ト２０が形成され、浮遊ゲ−ト２０上には第２ゲ−
ト酸化膜２２を介して制御ゲ−ト２４が形成されてい
る。
タの断面図である。尚、図２は、セルトランジスタのう
ち、特にＭＣ23に着目したものとする。図２に示すよう
に、シリコン基板１０内には、ソ−ス１２、ドレイン１
４が形成されている。ソ−ス１２とドレイン１４との間
に規定されたチャネル１６上には、第１ゲ−ト酸化膜１
８が形成されている。第１ゲ−ト酸化膜１８上には浮遊
ゲ−ト２０が形成され、浮遊ゲ−ト２０上には第２ゲ−
ト酸化膜２２を介して制御ゲ−ト２４が形成されてい
る。
【００２５】次に、その動作について説明する。図３
は、この発明の一実施例に係わるフラッシュＥＥＰＲＯ
Ｍが有するメモリセルトランジスタの動作状態を示す図
で、（ａ）図は書き込み動作時の状態を示す図、（ｂ）
図は消去動作時の状態を示す図である。
は、この発明の一実施例に係わるフラッシュＥＥＰＲＯ
Ｍが有するメモリセルトランジスタの動作状態を示す図
で、（ａ）図は書き込み動作時の状態を示す図、（ｂ）
図は消去動作時の状態を示す図である。
【００２６】まず、書き込み動作時には、図３（ａ）に
示すように、ゲ−トバイアスＶｇ＝１２Ｖ、ドレインバ
イアスＶｄ＝６．５Ｖ（＝昇圧電圧ＶＰ）、ソ−スバイ
アスＶｓ＝０Ｖとされる。尚、動作電源電圧ＶＣＣは
４．５〜５Ｖであり、ドレインバイアスＶｄ＝６．５Ｖ
は、電源電圧ＶＣＣ（４．５〜５Ｖ）を、図１に示すチ
ャ−ジポンプ回路３により昇圧して得たものである。
示すように、ゲ−トバイアスＶｇ＝１２Ｖ、ドレインバ
イアスＶｄ＝６．５Ｖ（＝昇圧電圧ＶＰ）、ソ−スバイ
アスＶｓ＝０Ｖとされる。尚、動作電源電圧ＶＣＣは
４．５〜５Ｖであり、ドレインバイアスＶｄ＝６．５Ｖ
は、電源電圧ＶＣＣ（４．５〜５Ｖ）を、図１に示すチ
ャ−ジポンプ回路３により昇圧して得たものである。
【００２７】セルトランジスタを、図３（ａ）に示すよ
うにバイアスすると、セルトランジスタのドレイン１４
〜ソ−ス１２間に電流が流れ、ドレイン１４の近傍に熱
電子が発生し、その熱電子の一部が浮遊ゲ−ト２０中に
注入される。これにより、セルトランジスタへ、デ−タ
が書き込まれる。
うにバイアスすると、セルトランジスタのドレイン１４
〜ソ−ス１２間に電流が流れ、ドレイン１４の近傍に熱
電子が発生し、その熱電子の一部が浮遊ゲ−ト２０中に
注入される。これにより、セルトランジスタへ、デ−タ
が書き込まれる。
【００２８】また、消去動作時には、図３（ｂ）に示す
ように、ゲ−トバイアスＶｇ＝−８Ｖ、ソ−スバイアス
Ｖｓ＝６．５Ｖ、ドレインは開放とされる。消去動作時
においてもまた、ソ−スバイアスＶｓ＝６．５Ｖ（＝昇
圧電圧ＶＰ）を、電源電圧ＶＣＣ（４．５〜５Ｖ）か
ら、図１に示すチャ−ジポンプ回路３により昇圧して得
ている。そして、ソ−スバイアスＶｓ＝６．５Ｖは、切
替回路４によって、書き込み動作時と消去動作時とで昇
圧電圧ＶＰの供給先をドレインからソ−スへと切り替え
ることで供給されている。
ように、ゲ−トバイアスＶｇ＝−８Ｖ、ソ−スバイアス
Ｖｓ＝６．５Ｖ、ドレインは開放とされる。消去動作時
においてもまた、ソ−スバイアスＶｓ＝６．５Ｖ（＝昇
圧電圧ＶＰ）を、電源電圧ＶＣＣ（４．５〜５Ｖ）か
ら、図１に示すチャ−ジポンプ回路３により昇圧して得
ている。そして、ソ−スバイアスＶｓ＝６．５Ｖは、切
替回路４によって、書き込み動作時と消去動作時とで昇
圧電圧ＶＰの供給先をドレインからソ−スへと切り替え
ることで供給されている。
【００２９】セルトランジスタを、図３（ｂ）に示すよ
うにバイアスすると、セルトランジスタの制御ゲ−ト２
４〜ソ−ス１２に高い電圧が生じ、第１ゲ−ト酸化膜１
８のうち、浮遊ゲ−ト２０とソ−ス１２との間の部分に
高い電界が生ずる。そして、浮遊ゲ−ト２０〜ソ−ス１
２間にＦ−Ｎトンネル電流が流れる。これにより、セル
トランジスタから、デ−タが消去される。フラッシュＥ
ＥＰＲＯＭでは、上記の消去を、幾つかのセルトランジ
スタをまとめることにより得たセルブロック単位毎に、
一括して行う。
うにバイアスすると、セルトランジスタの制御ゲ−ト２
４〜ソ−ス１２に高い電圧が生じ、第１ゲ−ト酸化膜１
８のうち、浮遊ゲ−ト２０とソ−ス１２との間の部分に
高い電界が生ずる。そして、浮遊ゲ−ト２０〜ソ−ス１
２間にＦ−Ｎトンネル電流が流れる。これにより、セル
トランジスタから、デ−タが消去される。フラッシュＥ
ＥＰＲＯＭでは、上記の消去を、幾つかのセルトランジ
スタをまとめることにより得たセルブロック単位毎に、
一括して行う。
【００３０】上記のように、昇圧電圧ＶＰを６．５Ｖ程
度とすると、３２ビットのセルに同時にデ−タを書き込
む場合には、約１６ｍＡの程度の電流が流せれば良い。
また、消去時の消去単位を２メガビット程度にとれば、
消去電流も約２０ｍＡなので、チャ−ジポンプ回路３が
６．５Ｖ、約２０ｍＡの昇圧能力、電流供給能力を有し
ていれば、１つのチャ−ジポンプ回路３で書き込み、消
去のいずれも行えることが分かる。
度とすると、３２ビットのセルに同時にデ−タを書き込
む場合には、約１６ｍＡの程度の電流が流せれば良い。
また、消去時の消去単位を２メガビット程度にとれば、
消去電流も約２０ｍＡなので、チャ−ジポンプ回路３が
６．５Ｖ、約２０ｍＡの昇圧能力、電流供給能力を有し
ていれば、１つのチャ−ジポンプ回路３で書き込み、消
去のいずれも行えることが分かる。
【００３１】また、チャ−ジポンプ一段で電源電圧４．
５Ｖから６．５Ｖを昇圧して得る場合は２０ｎｍの酸化
膜を用いると、約０．５ｍｍ角のキャパシタで済み、チ
ップサイズ増大はそれほど顕著とはならない。この面積
は、図７および図８に示した半導体記憶装置にチャ−ジ
ポンプ回路を搭載する場合に必要とする面積の３％以下
で済む。
５Ｖから６．５Ｖを昇圧して得る場合は２０ｎｍの酸化
膜を用いると、約０．５ｍｍ角のキャパシタで済み、チ
ップサイズ増大はそれほど顕著とはならない。この面積
は、図７および図８に示した半導体記憶装置にチャ−ジ
ポンプ回路を搭載する場合に必要とする面積の３％以下
で済む。
【００３２】尚、１つのチャ−ジポンプ回路３で書き込
み、消去のいずれも行うには、消去時と、書き込み時と
で電流のバランスをとることが好ましい。消去時と、書
き込み時とで電流のバランスをとることで、チャ−ジポ
ンプ回路のキャパシタを、効率良く使用することがで
き、無用なチップサイズの増大を防止できる。上記一実
施例では、書き込み時約１６ｍＡ、消去時約２０ｍＡで
あり、両動作モ−ドで必要とする電流に極端な差はな
く、電流のバランスがとれている。
み、消去のいずれも行うには、消去時と、書き込み時と
で電流のバランスをとることが好ましい。消去時と、書
き込み時とで電流のバランスをとることで、チャ−ジポ
ンプ回路のキャパシタを、効率良く使用することがで
き、無用なチップサイズの増大を防止できる。上記一実
施例では、書き込み時約１６ｍＡ、消去時約２０ｍＡで
あり、両動作モ−ドで必要とする電流に極端な差はな
く、電流のバランスがとれている。
【００３３】また、消去動作時において、図９に示した
半導体記憶装置のように、ソ−スバイアスＶｓを動作電
源電圧ＶＣＣとする場合に比べ、消去後のセルトランジ
スタのしきい値のばらつきを小さくすることができる。
半導体記憶装置のように、ソ−スバイアスＶｓを動作電
源電圧ＶＣＣとする場合に比べ、消去後のセルトランジ
スタのしきい値のばらつきを小さくすることができる。
【００３４】この消去後のセルトランジスタのしきい値
について、一実施例に係わるフラッシュＥＥＰＲＯＭと
他のフラッシュＥＥＰＲＯＭとを比較しながら説明す
る。図４は、消去後のセルトランジスタのしきい値の分
布を示す図で、（ａ）図は、図９に示したフラッシュＥ
ＥＰＲＯＭの例、（ｂ）図は一実施例に係わるフラッシ
ュＥＥＰＲＯＭの例である。
について、一実施例に係わるフラッシュＥＥＰＲＯＭと
他のフラッシュＥＥＰＲＯＭとを比較しながら説明す
る。図４は、消去後のセルトランジスタのしきい値の分
布を示す図で、（ａ）図は、図９に示したフラッシュＥ
ＥＰＲＯＭの例、（ｂ）図は一実施例に係わるフラッシ
ュＥＥＰＲＯＭの例である。
【００３５】図４（ａ）および（ｂ）に示すセルしきい
値分布は、次の条件の装置から得たものである。図４
（ａ）に示す試験結果は、０．６μｍのチャネル長を有
するセルトランジスタで、ソ−スバイアスＶｓ＝５Ｖ
（＝動作電源電圧ＶＣＣ）、ゲ−トバイアスＶｇ＝−１
０Ｖと設定した。尚、ソ−スバイアスＶｓは、動作電源
から直接に取っている。
値分布は、次の条件の装置から得たものである。図４
（ａ）に示す試験結果は、０．６μｍのチャネル長を有
するセルトランジスタで、ソ−スバイアスＶｓ＝５Ｖ
（＝動作電源電圧ＶＣＣ）、ゲ−トバイアスＶｇ＝−１
０Ｖと設定した。尚、ソ−スバイアスＶｓは、動作電源
から直接に取っている。
【００３６】図４（ｂ）に示す試験結果は、０．６μｍ
のチャネル長を有するセルトランジスタで、ソ−スバイ
アスＶｓ＝７Ｖ、ゲ−トバイアスＶｇ＝−７Ｖと設定し
た。尚、ソ−スバイアスＶｓは、動作電源ＶＣＣ（４．
５〜５Ｖ）を、チャ−ジポンプ回路３で昇圧したものか
ら取っている。また、ソ−スバイアスＶｓは、書き込み
動作時のドレインバイアスＶｄ（＝７Ｖ）と同じものを
用いている。
のチャネル長を有するセルトランジスタで、ソ−スバイ
アスＶｓ＝７Ｖ、ゲ−トバイアスＶｇ＝−７Ｖと設定し
た。尚、ソ−スバイアスＶｓは、動作電源ＶＣＣ（４．
５〜５Ｖ）を、チャ−ジポンプ回路３で昇圧したものか
ら取っている。また、ソ−スバイアスＶｓは、書き込み
動作時のドレインバイアスＶｄ（＝７Ｖ）と同じものを
用いている。
【００３７】図４（ａ）に示すように、ソ−スバイアス
Ｖｓ＝５Ｖ（＝ＶＣＣ）としてデ−タの消去を行った装
置では約１．６Ｖあったしきい値のばらつきが、ソ−ス
バイアスＶｓ＝７Ｖ（＝ＶＰ）としてデ−タの消去を行
った装置では、図４（ｂ）に示すように、しきい値のば
らつきが約１．４Ｖと、約０．２Ｖ，約１２．５％小さ
くすることができている。
Ｖｓ＝５Ｖ（＝ＶＣＣ）としてデ−タの消去を行った装
置では約１．６Ｖあったしきい値のばらつきが、ソ−ス
バイアスＶｓ＝７Ｖ（＝ＶＰ）としてデ−タの消去を行
った装置では、図４（ｂ）に示すように、しきい値のば
らつきが約１．４Ｖと、約０．２Ｖ，約１２．５％小さ
くすることができている。
【００３８】図５は、消去時におけるソ−スバイアスＶ
ｓとゲ−トバイアスＶｇとの関係を示す図である。この
発明に係わる半導体記憶装置では、例えばソ−スバイア
スＶｓとゲ−トバイアスＶｇとの関係を、図５中の線Ｉ
に示すように設定されることが望ましい。即ち、線Ｉに
示すように、ソ−スバイアスＶｓを下げた場合、ゲ−ト
バイアスＶｇを負の方向に引き上げ、ゲ−ト〜ソ−ス間
に充分な電圧が得られるようにしておく。これにより、
浮遊ゲ−トから充分に電子を引き抜くことができる。
ｓとゲ−トバイアスＶｇとの関係を示す図である。この
発明に係わる半導体記憶装置では、例えばソ−スバイア
スＶｓとゲ−トバイアスＶｇとの関係を、図５中の線Ｉ
に示すように設定されることが望ましい。即ち、線Ｉに
示すように、ソ−スバイアスＶｓを下げた場合、ゲ−ト
バイアスＶｇを負の方向に引き上げ、ゲ−ト〜ソ−ス間
に充分な電圧が得られるようにしておく。これにより、
浮遊ゲ−トから充分に電子を引き抜くことができる。
【００３９】尚、図５中のＡ点に示されるバイアス状態
をとる装置は、図７および図８に示した装置で、同様に
Ｂ点に示されるバイアス状態をとる装置は、図９に示し
た装置である。そして、Ｃ点に示されるバイアス状態を
とる装置が、この発明の一実施例に係わる装置である。
をとる装置は、図７および図８に示した装置で、同様に
Ｂ点に示されるバイアス状態をとる装置は、図９に示し
た装置である。そして、Ｃ点に示されるバイアス状態を
とる装置が、この発明の一実施例に係わる装置である。
【００４０】上記一実施例により説明した半導体記憶装
置であると、消去動作時に、制御ゲ−トに負の電位を印
加し、かつソ−スに、書き込み動作時にドレインに印加
する昇圧電圧ＶＰを印加する。
置であると、消去動作時に、制御ゲ−トに負の電位を印
加し、かつソ−スに、書き込み動作時にドレインに印加
する昇圧電圧ＶＰを印加する。
【００４１】これによって、図７および図８に示した装
置のように、チャ−ジポンプに極度に大きな昇圧用キャ
パシタを搭載する必要もなく、単一動作電源で動作可能
とできながらも、チップサイズを縮小することができ
る。
置のように、チャ−ジポンプに極度に大きな昇圧用キャ
パシタを搭載する必要もなく、単一動作電源で動作可能
とできながらも、チップサイズを縮小することができ
る。
【００４２】また、図９に示した装置に比べて、消去後
のセルしきい値のばらつきを低減でき、歩留りが高めら
れ、コストの低減を図ることができる。さらに、消去後
のセルしきい値のばらつきを少なくできるので、例えば
消去時間を短くできるなどの利点もあり、今後の半導体
記憶装置の高性能化にも貢献することができる。
のセルしきい値のばらつきを低減でき、歩留りが高めら
れ、コストの低減を図ることができる。さらに、消去後
のセルしきい値のばらつきを少なくできるので、例えば
消去時間を短くできるなどの利点もあり、今後の半導体
記憶装置の高性能化にも貢献することができる。
【００４３】また、上記一実施例に係わる半導体記憶装
置では、一つのチャ−ジポンプ回路から得られた昇圧電
圧ＶＰを、書き込み時と消去時とで、その供給先を切り
替える切替回路が設けられている。このため、書き込み
時に必要とする昇圧電圧を得るためのチャ−ジポンプ回
路と、消去時に必要とする昇圧電圧を得るためのチャ−
ジポンプ回路とを互いに共有することができる。従っ
て、書き込み用のチャ−ジポンプ回路、消去用チャ−ジ
ポンプ回路をそれぞれ設ける必要も無く、チップ面積の
縮小化を、効率良く達成することもできる。
置では、一つのチャ−ジポンプ回路から得られた昇圧電
圧ＶＰを、書き込み時と消去時とで、その供給先を切り
替える切替回路が設けられている。このため、書き込み
時に必要とする昇圧電圧を得るためのチャ−ジポンプ回
路と、消去時に必要とする昇圧電圧を得るためのチャ−
ジポンプ回路とを互いに共有することができる。従っ
て、書き込み用のチャ−ジポンプ回路、消去用チャ−ジ
ポンプ回路をそれぞれ設ける必要も無く、チップ面積の
縮小化を、効率良く達成することもできる。
【００４４】尚、この発明は上記一実施例に限られるも
のでは無く、その主旨を逸脱しない範囲において、各種
の変形実施が可能である。図６には、そのような変形例
の一つが示されている。
のでは無く、その主旨を逸脱しない範囲において、各種
の変形実施が可能である。図６には、そのような変形例
の一つが示されている。
【００４５】図６は、切替回路４の他の態様を示した図
である。図６に示すように、切替回路４内には、ＮＭＯ
ＳとＰＭＯＳとで構成されたトランスファゲ−ト６-1、
６-2がそれぞれ設けられている。
である。図６に示すように、切替回路４内には、ＮＭＯ
ＳとＰＭＯＳとで構成されたトランスファゲ−ト６-1、
６-2がそれぞれ設けられている。
【００４６】トランスファゲ−ト６-1のＮＭＯＳゲ−ト
にはプログラム信号Ｐが供給され、そのＰＭＯＳゲ−ト
にはプログラム信号Ｐの反転信号ＢＰが供給される。ト
ランスファゲ−ト６-1は、プログラム信号Ｐが“Ｈ”レ
ベルの時、チャ−ジポンプ回路３から、セルビット線へ
昇圧電位ＶＰを供給する。
にはプログラム信号Ｐが供給され、そのＰＭＯＳゲ−ト
にはプログラム信号Ｐの反転信号ＢＰが供給される。ト
ランスファゲ−ト６-1は、プログラム信号Ｐが“Ｈ”レ
ベルの時、チャ−ジポンプ回路３から、セルビット線へ
昇圧電位ＶＰを供給する。
【００４７】トランスファゲ−ト６-2のＮＭＯＳゲ−ト
には消去信号Ｅが供給され、そのＰＭＯＳゲ−トには消
去信号Ｅの反転信号ＢＥが供給される。トランスファゲ
−ト６-2は、消去信号Ｅが“Ｈ”レベルの時、チャ−ジ
ポンプ回路３から、セルソ−ス線へ昇圧電位ＶＰを供給
する。
には消去信号Ｅが供給され、そのＰＭＯＳゲ−トには消
去信号Ｅの反転信号ＢＥが供給される。トランスファゲ
−ト６-2は、消去信号Ｅが“Ｈ”レベルの時、チャ−ジ
ポンプ回路３から、セルソ−ス線へ昇圧電位ＶＰを供給
する。
【００４８】上記構成の切替回路であっても、図１に示
した切替回路と同様な動作をするので、図１に示した切
替回路を、図６に示す切替回路に変形させることが可能
である。
した切替回路と同様な動作をするので、図１に示した切
替回路を、図６に示す切替回路に変形させることが可能
である。
【００４９】
【発明の効果】以上説明したように、この発明によれ
ば、チップ面積を縮小でき、かつ消去後のしきい値の変
動も少なくできる不揮発性半導体記憶装置を提供でき
る。
ば、チップ面積を縮小でき、かつ消去後のしきい値の変
動も少なくできる不揮発性半導体記憶装置を提供でき
る。
【図１】図１はこの発明の一実施例に係るフラッシュＥ
ＥＰＲＯＭの構成を示す図。
ＥＰＲＯＭの構成を示す図。
【図２】図２は図１中に示されるメモリセルトランジス
タの断面図。
タの断面図。
【図３】図３はこの発明の一実施例に係わるフラッシュ
ＥＥＰＲＯＭが有するメモリセルトランジスタの動作状
態を示す図で、（ａ）図は書き込み動作時の状態を示す
図、（ｂ）図は消去動作時の状態を示す図。
ＥＥＰＲＯＭが有するメモリセルトランジスタの動作状
態を示す図で、（ａ）図は書き込み動作時の状態を示す
図、（ｂ）図は消去動作時の状態を示す図。
【図４】図４はセルしきい値の分布を示す図で、（ａ）
図は従来の半導体記憶装置の場合を示す図、（ｂ）図は
一実施例に係わる半導体記憶装置の場合を示す図。
図は従来の半導体記憶装置の場合を示す図、（ｂ）図は
一実施例に係わる半導体記憶装置の場合を示す図。
【図５】図５は消去時におけるソ−スバイアスＶｓとゲ
−トバイアスＶｇとの関係を示す図。
−トバイアスＶｇとの関係を示す図。
【図６】図６は切替回路の他の態様を示す図。
【図７】図７はフラッシュＥＥＰＲＯＭが有する典型的
なメモリセルトランジスタの断面図。
なメモリセルトランジスタの断面図。
【図８】図８は典型的なメモリトランジスタの動作状態
を示す図で、（ａ）図は書き込み動作時の状態を示す
図、（ｂ）図は消去動作時の状態を示す図。
を示す図で、（ａ）図は書き込み動作時の状態を示す
図、（ｂ）図は消去動作時の状態を示す図。
【図９】図９は従来の他の態様のメモリトランジスタの
動作状態を示す図で、（ａ）図は書き込み動作時の状態
を示す図、（ｂ）図は消去動作時の状態を示す図。
動作状態を示す図で、（ａ）図は書き込み動作時の状態
を示す図、（ｂ）図は消去動作時の状態を示す図。
１…半導体チップ、２…メモリセルアレイ、３…チャ−
ジポンプ回路、４…切替回路、１０…シリコン基板、１
２…ソ−ス、１４…ドレイン、１５…カラム選択回路、
１６…チャネル、１８…第１ゲ−ト酸化膜、２０…浮遊
ゲ−ト、２２…第２ゲ−ト酸化膜、２４…制御ゲ−ト。
ジポンプ回路、４…切替回路、１０…シリコン基板、１
２…ソ−ス、１４…ドレイン、１５…カラム選択回路、
１６…チャネル、１８…第１ゲ−ト酸化膜、２０…浮遊
ゲ−ト、２２…第２ゲ−ト酸化膜、２４…制御ゲ−ト。
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/788 29/792 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/115 G11C 16/06 H01L 21/822 H01L 21/8247 H01L 27/04 H01L 29/788 H01L 29/792
Claims (11)
- 【請求項１】 半導体チップ内に形成され、ゲート電極
とチャネル領域との間に、しきい値を可変に調節するた
めの電荷蓄積層を設けた絶縁ゲート型ＦＥＴで成るメモ
リセルトランジスタと、 前記チップ内に形成され、チップ外部から供給される電
源電圧を昇圧し、この電源電圧よりも高く、かつデータ
の書き込み時に前記メモリセルトランジスタのゲート電
極に与えられる充分に高い高電圧よりも低い値に設定さ
れた昇圧電圧を生成する昇圧電圧生成手段と、 前記チップ内に形成され、前記昇圧電圧の供給先をデー
タ書き込み時に前記メモリセルトランジスタのドレイン
に、データ消去時に前記メモリセルトランジスタのソー
スに切り替える切り替え手段とを具備し、 データ書き込み時、前記充分に高い高電圧を前記メモリ
セルトランジスタのゲート電極に与えるとともに、前記
昇圧電圧を前記メモリセルトランジスタのドレインに与
え、 データ消去時、負電圧を前記メモリセルトランジスタの
ゲート電極に与えるとともに、前記昇圧電圧を前記メモ
リセルトランジスタのソースに与えることを特徴とする
不揮発性半導体記憶装置。 - 【請求項２】 前記電荷蓄積層は、浮遊ゲート型電極に
より構成されていることを特徴とする請求項１に記載の
不揮発性半導体記憶装置。 - 【請求項３】 前記データ書き込み時、前記メモリセル
トランジスタのソースに前記昇圧電圧よりも低い低電圧
を与えることで、前記電荷蓄積層にチャネル熱電子を注
入することを特徴とする請求項１および請求項２いずれ
かに記載の不揮発性半導体記憶装置。 - 【請求項４】 前記充分に高い高電圧は第１の正電位で
あり、前記昇圧電圧は前記第１の正電位よりも低い第２
の正電位であり、前記低電圧は０Ｖであることを特徴と
する請求項３に記載の不揮発性半導体記憶装置。 - 【請求項５】 前記第１の正電位は１２Ｖ、前記第２の
正電位は６．５Ｖであることを特徴とする請求項４に記
載の不揮発性半導体記憶装置。 - 【請求項６】 前記データ消去時、前記メモリセルトラ
ンジスタのドレイン を開放状態とすることで、前記電荷
蓄積層から前記ソースへＦ−Ｎトンネル電流を流し、前
記電荷蓄積層から電子を引き抜くことを特徴とする請求
項１乃至請求項５いずれか一項に記載の不揮発性半導体
記憶装置。 - 【請求項７】 前記負電圧をＶＧ、前記充分に高い高電
圧をＶＰＰ、前記昇圧電圧をＶＰ、前記電源電圧をＶＣ
Ｃとした時、前記負電圧ＶＧは略、 ＶＧ＝−（ＶＰＰ−ＶＰ）／０．７（ただし、ＶＣＣ＜
ＶＰ＜ＶＰＰ） の式を満足する範囲内に設定されていることを特徴とす
る請求項６に記載の不揮発性半導体記憶装置。 - 【請求項８】 前記負電圧は−８Ｖ、前記昇圧電圧は
６．５Ｖであることを特徴とする請求項６に記載の不揮
発性半導体記憶装置。 - 【請求項９】 前記負電圧は−７Ｖ、前記昇圧電圧は７
Ｖであることを特徴とする請求項７に記載の不揮発性半
導体記憶装置。 - 【請求項１０】 前記昇圧電圧生成手段は、チャージポ
ンプ回路であることを特徴とする請求項１乃至請求項９
いずれか一項に記載の不揮発性半導体記憶装置。 - 【請求項１１】 前記切替手段は、前記チャージポンプ
回路からの前記昇圧電圧が供給される供給端と、前記昇
圧電圧を前記メモリトランジスタのソースに接続される
ソース線に出力する第１の出力端と、前記昇圧電圧を前
記メモリセルのドレインに接続されるビット線にカラム
選択回路を介して出力する第２の出力端とを具備するこ
とを特徴とする請求項１０に記載の不揮発性半導体記憶
装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11709893A JP3105109B2 (ja) | 1993-05-19 | 1993-05-19 | 不揮発性半導体記憶装置 |
| US08/243,901 US5444655A (en) | 1993-05-19 | 1994-05-17 | Non-volatile semiconductor memory device with a small distribution width of cell transistor threshold voltage after erasing data |
| KR1019940011115A KR0167873B1 (ko) | 1993-05-19 | 1994-05-19 | 불휘발성 반도체 기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11709893A JP3105109B2 (ja) | 1993-05-19 | 1993-05-19 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06334153A JPH06334153A (ja) | 1994-12-02 |
| JP3105109B2 true JP3105109B2 (ja) | 2000-10-30 |
Family
ID=14703355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11709893A Expired - Lifetime JP3105109B2 (ja) | 1993-05-19 | 1993-05-19 | 不揮発性半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5444655A (ja) |
| JP (1) | JP3105109B2 (ja) |
| KR (1) | KR0167873B1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0757356B1 (en) * | 1995-07-31 | 2001-06-06 | STMicroelectronics S.r.l. | Flash EEPROM with controlled discharge time of the word lines and source potentials after erase |
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- 1994-05-19 KR KR1019940011115A patent/KR0167873B1/ko not_active IP Right Cessation
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