JPS5894196A - メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔本発明の分野〕 本発明は、集積半導体回路に関するものであり、特に、
例えば電気的に書換え可能なリード・オンリ・メモリ（
ＥＡＲｏＭ）、不揮発性のランダム・アクセス・メモリ
、又は電気的に書換え可能なプログラマブル・ロジック
・プレイ中で使用され得るようなフローティング−ゲー
ト装置を迅速にプログラムする即ち選択的に充電する技
術に関するものである。

〔先行技術〕

集積半導体回路、特に、各りがリード・オンリ・メモ！
Ｊ（ＲＯＭ）におけるように情報の２進数を表わすトラ
ンジスタを有するシステム叩ちアレイは、装置間ちセル
の高い密度を達成してきた。　　　−例えば、米国特許
第３９１４８５５号では、アレイが、２進情報の＠１′
数字をストアするために低いしきい電圧を示す薄いゲー
ト誘電体を有して形成されたトランジスタと、２進情報
のその他の数字をストアするためにかなシ高いしきい電
圧を示す厚いゲート誘電体で形成されたトランジスタと
を有するリード・オンリ・メモリについて述べられてい
る。また、２進情報の１１　＃数字を定義するように、
選択した装置を動作させないようにするために、イオン
不純物が注入され、一方、残シの装置が２進情報のその
他の数字を定義する動作する装置即ちトランジスタであ
るようなリード・オンリ・メモリについても述べられて
いる。

米国特許第４１６１０３９号では、情報が７０−ティン
グ・ゲートにストアされ、そしてチャンネル領域が２重
拡散処理技術を使用することによシ短い長さにされる、
よシ詳細は“ＥｌｅｃｔｒｏｎｉｃｓＦｅｂｒｕａｒｙ
１５．１９７１、ｐｐ、９９〜１０４に述べられている
ような、電界効果トランジスタ（ＦＪＴ）ｉ使用したメ
モリ・アレイについて開示されている。このメモリは、
単なるリード・オンリ・メモリではなくて、紫外線でス
トアされた情報を消去後に再プログラムされ得る。

米国特許第４０５５Ｂ５７号は、二酸化シリコンの上に
形成された窒化シリコンよシ成る二重の絶縁構造体中に
長時間の間、情報がストアされ得るような単一のトラン
ジスタ・メモリを開示しているう 米国特許第４１０４６７５号は、各セルが比較的低い電
圧で駆動され得るような、フローティング・ゲート並び
に単一の段階的に勾配付けられたエネルギ・バンド・ギ
ャンプ構造を用いた非破壊的長期スト−レンジ・システ
ムを開示している。

１９８０年５月２７日出願の米国特許出願通し番号第１
５３３５９号並びに１９８０年６月１８日出願の米国特
許出願通し番号第１６０５３０号”では、低電圧で制御
される電荷注入器により導電プレートを充電し、そして
放電する。囲ち書込みそして消去する改良されたシステ
ムについて開示されて艷る。導電プＶ−）は、セル囲ち
トランジスタの７０−テイングーグートである。このト
ランジスタは、トランジスタのしきい電圧を変えるフロ
ーティング・ゲートに電荷がストアされているかどうか
に依存して、′０＃又は“１”を表わす情報の２進数を
、１０年以上程度の長時間の間、ストアするようなアレ
イ中で用いられ得る。メモリ・アレイ中でこれらのセル
を用いるときには、情報は、セルの各々に個別的に書込
まれたシもしくはそこから消去されたシし得るし、又は
アレイの全体もしくは選択したセクションに対して、全
面的な消去（ｂｌａｎｋｅｔ　　ｅｒａｓｅ　　）が使
用され得る。

〔本発明の目的並びに要旨〕

本発明の目的は、フローティング・ゲートのよシ迅速な
充電が結果として高歩留シの高密度プレイを生じるよう
な改良されたメモリ・システムを鳩供することである。

本発明により、電荷の転送を必要とするセルをよシ迅速
にプログラムすることができる。

また本発明によシ、トランジスタ即ちメモリ・セルのフ
ローティング・ゲートをよシ迅速に充電することができ
る。

さらに本発明により、装置のいろいろなプログラミング
特性に整合されたいろいろな最適制御のゲート電圧を提
供することによシ、所与のチップ内及びチップからチッ
プへのプログラミングの均一性を改良することができる
。

本発明では、最小時間内に得ることができる最大の電圧
しきい値シフトを提供するために、製造された装置即ち
セルの集合から実質的に均一なプログラミング作用を達
成する、拡張された注入制限プログラミング技術（ｅｘ
ｔｅｎｄｅｄ　　ｉｎｊｅｃｔｉｏｎ−１ｉｍｉｔｅｄ
　　ｐｒｏｇｒａｍｍｉｎｇ　　ｔｅｃｈｎｉｑｕｅｓ
）を使用することによシ、改良されたメモリ・システム
が提供される。これら所望の結果を生じるために、フロ
ーティング・ゲートに近接して設けられた誘電体層中に
加速電界を生じるこの時間の一部分の間に、第１の電圧
を装置の制御ゲートに印加し、それから、フローティン
グ・ゲートの電荷蓄積が遅延電界（ｒｅｔａｒｄｉｎｇ
　　ｆｉｅｌｄ　）を誘電体層中に確立されるようにす
る前又はその時に、第１の電圧の大きさよりも大きな大
きさの第２の電圧をこの時間の残りの部分の間に制御ゲ
ートに印加することにより、装置のフローティング・ゲ
ートが充電される。

〔本発明の実施例〕

本発明の前記及びその他の目的、特徴、並びに利点は、
添付図面に示された本発明の好実施例の以下に述べるよ
シ特定した説明より明らかになるであろう。

第１図を参照するに、この図には、本発明のメモリ・シ
ステムの実施例が示されている。このシステムは、各々
が第１トランジスタＴ１及び第２トランジスタＴ２ｉ含
むメモリ・セル１０Ａ、ＩＤＢ、ＩＯＣ及びＩＯＤより
成るアレイを含んでいる。各第１トランジスタＴ１は、
ゲート電極Ｇを含み、そして各第２トランジスタＴ２は
、制御グー）ＣＧ及びフローティング・グー）ＦＣを含
んでいる。セル１０Ａの第１トランジスタＴ１及び第２
トランジスタＴ２は、第１のビット／センス線ＢＬ１を
通って、ビット線デコーダ、ドライバ及びセンス・アン
プの回路１２に直列に接続されている。そして、セル１
０Ｃの第１及び第２のトランジスタＴ１及びＴ２もまた
、第１のビット／センス線ＢＬ１を通って、ビット線デ
コーダ、ドライバ及びセンス・アンプの回路１２に直り
１１に接続されている。セル１０Ｂの第１及び第２のト
ランジスタＴ１及びＴ２は、第２のピント／センス線Ｂ
Ｌ２を通って、ビット線デコーダ、ドライバ及びセンス
・アンプの回路１２に直列に接続されている。そして、
セルＩＯＤの第１及び第２のトランジスタＴ１及びＴ２
もまた、第２のビット／センス線ＢＬ２を通って、ビッ
ト線デコーダ、ドライバ及びセンス・アンプの回路１２
に直列に接続されている。メモリ・セル１０Ａ及び１０
Ｂの第１のトランジスタＴ１のゲート電極Ｇは、第１の
ワード線ＷＬ１１に通って、ワード線デコーダ及びドラ
イバの回路１４に接解され、そして、セル１０Ｃ及び１
０Ｄの第１のトランジスタＴ１のゲート電極Ｇは、第２
のワード線Ｗｂ２を通って、ワード線デコーダ及びドラ
イｉｔの回路１４に接続されている。ビット線デコーダ
、ドライバ及びセンス・アンプの回路１２並びにワード
線デコーダ及びドライバの回路１４は、どのような通常
のタイ゛プのものでも良いっセル１０Ａ及び１０Ｂの第
２のトランジスタＴ２の制御ゲートＣＧは、第１の制御
線ＣＬ１を通って、制御ゲートのデコーダ及びドライバ
の胆略１６に接続されている。そして、セル１０Ｃ及び
１０Ｄの第２のトランジスタの制御グー）ＣＧは、第２
の制御線ＣＩ、２を通って、制御ゲートのデコーダ及び
ドライバの回路１６に接続されている。回路１６のデコ
ーダ部分はどのような通常のタイプのものでも良いし、
又は、所望なら省略され得る。しかし、回路１６のドラ
イバ回路は、必要であり、以下詳細に述べられる。

第２図は、第１図に示されたシステムに情報を書込むた
めに用いられ得る１本発明のパルス・プログラムを示す
。第１麿のシステムの動作においては、例えば、時間ｔ
。にセル１０Ａに２進情報の１の数字を書込むために、
典型的には＋１１ポルトのパルスＶ　　　が、ビット線
デコーダ、トＬ１ ライバ及びセンス・アンプの回路１２から第１のビット
／センス線ＢＬ１へ印加され、＠ＢＬ２は接地電位にあ
る。そして、典型的には＋１０ポルトのパルスＶ　　　
が、第１のワード線ＷＬ１にＷＩ、１ 印加され、線ＷＬ２は接地電位にある。この間に、例え
ば＋２０ボルトの大きさｖｌの特別に形状化されるパル
スｖｃＧが、セル１０Ａの第２のトランジスタＴ２の制
御グー）ＣＧに印加される。例えばほぼ０．１Ｔ　の時
間ｔ　において（Ｔｗは、１ ｔ　後、１０乃至１００ミリ秒の範囲である）、電圧Ｖ
。ｏ６は、以下述べられるような割合で、例えばｔ。後
・の０．９Ｔｗである時間ｔ２におけるまで、増加し始
める。ｔ２後、はぼ０．１Ｔｗミリ秒である時間ｔ６に
おいて、所望なら、パルスｖｃＧは単にｖｌまで減少さ
れ得ることを除いて、全ての電圧は、下げられるか、又
はゼロ電位即ち接地電位である。１０からｔｌの時間の
間には、加速電界が７０−ティング・ゲートＦＧＯ下に
位置する誘電体媒体中に存在する間、電流がセル１０Ａ
のフローティング・グー）ＦＧへ迅速に流【る。

電荷がフローティング・グー）ＦＧに蓄積するので、フ
ローティング・ゲートＦＧへの電流叩ち電子の流れの速
度における減少を生じさせる減速電界が、誘電体媒体中
に確立されるまで、加速電界はシナする。フローティン
グ及び制御のゲートＦＧ及゛びＣＧ間の千ヤパシタンス
にょシ除算される、フローティング・ゲートへの最大の
電流の流れにほぼ等しい割合Ｒで、時間ｔ　において電
圧を増加させることによシ、加速電界が再確立されるよ
うになシ、そして最も短い可能な時間間隔内に所望の太
きさまでトランジスタＴ２のしきい電圧を結果として増
加させることになる、セル１０Ａのフローティング・ゲ
ートＦＧにおいて電荷が生成されるまで、電流の速度は
高い直に維持される。

この所望の結果を生じるのに必要な波形が、以下に詳細
に述べられる。所望なら、２進情報の１の数字をストア
するためにビット／センス線ＢＬ１及びＢＬ２へ正の電
圧を印加し、そして情報の〇ノ数字をストアするために
ピント／センス線ＢＬ１及びＢＬ２ヘゼロの電圧を印加
することにより、例えば、セルｉ０Ａ及び１０Ｂのよう
なセルのワード線全体が、同時に書込まれ得る。さらに
、所望なら、時間ｔ　及びｔ３の間に、第１ブロックの
セルが同時に書込まれ、そして第２図に示されているよ
うな時間ｔ　及びｔ７の間に、第２ブロンクのセルが同
時に書込まれ得る。

例えば、＋５ボルトが選択ワード線ＷＬに印加され、そ
して＋５ボルトが対応する制御線ＣＬに印加さｎて、セ
ルＩ　ＯＡ、Ｉ　ＤＢ、Ｉ　ＯＣ及び１０Ｄから情報を
読取るときに、もしそのフローティング・ゲートＦＧが
そこに負の駅をストアされていないなら、選択されたセ
ルのトランジスタＴ１及びＴ２’に通って電流が流れる
。そして、もしそのフローティング・ゲートＦＣがトラ
ンジスタＴ２をターン・オフさせておくのに十分に大き
な負の電荷をそこにストアされているなら、電流は、ビ
ット線デコーダ、ドライバ及びセンス・アンプの回路１
２へ流れない。

セル当シ２つの装置を有する。第・１図のシステムを用
いる利点は、回路１６のドライノく回路部分が、オフ・
チップで、波形形状動作の適応性並びに７レイ・チップ
の拡散ブレークダウン電圧を越える電圧レベルをよシ大
きくする高い電圧を発生し得ることに注意すべきだ。

電気的にプログラム可能なリード・オンリーメモリ・セ
ルより成る密度のより高いアレイのシステムを提供する
ために、各セルは、第６図に示されているように、単一
の装置叩ちトランジスタのみを用いることもできろうこ
のシステムは、次のことを除いて第１図のものに類似す
る。即ち、第３図の単一トランジスタ・セルＩ　ＯＡ’
　、１０Ｂ’１００′及び１０Ｄ′を形成するために、
第１トランジスタＴ１が第１図の各セル１０Ａ、１０Ｂ
。

１０Ｃ及び１０Ｄから除去されそして、第１図のワード
線デコーダ及びドライバの回路１４は、第１図における
回路１６の制御ゲートのドライノく回路を含、むように
変更されて、第６図のワード線デコーダ及びドライバの
回路１４′を形成する。第５図のビット線デコーダ、ド
ライバ及びセンス・アンプの回路１２は、第１図〆おけ
る対応する回路１２に類似するもので良い。第６図のシ
ステムは１次のことを除いて、第１図のシステムの利点
を全て有している。即ち、制御ゲートのドライバ回路の
電圧は、アレイのチップ上で発生されなければならない
し、それ故に、ドライバ回路の電圧レベルは、アレイの
チップの拡散ブレークダウン電圧を越えてはならない。

第６図のシステムは、次のことを除いて、第１図のシス
テムと類似する方法で動作する。ＲＤち、第２図９電圧
Ｖ。０が第３図のワード線ＷＬ１及びＷＬ２に選択的に
印加され、第２図の電圧ｖｗＬ１の必要をなくすことで
あろう非選択ワード線は、接地電位に維持される。

最小時間でそれらに関係する７０−ティング・ゲートを
変化させるために、第１図のセル１０Ａ。

１０Ｂ、１０Ｃ及び１０Ｄ並びに第５図のセル１ＤＡ’
、１０Ｂ’　、１　ｏｃ’夏び１０Ｄ′の利腕グー）Ｃ
Ｇに必要な電圧波形をよシ良く理解するために、フロー
ティング・ゲート・メモリ・セルのよシ詳細な分析が、
ここでは提供される。第６図のセル１０Ａ′の断面図で
′ある第４図に示されているように、Ｐ型のシリコン基
板１８中の離されたソースＳ及びドレインＤ５並びにフ
ローティング・グー）ＦＧは、フローティング・グー１
−　ＦＧ及び基板１８の間にキャパシタＣ５フロー〇Ｘ ティング・グー）ＦＣ及びソースＳの間にキャパシタＣ
並びに７０−ティング・ゲートＦＧＧＳへ 及びドレインＤの間にキャパシタＣＧＤを形成する。フ
ローティング・ゲートＦＧ及び制御ゲートＣＧの間に、
キャパシタＣｃが形成される。従って、制御グー）ＣＧ
へ印加される電圧Ｖ。０は、フローティング・グー）Ｆ
Ｇの初期電荷がゼロであると仮定すると、フローティン
グ・ゲート初期電圧ｖＦＧ”ＸｖＣＧ”生じる。ここで
、容量の結合因子Ｘは、ＸコＣ６／（ｃｏ十〇。８＋ｃ
ｏＸ十Ｃ６Ｄ）である。

第５図のグラフＡ％Ｂ及びＣは第４図の制御グー）ＣＧ
に印加される種々の波形及び電圧の大きさを示す。第５
図のグラフＤは、ＩＥＥＥＪｏｕｒｎａｌ　　ｏｆ　　
５ｏｌｉｄ−３ｔａｔｅ　　Ｃ１ｒｃｕｉｔａｂＶｏ１
．　５Ｃ−１４、Ａ２．Ａｐｒｉｌ　　１　９７９、ｐ
　ｐ、、４４２−４５５＠Ｈｏｔ−ＥｌｅｃｔｒｏｎＥ
ｍｉｓｓｉｏｎ　　ｉｎ　　Ｎ−Ｃｈａｎｎｅｌ　　　
ＩＧＦＥＴＳ　　’ｂｙ　　Ｐａ　　Ｅ、Ｃｏｔｔｒｅ
ｌｌ、Ｒ，Ｒ，Ｔｒｏｕｔｍａｎａｎｄ　　Ｔ、　Ｈｅ
　Ｎｉｎｇ　　に議論されているような方法で、フロー
ティング・ゲ］ト電圧ｖＦｏに対して対数の形でプロッ
トされた、装置のドレイン近くの熱い電子（ｈｏｔ　　
ｅｌｅｃｔｒｏｎ　）の放出から結果として生じる、フ
ローティング・ゲートＦＧの充電電流ＩＦＧで、フロー
ティング・ゲートＦＣに関するチャンネルの熱い電子注
入特性を示している。グラフＤの曲線かられかるように
、フローティング・グー）ＦＧへの電流又は電子の流れ
は、フローティング・ゲートＦＧにおける電圧Ｖ　Ｆ　
ｃに依存している。最大の電流の流扛は、ピーク電圧Ｖ
　で起こる。Ｖｐよりも大きなフローティング・ゲート
電圧Ｖ　　に対しては、電流がＦＣ 注入制限される、フローティング・ゲートＦＧに近接す
る誘電体即ち酸化物の層中で、加速電界が創られる。Ｖ
　よシも小さなフロ・−ティング・ゲ−ト電圧ｖＦｏに
対しては、電流が電界制限される誘電体層中で、減速電
界が確立される。電荷がフローティング・グー）ＦＧに
蓄積するので、装置の制御ゲートで測定されるしきい電
圧は、第５図のグラフＥの曲線により示されているよう
に、シフトする。

第５図のグ２７をよシ詳細に参照するに、２０ボルトの
電圧ｖ１が制御ゲートＣＧに印加されるとき、７０−テ
ィング・ゲートＦＧの電圧はｖ、Ａであろうこれは、初
めはＸｖｌに等しい。ここでＸは、フローティング・ゲ
ート対制御ゲートの容量の結合因子である。フローティ
ング・ゲートの電圧ｖｉえは、第５図のグラフＤにおい
て負の勾配に沿って示されているように、フローティン
グ・ゲートの重要な、・初期電流の流れ工　を生じる。

電流が７０−テ４ング・グー）ＦＧに流れるとき、フロ
ーティング・ゲートＦＧの電圧は、最大の電流ｊ　　　
がフローティング・グー）ＦＧへ流れ、ＡＸ そしてＬ　ｎ　Ｉ　Ｆｃ曲線がゼロ勾配を有するところ
の、フローティング・ゲート電圧ｖＰに達するまで、減
少するっ充電電流Ｉ′Ｆｏが７０−ティング・グー）Ｆ
Ｃへ流れ続けるので、電圧ｖＦＧは下がり続けるが、し
かしもはや正の勾配を有する電界制限される領域では、
電流ＩＦＧの流れの急速な減少を伴なって、それは下が
る。第５図のグラフ層中の曲線ａを参照するに、電圧Ｖ
　が制御ゲ−トＣＧに印加されてしまう時間ｔ。後に、
第４図に示された装置のしきい電圧のシフトΔｖＴＣＧ
は、フローティング・ゲート電圧Ｖ　　が電圧ＶｐＧ である時間に対応する時間ｔ　　で起こる最大のｐ 加速により、迅速に増加し始める。時間ｔ　　にｐ おいては、しきい゛電圧のシフトは、ΔｖＴ１に等しい
。時間ｔ　　後まもなく、シきい電圧の増加ｐ 速度が急速にスロー・ダウンし始める。従って、電圧ｖ
１によシ設定された条件でのフローティング・グー）Ｆ
Ｃの充電動作は、この時点で、実質的に完了する。

もしＶ　よシも大きな電圧ｖ　１例えば２４ポ２ ルトが、制御ゲートＣＧに印加されるなら、フロ＝ティ
ング・グー）ＦＣの初期電圧は、Ｘｖ　に２ 等しいｖ、Ｂになる。フローティング・ゲート電圧ｖｉ
、Ｂは、第５図のグラフＤに示されている様に、フロー
ティング・ゲート電圧Ｖ、Ａにより生成される流れより
も小さな、フローティング・ゲート電流の流れ工　を生
じる。７０−ティング・グー）ＦＧの電圧が電圧Ｖ及び
電流工ＭＡＸに達するまで、充電電流は、再び増加速度
でフローティング・グー）ＦＧ中へ流れ続ける。フロー
ティング・ゲート電圧”ＦＧは値ｖＰ５も更に下がるの
で、フローティング・ゲート電流は再び迅速に減少する
。第５図のグラフＥの曲線ｂ’１参照するに、電圧Ｖ２
が制御ゲートＣＧに印加されてしまう時間ｔ。後に、第
４図に示された装置のしきい電圧シフトΔｖＴＣＧは、
制御ゲート電圧ｖ１が制御ゲートＣＧに印加された時に
増加し始めたよりも、さらにゆっ＜シ七増加し始める。

このことは、第５図のグラフＥにおける曲ｌｌ１ｌａ及
び５間の勾配の違いＵＣＬｆ）示され１いる。そして、
最大の加速は、曲線すに沿って時間ｔ　　においａｐ て起こる。この時間は、−５圧ｖ２が制御ゲートｃＧに
印加されるときの、フローティング・ゲート電圧ｖＦＧ
がＶｈにあるときの時間に対応する。

残念なことに％　ｔｏ及びｔ　ａｐ間の時間は、書込む
ために許される全時間ＴＷを既に絞えているかも知れな
い。時間ｔｂｐ彼まもなく、シきい電圧の増加速度は、
迅速にスロー・ダウンし始める。

従って、この時点で、フローティング・ゲートＦＧは、
制御ゲート電圧ｖ２によシ実質的に完全に充電される。

より小さな電圧Ｖ、を印加することにより、所与の匝に
対するしきい電圧シフト、クリえばΔｖＴ１は、より大
きな電圧ｖ２の場合よりも、より早くなるが、しかしな
がら、しきい電圧シフトの大きさは、最終的には、電圧
Ｖ　が制御グー）ＣＧに印加されるとかなシ大きな、叩
ちΔＶＴ５となることに注意されたい。

本発明によシ、第４図の装置のしきい電圧は、次のよう
にして、短時間内に大きな量でシフトされる。即ち、最
初に、フローティング・ゲートの電圧が例えばほぼ３０
ミリ秒以内に＠Ｖ　　に達するまで、制御グー）ＣＧに
電圧ｖ１を印加し、その後、１０ミリ秒以内に、制御ゲ
ートＣＧの電圧を値Ｖ２まで増加させる。従つ１、フロ
ーティング・ゲートの電流がその注入制限される領域に
於て略”ＭＡＸとなる時間を、延ばす事になる。第５図
のグラフＥにおける曲線Ｃｔ−参照するに、電圧■１が
制御グー）ＣＧに印加されてしまう時間ｔ。後に、第４
図に示された装置のしきい電圧シフトΔｖＴＣＧが、迅
速に増加し始め、先に述べられ゛た様に、時間ｔ　　即
ちｔ　で最大の加速が生じる。時間ｔ０．。

ｃｐｉ　　　　　ａｐ 即ちｔ　　に於て、又はその後まもなく、例えばａｐ 時間ｔ　における１０ミリ秒以内に、制御ゲートにおい
て電圧がｖ２まで増加される。この時点で、電荷は既に
フローティング・ゲートＦＧで生成されておシ、そして
しきい電圧７フトは少なく共ΔｖＴ１であるので、しき
い電圧シフトは、〜′第５図のグラフＥの曲線すにより
時間ｔ　　又はｔ　で示されａｐ　　　　　　　　ｓ る遅い速度におけるよりも、むしろ、曲線も、により示
される様に時間ｔ　　　において生じる他のａｐ２ 最大加速を有する迅速な速度で増加し続ける。従って、
曲線Ｃで示されるように、しきい電圧を７フトすること
により、２つの最大シフト動作速度が提供され、そして
フローティング・グー）ＦＧは非常に短い時間の間に変
化するようになシ、３ミクロンの最大装置チャンネル長
及びＸ＝０．６２で、１００ミリ秒以内に７ボルトのし
きい電圧シフトを生じる。

第５図のグラフＣに示されているように、本発明を実施
するのにステップ状の電圧が用いられるが、所望なら、
■　から■２の電圧が多数ステツプ状であるような、又
は、直線的もしくは指数的な傾斜のような連続的に増加
するようなものも、また本発明のシステムの装置の制御
ゲートＣＧに印加され得る。特に、第６図に示されてい
るような制御ゲートのドレイバ回路が、第６図中の参照
番号２０で示されているアレイ・チップの制御ゲートの
ピンもしくはバンドに印加される、第７図に示されたよ
うな傾斜の電圧を生じるために、第１図のセル当り２つ
の装置のシステムに対して、オフ・チップで提供される
。第６図に示された成分の値の適当な選択によシ、所与
の書込み時間ＴＷの間に、ｖｌからｖ２までの制御ゲー
ト電圧における所望のシフトを提供するために、傾斜率
は調整され得る。第６図のドラ１パ回路は、それらの間
にスイッチング手段２２が挿入されている、第１及び第
２の直列に接続された抵抗体Ｒ１及びＲ２を含む。ス１
ンチング手段２２は、１／（Ｔ　　＋ＴＤ）に等しい周
波数ｆで開閉するように配置されている。ここで、書込
み時間Ｔｗは、スイッチング手段２２が開かれている間
の時間であシ、そしてＴＤは、スづンチング手段２２φ
：閉じている間の時間である。直列接続された抵抗体Ｒ
％Ｒ２ の一方の端は、例えば、＋２４ボルトの電源■２の正の
端子に接続され、そして直列接続された抵抗体Ｒ％Ｒの
他方の端は、接地電位にある、２ 電源ｖ２の他の端子に接続される。制御ゲート・ピン２
０は、第１の抵抗体Ｒを通して電源Ｖ２の正の端子に接
続される。キャパシタＣは、制御ゲート・ピン２０と接
地電位との間に接続されている。制御ゲート・ピン２ｏ
と接地電位との間に接続されて示さ扛ているチャバシタ
Ｃは、Ｎ個の制御ゲート並びに制御ゲート・ピン２０に
接続されている、破線２４内に示されたチップ・アレイ
上の関係する配線の合計キャパシタンスを表わしている
。ここで、ＮはＭ／Ｐに等しく、Ｍはチップ上のビット
又はセルの合計数に等しく、　Ｐは制御ゲートＯピンの
数に等しい。アレ４のブロックへの区分化は、信頼性を
考慮するために、囲ち冗長技術がチップ上で使用さ扛る
ときに用いられる。第１及び第２の抵抗体Ｒ１及びＲ２
並びにキャパシタＣｘの直は、アレイのセルのプログラ
ミングを最適にするように選択される。１、もちろん、
各チップ２４は、２６に示されているように、プログラ
ムさ汎るべきビット又はセル全選択する゛公知の方法で
適当なアドレス・パルスが提供される。

第７図のグラフに示されているように、アレイ中の第１
ブロツクのセルに書込む時間は、Ｔｗに等しい。この時
間の間に、スイッチング手段２２は開かれておシ、そし
て電源ｖ２は制御ゲート・ピン２０に接続されているキ
ャパシタＣ及ヒＣＴ を充電する。電圧比ｖ１／ｖ２は、Ｒ２／（Ｒ１中Ｒ２
）に等しいうここで、ｖｌは第５図のグラフに関連して
先に述べたように、書込み時間の間に制御ゲートＣＧに
印加される初期電圧である。

Ｔ　　＞３Ｔ　　（Ｄとき（Ｔ　は、Ｒ１（ｃｘ十〇Ｔ
）Ｗ〜　　　００ に等しく、スイッチング手段２２が開いている回路の時
間定数である）、ｔｏ＜ｔ＜ｔｌであるような時間ｔに
対して、制御ゲートの電圧は、次のようになる。即ち、 一方、１＜１＜１　　であるような時間ｔに対し２ て、スイッチング手段２２が閉じているときは、次のよ
うになる。即ち、 −（１−１）Δ ｖｏｄｔ）＝Ｖ２（Ｒ２＋Ｒ１ｅ　　　　１　　　ｃ）
／（Ｒ１中Ｒ２）、ごて、 Ｔｃ＝Ｒ２Ｔｏ／（Ｒ１中Ｒ２） ｔ、≦ｔ≦ｔ２であるような時間の間に、スイッチング
手段２２は閉じられ、そしてピン２０の電圧は、ｖ　ｔ
で下降するっｔ　　＜　ｔ　＜　ｔ　３である１　　　
　　　　　　　　　　２− ような時間の間に、第２ブロツクのセルが書込まれるっ 第８図に示されているように、第４図に示されたセルに
関するチャンネルの熱い電子の放出叩ち注入の特性が、
セルのドレインＤとソースＳとの間に印加さｎる電圧に
よって変ｆヒすることに、注意すべきだ。第８図のグラ
フは、実質的には指数関数的に示されているが１．フロ
ーテづング・ゲートＦＧで集収されるチャンネルの熱い
電子の電流■ＦＧの関数として、フローティング・ゲー
トＦＧの電圧ＶＦｏをプロントしたものであろうｖＤｓ
１ボルトのドレイン・ソース電圧でＶ、の初期電圧が制
御ゲートＣＧに印加されるときに、７０−テ１ング・ゲ
ートの初期電流工ｉ１を有し、またフローティング・ゲ
ート電圧がｖＰｌのときに、フる曲線Ｖ　　　が示され
ている。ドレイン・ソーＳ１ スミ圧がｖＤ８□まで増加されるとき、第８図の曲線Ｖ
　　　に示されている様に、ｖｉの初期電ＤＳ２ 圧は、７０−ティング・ゲート電流のより大きな初期の
流れ工ｉ２を生じ、よシ大きなフローティング・ゲート
電圧■Ｐ２で７０−ティング・ゲートのピーク電流工、
□を生じる。ピークの充電電流が・生じるフローティン
グ・ゲート電圧は、プログラムされる装置又はセルのド
レイン・ソース電圧に、路線型的に依存している。従っ
て、所望の書込み時間Ｔｗ’ｔ−選択する事で、所与の
パラメータを有するセルＩ７）シきい電圧における所望
のソフトが、次の様にして得られる。即ち、装置もしく
はセルの注入制限された領域内で下降するフローティン
グ・ゲートの電圧を提供する為に、制御ゲートの適当な
初期電圧全選択し、それから、適当なステフプで又は勾
配を持たせて制御ゲート電圧Ｖ。０を増加させる事によ
シ、セルが注入制限された領域内に存在する間の時間？
１ｌｌ−窄果的に拡大する事である。

制御ゲートの波形形状は、いろいろな最適の制御ゲート
電圧Ｖ。ｏを、チップ上の測子ものメモリ・セルについ
てのいろいろな装置プログラミング特性に整合させるよ
うに用いられ得る。こしは、複雑さを増しているＬｌ下
のガを考えることにより、より明らかにされ得る。

例として、チップ上の全ての装置が同じである場合の書
込み動作についての最適条件を考えるつＶ　からｖ２へ
の直線的な勾配を用い、そしてチヤンネルの熱い電子の
放出電流を書込み時間Ｔｗにわたって時間変化しない変
位電流にノ（ランスさせるために、勾配率Ｒを調節する
。全ての装置が同一のとき、最適条件は、Ｘｖ、＝ｖ、
となるようなＶ　を選びそしてＲ＝ＩＭＡｘ／Ｃｏを選
ぶことである。こしにより、書込み時間Ｔｗにわたって
フローテイング・ゲートベの定電流ＩＭＡＸが保証され
、その結果、シきい匝のシフトΔｖＴＣＧ＝工ＭＡＸＴ
ｗ／Ｃｏを生じる。

実際に、所与の時間１ｗ内に、必要なしきい値のシフト
を達成するのに十分であるＩＭＡＸ’保証するのに十分
大きいｖＤ８が選択さｎる。

しかしながら、チップ上の装置は、皆同じとは限らない
。書込み特性における大きな逸脱（ｅｘｃｕｒｓｉｏｎ
　）が、チャンネル長の変化のみ力）ら結果として生じ
る。このことは、５つのＩＦ。

対ｖＦｏＩＪｌ！Ｆ性が対数形式で表わされている第９
図に示さしている。中間の曲線は、公称のチャンネル長
についての特性ｔｐわしており、上の曲線はプロセスの
変化から結果として生じる短いチャンネル長の最悪の場
合を表わしており、そして下の曲線は、長いチャンネル
長の最悪の場合を表わしている。全ての装置は、上と下
の曲線の間の特性を有している。

全ての装置−が同じである場合について述べらした最適
の書込み動作の条件は、Ｘｖ１＝ｖＰＬであるようなり
１、第９図に示されているような最長チャンネルの装置
に対するピーク電流の位置、勾配率Ｒ，，＝Ｉ／Ｃｔ選
ぶことにより拡長さＰＬ　　　　Ｏ ｎ得る。こしは、書込み時間ＴＷにわたって１、最長チ
ャンネルを有する装置のフローテ１．〜ング・ゲートへ
の定電流ＩＰＬを保証し、そして、結果として次のよう
なしきい値のシフトラ生じる。囲ち、ΔＶＴＣＧ＝工Ｐ
ＬＴＷ／ＣＣ 第９図かられかるように、他の全ての装置についての電
流は、最長チャンネルについてのものよりもより大きく
、そｎで、そｎらはより速く書込まれる。最長チャンネ
ルについて先に述べたしきい値のシフトは、そし故に、
最小のしきい値シフトである。

チャンネル長の他に、フローテイング・ゲートへの初期
電流に影響を与える多くの要因が存在する。これらは、
Ｘの値に影響を与える、垂直及び水平の両方についての
セルの仕上がり寸法における変化、並びにｖ２の値に影
響を与える、電源電圧における変ｆヒを含む。−ｔｒＬ
で、実際の設計の場合には、先に議論さ壮たＶ　につい
ての条件、叩ち、 は、チップ上のセル全体にわたる値Ｖ、の分布を表わす
。Ｘ及びＶｍについての匝の範囲のために■　の値は、
ｖｌ、Ｌｏからｖｉ、□□までの範囲で下降し、そしで
ある公称［Ｖ、　　　　　を有ｌＸＮ０Ｍ することになる。

どの１つの特定したＺ、、ｎ　Ｉ　Ｆ　Ｇ対”ＦＧ特性
曲線に対しても、効果的で能率的なプログラミングが、
大体０．１工　　　よシも大きなどのような電ＡＸ 流としてでも実際に定義さｎ得るつここで”ＭＡＸは、
第５図に示されているものである。フローティング・グ
ー）ＦＣの充電動作がｖＦＧ’よシ低い値へ移動させる
めで、そして０．１工　　　よシＡＸ も大きな電流に対して、注入制限さした領域においては
、フローテイング・ゲート電圧ｖＦＧのより大きな逸脱
が存在するので、実際の、非理想的な場合についての初
期プログラミング条件が、電圧Ｖ　の右側に選ばｎるべ
きであることは、明らかである。初期の変位電流がフロ
ーティング・ゲートへの初期の熱い電子の電流以下であ
るように勾配率が選ばしる限りは１　もし適当なプログ
ラミングの充電とすれば、この条件は、■　　　へのＭ
ＡＸ そしてそｎｔ通過する逸脱を保証するっＶ、についての
値の範囲のために、公称のＶ　はＮ　Ｖ　’＝ｐよての
範囲がＶ　を越える、叩ちＶ、　　　　＞ＶＰ　　　　
　　　　　ｌ、ＬＯＰ となることは、保証さｎる。そし故に、書込むための出
発地点における最初の条件は、次のようになる。１０ち
、 ココア、ΔＱＥは、すぐ前の消去サイクルの結果として
、フローティング・ゲートに残された正味の正の電荷で
ある。その値は、・′用いられる消去機構のタイプに依
存する。即ち、電気的にプログラム可能なリード・オン
リ・メモリ（ＥＰＲＯＭ）の場合には紫外線の放射、並
びに電気的に消去可能でプログラム可能なリード・オン
リ・メモリ（ＥＥＦＲＯＭ）については、正孔のアバラ
ンシェ注入もしくはトンネル消去である。出゛発地点に
おける第２の条件は、先の議論から、炉ように１き表わ
され得る。即ち、 ｖｉ　ＮＯＭ＞ｖＰ （Ｃ１）より、この条件は、次のようになる。即ち、又
は、 制御ゲートが勾配をなすことから結果として生いての前
記等式を用いて、こしは、次のようになる。ｆｆＯち、 これは、議論している特定の実施例についての勾配率の
条件である。

Ｔｗ〉３Ｔ。

又は、 のような条件から選ばしたＲ１に対して、制御ゲおける
チップ対チップの変化による立ち上がシ時供される。Ｃ
Ｘ及びＣ，Ｔはともに公知なので、−を固定する。

Ｒ，ＲＶ　　及びｖ２についての値の決定１　　　２ゝ
　　　１ における次のステップは、Ｖ２の試験的な値を選び、そ
してφ件（Ｃ３）から結果として得らｎるＲ２を計算す
ることであるっそれから、条件（Ｃ２）が有効性につい
てチェックさ扛る。もしくＣ２）が満足さしないなら、
（Ｃ２）及び（Ｃ５）の両方が満足されるまで、ｖ２の
より大きな値が選ばれる。もはや、Ｒ及びｖ２の両方が
決めら几る。最終的に、ｖｌの値が、条件（Ｃ１）から
見出さ扛るっ実際には、ＥＰＲＯＭセルをプログラムす
るのに与えられる時間Ｔｗは、全体の機能に矛盾しない
最悪の場合の書込み条件について選ばれたシステムのパ
ラメータである。最適条件の近くでは、個りのセルは、
Ｔｗよシもより短い時間ｔｐ内にプログラムを行なうこ
とになる。概念的には、もし各セルについてのほぼ理想
的な条件がシステムの書込みサークルＴｗの間に、例え
ばＴｍのようなある最小の時間の間に提供さし得るなら
、全てのセルは、好結果のしきい値シフト、囲ちΔｖＦ
。

ンΔＶ　　　、　を経ることになる。

ＦＧｍ　１ｒ１ この他ならぬ条件は、１ｗ０間に、今まで述べられたｖ
ｃｏにおける増加により提供さする。ある時間Ｔ　に対
して、各セルは、ΔＶ　Ｆ　ｃ≧ΔｖＦｏｒｎｌｎを保
証するのに十分な時間の間、■　　　に近いＡＸ 注大東件を受ける。

もしＥＥＰＲＯＭについての前の消去サイクルによる残
っている正の電荷がべ・二、フローラ１ング・グー）Ｆ
ＧＫ残るなら、このセルに必要とさ扛る最適のＶ。０は
、よシ小さな正の値にシフトすることになるう従って、
ｖＣＧのスタティックな予め引き出された値は、結果と
、して好都合のプログラミングを生じないつしかしなが
ら、Ｔｗの間の今まで述べらｎたＶ　　の増加は、先の
ものに類Ｇ 似する方法で、この装置についてのほぼ理想的なプログ
ラミング条件を提供することになる。

ステップ状にでれた電圧及び勾配を付けらｎた電圧の波
形のみが、本発明によるセルの制御ゲートに印加される
ようにこれまで開示されてきたが、フローティング・グ
ー）ＦＧで生成さ扛る初期電圧が、装置ＢＤちセルのＩ
ＦＧ対ｖＦｏの曲線におけるそｎの傾斜がゼロに近い注
入制限さｎた領域にあり、そして容量の結合因子で割っ
た囲ち除算したフローティング・ゲートにおける電荷の
蓄積により起さｎる、フローティング・ゲートの電圧に
おける減少に実質的に等しい割合で、制御ゲートＣＧの
電圧がその後増加される限シは、例えば、直流（ＤＣ）
電圧レベルに重ね合わさ扛た正弦波電圧のような、他の
夕１プの電圧波形も使用さｎ得ることを理解すべきであ
る。より簡単に言えば制御グー）ＣＧにおける増加の割
合Ｒが、制御ゲートＣＧとフローラ１ング・ゲートＦＧ
との間の千ヤパシタンスで割ったフローテづング・ゲー
トへの電荷の流ｎに等しいことでろるっ フローティング・グー）ＦＧについての電荷の流しは、
熱い電子の放出から生じる必要はないが、しかし例えば
先に述べた米国−許出願に開示されたようなタイプの電
荷注入器中にその源を有することもあり得ることを、更
に理解すべきである。

フローラ１ング・ゲートへの電荷がトンネル動作の機構
によシ提供される場合には、チャンネルの熱い電子のｉ
ｔ込み動作について第５図に示さｎたようなｔ、　Ｉ　
　　対Ｖ　　の曲線におけるＶ、にＦＧ　　　　　ＦＧ 類似するピークは存在しない。ピーク電圧Ｖ、の代わり
に、臨界的なフローティング・ゲート電圧Ｖｃが、もは
や絶縁体のブレークダクンにより決められる。Ｖｃを越
えるフローティング・ゲート電圧については、破滅的な
失敗の可能性が高い。

従って、フローティング・ゲートについてよシ大きな電
流を提供するために、所望の動作地点は、できる限りＶ
　に近くなる。それで、制御ゲート電圧をステップ状に
するか又は勾配を付ける前記の技術が、なおトンネル動
作の機構に適用されるうＮ段の階段波形については、プ
ログラムされる全てのセルをデコードしてアドレスし得
るのに十分な時間の間、制御ゲート電圧Ｖ　　が電圧Ｖ
１Ｇ で一定に保持さｎる。この時間は、ドレイン電圧がデコ
ードされるセルへ印加される時間Ｔを含むっしかし時間
Ｔは、セルを完全にプログラムするのに十分な稈長くは
かいつ全てのセルが不十分にプロクラムされてしまつ之
後に、階段波形が電圧ｖ２まで増加される。再び、プロ
クラムされるべき全てのセルが、時間Ｔまでにデコード
され、プログラムされる。階段波形の終りでは、全ての
ピントは合計プロクラミンク時間ＮＴを要した。この時
間は、所望のしきい電圧シフｉｆ達成するのに十分長く
なるように選ばれたつ 勾配を有する波形を用いるときは、制御ゲート電圧Ｖ。

０はゆっくり時間変ｆヒしているので、それは、プログ
ラムされる全てのセルをデコードする時間内に、わずか
にのみ変化する。このように、プロクラミンクが進むと
、各セルは増加する制御ゲート電圧を受ける。

従って、本発明により、ＥＰＲＯＭ又はＥＥＰＲＯＭの
アレ１′中の、例えば３６０００という測子ものセルに
わたるしきい値シフトのニジしつかりした分布とともに
、リード・オンリ・メモリ・アレイのより速いプロクラ
ミンクが提供さ【ることかわかる。過度の、プロクラミ
ンクが減少されるために、特に、セルの制御ゲートに印
加さｎる時間変ｆヒする電圧が、例えば、３ミクロンで
あるような最長のチャンネル長を有するセルについて最
適にされるときには、ＥＰＲＯＭ又はＥＥＰＲＯＭのよ
シ大きな耐久性が得られるっ

【図面の簡単な説明】

第１図は、セル当９２つの装置即ちトランジスタを有す
る電気的にプログラム可能なリード・オンリ・メモリの
形式をした、本発明のメモリ・システムを示す。第２図
は、本発明の技術によシ特別の形状にさｎた制御ゲート
電圧を有するパルス・プロクラムであり、プログラミン
グの間第１図に示されたシステムを動作させるために用
いらし得る。第５図は、セル当り１−１ｊ）の装置即ち
トランジスタを有する電気的にプログラム可能なリード
・オンリ・メモリの形式をした、本発明のメモリ・シス
テムを示すっ第４図は、第３図に示されたセル即チトラ
ンジスタのうちの１つの断面図を示す。第５図は、第４
図に示さしたセル囲ちトランジスタにおけるプログラミ
ングの間の電圧と時間並びに電圧と電流の関係を示す一
連のグラフである。第６図は、本発明のシステムを動作
するための制御ゲート電圧全発生するように用いられ得
る制御ゲート・ドライバの回路図である。第７図は、第
６図に示された回路により発生される電圧波形を示す。 第８１は、トランジスタの２つの異なるソース・ドレイ
ン電圧の値に対する、フローティング・ゲート電圧と７
０−ティング・ゲート電流の特性を示している。第９図
は、いくつ刀）の異なるトランジスタ・チャンネル長に
対する、フローティング・ゲート電圧とフローティング
・ゲート電流の特性を示している。 出願人　インクｉ升ｌ町欣いビジネス・マシーンズ・コ
→−ンヨン代理人　弁理士　　岡　　　１）　　次　　
　生（外１名）

Claims (1)

1. 【特許請求の範囲】 制御ゲートと、前記制御ゲートから絶縁されたフローテ
   ィング・ゲートであって充電の電流−電圧特性曲線が上
   に凸の関数で表わされるものと。 電荷源とを有するメモリ・セルと、 前記電荷源で前記フローティング・ゲートを充電するた
   めに、前記フローティング・ゲートニ前記凸の関数の頂
   点における電圧以上の大きさの初期電圧を生じるような
   第１電圧を、前記制御ゲートに印加する手段と、 前記７０−ティング・ゲートの電圧を増大させるため、
   前記第１電圧の印加に続いて、前記第１電圧よシも大き
   さの大きい第２電圧を、前記制御ゲートに印加する手段
   と、 を備えるメモリ装置。