JPS60179999A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPS60179999A JPS60179999A JP59035116A JP3511684A JPS60179999A JP S60179999 A JPS60179999 A JP S60179999A JP 59035116 A JP59035116 A JP 59035116A JP 3511684 A JP3511684 A JP 3511684A JP S60179999 A JPS60179999 A JP S60179999A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は不揮発性ＭＩＳフローティングｒ−）記憶装置
（Ｅ２ＰＲＯＭ ）に関する。このＥ２ＦＲＯＭは揮発
性記憶装置たとえばスタティック形ランダムアクセスメ
モリ（ＳＲＡＭ ）と組合せて構成される。
（Ｅ２ＰＲＯＭ ）に関する。このＥ２ＦＲＯＭは揮発
性記憶装置たとえばスタティック形ランダムアクセスメ
モリ（ＳＲＡＭ ）と組合せて構成される。
技術の背景
最近、ＳＲＡＭセルに７０−テインググートにより構成
される上記Ｅ２ＰＲＯＭセルを組合わせた記憶装置（Ｎ
ＯＶＲＡＭ ）が開発されている。このＮＯＶＲＡＭは
回路構成が複雑であると共に寸法が大きくなるという欠
点を有するが、不揮発性リード／ライトＲＡＭに近い応
用が期待できる。
される上記Ｅ２ＰＲＯＭセルを組合わせた記憶装置（Ｎ
ＯＶＲＡＭ ）が開発されている。このＮＯＶＲＡＭは
回路構成が複雑であると共に寸法が大きくなるという欠
点を有するが、不揮発性リード／ライトＲＡＭに近い応
用が期待できる。
第１図は代衆的なＮＯＶＲＡＭセルの回路図でおる〇第
１図において、ＮＯＶＲＡＭセルは、トランジスタＱ１
〜Ｑ４からなるＳＲＡＭセルＣＬｌと、キャパシタモジ
ュールＣＭｌ、ＣＭ２．）ランジスタＱ６〜Ｑｓ ｔキ
ャパシタＣ１＊ＣｍよりなるＥ２ＰＲＯＭセルＣＬ３
とから構成されている。
１図において、ＮＯＶＲＡＭセルは、トランジスタＱ１
〜Ｑ４からなるＳＲＡＭセルＣＬｌと、キャパシタモジ
ュールＣＭｌ、ＣＭ２．）ランジスタＱ６〜Ｑｓ ｔキ
ャパシタＣ１＊ＣｍよりなるＥ２ＰＲＯＭセルＣＬ３
とから構成されている。
ＳＲＡＭセルＣＬ１は通常のセルと同様なフリップフロ
、ｆ構成を有しており、ノードＮ１．Ｎ、に接続すれた
トランス７丁ダートを介してデータノ書込みおよび銃出
しが行われる。また、Ｅ２ＰＲＯＭセルＣＬ、において
は、メモリモジュールＣＭ、の電極Ｅ３．メモリモジ、
−ルＣＭ、の電極Ｅｌ、およびトランジスタＱ８のダー
トにより構成されるフローティングゲートに電子が注入
されているか否かＫよってデータが記憶される。ここで
、ＳＲＡＭセルＣＬ ｔ カラＥ２ＰＲＯＭセルｃｂｚ
ヘデータを転送することを“ストア”と言い、逆に、Ｅ
２ＰＲＯＭセルＣＬ２からＳＲＡＭセルＣＬＩへｒ−夕
を転送することを“リコール”と言う。
、ｆ構成を有しており、ノードＮ１．Ｎ、に接続すれた
トランス７丁ダートを介してデータノ書込みおよび銃出
しが行われる。また、Ｅ２ＰＲＯＭセルＣＬ、において
は、メモリモジュールＣＭ、の電極Ｅ３．メモリモジ、
−ルＣＭ、の電極Ｅｌ、およびトランジスタＱ８のダー
トにより構成されるフローティングゲートに電子が注入
されているか否かＫよってデータが記憶される。ここで
、ＳＲＡＭセルＣＬ ｔ カラＥ２ＰＲＯＭセルｃｂｚ
ヘデータを転送することを“ストア”と言い、逆に、Ｅ
２ＰＲＯＭセルＣＬ２からＳＲＡＭセルＣＬＩへｒ−夕
を転送することを“リコール”と言う。
たとえば、ＳＲＡＭセルＣＬＩのノードＮ１ｖＮ＊の電
位がそれぞれローレベル、ノ・イレベルであるデータｌ
Ｅ２ＰＲＯＭセルＣＬ、ヘスドアする場合を想定する
。この場合、電源電圧Ｖ□をＱＶから２０〜３０Ｖに引
上げてたとえば１０ｍ５ｅｃ間保持する。
位がそれぞれローレベル、ノ・イレベルであるデータｌ
Ｅ２ＰＲＯＭセルＣＬ、ヘスドアする場合を想定する
。この場合、電源電圧Ｖ□をＱＶから２０〜３０Ｖに引
上げてたとえば１０ｍ５ｅｃ間保持する。
このとき、ノードＮｌはローレベルであるので、トラン
ジスタＱＩｌはオフとなり、キャノ母シタモジュールＣ
ＭＩの電極Ｅｌは７０−ティング状態であるから電圧Ｖ
□の上昇による容量カップリングによ？）７ｏ−テ４
ｙｆｌ’−１（Ｉｓ ｙｅｌｌ 、ＱＶのダート）は高
電圧に引上げられる。他方、ノードＮ！はハイレイルで
あるのでトランジスタＱ６はオンとなり、従って、キク
／４’クタＣＭ冨の電極Ｅ４は接地電位となる。この結
果、高電圧ｖＩＩｌｉか一電極ＥｌｓＥ１間の容量、電
極ＥｌｙＥｊ間の容量、および電極Ｅ１１ｙＥＡ間の容
量に印加されることになるが、この場合、電極Ｅ８ｙＥ
Ａ間の容量を池の容量に比べて非常に小さく設定しであ
る。従って、電極Ｅ＠ｖＥ４間にはほぼ電圧ｖＨＩＫに
近い電圧が印加され、トンネル現象により電子が電極Ｅ
４から電極Ｅ６すなわちブローティングゲートに注入さ
れ、トランジスタＱ丁がオフ状態となる。このフローテ
ィングダートの負電荷は電源電圧ｖｃｃｃ、■□が共に
し中断された後にも保持され、不揮発性記憶が行われる
。
ジスタＱＩｌはオフとなり、キャノ母シタモジュールＣ
ＭＩの電極Ｅｌは７０−ティング状態であるから電圧Ｖ
□の上昇による容量カップリングによ？）７ｏ−テ４
ｙｆｌ’−１（Ｉｓ ｙｅｌｌ 、ＱＶのダート）は高
電圧に引上げられる。他方、ノードＮ！はハイレイルで
あるのでトランジスタＱ６はオンとなり、従って、キク
／４’クタＣＭ冨の電極Ｅ４は接地電位となる。この結
果、高電圧ｖＩＩｌｉか一電極ＥｌｓＥ１間の容量、電
極ＥｌｙＥｊ間の容量、および電極Ｅ１１ｙＥＡ間の容
量に印加されることになるが、この場合、電極Ｅ８ｙＥ
Ａ間の容量を池の容量に比べて非常に小さく設定しであ
る。従って、電極Ｅ＠ｖＥ４間にはほぼ電圧ｖＨＩＫに
近い電圧が印加され、トンネル現象により電子が電極Ｅ
４から電極Ｅ６すなわちブローティングゲートに注入さ
れ、トランジスタＱ丁がオフ状態となる。このフローテ
ィングダートの負電荷は電源電圧ｖｃｃｃ、■□が共に
し中断された後にも保持され、不揮発性記憶が行われる
。
また、ＳＲＡＭセルＣＬ１のノードＮ１ｐＮ！の電位が
それぞれハイレイル、ローレベルでおるデータをＥ２Ｐ
ｆｌセルＣＬ！ヘスドアする場合を想定する・このとき
、ノードＮ＆はローレベルであるので、トランジスタＱ
６はオフとなり、キャパシタモジ、−ルＣＭ、の電極Ｅ
４はフローティング状態であるから電圧Ｖ□の上昇によ
る容量カップリングにより電極Ｅ４は高電圧に引上げら
れる。他方、ノードＮ１はハイレイルでめるのでトラン
ジスタＱｓはオンとなシ、従うて、キャパシタＣＭ、の
電極Ｅｌ’は接地電位となる。この結果、高電圧Ｖ□が
、電極Ｅ５ｅＥ４間の容量、電極Ｅ４．Ｅｇ間の容量、
および電極ＥＳ＋１：１間の容量に印加されることにな
るが、この場合も、電極Ｅ４．Ｅ６間の容量を他の容量
に比べて非常に小さく設定しであるので′陽極ｇａ、Ｆ
、ａ間にはほぼ電圧ｖＩｉＩｌに近い電圧が印加され、
トンネル現象によυ電子が電極Ｅ６すなわち７０−ティ
ングダートから電極Ｅ４へ引抜かれてトランジスタＱγ
がオン状態となる。
それぞれハイレイル、ローレベルでおるデータをＥ２Ｐ
ｆｌセルＣＬ！ヘスドアする場合を想定する・このとき
、ノードＮ＆はローレベルであるので、トランジスタＱ
６はオフとなり、キャパシタモジ、−ルＣＭ、の電極Ｅ
４はフローティング状態であるから電圧Ｖ□の上昇によ
る容量カップリングにより電極Ｅ４は高電圧に引上げら
れる。他方、ノードＮ１はハイレイルでめるのでトラン
ジスタＱｓはオンとなシ、従うて、キャパシタＣＭ、の
電極Ｅｌ’は接地電位となる。この結果、高電圧Ｖ□が
、電極Ｅ５ｅＥ４間の容量、電極Ｅ４．Ｅｇ間の容量、
および電極ＥＳ＋１：１間の容量に印加されることにな
るが、この場合も、電極Ｅ４．Ｅ６間の容量を他の容量
に比べて非常に小さく設定しであるので′陽極ｇａ、Ｆ
、ａ間にはほぼ電圧ｖＩｉＩｌに近い電圧が印加され、
トンネル現象によυ電子が電極Ｅ６すなわち７０−ティ
ングダートから電極Ｅ４へ引抜かれてトランジスタＱγ
がオン状態となる。
次に、電子が７０−チイングｆ−）に蓄積されているＥ
２ＰＲＯＭセルＣＬ２のデータをＳＲＡＭセルＣＬＩに
リコールする場合を想定する。この場合、電源電圧ｖＩ
ＩＩＩをＯｖに保持しｆｃまま電源電圧ｖｃｃｃを一旦
６ｖに落とし、続いてたとえば５ｖに上昇せしめる。ま
た、同時に、プレイリコール信号ＡＲをハイレイルにし
てトラン・ゾスタＱ＠をオン状態にする。このとき、ト
ランジスタＱ丁はオフ状態であるので、 ＳＲＡＭセル
ＣＬ１にとっては、キャパシタＣＩの分だけノードＮ１
側の負荷容量がノードＮ３側の負荷容量より大きい。従
って、負荷容量の大きいノードＮ１はローレベルに、負
荷容にの小さいノードＮ２はハイレベルとなる。逆に、
電子がフローティングｒ−）から引抜かれているＥ２Ｐ
ＲＯＭ ＊ｋ ＣＬ２ ノｙ” −１１” ＳＲＡＭ
セｋ ＣＬｌ ｉｃ リコールする場合は、トランジス
タＱγがオン状態である。従って、この場合、キャノヤ
シタＣ２の容量をキヤ／ぐシタＣ１の容量より大きく設
定しておけば、ノードＮ２側の負荷容量がノードＮ１側
の負荷容量よυ大きくなり、この結果、ノードＮ１はハ
イレイルに、ノードＮ２はローレイルとなる。
２ＰＲＯＭセルＣＬ２のデータをＳＲＡＭセルＣＬＩに
リコールする場合を想定する。この場合、電源電圧ｖＩ
ＩＩＩをＯｖに保持しｆｃまま電源電圧ｖｃｃｃを一旦
６ｖに落とし、続いてたとえば５ｖに上昇せしめる。ま
た、同時に、プレイリコール信号ＡＲをハイレイルにし
てトラン・ゾスタＱ＠をオン状態にする。このとき、ト
ランジスタＱ丁はオフ状態であるので、 ＳＲＡＭセル
ＣＬ１にとっては、キャパシタＣＩの分だけノードＮ１
側の負荷容量がノードＮ３側の負荷容量より大きい。従
って、負荷容量の大きいノードＮ１はローレベルに、負
荷容にの小さいノードＮ２はハイレベルとなる。逆に、
電子がフローティングｒ−）から引抜かれているＥ２Ｐ
ＲＯＭ ＊ｋ ＣＬ２ ノｙ” −１１” ＳＲＡＭ
セｋ ＣＬｌ ｉｃ リコールする場合は、トランジス
タＱγがオン状態である。従って、この場合、キャノヤ
シタＣ２の容量をキヤ／ぐシタＣ１の容量より大きく設
定しておけば、ノードＮ２側の負荷容量がノードＮ１側
の負荷容量よυ大きくなり、この結果、ノードＮ１はハ
イレイルに、ノードＮ２はローレイルとなる。
第１図に示すｇ２ＰＲＯＭセルＣＬ２のメモリモジュー
ルＣＭ、、ＣＭ、は半導体基板と金属層たとえばポリク
リコン層により構成される。たとえば、電極Ｅ１．Ｅ４
はＰ−形半導体基板内の別々のＮ形不純物拡散領域によ
り構成され、７０−チイングｒ−トはこれらＮ形不純物
拡散領域の上方に容量的にすなわち絶縁膜を介して接続
されている。また、電極Ｅ！＋”Ｓは互いに電気的に接
続されやはり上記Ｎ形不純物拡散領域の上方に容量的に
接続されている。従って、ＳＲＡＭセルＣＬＨのデータ
をＥ２ＰＲＯＭセルＣＬ２にストアする場合に、電極Ｅ
ｉｐＥ４のいずれかにほぼｖＨＩｉに近い電圧が印加さ
れるが、この場合、基板内から電子が電極としてのＮ形
不純物拡散領域に注入され、つまり、ジャンクションリ
ークにより電極Ｅ１もしくはＥ４の電位が時間とともに
低下していく。この結果、ストア時の電極Ｅ４ ｅ ８
６間の電圧も低下してトンネル効率が減少し、これによ
り、Ｅ２ＦＲＯＭの記憶効率が低下するという問題点が
ある。また、トンネル効果によりＥａｅＥｍ間で電子が
移動するのもＦ、４，８６間の電圧を低下させる。
ルＣＭ、、ＣＭ、は半導体基板と金属層たとえばポリク
リコン層により構成される。たとえば、電極Ｅ１．Ｅ４
はＰ−形半導体基板内の別々のＮ形不純物拡散領域によ
り構成され、７０−チイングｒ−トはこれらＮ形不純物
拡散領域の上方に容量的にすなわち絶縁膜を介して接続
されている。また、電極Ｅ！＋”Ｓは互いに電気的に接
続されやはり上記Ｎ形不純物拡散領域の上方に容量的に
接続されている。従って、ＳＲＡＭセルＣＬＨのデータ
をＥ２ＰＲＯＭセルＣＬ２にストアする場合に、電極Ｅ
ｉｐＥ４のいずれかにほぼｖＨＩｉに近い電圧が印加さ
れるが、この場合、基板内から電子が電極としてのＮ形
不純物拡散領域に注入され、つまり、ジャンクションリ
ークにより電極Ｅ１もしくはＥ４の電位が時間とともに
低下していく。この結果、ストア時の電極Ｅ４ ｅ ８
６間の電圧も低下してトンネル効率が減少し、これによ
り、Ｅ２ＦＲＯＭの記憶効率が低下するという問題点が
ある。また、トンネル効果によりＥａｅＥｍ間で電子が
移動するのもＦ、４，８６間の電圧を低下させる。
発明の目的
本発明の目的は、上述の問題点に鑑み、トンネル現象を
利用したＦ、”ＦＲＯＭの記憶効率を向上せしめること
Ｋある。
利用したＦ、”ＦＲＯＭの記憶効率を向上せしめること
Ｋある。
発明の構成
上述の目的を達成するために、Ｅ２ＰＲＣＭの書込み時
（上記ストア時に相当）に書込み電圧ｖＨＢを数回に分
けて印加する手段を設け、これにより、１回目の上昇の
後上記電圧Ｖ□□がＯｖになったときにはジャンクシ、
ンリークにより電極Ｅ１もしくはＥ４の電位が負電圧側
に１〜５ｖ程度振れても、トランジスタＱｓ もしくは
Ｑ６がオンとなって電流が流れ、結局、電極Ｅ！ もし
くはＥ４の電位は−０，４〜−０，７Ｖ程度に回復し、
従って、２回目以降の電圧上昇時には回復分だけトンネ
ル効率を向上させるようＫしたものである。
（上記ストア時に相当）に書込み電圧ｖＨＢを数回に分
けて印加する手段を設け、これにより、１回目の上昇の
後上記電圧Ｖ□□がＯｖになったときにはジャンクシ、
ンリークにより電極Ｅ１もしくはＥ４の電位が負電圧側
に１〜５ｖ程度振れても、トランジスタＱｓ もしくは
Ｑ６がオンとなって電流が流れ、結局、電極Ｅ！ もし
くはＥ４の電位は−０，４〜−０，７Ｖ程度に回復し、
従って、２回目以降の電圧上昇時には回復分だけトンネ
ル効率を向上させるようＫしたものである。
発明の実施例
第２図以降の図面を参照して本発明の詳細な説明する。
第２図は本発明の詳細な説明するだめの回路図である。
第２図において、フローティングダート部ＦＧのチャー
ジにより、ノードＮ’ｓ ｚ Ｎ２４間のオン、オフに
より記憶情報を揮発性メモリ部に不揮発性メモリデータ
を転送するようにしている。こノ不揮発データは、トン
ネルキャパシタ電極間に高電圧を印加してのエレクトロ
ン注入による。また、フローティングダー）部ＦＧへの
エレクトロン注入、フローティングダート部ＦＧからの
エレクトロン放出は、揮発性メモリ部の状態に応じてノ
ードＩ’ｈｌに高電圧を印加するかノード？（ｔｚに高
電圧を印加するかによって決定される。なお、補′助キ
ャパシタ容量〉トンネルキャノクシタ容量とする。ノー
ド１’Ｊ＊ｔ ｊ Ｎ２＠への高電圧もしくはＯｖ印加
は、すべて容量カッブリングで行なうか、あるいは、チ
ャージ閉じ込め方式で行なうかして、高電圧ＤＣ電流（
少なくとも０．１ｍｓは定常的に流している）を流さな
いようにしである。このよう圧して、少なくともノード
ＮＵあるいはＮ、への高電圧印加を複数回に分けて行な
うようにしたものである。
ジにより、ノードＮ’ｓ ｚ Ｎ２４間のオン、オフに
より記憶情報を揮発性メモリ部に不揮発性メモリデータ
を転送するようにしている。こノ不揮発データは、トン
ネルキャパシタ電極間に高電圧を印加してのエレクトロ
ン注入による。また、フローティングダー）部ＦＧへの
エレクトロン注入、フローティングダート部ＦＧからの
エレクトロン放出は、揮発性メモリ部の状態に応じてノ
ードＩ’ｈｌに高電圧を印加するかノード？（ｔｚに高
電圧を印加するかによって決定される。なお、補′助キ
ャパシタ容量〉トンネルキャノクシタ容量とする。ノー
ド１’Ｊ＊ｔ ｊ Ｎ２＠への高電圧もしくはＯｖ印加
は、すべて容量カッブリングで行なうか、あるいは、チ
ャージ閉じ込め方式で行なうかして、高電圧ＤＣ電流（
少なくとも０．１ｍｓは定常的に流している）を流さな
いようにしである。このよう圧して、少なくともノード
ＮＵあるいはＮ、への高電圧印加を複数回に分けて行な
うようにしたものである。
第３図は本発明の一実施例としての不揮発性半導体装置
を含むＮＯＶＲＡＭの全体構成図である。第３図におい
て、１は第１図のメモリセルＣＬＩ、ＣＬ。
を含むＮＯＶＲＡＭの全体構成図である。第３図におい
て、１は第１図のメモリセルＣＬＩ、ＣＬ。
が各ワード線Ｗｌおよび各ピット線対Ｂｊ、Ｊの交差点
に設けられたメモリセルアレイである。２はＸアドレス
信号Ａｉ（ｌ＝０〜ｎ）を受信するアドレスバッファ、
３はＸデコーダ、４はＹアドレス信号Ａ１′（ｌ＝０〜
．Ｘ受信するアドレスバッファ、５はＹデコーダ、６は
ＳＲＡＭからのセンスアングアおよびＳＲＡＭへのライ
トイネーブル回路８をメモリセル１へ選択的に接続する
Ｙゲート、９は出力データＤＯの出力バッファ、１０は
入力データＤＩＯ入力パッ７アである。１１はチッグセ
レクト信号σ１、ＳＲＡＭに対するライトイネ−ゾル信
号ＷＥ。
に設けられたメモリセルアレイである。２はＸアドレス
信号Ａｉ（ｌ＝０〜ｎ）を受信するアドレスバッファ、
３はＸデコーダ、４はＹアドレス信号Ａ１′（ｌ＝０〜
．Ｘ受信するアドレスバッファ、５はＹデコーダ、６は
ＳＲＡＭからのセンスアングアおよびＳＲＡＭへのライ
トイネーブル回路８をメモリセル１へ選択的に接続する
Ｙゲート、９は出力データＤＯの出力バッファ、１０は
入力データＤＩＯ入力パッ７アである。１１はチッグセ
レクト信号σ１、ＳＲＡＭに対するライトイネ−ゾル信
号ＷＥ。
Ｅ２ＦＲＯＭに対するストア信号Ｓ Ｔ、Ｅ２ＰＲＣＭ
に対するプレイリコール信号ｒ１を受信して動作モード
を選択するモードセレクト回路でおる。
に対するプレイリコール信号ｒ１を受信して動作モード
を選択するモードセレクト回路でおる。
つまり、ストア時（ＢＴ＝″１″）には、モードセレク
ト回路１１は、昇圧回路１２、タイマー１３、カウンタ
１４を同時に動作状態にする。そして、昇圧回路１２は
内部クロックを用いて２０〜２５Ｖの電圧Ｖ工をＥ２Ｐ
ＲｏＭセルＣＬ、に送出するが、このとき、タイマー１
３は所定時間たとえば５ｍ５ｅｃカウント後に外圧回路
１２の内部クロックの供給を停止してＶ□を一旦ＱＶに
する。その後、再び昇圧回路１２は２０〜２５Ｖの電圧
Ｖ□をＥ２ＰＲＯＭセルＣＬ２に送出する。以上の繰返
し動作はカウンタ１４によって計数され、カウンタ１４
がたとえば２回計数したときにカウントアッｆ＠号とし
てストアリセット信号をモードセレクト回路１１に送出
する。この結果、ＳＲＡＭセルからＥ２ＰＲＯＭセルへ
のデータストア動作は完了する。
ト回路１１は、昇圧回路１２、タイマー１３、カウンタ
１４を同時に動作状態にする。そして、昇圧回路１２は
内部クロックを用いて２０〜２５Ｖの電圧Ｖ工をＥ２Ｐ
ＲｏＭセルＣＬ、に送出するが、このとき、タイマー１
３は所定時間たとえば５ｍ５ｅｃカウント後に外圧回路
１２の内部クロックの供給を停止してＶ□を一旦ＱＶに
する。その後、再び昇圧回路１２は２０〜２５Ｖの電圧
Ｖ□をＥ２ＰＲＯＭセルＣＬ２に送出する。以上の繰返
し動作はカウンタ１４によって計数され、カウンタ１４
がたとえば２回計数したときにカウントアッｆ＠号とし
てストアリセット信号をモードセレクト回路１１に送出
する。この結果、ＳＲＡＭセルからＥ２ＰＲＯＭセルへ
のデータストア動作は完了する。
他方、アレイリコール信号ＡＲが６１″となったとき（
Ｋ１＝″０”）Ｋは、モードセレクトリコール回路１５
を動作状態にする。この結果、アレイリコール信号Ａ、
ＲがＥ２ＰＲＯＭセルＣＬ、のトランジスタＱｓ （第
１図）をオンにし、さらに、ｖｃｃスイッチ１６を動作
させる。このＶ。Ｃスイッチ１６は電圧ｖｃｃｃを一且
ＱＶにした後に再び５■に艮フせ−る−を藷によってＥ
２ＰＲＯＭセルＣＬ２のデータをＳＲＡＭセルＣＬＩに
リコールさせるものである。
Ｋ１＝″０”）Ｋは、モードセレクトリコール回路１５
を動作状態にする。この結果、アレイリコール信号Ａ、
ＲがＥ２ＰＲＯＭセルＣＬ、のトランジスタＱｓ （第
１図）をオンにし、さらに、ｖｃｃスイッチ１６を動作
させる。このＶ。Ｃスイッチ１６は電圧ｖｃｃｃを一且
ＱＶにした後に再び５■に艮フせ−る−を藷によってＥ
２ＰＲＯＭセルＣＬ２のデータをＳＲＡＭセルＣＬＩに
リコールさせるものである。
なお、上述の実施例においては、ストア時すなわちＥ
２ＦＲＯＭセルの書込み時における電源電圧Ｖ□を持続
時間５ｍ５ｅｃを２回繰返しているが、持続時間も変更
できるし、また、緑返し回数も３以上になし得る。
２ＦＲＯＭセルの書込み時における電源電圧Ｖ□を持続
時間５ｍ５ｅｃを２回繰返しているが、持続時間も変更
できるし、また、緑返し回数も３以上になし得る。
発明の効果
第４図（Ａ） Ｆ （Ｂ）は本発明の効果を説明するだ
めのグラスである。第４図（Ａ） 、 （Ｂ）において
、ＶＮ ５ 、ｖＮ Ｓ’は第１図のトランジス２９６
１７時のノードＮ３の電位であって、ＶＮ５は電極ｇ４
．ｇ６間にトンネル現象がない場合、ｖＮ、′はトンネ
ル現象がおる場合を示す。ｖＦ、■２′はフローティン
ダｒ−トの電位であって、やはり、■、が電極Ｅ４ｙＥ
６間にトンネル現象がない場合、ｖＦ′が電極Ｅ４ｖＥ
Ｇ間にトンネル現象がおる場合を示す。前述のように、
トンネル現象があると、ノードＮ３の電位はｖＮ３→ｙ
Ｎ３／’に低下し、その分、フローティングｆ−）の電
位はｖ、 −＋ Ｖ、’に上昇する。このようにして、
たとえハ、初期の７０−ティングダートの電位が一３ｖ
であるのに対し、１０ｍ５ａｅのＶ□（２２Ｖ）印加後
の７０−チイングｆ−）の電位は＋１．２ｖとなり、デ
ータの１．替えが行われたことを意味する。
めのグラスである。第４図（Ａ） 、 （Ｂ）において
、ＶＮ ５ 、ｖＮ Ｓ’は第１図のトランジス２９６
１７時のノードＮ３の電位であって、ＶＮ５は電極ｇ４
．ｇ６間にトンネル現象がない場合、ｖＮ、′はトンネ
ル現象がおる場合を示す。ｖＦ、■２′はフローティン
ダｒ−トの電位であって、やはり、■、が電極Ｅ４ｙＥ
６間にトンネル現象がない場合、ｖＦ′が電極Ｅ４ｖＥ
Ｇ間にトンネル現象がおる場合を示す。前述のように、
トンネル現象があると、ノードＮ３の電位はｖＮ３→ｙ
Ｎ３／’に低下し、その分、フローティングｆ−）の電
位はｖ、 −＋ Ｖ、’に上昇する。このようにして、
たとえハ、初期の７０−ティングダートの電位が一３ｖ
であるのに対し、１０ｍ５ａｅのＶ□（２２Ｖ）印加後
の７０−チイングｆ−）の電位は＋１．２ｖとなり、デ
ータの１．替えが行われたことを意味する。
第４図（Ｂ）は不発ＥＩＩＩＫよるものである。つまり
、５ｍ５ｅｃのＶ□（２２Ｖ）を２回印加しである。ト
ンネル現象がある場合、１回目のＶ□印加後にはフロー
ティングゲートの電位は＋１ｖ程度があるが、２回目の
Ｖ□印加後にはフローティングダートの電位は＋２．６
ｖとなり、第３図（４）の従来形の場合における＋１．
２ｖに比較して著しい向上が見られる。
、５ｍ５ｅｃのＶ□（２２Ｖ）を２回印加しである。ト
ンネル現象がある場合、１回目のＶ□印加後にはフロー
ティングゲートの電位は＋１ｖ程度があるが、２回目の
Ｖ□印加後にはフローティングダートの電位は＋２．６
ｖとなり、第３図（４）の従来形の場合における＋１．
２ｖに比較して著しい向上が見られる。
上述の効果はｇ２ＦＲＯＭの書込み時に発生するジャン
クションリークによるＶＮ３の低下の補償に関しても全
く同様であって、Ｅ２ＦＲＯＭのトンネル効率の低下を
防止でき、従って、Ｅ２ＰＲＯＭの記憶効率を向上させ
ることができる。
クションリークによるＶＮ３の低下の補償に関しても全
く同様であって、Ｅ２ＦＲＯＭのトンネル効率の低下を
防止でき、従って、Ｅ２ＰＲＯＭの記憶効率を向上させ
ることができる。
第１図は代表的なＮＯＶＲＡＭセルの回路図、第２図は
本発明の詳細な説明する回路図、第３図は本発明の一実
施例としての不揮発性半尋体記憶装置を含むＮＯＶＲＡ
Ｍの全体構成を示すブロック回路図１第４図（Ａ）、第
４図（Ｂ）は本発明の詳細な説明するタイミング図であ
る◎ ＣＬｌ：ＳＲＡＭセル、ＣＬ、 ： Ｅ２ＰＲＯＭセル
、Ｅｌ：電極（第１の電極領域）、Ｅ２：電極（高電圧
印加電極）、Ｅｓ ：電極（フローティンダグ９−ト）
、Ｅ４ ＝電極（第２の電極領域）、Ｅｓ ：電極（高
電圧印加電極）％ ｇ、：電極（フローティングダ））
、Ｑｓ 、Ｑａ ニスイツチングトランジスタ、１２：
昇圧回路、１３：タイマー、１４：カウンタ。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士 西 舘 和 之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 第１図 弗２回 第４図（Ａ） 時間（ｍｓｅｃ） 第４図（Ｂ） 時間（ｍ５ｅｃ） 手続補正書 昭和６０年 ダ月 ノ日 特許庁長官 志 賀 学殿 １、事件の表示 昭和５９年 特許願 第３５１１６ 号２、発明の名称 不揮発性半導体記憶装置 ３、補正をする者 事件との関係 特許出願人 名称 （５２２）富士通株式会社 ４゜代理人 ５、補正の対象 明細書の「発明の詳細な説明」の欄 ６、補正の内容 １）明細書第９頁第１行目 「記憶情報を」を削除する。 ２）明細書第９頁第２行目 「メモリデータ」ヲ「メモリ部のデータ」と補正する。
本発明の詳細な説明する回路図、第３図は本発明の一実
施例としての不揮発性半尋体記憶装置を含むＮＯＶＲＡ
Ｍの全体構成を示すブロック回路図１第４図（Ａ）、第
４図（Ｂ）は本発明の詳細な説明するタイミング図であ
る◎ ＣＬｌ：ＳＲＡＭセル、ＣＬ、 ： Ｅ２ＰＲＯＭセル
、Ｅｌ：電極（第１の電極領域）、Ｅ２：電極（高電圧
印加電極）、Ｅｓ ：電極（フローティンダグ９−ト）
、Ｅ４ ＝電極（第２の電極領域）、Ｅｓ ：電極（高
電圧印加電極）％ ｇ、：電極（フローティングダ））
、Ｑｓ 、Ｑａ ニスイツチングトランジスタ、１２：
昇圧回路、１３：タイマー、１４：カウンタ。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士 西 舘 和 之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 第１図 弗２回 第４図（Ａ） 時間（ｍｓｅｃ） 第４図（Ｂ） 時間（ｍ５ｅｃ） 手続補正書 昭和６０年 ダ月 ノ日 特許庁長官 志 賀 学殿 １、事件の表示 昭和５９年 特許願 第３５１１６ 号２、発明の名称 不揮発性半導体記憶装置 ３、補正をする者 事件との関係 特許出願人 名称 （５２２）富士通株式会社 ４゜代理人 ５、補正の対象 明細書の「発明の詳細な説明」の欄 ６、補正の内容 １）明細書第９頁第１行目 「記憶情報を」を削除する。 ２）明細書第９頁第２行目 「メモリデータ」ヲ「メモリ部のデータ」と補正する。
Claims (1)
- 【特許請求の範囲】 電極間でトンネル現象を生ずるトンネルキャパシタと、
該トンネル現象ノぐシタと直列に接続され、且つ該トン
ネルキャパシタよりも犬なる容量匝を持つ補助キャパシ
タと、該トンネルキャ・臂シタと該補助キヤｉ’？シタ
との接続点にダートが接続されたデータ読出し用のＭＩ
Ｓ、）ランノスタと、該トンネルキャパシタ、該補助キ
ャノ’？−７タ間に書込み電圧を印加する書込回路とを
具備し、 前記書込み電圧を複数回に分けて印加し、前記接続点に
形成されるフローティング領域へ前記トンネルキャ・臂
シタを介して電子の注入、又は該フローティング領域か
らの電子の放出を行なうことにより情報の書込みを行な
うことを特徴とする不揮発性半導体記憶装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59035116A JPS60179999A (ja) | 1984-02-28 | 1984-02-28 | 不揮発性半導体記憶装置 |
| US06/659,191 US4630238A (en) | 1983-10-14 | 1984-10-09 | Semiconductor memory device |
| DE3486418T DE3486418T2 (de) | 1983-10-14 | 1984-10-12 | Halbleiterspeicheranordnung |
| DE8484306978T DE3486094T2 (de) | 1983-10-14 | 1984-10-12 | Halbleiterspeicheranordnung. |
| EP91121355A EP0481532B1 (en) | 1983-10-14 | 1984-10-12 | Semiconductor memory device |
| EP84306978A EP0147019B1 (en) | 1983-10-14 | 1984-10-12 | Semiconductor memory device |
| KR8406376A KR900006190B1 (en) | 1983-10-14 | 1984-10-13 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59035116A JPS60179999A (ja) | 1984-02-28 | 1984-02-28 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60179999A true JPS60179999A (ja) | 1985-09-13 |
| JPH0318276B2 JPH0318276B2 (ja) | 1991-03-12 |
Family
ID=12432954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59035116A Granted JPS60179999A (ja) | 1983-10-14 | 1984-02-28 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60179999A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63229696A (ja) * | 1987-03-18 | 1988-09-26 | Nec Corp | 読み出し専用メモリを有する半導体装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5727493A (en) * | 1980-07-24 | 1982-02-13 | Fujitsu Ltd | Semiconductor storage device and its write-in method |
| JPS57150193A (en) * | 1981-03-13 | 1982-09-16 | Toshiba Corp | Non-volatile semiconductor memory device |
| JPS5894196A (ja) * | 1981-11-27 | 1983-06-04 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | メモリ装置 |
-
1984
- 1984-02-28 JP JP59035116A patent/JPS60179999A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5727493A (en) * | 1980-07-24 | 1982-02-13 | Fujitsu Ltd | Semiconductor storage device and its write-in method |
| JPS57150193A (en) * | 1981-03-13 | 1982-09-16 | Toshiba Corp | Non-volatile semiconductor memory device |
| JPS5894196A (ja) * | 1981-11-27 | 1983-06-04 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | メモリ装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63229696A (ja) * | 1987-03-18 | 1988-09-26 | Nec Corp | 読み出し専用メモリを有する半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0318276B2 (ja) | 1991-03-12 |
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