JPH0240198A - 不揮発性記憶装置 - Google Patents

不揮発性記憶装置

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JPH0240198A
JPH0240198A JP63191382A JP19138288A JPH0240198A JP H0240198 A JPH0240198 A JP H0240198A JP 63191382 A JP63191382 A JP 63191382A JP 19138288 A JP19138288 A JP 19138288A JP H0240198 A JPH0240198 A JP H0240198A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は電気的に消去および書込みが可能な不揮発性
記憶装置（ＥＥＰＲＯＭ）に関し、特に多値情報を記憶
し、高集積化に適した不揮発性記憶装置に関するもので
ある。
［従来の技術］ 第１２図は従来のＥＥＰＲＯＭの概略ブロック構成図で
ある。
以下、図を参照してその構成について説明する。
このＥＥＰＲＯＭは、メモリセルフを含むメモリセルア
レイ８と、外部がら入力されるアドレス情報を保持する
アドレスバッファ１４と、７　トルスバッファ１４の信
号によってワード線１を選択するＸデコーダ１６と、ア
ドレスバッファ］４の信号によってＹゲート回路１２の
トランジスタ２０．２２を選択するＹデコーダ１８と、
記憶動作を制御する制御信号２４と、制御信号２４によ
って読出書込動作の準備を制御する読出書込スタンバイ
制御回路２６と、書込信号を発生する書込回路２８と、
読出信号を発生する読出回路３２と、書込回路２８の信
号に応答して、メモリセルアレイ８に印加する高電圧を
発生させる昇圧回路およびタイマ回路３０と、選択され
たワード線１に高電圧を印加する高電圧スイッチ１ｏと
、Ｙデコダ１８によって選択されたビット線６およびコ
ントロールゲート線５に高電圧を印加し、その高電圧状
態をラッチするコラムラッチおよび高電圧スイッチ９と
、書込回路２８の信号によってコントロールゲート線５
を制御するコントロールゲート回路４６と、書込回路２
８の信号によってビット線６の電圧信号を制御するライ
トドライバ回路４８と、選択されたビット線６の情報を
増幅するセンスアンプ５０と、入出力信号を保持する人
出力バッファ３４と、入力信号を保持する入力ハッファ
３６と、読出回路３２とセンスアンプ５０との出力情報
に応答して、出力信号を保持する出力バッファ３８とを
含む。
また、図においてはメモリセルアレイ８の中で１ビツト
線分のメモリセルフの構成回路が示されている。その構
成について以下に示す。
Ｙゲート回路１２のトランジスタ２２に接続するビット
線６は、コラムラッチおよび高電圧スイッチ９に接続し
、その接続点と接地電源との間にトランジスタ２、メモ
リトランジスタ３およびトランジスタ７２か直列的に接
続される。Ｙゲート回路１２のトランジスタ２０に接続
するコントローゲート線５は、コラムラッチおよび高電
圧スイッチ９に接続し、その接続点はトランジスタ４を
介してコントロールゲート線５４によってメモリトラン
ジスタ３のコンＩ・ロールゲートに接続される。トラン
ジスタ７２のゲートは、接続線７０を介して書込回路２
８に接続される。
第１３図は、従来のＥＥＦＲＯＭの］ビット分のメモリ
トランジスタまわりの回路図である。
図においてセンスアンプ５０と接地電源との間に、Ｙゲ
ート回路１２に含まれるトランジスタ２２、Ｘデコーダ
１６によって選択されるトランジスタ２、電荷が注入あ
るいは抜き出しされるメモリトランジスタ３および書込
回路２８の信号によってオン・オフされるトランジスタ
７２が直列に接続される。トランジスタ２２のゲートに
は、Ｘデコーダ１８からの信号線５２が接続される。ト
ランジスタ２のゲートには、Ｘ線デコーダ１６に接続す
るワード線１が接続される。メモリトランジスタ３には
、コントロールゲート５６およびフローティングゲート
５８か含まれ、コントロールゲート５６には、コントロ
ールゲート線５４か接続される。トランジスタ７２のゲ
ートには、書込回路２８からの接続線７０が接続される
。また、トランジスタ２２とトランジスタ２との接続点
には高電圧スイッチ９ａからの接続線か接続される。
高電圧スイッチ９ａの構成は、電源電圧ＶｐＩ）と昇圧
パルス信号φ１との間にトランジスタＱ３とコンデンサ
Ｃ３とが直列に接続され、トランジスタＱ３とコンデン
サＣ１との間の接続点と、トランジスタ２２とトランジ
スタ２との接続点（ノードＮｌ）との間にトランジスタ
Ｑ４が接続される。
トランジスタＱ３のゲートはノードＮ１とトランジスタ
Ｑ４との間の接続点に接続される。トランジスタＱ４の
ゲートは、トランジスタＱ４とノードＮ２との間の接続
点に接続される。
以下、高電圧スイッチ９ａの機能について簡単に説明す
る。電源電圧ｖｐｐはトランジスタＱ３のオンによって
その電圧がノードＮ２に印加され、さらに昇圧パルス信
号φ１の昇圧電圧がノードＮ２において重ねられる。そ
の昇圧された電圧でもってトランジスタＱ４が導通され
、昇圧された電圧がノードＮ１に印加される。したがっ
て、この昇圧された電圧は、ワード線１の選択によって
オンされるトランジスタ２を介してメモリトランジスタ
３のドレイン領域に印加されることになる。
第１４図は一般のＥＥＰＲＯＭのメモリトランジスタま
わりの概略断面図である。
以下その構成について説明する。半導体基板７４の主面
に所定間隔で形成されたＮ＋のドレイン拡散領域７８と
Ｎ＋のソース拡散領域７６が形成される。ソース拡散領
域７６とドレイン拡散領域７８との間のチャンネル領域
となるべき半導体基板７４の領域上方には、ゲート酸化
膜Ｂ８２を介してフローティングゲート５８が形成され
る。さらにフローティングゲート５８上方には、ゲート
酸化膜Ａ８０を介してコントロールゲート５６が形成さ
れる。コントロールゲート５６およびフロティングゲー
ト５８は、図に示すようにドレイン拡散領域７８上方に
おいて半導体基板７４に近づく方向に変形している。し
たがって、フローティングゲート５８とドルイン拡散領
域７８とノ間はゲート酸化膜Ｂ８２の厚さよりさらに接
近し、その部分がトンネル酸化膜８４となる。
以下、ＥＥＰＲＯＭの動作について説明する。
まず消去動作について説明する。コントロールゲート５
６に正の高電圧（たとえば２０Ｖ）を印加し、ドレイン
拡散領域７８、ソース拡散領域７６および半導体基板７
４の電位はｏＶにする。この状態において、フローティ
ングゲート５８にはトンネル酸化膜８４、ゲート酸化膜
Ａ８０およびゲート酸化膜Ｂ８２のそれぞれの容量で分
は合った電圧（たとえば１４Ｖ）が印加される。すなわ
ち、この電圧１４Ｖをトンネル酸化膜８４の膜厚、たと
えば１００人で割った電界（１−４Ｍ　Ｖ　／　ｃ　ｍ
　）がトンネル酸化膜８４に印加されることになる。
したがってドレイン拡散領域７８中の電子が、この印加
電圧によるトンネル現象によってフローティングゲート
５８に注入される。
次に書込動作について説明する。ドレイン拡散領域７８
に高電圧（たとえば２０■）を印加し、コントロールゲ
ート５６および半導体基板７４の電位をＯＶにする。こ
こでソース拡散領域７６に接続するトランジスタ７２を
オフすることによりソース拡散領域７６をフローティン
グにする。この状態において、トンネル酸化膜８４には
前述の消去の動作のときとは逆方向に高電界が印加され
る。したがって、フローティングゲート５８中の電子が
この高電界によって、トンネル酸化膜８４を介してドレ
イン拡散領域７８に引き抜かれることになる。このよう
にフローティングゲート５８が過剰に電子が引き抜かれ
た状態になって、書込動作が行なわれる。
以上のようにフローティングゲート５８の中の電子の状
態によって、情報を記憶することができる。
次に読出動作について説明する。ドレイン拡散領域７８
の電圧を所定電圧（たとえばＩＶ）に印加してソース拡
散領域７６を接地し、さらにコントロールゲート５６に
はＯＶを印加する。このときのフローティングゲート５
８の電子の保有状態によって生じるドレイン拡散領域７
８とソース拡散領域７６との間の電流を検知することに
よって、情報を読み出すことができる。
第１５図は、従来のＥＥＰＲＯＭのゲート電圧／ドレイ
ン電流の特性を示した図である。
図において、横軸にはコントロールゲートのゲート電圧
がとられ、縦軸にはドレイン拡散領域とソース拡散領域
との間に生じるドレイン電流がとられている。図はドレ
イン拡散領域の電圧を１ｖにしたときの特性である。直
線６０は書込動作が行なわれた状態で、フローティング
ゲート２は電子が過剰に引き抜かれた状態になっている
ためデプレッション型になっている。そのしきい値は、
４Ｖである。一方、直線６４は消去動作が行なわれた状
態でフローティングゲート中には電子が注入された状態
になっているためエンハンスメント型になっている。そ
のしきい値は４Ｖである。
したがって、続出時においてコントロールゲートにはＯ
Ｖを印加し、そのときのドレイン電流を成るセンスレベ
ルｌ５ｅｎをもとに検知すればよい。
すなわち、ドレイン電流がセンスレベルｌ５ｅｎ以上に
流れれば′０”　　ｌ５ｅｎ未満であれば“ＩＨの情報
であるとして、センスアンプで判別することができる。
［発明か解決しようとする課題］ 上記のような従来のＥＥＦＲＯＭのメモリトランジスタ
は以上のように構成されていたので、１個のメモリトラ
ンジスタにおいては、フローティングゲートの電子の保
有状態によって情報の′１”または０″の２つの値すな
わち２値しか記憶することかできなかった。これはＤＲ
ＡＭの集積度に対して劣るＥＥＰＲＯＭの高集積化にと
って大きな問題となっていた。
この発明は、かかる課題を解決するためになされたもの
で、従来、２値しか記憶できなかったとされる１個のメ
モリトランジスタに３個以上の多値を記憶できるように
して、大容量の情報を記憶することを可能とするＥＥＰ
ＲＯＭを提供することを目的とする。
１課題を解決するだめの手段］ 請求項１の発明に係る不揮発性記憶装置は、電荷の注入
および引き抜きか行なわれるフローティングゲートと、
フローティングゲートへ電荷を注入する電荷注入手段と
、電荷注入手段による電荷の注入量を制御する電荷注入
量制御手段とを備え、注入された電荷の量に基づいてし
きい値電圧を決定するものである。
［作用］ 電荷注入手段による電荷の注入量によって、しきい値電
圧を変化させるのでフローティングゲトに多くの情報を
記憶することができる。
上記の請求項１に係る発明を通常の複数のメモリセルを
有するＥＥＦＲＯＭに適用した場合、般に電荷注入手段
の各々は共通の電源電圧に接続される。そのため各メモ
リセルにおいて書込動作が行なわれているとき、１つの
メモリセルのメモリトランジスタの書込みが停止すると
他のメモリセルのメモリトランジスタの書込みに影響を
与える場合がある。このような問題を避けるために、請
求項２に係る発明の不揮発性記憶装置は、請求項１の発
明においてその不揮発性記憶装置が複数存在し、不揮発
性記憶装置の電荷注入手段の各々は、共通の電源電圧に
接続され、電荷注入手段によるフローティングゲートへ
の電荷の注入が停止したとき、電源電圧との接続を解除
する電源解除手段を各々備えたものである。
したがって、各々のフローティングゲートへの電荷の注
入か、他のフローティングゲートの電荷の注入に影響を
与えないので、フローティングゲートの多値情報記憶に
あたって信頼性を増す。
［実施例］ 第１図はこの発明の一実施例によるＥＥＰＲＯＭの構成
を示す概略ブロック図である。
以下、図を参照して第１２図にて示した従来のＥＥＰＲ
ＯＭのブロック図に対して相違している点について主に
説明する。
ます、メモリセルフのメモリトランジスタ３のソース領
域は、従来例のごとく接地電源に接続するものではなく
、定電圧切換回路４４に接続している。定電圧切換回路
４４は入力情報変換回路４０によって出力された信号に
基づいて、メモリトランジスタ３への書込動作時におい
てソース領域に印加する電圧レベルを変化させる。入力
情報変換回路４０は、人出力バッフ７３４を介して入力
バッファ３６から出力された入力信号をもとにその信号
を所定の信号に変換する。センスアンプ５０によって出
力された信号は、出力情報変換回路４２を介して出力バ
ッファ３８に出力される。出力情報変換回路４２は、セ
ンスアンプ５０によって出力された多値信号を従来と同
じ２値信号に変換するものである。したがって、この実
施例において人出力バッファ３４を介して入力あるいは
出力される信号は、従来の装置における人出力バラファ
を介して入力または出力される信号と代わるものではな
い。そのためＥＥＰＲＯＭの周辺機器との情報のやり取
りについては、全く考慮を払う必要な〈従来通りの記憶
保持動作を可能とするものである。
第２図は、この発明の一実施例であって、従来例の第１
３図に相当する１ビツトのメモリセルの構成回路を簡略
化して示した図である。
以下、図を参照して従来例に比した特徴部分について説
明する。
コントロールゲート５６およびフローティングゲート５
８を含むメモリトランジスタ３のソース領域は、定電圧
切換回路４４に接続される。定電圧切換回路４４は、先
に述べたように入力信号に応じてメモリトランジスタ３
の書込時におけるソース領域の電圧を任意に変化させる
ものである。
第３図はこの発明の一実施例におけるメモリトランジス
タのゲート電圧／ドレイン電流との関係を示した図であ
る。
図において、横軸にメモリトランジスタのゲート電圧が
とられ、縦軸にメモリトランジスタのドレイン電流がと
られている。また３種類の特性を示す直線６０，６２．
６４が示されており、２種類のリファレンスレベルＩｒ
ｅｆ１．．Ｉｒｅｆ２が破線で示されている。
以下、第２図および第３図を参照して、この発明の一実
施例におけるＥＥＰＲＯＭの動作について説明する。
まず消去動作については、従来例と全く同じなのでここ
での説明を省略する。この状態でのメモリトランジスタ
のしきい値は４Ｖであり、第３図では直線６４としてそ
の特性が示されている。
次に書込動作について説明する。定電圧切換回路４４に
よって発生した電圧をメモリトランジスタ３のソース領
域に与える以外は従来と同様に行なう。すなわち、コン
トロールゲート５６にはＯＶ１メモリトランジスタのド
レイン領域には高電圧（たとえば２０Ｖ）、およびメモ
リトランジスタ３のソース領域には、定電圧切換回路４
４によってたとえば２Ｖを印加する。すると従来例と同
じく、フローティングゲート５８とメモリトランジスタ
３のドレイン領域との間のトンネル酸化膜を介して、ト
ンネル現象によってフローティングゲート５８の電子が
ドレイン拡散領域に引き抜かれる。したがって、メモリ
トランジスタ３のしきい値は徐々に小さくなっていきや
がて一２Ｖに到達する。この状態において、ソース拡散
領域は２Ｖ１コントロールゲート５６はＯＶとなり、そ
のしきい値が一２Ｖになっているので、このメモリトラ
ンジスタはオンとなる。そのためドレイン拡散領域とソ
ース拡散領域とに挾まれた半導体基板のチャンネル領域
に電流が流れ始める。すなわち、高電圧スイッチおよび
コラムスイッチ９がらトランジスタ２２，２を介してメ
モリトランジスタ３の方向に電流が流れることになる。
通常ＥＥＰＲＯＭの高電圧の発生には、チャージポンプ
といつ昇圧回路を使用しているため、電流供給能力はな
い。したがってメモリトランジスタ３に電流か流れると
昇圧回路は高電圧を保持できなくなり、その高電圧のレ
ベルが低下する。すると、トンネル酸化膜には十分な電
界が印加されないのでその結果トンネル現象は起こらず
、書込動作が続かなくなる。言い換えれば、メモリトラ
ンジスタ３のソース拡散領域に定電圧を印加し、書込み
を行なうとメモリトランジスタのチャンネル領域が導通
ずるまでは、そのしきい値はデプレッション側に移動す
る。しかしチャンネル領域が導通ずると、書込動作はそ
れ以上進まずその状態で停止する。上記の例においては
、この状態でのしきい値が一２Ｖとなることになり、第
３図における直線６２で表わされた特性となる。
同様に、メモリトランジスタ３のソース拡散領域に定電
圧切換回路４４によって発生した電圧たとえば４■を加
えると、同様の動作が行なわれ、しきい値が一４Ｖとな
るまではしきい値が変化するがそれ以上のしきい値の変
化は進まなくなる。
この状態でのしきい値は一４Ｖであり、第３図における
直線６０で表わされた特性となる。
このように定電圧切換回路４４によって発生した所定の
定電圧をメモリトランジスタ３のソース拡散領域に印加
して書込み動作を行なうことによって、メモリトランジ
スタの書込深さ（しきい値）を制御することができる。
ここでトンネル酸化膜に係る電界変化について第４図お
よび第５図を参照して説明する。
第４図は、消去動作時におけるしきい値変化および電界
変化のシミュレーションに用いた電源電圧Ｖｌ）Ｉ）の
波形図である。
これによると０■から２０Ｖの電源電圧ＶｐＩ）への立
上げ時間が６００μｓとなっている。
第５図は、しきい値変化と電界変化とを時間変化に対応
して表わした図表である。
図において横軸に時間変化をとり、右の縦軸にはしきい
値電圧、左の縦軸には電界が各々とられている。このシ
ミュレーション結果によって、しきい値の変化はまず時
間の変化に対して電界が大きく変化し、その後引き続い
てしきい値の変化が始まっていることが示されている。
そして所定時間経過後においては電界およびしきい値と
もにその変化量は小さくなり、安定した状態に落ち希く
ことがわかる。この消去時のシミュレーション結果によ
って、書込動作時においても同様の傾向を示すと考える
ことができる。したがって、書込時には所定時間経過後
においては電界の変化量が少なくなり、それに伴いしき
い値の変化量もごく微小となって成るしきい値に落ち着
くことになる。
続いて読出動作について説明する。この場合、ドレイン
拡散領域に１■、コントロールゲート５６およびソース
拡散領域に○Ｖを印加した状態で行なう。第３図におい
て消去状態の特性６４、または書込状態の特性６０．６
２を読出ずために、センスアンプ５０に比較レベルとし
て２種類のリファレンスレベルＩｒｅｆ４．Ｉｒｅｆ２
を設定する。このときメモリトランジスタのソース拡散
領域とドレイン拡散領域との間に発生するドレイン電流
■。が、 Ｉｒｅｆ２＜Ｉ（、のとき、情報の”　１　”にＩ　ｒ
ｅｆ、＜Ｉ（、＜Ｉ　ｒｅｆ２のとき情報の“２″に ＩＤ＜Ｉｒｅｆ、のとき情報の“３″に対応するように
する。このようにすることによって、従来のＥＥＰＲＯ
Ｍであれば２種類の情報しか記憶できなかったものか１
”２”および“３”の３種類の情報を記憶することがで
きる。
なお、上記実施例では、ソース領域に与える定電圧を２
Ｖと４■との２種類にし、消去状態と併せて３値のメモ
リ情報としているが、ソース拡散領域に与える定電圧の
種類をさらに増加させることにより４値、５値またはそ
れ以上の多値にまで拡張していくことも可能である。
第６図は、この発明の他の実施例によるメモリセルアレ
イの構成を示す概略回路図である。
以下、図を参照してその構成について説明する。
図において、トランジスタ２とメモリトランジスタ３と
によって構成される１ビツトのメモリセルフが並列に４
ビツト分構成され、さらにそのメモリトランジスタ３の
各々のコントロールゲートに接続するコントロールゲー
ト線５４が接続されるトランジスタ４とを併せて１バイ
ト６６が構成される。すなわち、トランジスタ２の各々
は、Ｙゲ−ト回路１２のＹデコーダ接続線Ｙ１にそのゲ
トが接続されるトランジスタ２２の各々を介して入出力
ｌ１０ｏ〜■１０３に接続される。トランジスタ４は接
続線Ｙ１にそのゲートが接続されるトランジスタ２０を
介してコントロールゲート号ＣＧに接続される。ｌ・ラ
ンジスタ４とトランジスタ２０との接続点は、コントロ
ールゲート線ＣＧ，を介してコラムラッチおよび高電圧
スイッチ９に接続される。トランジスタ２とトランジス
タ２２との接続点は、それぞれビット線ＢＬ，〜ＢＬ４
を介してラッチおよび高電圧スイッチ９の各々に接続さ
れる。メモリトランジスタ３のソース領域は、それぞれ
定電圧切換回路４４に接続される。同様の要領によって
接続線Ｙ２〜Ｙｎおよびワード線Ｘ２〜Ｘｍに対して１
バイトずつ構成され、それぞれ同様にラッチおよび高電
圧スイ・ソチ９および定電圧切換回路４４に接続される
。この場合メモリトランジスタ３の記憶情報は従来の２
値に対し４値としているものである。この実施例におい
ては、従来の一般のＥＥＰＲＯＭであれば１バイトがコ
ントロールゲート用のトランジスタ１個と８ビツト分の
メモリセルによって構成されていたのに対し、コントロ
ールゲート用のトランジスタ１個と４ビツト分のメモリ
セルによって構成されていることになる。しかも情報の
記憶容量としては従来例と変わらないので、４ビツト分
のメモリセルが占める領域だけ占有面積は小さくなり高
集積化か図られることになる。
第７図は第６図のコントロールゲート線を含めた１ビツ
ト分のメモリセルに対するラッチおよび高電圧スイッチ
の内部回路を示した図である。
以下、図を参照してその構成について説明する。
高電圧スイッチ９ａの内部回路については、従来例の第
１３図にて示したものと同様であるのでここでの説明は
省略する。各ビット線ごとに設けられた高電圧スイッチ
９ａとコントロールゲート線５に設けられた高電圧スイ
ッチ９ｂとに、それぞれ昇圧された高電圧の供給電源ｖ
ｐｐが分岐されて接続供給される。高電圧スイッチ９ａ
とメモリセルフとはビット線６を介して接続され、ピッ
ト線６の途中には接地電源との間にトランジスタＱ、が
接続される。トランジスタＱ１のゲートにはリセット信
号Ｒｅ５ｅｔｌが接続される。同様にコントロールゲー
ト線５の途中にも、接地電源との間にトランジスタＱ２
が接続される。トランジスタＱ２のゲートにはリセット
信号Ｒｅ５ｅｔ２が接続される。これらのリセット信号
の働きによって、ビット線６およびコントロールゲート
線５の接地が可能となり、書込動作または消去動作中に
おいて印加されたビット線６およびコントローゲート線
５の高電圧の残留による誤動作を防止できる。高電圧ス
イッチ９ａとデータラッチ９ＣとがトランジスタＱ５を
介して接続される。同様に高電圧スイッチ９ｂとコント
ロールゲート線ラッチ９ｄも同様にトランジスタを介し
て接続される。データラッチ９Ｃの構成は、電源電圧Ｖ
ｐｐと接地電源との間にトランジスタＱ６およびトラン
ジスタＱ７とトランジスタＱ８およびトランジスタＱ９
とがそれぞれ直列に接続される。トランジスタＱ６．ト
ランジスタＱ８のそれぞれのゲトには、選択信号が接続
される。トランジスタＱ６とトランジスタＱ７との接続
点はトランジスタＱ９のゲートに接続され、トランジス
タＱ８とトランジスタＱ９との接続点はトランジスタＱ
７のゲートに接続され、フリップフロップ回路を構成す
る。トランジスタＱ６とトランジスタＱ７との接続点は
、またトランジスタＱ５に接続される。
コントロールゲート ラッチ９ｃの構成と同様である。
以上のように構成されることによって、ビット線６に与
えられた入出力信号Ｉ１０はトランジスタＱ５を介して
データラッチ９ｃに到達し、そこでその信号がラッチさ
れる。同様にコントロールゲート線５にトランジスタ２
０を介して与えられた制御信号ＣＧは、コントロールゲ
ート線ラッチ９ｄに到達し、そこでその信号がラッチさ
れる。
第８図は、第６図にて示されたこの発明の他の実施例に
おける入力情報変換回路と定電圧切換回路の具体的な構
成を示す回路図である。
以下、図を参照してその構成について説明する。
入力情報変換回路４０の構成は、Ｄ．０人カバッファ３
６ａの出力がＮＡＮＤゲートＮ，、Ｎ２に入力される。
またＤｏ人カバッファ３６ａの出力は、さらにインバー
タＩ，を介してＮＡＮＤゲートＮ３，Ｎ４に入力される
。一方り１人カバッファ３６ｂの出力がＮＡＮＤゲート
Ｎ，、Ｎ３に入力される。またＤ１人カバッファ３６ｂ
の出力は、さらにインバータ■２を介してＮＡＮＤゲー
トＮ２、Ｎ４に入力される。ＮＡＮＤゲートＮ，、Ｎ２
、Ｎ３およびＮ４の出力は、それぞれインバタ１３，Ｉ
４，Ｉ５および■６を介して定電圧切換回路４４に接続
される。定電圧切換回路４４の構成は、定電圧回路Ａ６
６ａ，定電圧回路Ｂ６６ｂ，定電圧回路Ｃ６６ｃ，定電
圧回路Ｄ６６ｄを含む。定電圧回路Ａ６６ａは、電源電
圧ｖｐｐと接地電源との間に直列に接続されるトランジ
スタＱ＋ｏ，ｈランジスタＱＴＩおよびトランジスタＱ
Ｉ２を含む。トランジスタＱ＋ｏ，Ｑ＋＋およびＱ１０
のそれぞれのゲートは、それぞれ電源電圧ＶＴ）ｐ側の
ノードに接続される。トランジスタＱ＋ｏおよびＱｚ　
との接続点は、トランジスタＱ＋３を介して出力され、
各々の定電圧切換回路に対応するメモリトランジスタの
ソース拡散領域に接続される。トランジスタＱ＋３のゲ
ートにはインバータ■３の出力が接続される。同様に定
電圧回路Ｂ，　　Ｃ，　Ｄの出力もトランジスタを介し
てトランジスタＱ＋ａの出力側に接続される。定電圧回
路Ｂ，Ｃ，Ｄの内部構成は基本的には定電圧回路Ａと同
様である。しかしそれぞれそのトランジスタのサイズを
変えることによって、出力される電圧が異なっている。
ここで、この構成によれば従来の１バイト（Ｄｏ−Ｄ，
の８ビツト）分の情報が、４ビツト（Ｄｏ　　”Ｄ＋，
Ｄ２　’Ｄａ，Ｄ４　　”Ｄｓ．Ｄ６　・Ｄ７）にて同
様に記憶保持されることかわかる。すなわち、第８図は
この１ビツト（ＤＯ　　’　Ｄ　＋　）についての入力
情報の変換を示すものである。具体的にはＤｏ人カバッ
ファには、従来通り２値の情報か入力され、Ｄ１人カバ
ッファにも同様に２値の情報が入力される。したがって
、Ｄｏ　とり、とのそれぞれの２値の情報の組合わせに
より４種類の情報が発生することになる。この４種類の
情報に基づいて定電圧切換回路から４種類の定電圧のい
ずれかが発生し、メモリトランジスタのソース拡散領域
に書込時において印加される。その結果、ＤＯおよびり
、の従来であれば２ビツト分のデータが１個のメモリト
ランジスタに１ビツト分のデータとして入力され、記憶
保持されるのである。このようにして、第６図のごと〈
従来の８ビツトよりなる１バイト分のデータをこの実施
例においては、４ビツトよりなる１バイトの構成におい
て置き換えることができる。
第９図は第６図にて示したこの発明の他の実施例におけ
るセンスアンプの構成を示す回路図である。
以下、図を参照してその構成について説明する。
センスアンプは第６図にて示した入出力ｌ１０ｏ　＝　
Ｉ　／　Ｏａのそれぞれのラインについて設けられてい
るが、ここではそのうちの１つの入出力線が接続するセ
ンスアンプについて説明する。入カフ 出力線Ｉ１０と電源電圧ｖｐｐとの間にトランジスタＱ
Ｉ２が接続される。電源電圧ＶｐＩ）と接地電源との間
にＰ型トランジスタＱ＋ｏとＮ型トランジスタＱ＋＋と
が直列に接続される。トランジスタＱ＋ｏおよびＱ、１
のそれぞれのゲートは、トランジスタＱ＋２と入出力Ｉ
１０との接続点に接続される。またその接続点と電源電
圧ＶＴ）Ｔ）との間にＰ型トランジスタＱＩ３とＮ型ト
ランジスタＱ＋ａ　とが直列に接続される。トランジス
タＱ３のゲートは接地電源に接続され、トランジスタＱ
１□およびＱ１０のゲートはトランジスタＱ１ｏおよび
Ｑｚの接続点に接続される。センスアンプは、センスア
ンプＡ３０ａ、センスアンプＢ５０ｂおよびセンスアン
プＣ３０ｃによって構成される。トランジスタＱＩ３と
Ｑ１０　との間の接続点は、センスアンプＡ、Ｂ、Ｃに
それぞれ接続される。センスアンプＡ３０ａを代表とし
て、その構成について説明する。Ｐ型トランジスタＱ１
、とＮ型トランジスタＱ＋６とは、直列に電源電圧Ｖｌ
）Ｉ）に接続し、一方Ｐ型トランジスタＱ８とＮ型トラ
ンジスタＱＩ９とは、同様に電源電圧■ｐｐに直接に接
続する。トランジスタＱＩ６およびＱ１０はトランジス
タＱ＋７を介して接地電源に接続する。トランジスタＣ
Ｌｓ、）ランジスタＱＩａのゲートはトランジスタＱＣ
ｓとトランジスタＱＩ６の接続点に接続される。トラン
ジスタＱＩ９のゲートには比較電位Ｖｒｅｆｌが印加さ
れる。トランジスタＱ＋ａとトランジスタＱ９との接続
点はインバータＩ７を介して出力信号ＳＡＩとなる。セ
ンスアンプＢ５０ｂとセンスアンプＣ３０ｃの内部構成
は、基本的にはセンスアンプＡ３０ａと同様である。但
し比較電位Ｖｒｅｆ２およびＶｒｅｆ３の電位か異なり
、それぞれ該当するトランジスタのゲートに印加されて
いる。
以下、この回路の機能について説明する。
入出力線Ｉ１０に発生したメモリトランジスタのドレイ
ン電流は所定電位に変換されて、トランジスタＱ１６の
ゲートに印加される。トランジスタＱＩ６のゲートに印
加された電位と、比較電位Ｖｒｅｆｌの電位とに応じた
信号が、インバータＩ７を介して出力信号ＳＡＩとして
取出される。
同様にトランジスタＱＩ６のゲートに印加された電位は
センスアンプＢおよびセンスアンプＣにも印加される。
したがって、比較電位Ｖｒｅｆ２およびＶｒｅｆ３の電
位にそれぞれ対応した出力信号ＳＡ２およびＳＡ３が同
様に出力される。これらの出力信号ＳＡＩ、ＳＡ２およ
びＳＡ３の信号情報によって、メモリトランジスタに保
持された４値情報が２値情報に変換されるのである。
第１０図は、第６図にて示したこの発明の他の実施例に
おける出力情報変換回路４２の概略回路構成である。
図において、第９図のセンスアンプＡ−Ｃのそれぞれに
よって出力された出力信号ＳＡＩ〜ＳＡ３は、１ビツト
（Ｄｏ　　”　Ｄ　Ｉ　）としての２値情報に変換され
る。具体的には出力信号ＳＡ２はビットＤ１の２値信号
として接続され、出力信号ＳＡ２、ＳＡＩおよびＳＡ３
は、それぞれＮＯＲゲー）ＮＯ，の入力に接続され、Ｎ
ＯＲゲートＮ。
の出力信号は、ビットＤｏの２値情報として処理される
。このように、従来の２ビット分のデータが１個のメモ
リトランジスタに］ビットとして４値情報で取入れられ
、その出力情報が再度従来の２ビットの各ビットごとの
２値情報として取出されることになる。
第１１図は、この発明のさらに他の実施例における高電
圧スイッチまわりの構成を示す回路図である。
以下、図を参照してその構成について説明する。
高電圧スイッチ９ａの構成そのものは、先の実施例にお
ける第７図の高電圧スイッチ９ａの構成と同一である。
しかし、この実施例においてはトランジスタＱ４と、ト
ランジスタ２２とトランジスタ２との接続点との接続線
（ビット線６）中に、書込終了センス回路６８か設けら
れている。
書込終了センス回路６８の構成について以下説明する。
電源電圧ＶｐＩ）と接地電源との間にＰ型トランジスタ
Ｑ２１　とＮ型トランジスタＱ２２とが直列に接続され
る。ｉ・ランジスタＱ２　＋　、　　Ｑ２２のゲートは
、ノードＮ３に接続される。電源電圧ＶＴ）ｐとノード
Ｎ３との間にトランジスタＱ２３が接続される。さらに
、電源電圧ＶｐｐとノードＮ３との間にＰ型トランジス
タＱ２４　とＮ型トランジスタＱ２５とが直列に接続さ
れる。トランジスタＱ２３．Ｑ２ｇのゲートはトランジ
スタＱ２、とトランジスタＱ２２との接続点に接続され
る。トランジスタＱ２４のゲートは接地される。
電源電圧ＶｐＴ）と接地電源との間にＰ型トランジスタ
Ｑ２６とＮ型トランジスタＱ２７とが直列に接続される
。トランジスタＱ２６１Ｑ２７のゲートはトランジスタ
Ｑ２４　とトランジスタＱ２５との接続点に接続される
。一方、ノードＮ４と接地電源との間にトランジスタＱ
２０が接続される。
トランジスタＱ２０のゲートは、ｌ−ランジスタＱ２６
とトランジスタＱ２７との接続点に接続される。
以下、この構成による動作を説明する。
メモリトランジスタ３に書込みか行なわれているとき、
定電圧切換回路４４によって設定された定電圧に応じた
しきい値電圧にメモリトランジスタ３が達すると、メモ
リトランジスタ３のチャンネル領域に電流が流れる。し
たがって、高電圧スイッチ９ａからメモリセルに向かっ
てビット線６に電流か流れる。ところが高電圧スイッチ
９ａに供給される昇圧された電源電圧ＶｐＴ）は、チャ
ージポンプによって昇圧されているため電源供給能力は
ない。また第７図に示したように、この電源電圧ｖｐｐ
は他のビット線に対応する高電圧スイッチにも高電圧を
供給している。したかってトランジスタＱ３がオンした
状態でビット線６に電流が流れ始めるとその高電圧が保
持されなくなる。
すなわち、１個のメモリトランジスタに電流が流れ始め
ると高電圧の電位レベル自体の値が下がってきてしまう
。そのため他のビット線におけるメモリトランジスタの
しきい値が、所定レベルに達していない場合であっても
それ以上の書込みが行なわれなくなってしまうおそれが
ある。これを防止するためにはメモリトランジスタ３の
書込みが終了した時点でトランジスタＱ３を確実にオフ
する必要がある。そのために設けられたのが、この書込
終了センス回路６８である。すなわち、書込終了センス
回路６８においてビット線６のノードＮ３に流れる電流
を検出し、その電流が成る一定値以上になるトランジス
タＱ２０をオフさせる。
すると、トランジスタＱ２０が接続するビットライン６
のノードＮ４の電位は接地レベルとなり、確実にトラン
ジスタＱ３をオフさせることになる。
その結果、ビット線６を介してのリーク電流をカットす
ることができるので、昇圧された電源電圧ＶｐＩ）に影
響を与えず、信頼のおける書込動作を可能としている。
もっとも、書込終了センス回路を設ける代わりに以下の
ように高電圧スイッチ９ａを設定することも可能である
。
メモリトランジスタ３への書込動作終了時におけるビッ
ト線のリーク電流を前もって計算しておき、そのリーク
電流をもとにノードＮ４の電位をビット線６の抵抗等を
もとに計算し、そのノードＮ４の電位によって確実にオ
フするトランジスタＱ３を選定すれば同様の効果を奏す
ることになる。
なお、第６図にて示した実施例においては、１バイト・
を４ビツトのメモリセルで構成して従来の８ビット分の
データを記憶しているが、従来と同様に１バイトを８ビ
ツトのメモリセルで構成して従来の１６ビツト分のデー
タを記憶することも可能である。
また、上記実施例では、ＥＥＰＲＯＭの入出力情報とし
ての２値のデータを変換してメモリトランジスタに多値
情報を記憶しているが、ＥＥＰＲＯＭの入出力情報自体
を多値データとして、使用できることは言うまでもない
。すなわち、ＥＥＦＲＯＭの周辺装置とのデータのやり
取りが２進法に基づくデジタル情報のみならす、３進法
以上の多値情報とするものにも適用できる。
さらに、上記実施例では、Ｎチャネル型のＥＥＰＲＯＭ
に適用しているが、Ｐチャネル型のＥＥＰＲＯＭにも同
様にこの発明の思想が適用できることは也うまてもない
。
［発明の効果］ 以上のように請求項コに係る発明によれば、書込時にソ
ース領域に定電圧を与えるようにし、その定電圧を任意
に変えることによって、従来１個のメモリトランジスタ
では２値の情報しか記憶できなかったものが、多値の情
報を記憶できるようになり、大容量化または高集積化を
図るＥＥＰＲＯＭか得られる効果がある。
また、請求項２に係る発明によれば、１ビットのメモリ
トランジスタへの多値情報の書込動作か、他のビットへ
の書込動作に影響を与えないので信頼性の高いＥＥＰＲ
ＯＭとなる効果がある。
【図面の簡単な説明】
第１図はこの発明の一実施例によるＥＥＰＲＯＭの構成
を示す概略ブロック図、第２図はこの発明の一実施例に
よる１ビットのメモリセルの構成を示す概略回路図、第
３図はこの発明の一実施例におけるメモリトランジスタ
のゲート電圧とドレイン電流との関係を示した特性図、
第４図は一般のメモリトランジスタの消去動作時におけ
るトンネル酸化膜に係る電界変化のシミュレーションに
用いた電源電圧の波形図、第５図は第４図に示したトン
ネル酸化膜に係る電界変化のシミュレーション結果を示
した図、第６図はこの発明の他の実施例によるメモリア
レイ構成を示す回路図、第７図はこの発明の他の実施例
における１ビツトのメモリセルに関連するコラムラッチ
および高電圧スイッチの構成を示す回路図、第８図はこ
の発明の他の実施例における入力情報変換回路および定
電圧切換回路の構成を示す回路図、第９図はこの発明の
他の実施例におけるセンスアンプの構成を示す回路図、
第１０図はこの発明の他の実施例における出力情報変換
回路の構成を示す回路図、第１１図はこの発明のさらに
他の実施例による１ビツトのメモリセルに対応した書込
終了センス回路を中心とした構成を示す回路図、第１２
図は従来のＥＥＰＲＯＭの構成を示すブロック図、第１
３図は従来のＥＥＰＲＯＭの１ビツトのメモリセルまわ
りの構成を示す回路図、第１４図は一般のＥＥＰＲＯＭ
の構造を示す概略断面図、第１５図は従来のＥＥＦＲＯ
Ｍのゲート電圧とドレイン電流と′の関係を示す特性図
である。 図において、３はメモリトランジスタ、５はコントロー
ルゲート線、６はビット線、７はメモリセル、８はメモ
リセルアレイ、９はコラムラッチおよび高電圧スイッチ
、１２はＹゲート回路、４０は入力情報変換回路、４２
は出力情報変換回路、４４は定電圧切換回路、５０はセ
ンスアンプ、５６はコントロールゲート、５８はフロー
ティングゲート、６８は書き込み終了センス回路である
。 なお、各図中同一符号は同一または相当部分を示す。

Claims (2)

    【特許請求の範囲】
  1. （１）電荷の注入および引き抜きが行なわれるフローテ
    ィングゲートと、 前記フローティングゲートへ電荷を注入する電荷注入手
    段と、 前記電荷注入手段による電荷の注入量を制御する電荷注
    入量制御手段とを備え、 注入された電荷の量に基づいて、しきい値電圧が決定さ
    れる、不揮発性記憶装置。
  2. （２）前記不揮発性記憶装置は、複数存在し、前記不揮
    発性記憶装置の電荷注入手段の各々は、共通の電源電圧
    に接続され、 前記電荷注入手段による前記フローティングゲートへの
    電荷の注入が停止したとき、前記電源電圧との接続を解
    除する電源解除手段を個々に備える、請求項１項記載の
    不揮発性記憶装 置。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03296266A (ja) * 1990-04-13 1991-12-26 Seikosha Co Ltd 記憶回路および記憶制御装置
JPH08181226A (ja) * 1994-12-26 1996-07-12 Nec Corp 半導体記憶装置およびその製造方法
US6038167A (en) * 1995-01-31 2000-03-14 Hitachi, Ltd. Nonvolatile memory device and refreshing method
US6181603B1 (en) 1996-05-01 2001-01-30 Hitachi, Ltd. Nonvolatile semiconductor memory device having plural memory cells which store multi-value information
KR100311339B1 (ko) * 1997-04-15 2001-11-15 니시무로 타이죠 불휘발성반도체기억장치
JP2004220728A (ja) * 2003-01-17 2004-08-05 Fujitsu Ltd 不揮発性多値半導体メモリ
JP2009176366A (ja) * 2008-01-24 2009-08-06 Rohm Co Ltd Ｅｅｐｒｏｍおよびそれを用いた電子機器

Families Citing this family (81)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5218569A (en) 1991-02-08 1993-06-08 Banks Gerald J Electrically alterable non-volatile memory with n-bits per memory cell
US6002614A (en) * 1991-02-08 1999-12-14 Btg International Inc. Memory apparatus including programmable non-volatile multi-bit memory cell, and apparatus and method for demarcating memory states of the cell
US5541878A (en) * 1991-05-09 1996-07-30 Synaptics, Incorporated Writable analog reference voltage storage device
US6222762B1 (en) 1992-01-14 2001-04-24 Sandisk Corporation Multi-state memory
US5657332A (en) * 1992-05-20 1997-08-12 Sandisk Corporation Soft errors handling in EEPROM devices
JP2822791B2 (ja) * 1992-06-30 1998-11-11 日本電気株式会社 半導体装置
US5359896A (en) * 1992-09-03 1994-11-01 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Acceleration recorder and playback module
JPH06318683A (ja) * 1993-05-01 1994-11-15 Toshiba Corp 半導体記憶装置及びその製造方法
US5432735A (en) * 1993-07-08 1995-07-11 Dellusa, L.P. Ternary storage dynamic RAM
US5887145A (en) * 1993-09-01 1999-03-23 Sandisk Corporation Removable mother/daughter peripheral card
US7137011B1 (en) * 1993-09-01 2006-11-14 Sandisk Corporation Removable mother/daughter peripheral card
US5440505A (en) * 1994-01-21 1995-08-08 Intel Corporation Method and circuitry for storing discrete amounts of charge in a single memory element
US5515317A (en) * 1994-06-02 1996-05-07 Intel Corporation Addressing modes for a dynamic single bit per cell to multiple bit per cell memory
WO1995034075A1 (en) * 1994-06-02 1995-12-14 Intel Corporation Sensing schemes for flash memory with multilevel cells
US5497354A (en) * 1994-06-02 1996-03-05 Intel Corporation Bit map addressing schemes for flash memory
JP3563452B2 (ja) * 1994-08-10 2004-09-08 株式会社東芝 セル閾値分布検知回路およびセル閾値分布検知方法
US5469384A (en) * 1994-09-27 1995-11-21 Cypress Semiconductor Corp. Decoding scheme for reliable multi bit hot electron programming
KR970005645B1 (ko) * 1994-10-01 1997-04-18 삼성전자 주식회사 불휘발성 반도체 메모리의 부분 프로그램을 위한 데이터 로딩회로
US5694356A (en) * 1994-11-02 1997-12-02 Invoice Technology, Inc. High resolution analog storage EPROM and flash EPROM
FR2728380A1 (fr) * 1994-12-20 1996-06-21 Sgs Thomson Microelectronics Procede d'ecriture de donnees dans une memoire et memoire electriquement programmable correspondante
US6108237A (en) 1997-07-17 2000-08-22 Micron Technology, Inc. Fast-sensing amplifier for flash memory
WO1996024936A1 (en) * 1995-02-10 1996-08-15 Micron Quantum Devices, Inc. Fast-sensing amplifier for flash memory
US5682496A (en) 1995-02-10 1997-10-28 Micron Quantum Devices, Inc. Filtered serial event controlled command port for memory
US6353554B1 (en) 1995-02-27 2002-03-05 Btg International Inc. Memory apparatus including programmable non-volatile multi-bit memory cell, and apparatus and method for demarcating memory states of the cell
JP2768321B2 (ja) * 1995-02-28 1998-06-25 日本電気株式会社 半導体記憶装置
KR0152914B1 (ko) * 1995-04-21 1998-12-01 문정환 반도체 메모리장치
EP0764952B1 (en) * 1995-07-25 2003-02-05 Texas Instruments Incorporated An apparatus and method for a data path implemented using non-differential current mode techniques
US5572462A (en) * 1995-08-02 1996-11-05 Aplus Integrated Circuits, Inc. Multistate prom and decompressor
KR100221523B1 (ko) * 1995-08-31 1999-09-15 다카노 야스아키 다치 정보를 기억 가능한 메모리셀을 갖는 불휘발성 다치 메모리 장치
US5815434A (en) * 1995-09-29 1998-09-29 Intel Corporation Multiple writes per a single erase for a nonvolatile memory
KR0161867B1 (ko) * 1995-10-11 1998-12-01 문정환 반도체 소자의 가변 문턱전압 조절회로
US5737265A (en) * 1995-12-14 1998-04-07 Intel Corporation Programming flash memory using data stream analysis
US5729489A (en) * 1995-12-14 1998-03-17 Intel Corporation Programming flash memory using predictive learning methods
US5701266A (en) * 1995-12-14 1997-12-23 Intel Corporation Programming flash memory using distributed learning methods
US5677869A (en) * 1995-12-14 1997-10-14 Intel Corporation Programming flash memory using strict ordering of states
US5663925A (en) * 1995-12-18 1997-09-02 Micron Technology, Inc. Method and apparatus for timing control in a memory device
US5680341A (en) * 1996-01-16 1997-10-21 Invoice Technology Pipelined record and playback for analog non-volatile memory
KR100223868B1 (ko) * 1996-07-12 1999-10-15 구본준 비휘발성 메모리를 프로그램하는 방법
DE69626075T2 (de) * 1996-07-25 2003-10-02 Texas Instruments Inc Anordnung und Verfahren zur Ausführung eines Datenpfads mit Gebrauch von nicht differentieller Strommodustechnik
DE69627318T2 (de) * 1996-08-22 2004-02-12 Stmicroelectronics S.R.L., Agrate Brianza Mehrpegelige nichtflüchtige Speicheranordnung
JP3204119B2 (ja) * 1996-09-30 2001-09-04 日本電気株式会社 不揮発性半導体メモリおよびそのデータ書込方法
FR2754100B1 (fr) * 1996-09-30 1998-11-20 Sgs Thomson Microelectronics Memoire a acces serie avec securisation de l'ecriture
US5847991A (en) * 1997-05-20 1998-12-08 Tong; Hing S. System for recording voice as analog values programmed into single bit cells EEPROMs or flash EEPROM
JP3602294B2 (ja) * 1997-05-28 2004-12-15 株式会社ルネサステクノロジ 半導体メモリおよび情報記憶装置
US5909449A (en) * 1997-09-08 1999-06-01 Invox Technology Multibit-per-cell non-volatile memory with error detection and correction
US5910914A (en) * 1997-11-07 1999-06-08 Silicon Storage Technology, Inc. Sensing circuit for a floating gate memory device having multiple levels of storage in a cell
KR100266748B1 (ko) 1997-12-31 2000-10-02 윤종용 반도체 메모리 장치 및 그 장치의 에러 정정 방법
US5969986A (en) * 1998-06-23 1999-10-19 Invox Technology High-bandwidth read and write architectures for non-volatile memories
US6606267B2 (en) 1998-06-23 2003-08-12 Sandisk Corporation High data rate write process for non-volatile flash memories
EP0971361B1 (en) 1998-06-23 2003-12-10 SanDisk Corporation High data rate write process for non-volatile flash memories
KR100299872B1 (ko) * 1998-06-29 2001-10-27 박종섭 다비트데이터기록제어회로
FR2786910B1 (fr) * 1998-12-04 2002-11-29 St Microelectronics Sa Memoire a grille flottante multiniveau
US6269017B1 (en) 1999-03-04 2001-07-31 Macronix International Co., Ltd. Multi level mask ROM with single current path
US6335698B1 (en) 1999-10-08 2002-01-01 Industrial Technology Research Institute Programmable analog-to-digital converter with programmable non-volatile memory cells
US6363008B1 (en) 2000-02-17 2002-03-26 Multi Level Memory Technology Multi-bit-cell non-volatile memory with maximized data capacity
US6707713B1 (en) * 2000-03-01 2004-03-16 Advanced Micro Devices, Inc. Interlaced multi-level memory
EP1193715A1 (en) * 2000-09-20 2002-04-03 STMicroelectronics S.r.l. Nonvolatile memory device, having parts with different access time, reliability and capacity
US7042770B2 (en) 2001-07-23 2006-05-09 Samsung Electronics Co., Ltd. Memory devices with page buffer having dual registers and method of using the same
US6909985B2 (en) * 2002-11-27 2005-06-21 Lockheed Martin Corporation Method and apparatus for recording changes associated with acceleration of a structure
US7173852B2 (en) * 2003-10-03 2007-02-06 Sandisk Corporation Corrected data storage and handling methods
US7012835B2 (en) 2003-10-03 2006-03-14 Sandisk Corporation Flash memory data correction and scrub techniques
US6963506B1 (en) * 2003-10-03 2005-11-08 Advanced Micro Devices, Inc. Circuit and technique for accurately sensing low voltage flash memory devices
US7395404B2 (en) * 2004-12-16 2008-07-01 Sandisk Corporation Cluster auto-alignment for storing addressable data packets in a non-volatile memory array
US7315916B2 (en) 2004-12-16 2008-01-01 Sandisk Corporation Scratch pad block
KR100602320B1 (ko) * 2005-05-03 2006-07-18 주식회사 하이닉스반도체 프로그램 속도가 균일한 비휘발성 메모리 소자
US7260000B2 (en) * 2005-05-25 2007-08-21 Thunder Creative Technologies, Inc. Control signal interface circuit for computer memory modules
US7886204B2 (en) 2006-09-27 2011-02-08 Sandisk Corporation Methods of cell population distribution assisted read margining
US7716538B2 (en) 2006-09-27 2010-05-11 Sandisk Corporation Memory with cell population distribution assisted read margining
US7477547B2 (en) * 2007-03-28 2009-01-13 Sandisk Corporation Flash memory refresh techniques triggered by controlled scrub data reads
US7573773B2 (en) * 2007-03-28 2009-08-11 Sandisk Corporation Flash memory with data refresh triggered by controlled scrub data reads
WO2011005665A1 (en) * 2009-07-10 2011-01-13 Aplus Flash Technology, Inc. Novel high speed high density nand-based 2t-nor flash memory design
JP2011170942A (ja) * 2010-02-22 2011-09-01 Elpida Memory Inc 半導体装置
US8687421B2 (en) 2011-11-21 2014-04-01 Sandisk Technologies Inc. Scrub techniques for use with dynamic read
US9230689B2 (en) 2014-03-17 2016-01-05 Sandisk Technologies Inc. Finding read disturbs on non-volatile memories
US9552171B2 (en) 2014-10-29 2017-01-24 Sandisk Technologies Llc Read scrub with adaptive counter management
US9978456B2 (en) 2014-11-17 2018-05-22 Sandisk Technologies Llc Techniques for reducing read disturb in partially written blocks of non-volatile memory
US9349479B1 (en) 2014-11-18 2016-05-24 Sandisk Technologies Inc. Boundary word line operation in nonvolatile memory
US9449700B2 (en) 2015-02-13 2016-09-20 Sandisk Technologies Llc Boundary word line search and open block read methods with reduced read disturb
US9577854B1 (en) 2015-08-20 2017-02-21 Micron Technology, Inc. Apparatuses and methods for asymmetric bi-directional signaling incorporating multi-level encoding
US9653154B2 (en) 2015-09-21 2017-05-16 Sandisk Technologies Llc Write abort detection for multi-state memories
US10164817B2 (en) * 2017-03-21 2018-12-25 Micron Technology, Inc. Methods and apparatuses for signal translation in a buffered memory

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5886777A (ja) * 1981-11-18 1983-05-24 Citizen Watch Co Ltd Ｍｎｏｓ記憶素子のしきい値電圧の設定方法
JPS5942697A (ja) * 1982-09-01 1984-03-09 Sanyo Electric Co Ltd 不揮発性アナログメモリ装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4449203A (en) * 1981-02-25 1984-05-15 Motorola, Inc. Memory with reference voltage generator
US4627027A (en) * 1982-09-01 1986-12-02 Sanyo Electric Co., Ltd. Analog storing and reproducing apparatus utilizing non-volatile memory elements
US4771404A (en) * 1984-09-05 1988-09-13 Nippon Telegraph And Telephone Corporation Memory device employing multilevel storage circuits
JPS6342100A (ja) * 1986-08-08 1988-02-23 Fujitsu Ltd ３値レベルｒｏｍ
JPS63153799A (ja) * 1986-08-08 1988-06-27 Nec Corp 半導体メモリ
FR2630573B1 (fr) * 1988-04-26 1990-07-13 Sgs Thomson Microelectronics Memoire programmable electriquement avec plusieurs bits d'information par cellule
US5043940A (en) * 1988-06-08 1991-08-27 Eliyahou Harari Flash EEPROM memory systems having multistate storage cells
US5172338B1 (en) * 1989-04-13 1997-07-08 Sandisk Corp Multi-state eeprom read and write circuits and techniques

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5886777A (ja) * 1981-11-18 1983-05-24 Citizen Watch Co Ltd Ｍｎｏｓ記憶素子のしきい値電圧の設定方法
JPS5942697A (ja) * 1982-09-01 1984-03-09 Sanyo Electric Co Ltd 不揮発性アナログメモリ装置

Cited By (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03296266A (ja) * 1990-04-13 1991-12-26 Seikosha Co Ltd 記憶回路および記憶制御装置
JPH08181226A (ja) * 1994-12-26 1996-07-12 Nec Corp 半導体記憶装置およびその製造方法
US6751119B2 (en) 1995-01-31 2004-06-15 Renesas Technology Corp. Clock synchronized non-volatile memory device
US6912156B2 (en) 1995-01-31 2005-06-28 Renesas Technology Corp. Clock synchronized nonvolatile memory device
US6111790A (en) * 1995-01-31 2000-08-29 Hitachi, Ltd. Non-volatile memory device and refreshing method
US6166949A (en) * 1995-01-31 2000-12-26 Hitachi, Ltd. Nonvolatile memory device and refreshing method
US7542339B2 (en) 1995-01-31 2009-06-02 Solid State Storage Solutions, Llc Clock synchronized non-volatile memory device
US6226198B1 (en) 1995-01-31 2001-05-01 Hitachi, Ltd. Nonvolatile memory device and refreshing method
US6256230B1 (en) 1995-01-31 2001-07-03 Hitachi, Ltd. Nonvolatile memory device and refreshing method
US7327604B2 (en) 1995-01-31 2008-02-05 Renesas Technology Corporation Clock synchronized non-volatile memory device
US6366495B2 (en) 1995-01-31 2002-04-02 Hitachi, Ltd. Nonvolatile memory device and refreshing method
US7324375B2 (en) 1995-01-31 2008-01-29 Solid State Storage Solutions, Llc Multi-bits storage memory
US6459614B1 (en) 1995-01-31 2002-10-01 Hitachi, Ltd. Non-volatile memory device and refreshing method
US6747941B2 (en) 1995-01-31 2004-06-08 Renesas Technology Corp. Clock synchronized non-volatile memory device
US7193894B2 (en) 1995-01-31 2007-03-20 Renesas Technology Corp. Clock synchronized nonvolatile memory device
US6038165A (en) * 1995-01-31 2000-03-14 Hitachi, Ltd. Nonvolatile memory device and refreshing method
US6801452B2 (en) 1995-01-31 2004-10-05 Renesas Technology Corp. Clock synchronized non-volatile memory device
US6768672B2 (en) 1995-01-31 2004-07-27 Renesas Technology Corp. Clock Synchronized Non-Volatile Memory Device
US6038167A (en) * 1995-01-31 2000-03-14 Hitachi, Ltd. Nonvolatile memory device and refreshing method
US7286397B2 (en) 1995-01-31 2007-10-23 Renesas Technology Corporation Clock synchronized nonvolatile memory device
US6757194B2 (en) 1995-01-31 2004-06-29 Renesas Technology Corp. Clock synchronized non-volatile memory device
US6804147B2 (en) 1995-01-31 2004-10-12 Renesas Technology Corp. Clock synchronized non-volatile memory device
US6829163B2 (en) 1995-01-31 2004-12-07 Hitachi, Ltd. Clock synchronized nonvolatile memory device
US6847549B2 (en) 1995-01-31 2005-01-25 Renesas Technology Corp. Clock synchronized non-volatile memory device
US6850434B2 (en) 1995-01-31 2005-02-01 Renesas Technology Corp. Clock synchronized nonvolatile memory device
US6868006B2 (en) 1995-01-31 2005-03-15 Renesas Technology Corp. Clock synchronized non-volatile memory device
US6898118B2 (en) 1995-01-31 2005-05-24 Renesas Technology Corp. Clock synchronized non-volatile memory device
US6751120B2 (en) 1995-01-31 2004-06-15 Renesas Technology Corp. Clock synchronized non-volatile memory device
US6965525B2 (en) 1995-01-31 2005-11-15 Renesas Technology Corp. Clock synchronized nonvolatile memory device
US7161830B2 (en) 1995-01-31 2007-01-09 Renesas Technology Corp. Clock synchronized nonvolatile memory device
US6771537B2 (en) 1996-05-01 2004-08-03 Hitachi, Ltd. Nonvolatile semiconductor memory device which stores multi-value information
US7031187B2 (en) 1996-05-01 2006-04-18 Hitachi, Ltd. Nonvolatile semiconductor memory device which stores multi-value information
US7245532B2 (en) 1996-05-01 2007-07-17 Renesas Technology Corporation Nonvolatile semiconductor memory device which stores multi-value information
US6396736B1 (en) 1996-05-01 2002-05-28 Hitachi, Ltd. Nonvolatile semiconductor memory device which stores multi-value information
US7394697B2 (en) 1996-05-01 2008-07-01 Renesas Technology Corp. Nonvolatile semiconductor memory device which stores multi-value information
US6181603B1 (en) 1996-05-01 2001-01-30 Hitachi, Ltd. Nonvolatile semiconductor memory device having plural memory cells which store multi-value information
KR100311339B1 (ko) * 1997-04-15 2001-11-15 니시무로 타이죠 불휘발성반도체기억장치
JP2004220728A (ja) * 2003-01-17 2004-08-05 Fujitsu Ltd 不揮発性多値半導体メモリ
JP2009176366A (ja) * 2008-01-24 2009-08-06 Rohm Co Ltd Ｅｅｐｒｏｍおよびそれを用いた電子機器

Also Published As

Publication number Publication date
JPH07105146B2 (ja) 1995-11-13
KR930004626B1 (ko) 1993-06-02
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DE3925153C2 (ja) 1992-11-05
US5262984A (en) 1993-11-16

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