JP2004220728A - 不揮発性多値半導体メモリ - Google Patents
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Abstract
【課題】不揮発性メモリセルへの多値データの書き込み時間を短縮する。
【解決手段】複数の不揮発性メモリセルは、入出力ノードを介して直列に接続されている。書き込み動作または検証動作において、複数のソース線は、スイッチ制御回路により動作するスイッチを介して所定のビット線（入出力ノード）にそれぞれ接続される。このため、電圧生成回路により生成される複数のソース電圧を、メモリセルの入出力ノードにそれぞれ供給できる。このため、１回の書き込み動作で複数の論理値を複数のメモリセルにそれぞれ書き込むことができる。また、異なる論理値がそれぞれ書き込まれた複数のメモリセルを、１回の検証動作で検証できる。この結果、書き込み動作および検証動作の実行時間を短縮できる。
【選択図】 図１
【解決手段】複数の不揮発性メモリセルは、入出力ノードを介して直列に接続されている。書き込み動作または検証動作において、複数のソース線は、スイッチ制御回路により動作するスイッチを介して所定のビット線（入出力ノード）にそれぞれ接続される。このため、電圧生成回路により生成される複数のソース電圧を、メモリセルの入出力ノードにそれぞれ供給できる。このため、１回の書き込み動作で複数の論理値を複数のメモリセルにそれぞれ書き込むことができる。また、異なる論理値がそれぞれ書き込まれた複数のメモリセルを、１回の検証動作で検証できる。この結果、書き込み動作および検証動作の実行時間を短縮できる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、一つのメモリセルに複数ビットのデータを記憶する不揮発性多値半導体メモリおよび不揮発性多値半導体メモリの動作方法に関する。
【０００２】
【従来の技術】
フラッシュメモリ等の不揮発性半導体メモリは、メモリセルの電荷蓄積層中に電子を注入し、メモリセルの閾値電圧を変えることで、データを記憶している。メモリセルの閾値電圧は、電子が電荷蓄積層に存在すると高くなり、電子が電荷蓄積層中に存在しないと低くなる。フラッシュメモリのメモリセルが２値データを記憶する場合、一般に、閾値電圧が高く、読み出し動作時にメモリセルに電流が流れない状態が、”データ０”が書き込まれた状態（”０状態”）であり、閾値電圧が低く、読み出し動作時にメモリセルに電流が流れる状態が、”データ１”が書き込まれた状態（”１状態”＝消去状態）である。
【０００３】
”０状態”および”１状態”は、読み出し動作時にメモリセルに流れる電流（メモリセル電流）を基準電流と比較することで検出される。
この種の不揮発性半導体メモリは、記憶容量（記憶密度）が年々高くなってきている。記憶密度を高める手法として、メモリセルの閾値電圧を３通り以上に制御することで多値データを記憶させる不揮発性多値半導体メモリが開発されている（例えば、特許文献１参照）。また、メモリセルの絶縁膜中に局所的に電子を注入することで、多値データを記憶する不揮発性メモリセルが開発されている（例えば、特許文献２参照）。
【０００４】
【特許文献１】
特開平１０−９２１８６号公報（７〜８ページ、図２、３）
【特許文献２】
特開２００１−５７０９３号公報（３〜４ページ、図３）
【０００５】
【発明が解決しようとする課題】
従来の不揮発性多値半導体メモリでは、メモリセルの閾値電圧は、書き込みデータの論理値毎に順次変えられて、多値データが複数のメモリセルに書き込まれる。１回の書き込み動作では、複数のメモリセルに同じ電荷量しか注入できない。このため、一つのメモリセルに記憶するデータのビット数が増えるほど、書き込み回数は増加し、書き込み時間は長くなる。
また、一般に不揮発性半導体メモリでは、メモリセルにデータが正しく書き込まれたことをチェックするベリファイ動作が、書き込み動作の後に必要である。従来、ベリファイ動作は、論理値毎に実施されている。このため、書き込み動作と同様に、一つのメモリセルに記憶するデータのビット数が増えるほど、ベリファイ回数は増加し、ベリファイ時間は長くなる。
【０００６】
本発明の目的は、不揮発性多値半導体メモリにおいて、メモリセルへの多値データの書き込み時間を短縮することにある。
本発明の別の目的は、不揮発性多値半導体メモリにおいて、メモリセルに書き込まれた多値データのベリファイ時間を短縮することにある。
【０００７】
【課題を解決するための手段】
請求項１の不揮発性多値半導体メモリでは、電荷を蓄積する電荷蓄積層を有する複数の不揮発性メモリセルは、入出力ノードを介して直列に接続されている。ワード線は、メモリセルの制御ゲートに接続されている。複数のビット線は、入出力ノードにそれぞれ接続されている。電圧生成回路は、複数のソース線およびドレイン線にそれぞれ供給される複数のソース電圧およびドレイン電圧を生成する。複数のスイッチは、各ビット線とソース線との間、および各ビット線とドレイン線との間にそれぞれ配置されている。スイッチ制御回路は、メモリセルにデータを書き込む書き込み動作およびメモリセルに書き込まれたデータの論理レベルを確認する検証動作時に、スイッチをオンするスイッチ制御信号を生成する。ビット線は、スイッチ制御信号により、複数のソース線およびドレイン線のいずれかにそれぞれ接続される。
【０００８】
書き込み動作または検証動作において、複数のソース線を任意のビット線に接続できるため、互いに異なる複数のソース電圧を、ビット線を介して複数のメモリセルの入出力ノードに供給できる。このため、１回の書き込み動作で複数の論理値を複数のメモリセルにそれぞれ書き込むことができる。また、異なる論理値がそれぞれ書き込まれた複数のメモリセルを、１回の検証動作で検証できる。この結果、１つのメモリセルに複数ビットを記憶する不揮発性多値半導体メモリにおいて、書き込み動作および検証動作の実行時間を短縮できる。すなわち、メモリセルにデータを書き込む書き込み時間（ビジー時間）を短縮できる。
【０００９】
請求項２の不揮発性多値半導体メモリでは、電圧生成回路は、書き込み動作において、ソース線に書き込みデータの論理値に対応する複数の書き込み電圧をそれぞれ出力し、ドレイン線に第１ドレイン電圧を出力する。このため、１つのメモリセルに複数ビットを記憶する不揮発性多値半導体メモリにおいて、１回の書き込み動作で複数の論理値を複数のメモリセルにそれぞれ書き込むことができる。
【００１０】
請求項３の不揮発性多値半導体メモリでは、スイッチ制御回路は、外部端子を介して供給される複数ビットの書き込みデータおよび書き込みデータを書き込むメモリセルを示すアドレスに応じて、スイッチ制御信号を出力する。このため、アドレスに応じて選択されるメモリセルに、書き込みデータが示す論理値を確実に書き込むことができる。また、メモリセルに書き込まれたデータを確実に検証できる。
【００１１】
請求項４の不揮発性多値半導体メモリでは、ソース線の数は、書き込みデータの論理数に対応している。電圧生成回路は、書き込み動作において、書き込みデータの論理値にそれぞれ対応する複数の書き込み電圧をソース線に１回で出力する。このため、１回の書き込み動作で、全ての論理値をメモリセルに書き込むことができる。この結果、書き込み動作時間を最短にできる。
【００１２】
請求項５の不揮発性多値半導体メモリでは、ソース線の数は、書き込みデータの論理数より少ない。電圧生成回路は、書き込み動作において、書き込みデータの論理値にそれぞれ対応する複数の書き込み電圧を、ソース線に複数回に分けて出力する。このため、ソース線の本数、すなわち配線領域を最小限にして、全ての論理値をメモリセルに書き込むことができる。配線領域が最小限になるため、チップサイズを削減できる。同時に、１回の書き込みサイクルにおける多値メモリセルへの書き込み回数を従来に比べ少なくできる。
【００１３】
請求項６の不揮発性多値半導体メモリでは、電圧生成回路は、メモリセルに書き込まれたデータの論理レベルを確認する検証動作において、ソース線に書き込みデータの論理値に対応する複数の検証電圧をそれぞれ出力し、ドレイン線に第２ドレイン電圧を出力する。このため、１つのメモリセルに複数ビットを記憶する不揮発性多値半導体メモリにおいて、１回の検証動作で複数の論理値が書き込まれた複数のメモリセルを検証できる。
【００１４】
請求項７の不揮発性多値半導体メモリでは、ソース線の数は、書き込みデータの論理数に対応している。電圧生成回路は、検証動作において、書き込みデータの論理値にそれぞれ対応する複数の検証電圧を、ソース線に１回で出力する。このため、１回の検証動作で、全ての論理値が書き込まれた複数のメモリセルを検証できる。この結果、検証動作時間を最短にできる。
【００１５】
請求項８の不揮発性多値半導体メモリでは、ソース線の数は、書き込みデータの論理数より少ない。電圧生成回路は、検証動作において、書き込みデータの論理値にそれぞれ対応する複数の検証電圧を、ソース線に複数回に分けて出力する。このため、ソース線の本数、すなわち配線領域を最小限にして、全ての論理値が書き込まれたメモリセルを検証できる。配線領域が最小限になるため、チップサイズを削減できる。同時に、１回の書き込みサイクルにおける多値メモリセルの検証回数を従来に比べ少なくできる。
【００１６】
請求項９の不揮発性多値半導体メモリでは、ワード電圧生成回路は、メモリセルへのデータの書き込み中に、ワード線に書き込みワード電圧を供給するとともに、メモリセルに書き込まれたデータの検証中に、ワード線に検証ワード電圧を供給する。複数のソース線を形成することで、ワード線に接続された複数のメモリセルに、１回の書き込み動作で複数の論理値をそれぞれ書き込むことができる。また、ワード線に接続され異なる論理値がそれぞれ書き込まれた複数のメモリセルを、１回の検証動作で検証できる。
【００１７】
請求項１０の不揮発性多値半導体メモリでは、各メモリセルの電荷蓄積層は、データの論理値に応じて局所的にキャリアをトラップするトラップ絶縁膜として形成されている。例えば、トラップ絶縁膜の複数箇所にそれぞれキャリアをトラップさせることで、１つのメモリセルにより多くのビット数のデータを記憶できる。多くのビット数のデータを記憶させる場合にも、書き込み動作時間および検証動作時間を従来に比べ短縮できる。
【００１８】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本で構成されている。図中の二重丸は、外部端子を示している。
図１は、本発明の不揮発性多値半導体メモリの第１の実施形態を示している。この実施形態は、請求項１〜４、請求項６、請求項７、請求項９および請求項１０に対応している。
この不揮発性多値半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用してフラッシュメモリとして形成されている。
【００１９】
フラッシュメモリは、内部電圧生成回路１０、高電圧生成回路１２、状態制御回路１４、コマンドレジスタ１６、アドレスレジスタ１８、ステータスレジスタ２０、ロウアドレスデコーダ２４、コラムアドレスデコーダ２６、ページバッファ２８、メモリセルアレイ３０、およびＩ／Ｏバッファ３２を有している。
内部電圧生成回路１０は、状態制御回路１４からの制御信号に応じて、複数種の内部電圧を生成し、生成した電圧をロウアドレスデコーダ２４およびコラムアドレスデコーダ２６に供給する。高電圧発生回路１２は、状態制御回路１４からの制御信号に応じて、ワード線電圧等の高電圧を生成し、生成した電圧をロウデコーダ２４およびメモリセルアレイ３０に供給する。
【００２０】
状態制御回路１４は、外部端子を介して供給されるコマンド信号ＣＭＤ１（アドレスラッチイネーブル信号、コマンドラッチイネーブル信号、スペアエリアイネーブル信号、ライトプロテクト信号等）、コマンド信号ＣＭＤ２（チップイネーブル信号、リードイネーブル信号、ライトイネーブル信号等）、およびコマンドレジスタ１６からの制御信号を受け、読み出し動作、書き込み動作（プログラム動作）、および消去動作を実行するための複数の制御信号を生成する。また、状態制御回路１４は、チップの状態に応じて、レディー／ビジー信号Ｒ／Ｂを出力する。
【００２１】
コマンドレジスタ１６は、入出力端子Ｉ／Ｏに供給されるコマンド信号を、Ｉ／Ｏバッファ３２を介して受け、受けた信号を状態制御回路１４に出力する。アドレスレジスタ１８は、入出力端子Ｉ／Ｏに供給されるアドレス信号を、Ｉ／Ｏバッファ３２を介して受け、受けた信号をロウアドレスデコーダ２４およびコラムアドレスデコーダ２６に出力する。Ｉ／Ｏバッファ３２は、入出力端子Ｉ／Ｏを介してコマンド信号、アドレス信号、およびデータ信号を受ける。データ信号は、センスアンプ／バッファ２８に入出力される。
【００２２】
ロウアドレスデコーダ２４は、アドレスレジスタ１８からのアドレス信号（上位ビット）に応じてワード線ＷＬのいずれかを選択する。ロウアドレスデコーダ２４は、選択したワード線ＷＬにプログラム電圧、検証電圧、読み出し電圧、または消去電圧を供給する。コラムアドレスデコーダ２６は、アドレスレジスタ１８からのアドレス信号（下位ビット）に応じて所定のビット線ＢＬを選択する。具体的には、アクセスされるメモリセルＭＣの両側のビット線ＢＬがアドレス信号に応じて選択される。選択されたビット線ＢＬは、後述するコラムアドレスデコーダ２６により、所定の電圧に設定される。
【００２３】
センスアンプ／バッファ２８は、複数のセンスアンプおよびデータを一時保持するバッファを有している。センスアンプ／バッファ２８は、書き込み動作時に、Ｉ／Ｏバッファ３２を介して入出力端子Ｉ／Ｏから順次供給される書き込みデータをバッファに保持し、保持したデータに応じてビット線ＢＬを所定の電圧に設定する。また、センスアンプ／バッファ２８は、読み出し動作時に、ビット線ＢＬを介して伝達されるメモリセルＭＣからのメモリセル電流を基準電流と比較し、メモリセルＭＣに保持されているデータの論理レベルを検出する。すなわち、メモリセルアレイ３０からの読み出しデータは、センスアンプで増幅される。増幅されたデータは、バッファに蓄えられ、Ｉ／Ｏバッファ３２を介して入出力端子Ｉ／Ｏに出力される。
【００２４】
メモリセルアレイ３０は、マトリックス状に配置された複数のメモリセルＭＣ、図の横方向に配線された複数のワード線ＷＬ、および図の縦方向に沿って配線された複数のビット線を有している。図の横方向に並ぶメモリセルＭＣは、入出力ノードＮＤを介して直列に接続されている。図の横方向に並ぶメモリセルＭＣの制御ゲートは、同じワード線ＷＬに接続されている。図の縦方向に並ぶメモリセルＭＣの入出力ノードＮＤは、ビット線ＢＬを介して互いに接続されている。各ビット線ＢＬは、図の左右両側に隣接するメモリセルＭＣに共有されている。この種のメモリセルアレイは、一般に仮想接地型と称されている。
【００２５】
各メモリセルＭＣは、キャリア（電子）を蓄積するトラップゲートＴＧを有するトランジスタ（セルトランジスタ）で構成されている。トラップゲートＴＧにトラップされたキャリアは、トラップゲートＴＧ内を移動しない。これを利用して、セルトランジスタの閾値電圧は、局所的に変化可能である。
本実施形態では、メモリセルＭＣは、トラップゲートＴＧにおける両入出力ノードＮＤ側（セルトランジスタのチャネル領域のソース側、ドレイン側）に形成されたトラップ領域（図の白い四角形）に、それぞれ書き込みデータを保持できる。すなわち、このメモリセルＭＣは、ダブルビット構造である。各トラップ領域は、トラップされる電子の量に応じて２ビットの書き込みデータを保持できる。このため、一つのメモリセルＭＣは、４ビットのデータ（１６値）を記憶できる。
【００２６】
図２は、図１に示したメモリセルアレイ３０およびコラムアドレスデコーダ２６の要部を示している。
メモリセルアレイ３０は、アドレス信号の上位ビットで識別される複数のメモリブロックで構成されており、各メモリブロックは、８ビットのデータ端子Ｉ／Ｏ０−Ｉ／Ｏ７に対応する８個のメモリ領域ＭＡ０−７を有している。各メモリブロック内において、ワード線ＷＬは、８個のメモリ領域ＭＡ０−７に共通に配線されている。
【００２７】
コラムアドレスデコーダ２６は、メモリ領域ＭＡ０−７に対応する複数のソース線領域ＳＬＡ０−ＳＬＡ７（データ端子Ｉ／Ｏ０−Ｉ／Ｏ７に対応）を有している。各ソース線領域ＳＬＡ０−ＳＬＡ７は、第１および第２スイッチ制御回路３４、３６、電圧制御回路３８、複数の第１スイッチＳＷ１、複数の第２スイッチＳＷ２、第１スイッチ制御線ＳＣ１（ＳＣ１１、ＳＣ１２、ＳＣ１３、ＳＣ１４、．．．）、第２スイッチ制御線ＳＣ２（ＳＣ２１、ＳＣ２２、ＳＣ２３、ＳＣ２４、．．．）、ソース線ＳＬ１−ＳＬ３、およびドレイン線ＤＬを有している。
【００２８】
第１スイッチ制御回路３４は、書き込み動作時および書き込み動作後の検証動作時に、アドレス信号（下位ビット）および書き込みデータの論理値に応じて、所定の第１スイッチ制御線ＳＣ１に高レベルの第１スイッチ制御信号を出力する。第１スイッチ制御信号の出力により、１つおきのビット線ＢＬ毎にスイッチＳＷ１のいずれかがオンする。
【００２９】
第２スイッチ制御回路３６は、書き込み動作時および書き込み動作後の検証動作時に、アドレス信号（下位ビット）および書き込みデータの論理値に応じて、所定の第２スイッチ制御線ＳＣ２に高レベルの第２スイッチ制御信号を出力する。第２スイッチ制御信号の出力により、１つおきのビット線ＢＬ毎にスイッチＳＷ２のいずれかがオンする。
【００３０】
電圧制御回路３８は、メモリセルＭＣにデータを書き込む書き込みサイクルにおいて、書き込みデータの３種類の論理値に対応する３つの書き込み電圧をソース線ＳＬ１−ＳＬ３にそれぞれ出力し、第１ドレイン電圧をドレイン線ＤＬに出力する（書き込み動作）。次に、電圧制御回路３８は、書き込みデータの３種類の論理値に対応する３つの検証電圧を、ソース線ＳＬ１−ＳＬ３にそれぞれ出力し、第２ドレイン電圧をドレイン線ＤＬに出力する（検証動作）。
【００３１】
書き込み電圧、検証電圧、第１および第２ドレイン電圧は、図１に示した内部電圧生成回路１０により生成される。
図３は、図１に示した内部電圧生成回路１０および高電圧生成回路１２が生成する電圧を示している。
書き込み動作（プログラム動作）において、内部電圧生成回路１０は、書き込みデータの論理Ｌ１、Ｌ２、Ｌ３にそれぞれ対応する書き込み電圧ＶＳ１、ＶＳ２、ＶＳ３（例えば、それぞれ０．１５Ｖ、０．１０Ｖ、０．０５Ｖ）と、第１ドレイン電圧ＶＤＰ（例えば、６．０Ｖ）とを出力する。論理Ｌ１、Ｌ２、Ｌ３は、２進数の”１０”、”０１”、”００”にそれぞれ対応する。高電圧生成回路１２は、ゲート電圧ＶＧＰ（例えば、９．８Ｖ）を出力する。ゲート電圧ＶＧＰは、アドレス信号（上位ビット）に応じてロウアドレスデコーダ２４により選択されるワード線ＷＬに供給される。非選択のワード線ＷＬには、接地電圧が供給される。
【００３２】
書き込み動作後の検証動作において、内部電圧生成回路１０は、書き込みデータの論理Ｌ１、Ｌ２、Ｌ３にそれぞれ対応する検証電圧ＶＶ１、ＶＶ２、ＶＶ３（例えば、それぞれ０．１５Ｖ、０．１０Ｖ、０．０５Ｖ）と、第１ドレイン電圧ＶＤＲ（例えば、４．０Ｖ）を出力する。高電圧生成回路１２は、ゲート電圧ＶＲＤ（例えば、４．０Ｖ）を出力する。ゲート電圧ＶＲＤは、書き込み動作中に選択されたワード線ＷＬに供給される。非選択のワード線ＷＬには、接地電圧が供給される。
【００３３】
図４は、第１の実施形態における書き込みデータの論理値とメモリセルＭＣの閾値電圧との関係を示している。なお、図４は、メモリセルＭＣの１つのトラップ領域（図１の白い四角形）について示している。上述したように、１つのメモリセルＭＣは、２つのトラップ領域により１６値を記憶できる。以降の説明では、書き込みデータの論理Ｌ０−Ｌ３に対応する閾値電圧の分布領域を、それぞれ領域Ｌ０−Ｌ３と称する。
【００３４】
メモリセルＭＣの各トラップ領域の閾値電圧は、書き込まれるデータの論理値に応じて、領域Ｌ０−Ｌ３のいずれかに分布する。領域Ｌ０−Ｌ３は、２ビットデータの”１１”、”１０”、”０１”、”００”にそれぞれ対応している。領域Ｌ０は、閾値電圧が負であり、消去状態のメモリセルＭＣ（トラップ領域）の分布である。この領域では、セルトランジスタは、ディプレッショントランジスタとして動作する。領域Ｌ１−Ｌ３のメモリセルは、閾値電圧が正であり、セルトランジスタは、エンハンスメントトランジスタとして動作する。
【００３５】
メモリセルＭＣは、消去状態で論理Ｌ０（”１１”）を記憶している。このため、メモリセルＭＣに残りの３通りの論理Ｌ１−Ｌ３を書き込むために、３種類の書き込み電圧ＶＳ１−ＶＳ３および３種類の検証電圧ＶＶ１−ＶＶ３が必要になる。この実施形態では、３種類の書き込み電圧ＶＳ１−ＶＳ３をそれぞれ供給するソース線ＳＬ１−ＳＬ３を独立に形成しているため、１回の書き込み動作で、メモリセルＭＣに全ての論理を書き込むことができる。また、３種類の検証電圧ＶＶ１−ＶＶ３をそれぞれ供給するソース線ＳＬ１−ＳＬ３を独立に形成しているため、１回の検証動作で、メモリセルＭＣに書き込まれている全ての論理を検証できる。
【００３６】
データの書き込み（プログラム）は、各トラップ領域について、閾値電圧がＶＴ（ＶＴ１、ＶＴ２、ＶＴ３）を超えるまで行われる。例えば、トラップ領域に論理”１０”を書き込む場合、そのセルトランジスタの閾値電圧がＶＴ１を超えるまで、書き込み動作と検証動作とが繰り返される。そして、各トラップ領域の閾値電圧は、領域Ｌ０−Ｌ３のいずれかに設定される。
【００３７】
データの読み出しは、セルトランジスタの閾値電圧を参照電圧ＶＲ（ＶＲ１、ＶＲ２、ＶＲ３）と比較することで行われる。セルトランジスタの閾値電圧が参照電圧ＶＲ１より低いとき、トラップ領域に保持されているデータは、”１１”と判定される。セルトランジスタの閾値電圧が参照電圧ＶＲ１、ＶＲ２の間にあるとき、トラップ領域に保持されているデータは、”１０”と判定される。セルトランジスタの閾値電圧が参照電圧ＶＲ２、ＶＲ３の間にあるとき、トラップ領域に保持されているデータは、”０１”と判定される。セルトランジスタの閾値電圧が参照電圧ＶＲ３より高いとき、トラップ領域に保持されているデータは、”００”と判定される。
【００３８】
図５は、第１の実施形態における書き込み動作を示している。
書き込み動作では、各メモリ領域ＭＡ０−７毎に、ワード線ＷＬおよびビット線ＢＬにより選択される１つのメモリセルＭＣにデータが書き込まれる。この例では、データ端子Ｉ／Ｏ０に対応するメモリ領域ＭＡのメモリセルＭＣ（ワード線ＷＬ２に接続されるメモリセルＭＣの１つ）に論理Ｌ１（”１０”）が書き込まれ、データ端子Ｉ／Ｏ１に対応するメモリ領域ＭＡのメモリセルＭＣに論理Ｌ２（”０１”）が書き込まれ、データ端子Ｉ／Ｏ７に対応するメモリ領域ＭＡのメモリセルＭＣに論理Ｌ３（”００”）が書き込まれる。ゲート電圧ＶＧＰ（９．８Ｖ）がワード線ＷＬ２に供給され、接地電圧がその他のワード線ＷＬに供給される。
【００３９】
データ端子Ｉ／Ｏ０に対応するソース線領域ＳＬＡ０の電圧生成回路３８は、書き込み電圧ＶＳ１、ＶＳ２、ＶＳ３（それぞれ、０．１５Ｖ、０．１０Ｖ、０．０５Ｖ）をソース線ＳＬ１−ＳＬ３にそれぞれ出力し、第１ドレイン電圧ＶＤＰ（６．０Ｖ）をドレイン線ＤＬに出力する。
第１および第２スイッチ制御回路３４、３６は、アドレス信号および書き込みデータに応じて、図に丸印で示したスイッチＳＷ１、ＳＷ２をオンさせるために、第１および第２スイッチ制御線ＳＣ１、ＳＣ２にスイッチ制御信号（高レベル）を出力する。
【００４０】
論理Ｌ１が書き込まれるメモリセルＭＣに接続されたビット線ＢＬ２、ＢＬ３は、プリチャージ電圧（フローティング）から書き込み電圧ＶＳ１および第１ドレイン電圧ＶＤＰにそれぞれ変化する。他のビット線ＢＬは、書き込み電圧ＶＳ１または第１ドレイン電圧ＶＤＰにそれぞれ変化する。このため、データが書き込まれないメモリセルＭＣは、ソース・ドレイン間電圧が０Ｖになり、誤書き込みが防止される。
【００４１】
データ端子Ｉ／Ｏ１、Ｉ／Ｏ７に対応するソース線領域ＳＬＡ１、ＳＬＡ７の電圧生成回路３８は、書き込み電圧ＶＳ１、ＶＳ２、ＶＳ３（それぞれ、０．１５Ｖ、０．１０Ｖ、０．０５Ｖ）を、ソース線ＳＬ１−ＳＬ３にそれぞれ出力し、第１ドレイン電圧ＶＤＰ（６．０Ｖ）をドレイン線ＤＬに出力する。ソース線領域ＳＬＡ１の第１および第２スイッチ制御回路３４、３６の動作により、論理Ｌ２が書き込まれるメモリセルＭＣに接続された一対のビット線ＢＬは、プリチャージ電圧（フローティング）から書き込み電圧ＶＳ２および第１ドレイン電圧ＶＤＰにそれぞれ変化する。他のビット線ＢＬは、書き込み電圧ＶＳ２または第１ドレイン電圧ＶＤＰにそれぞれ変化する。同様に、ソース線領域ＳＬＡ７の第１および第２スイッチ制御回路３４、３６の動作により、論理Ｌ３が書き込まれるメモリセルＭＣに接続された一対のビット線ＢＬは、プリチャージ電圧（フローティング）からソース電圧ＶＳ３およびドレイン電圧ＶＤＰにそれぞれ変化する。他のビット線ＢＬは、書き込み電圧ＶＳ３または第１ドレイン電圧ＶＤＰにそれぞれ変化する。
【００４２】
そして、メモリセルＭＣのトラップ領域の一方（黒い四角で示した図の左側のトラップ領域）に書き込みデータの論理値に応じた電子がそれぞれトラップされる。すなわち、書き込み動作が実行される。なお、論理Ｌ１をトラップ領域の他方に書き込む場合、ビット線ＢＬ３に第１ドレイン電圧ＶＤＰが供給され、ビット線ＢＬ２にソース電圧ＶＳ１が供給される。
【００４３】
このように、本実施形態では、第１および第２スイッチ制御回路３４、３６が、ビット線ＢＬをソース線ＳＬ１−３、ドレイン線ＤＬに選択的に接続することで、論理値が互いに異なる書き込みデータを、１回の書き込み動作で複数のメモリセルＭＣに同時に書き込むことができる。
図６は、第１の実施形態における書き込み動作後の検証動作を示している。検証動作は、メモリセルＭＣ（図の左側のトラップ領域）にデータが正しく書き込まれたことを確認するための動作である。
【００４４】
まず、ゲート電圧ＶＧＰ（９．８Ｖ）が、ワード線ＷＬ２に供給され、接地電圧が、その他のワード線ＷＬに供給される。
データ端子Ｉ／Ｏ０に対応するソース線領域ＳＬＡ０の電圧生成回路３８は、検証電圧ＶＶ１、ＶＶ２、ＶＶ３（それぞれ、０．１５Ｖ、０．１０Ｖ、０．０５Ｖ）を、ソース線ＳＬ１−ＳＬ３にそれぞれ出力し、第２ドレイン電圧ＶＤＲ（４．０Ｖ）をドレイン線ＤＬに出力する。
【００４５】
第１および第２スイッチ制御回路３４、３６は、アドレス信号および書き込みデータに応じて、図に丸印で示したスイッチＳＷ１、ＳＷ２をオンさせるために、第１および第２スイッチ制御線ＳＣ１、ＳＣ２にスイッチ制御信号（高レベル）を出力する。
書き込み動作により論理Ｌ１が書き込まれたメモリセルＭＣに接続されたビット線ＢＬ２、ＢＬ３は、プリチャージ電圧（フローティング）から検証電圧ＶＶ１および第２ドレイン電圧ＶＤＲにそれぞれ変化する。他のビット線ＢＬは、ソース電圧ＶＶ１または第２ドレイン電圧ＶＤＲにそれぞれ変化する。このため、データが書き込まれないメモリセルＭＣは、ソース・ドレイン間電圧が０Ｖになり、誤書き込みが防止される。
【００４６】
データ端子Ｉ／Ｏ１、Ｉ／Ｏ７に対応するソース線領域ＳＬＡ１、ＳＬＡ７の電圧生成回路３８は、検証電圧ＶＶ１、ＶＶ２、ＶＶ３（それぞれ、０．１５Ｖ、０．１０Ｖ、０．０５Ｖ）を、ソース線ＳＬ１−ＳＬ３にそれぞれ出力し、第２ドレイン電圧ＶＤＲ（４．０Ｖ）をドレイン線ＤＬに出力する。ソース線領域ＳＬＡ１の第１および第２スイッチ制御回路３４、３６の動作により、論理Ｌ２が書き込まれるメモリセルＭＣに接続された一対のビット線ＢＬは、プリチャージ電圧（フローティング）から検証電圧ＶＶ２および第２ドレイン電圧ＶＤＲにそれぞれ変化する。他のビット線ＢＬは、検証電圧ＶＶ２または第２ドレイン電圧ＶＤＲにそれぞれ変化する。同様に、ソース線領域ＳＬＡ７の第１および第２スイッチ制御回路３４、３６の動作により、論理Ｌ３が書き込まれるメモリセルＭＣに接続された一対のビット線ＢＬは、プリチャージ電圧（フローティング）からソース電圧ＶＶ３および第２ドレイン電圧ＶＤＲにそれぞれ変化する。他のビット線ＢＬは、ソース電圧ＶＶ３または第２ドレイン電圧ＶＤＲにそれぞれ変化する。
【００４７】
そして、メモリセルＭＣのソース・ドレイン間を流れるメモリセル電流をセンスアンプで検出することにより、メモリセルＭＣに書き込まれているデータの論理値が判定される。なお、トラップ領域の他方に書き込まれた論理Ｌ１を検証する場合、ビット線ＢＬ２に第２ドレイン電圧ＶＤＲが供給され、ビット線ＢＬ３に検証電圧ＶＶ１が供給される。
【００４８】
このように、本実施形態では、第１および第２スイッチ制御回路３４、３６が、ビット線ＢＬをソース線ＳＬ１−３、ドレイン線ＤＬに選択的に接続することで、メモリセルＭＣに書き込まれた論理値が互いに異なる書き込みデータを、１回の検証動作で検証できる。
図７は、第１の実施形態の検証動作におけるメモリセル電流を示している。
【００４９】
本実施形態では、検証動作において、メモリセルＭＣに書き込まれているデータの論理値に応じてソース電圧が変えられ、選択されるワード線電圧ＶＧは一定（ＶＲＤ）である。このため、図７に示すように、データが書き込まれたメモリセルＭＣ（セルトランジスタ）の電流特性は、書き込まれているデータの論理値に依存せず同じになる。この結果、１つのワード線ＷＬに接続されている複数のメモリセルＭＣの検証動作を同時に実施できる。
【００５０】
図８は、本発明前の検証動作におけるメモリセル電流を示している。
本発明前では、メモリセルＭＣに書き込まれているデータの論理値に応じて、ソース電圧を一定にしてゲート電圧ＶＧが変えられて、検証動作が実行される。このため、図８に示すように、１つのワード線ＷＬに接続された複数のメモリセルＭＣの電流特性は、書き込まれたデータの論理値により異なる。したがって、検証動作は、論理値毎に実施するしかない。
【００５１】
図９は、第１の実施形態における書き込み動作および検証動作を示している。このフローは、フラッシュメモリ内部で自動的に実施される。
まず、ステップＳ１０において、フラッシュメモリは、図５で説明したように、アドレス信号により選択されたメモリセルＭＣに論理Ｌ１、Ｌ２、Ｌ３のいずれかを同時にプログラムする。次に、ステップＳ１１において、フラッシュメモリは、図６で説明したように、論理Ｌ１、Ｌ２、Ｌ３がプログラムされたメモリセルＭＣの検証動作を同時に実施する。フラッシュメモリは、検証動作において書き込みが不十分と判定したメモリセルＭＣについて、再度書き込み動作および検証動作を実施する。
【００５２】
本発明では、複数の論理Ｌ１−Ｌ３の複数のメモリセルＭＣへの書き込み動作を、１回で実行できる。また、複数の論理Ｌ１−Ｌ３が書き込まれたメモリセルの検証動作を、１回で実行できる。このため、書き込み動作および検証動作に必要な時間を短縮できる。この結果、多値メモリセルにおいても、フラッシュメモリの書き込み時間（プログラム時間）が増加することを防止できる。
【００５３】
図１０は、本発明前の書き込み動作および検証動作を示している。
本発明前では、１つのワード線に接続されたメモリセルＭＣに論理Ｌ１−Ｌ３が順次プログラムされる（ステップＳ２０、Ｓ２２、Ｓ２４）。検証動作は、論理Ｌ１−Ｌ３毎にそれぞれ実施される（ステップＳ２１、Ｓ２３、Ｓ２５）。このため、フラッシュメモリの書き込み時間（プログラム時間）は、大幅に増加する。
【００５４】
以上、第１の実施形態では、書き込み動作または検証動作において、複数のソース線ＳＬ１−ＬＳ３をアドレスおよびデータに応じて所定のビット線ＢＬに接続できるため、複数のソース電圧ＶＳ１−ＶＳ３、ＶＶ１−ＶＶ３を、ビット線ＢＬを介して複数のメモリセルＭＣの入出力ノードに同時に供給できる。換言すれば、書き込みデータの全ての論理Ｌ１−Ｌ３に対応する複数の書き込み電圧ＶＳ１−ＶＳ３をソース線ＶＳ１−ＶＳ３にそれぞれ出力できるため、１回の書き込み動作で全ての論理Ｌ１−Ｌ３を複数のメモリセルＭＣにそれぞれ書き込むことができる。なお、論理Ｌ０は、消去状態（初期状態）の論理であるため、書き込み電圧は不要である。また、複数の検証電圧ＶＶ１−ＶＶ３を同時に出力できるため、全ての論理値Ｌ０−Ｌ３がそれぞれ書き込まれた複数のメモリセルＭＣを１回の検証動作で検証できる。この結果、書き込み動作および検証動作の実行時間を短縮できる。すなわち、メモリセルＭＣにデータを書き込む書き込み時間（レディー／ビジー信号Ｒ／Ｂのビジー期間）を短縮できる。
【００５５】
第１および第２スイッチ制御回路３４、３６が、外部端子Ｉ／Ｏを介して供給される書き込みデータおよびアドレスに応じてスイッチ制御信号を出力することで、アドレスに応じて選択されるメモリセルＭＣに、書き込みデータが示す論理値を確実に書き込むことができる。また、メモリセルＭＣに書き込まれたデータを確実に検証できる。
【００５６】
書き込み動作において、複数の書き込み電圧ＶＳ１−ＶＳ３および検証電圧ＶＶ１−ＶＶ３が同時にビット線に供給されるため、１つのワード線ＷＬに接続された複数のメモリセルＭＣに、１回の書き込み動作で複数の論理値をそれぞれ書き込むことができる。また、検証動作において、複数の検証電圧ＶＶ１−ＶＶ３が同時にビット線に供給されるため、１つのワード線ＷＬに接続され異なる論理値がそれぞれ書き込まれた複数のメモリセルＭＣを、１回の検証動作で検証できる。
【００５７】
トラップ絶縁膜を有するメモリセルＭＣでメモリセルアレイ３０を構成することで、１つのメモリセルＭＣ内の複数箇所にデータを記憶できる。多くのビット数のデータをメモリセルＭＣ記憶させる場合にも、書き込み動作時間および検証動作時間を従来に比べ短縮できる。
図１１は、本発明の不揮発性多値半導体メモリの第２の実施形態を示している。この実施形態は、請求項１〜４、請求項６、請求項７、請求項９および請求項１０に対応している。第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００５８】
フラッシュメモリは、第１の実施形態のコラムアドレスデコーダ２６およびメモリセルアレイ３０の代わりに、コラムアドレスデコーダ４０およびメモリセルアレイ４２を有している。メモリセルアレイ４２は、各メモリセルＭＣのトラップ領域の一方のみに（図の左側のみ）データを記憶する。すなわち、このメモリセルＭＣは、シングルビット構造である。１つのメモリセルには、２ビットのデータが記憶できる。コラムアドレスデコーダ４０は、シングルビット構造のメモリセルＭＣにデータを書き込み、検証するために、第１の実施形態と同様の第１および第２スイッチ回路、電圧制御回路を有している。その他の構成は、第１の実施形態とほぼ同じである。
【００５９】
以上、第２の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。
図１２は、本発明の不揮発性多値半導体メモリの第３の実施形態を示している。この実施形態は、請求項１〜３、請求項５、請求項６および請求項８〜請求項１０に対応している。第１の実施形態と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００６０】
フラッシュメモリは、第１の実施形態の内部電圧生成回路１０、コラムアドレスデコーダ２６およびメモリセルアレイ３０の代わりに、内部電圧生成回路４４、コラムアドレスデコーダ４６およびメモリセルアレイ４８を有している。内部電圧生成回路４４は、メモリセルＭＣに７通りの論理値を書き込むために、７種類の書き込み電圧、７種類の検証電圧、第１および第２ドレイン電圧を生成する。なお、メモリセルＭＣに記憶できる論理値の種類は、消去状態を含め８通りある。コラムアドレスデコーダ４６は、内部電圧生成回路４４から供給される書き込み電圧、検証電圧、第１および第２ドレイン電圧を、アドレス信号に応じた所定のビット線に選択的に供給する。メモリセルアレイ４８は、各メモリセルＭＣのトラップ領域の両方に、それぞれ３ビットのデータを記憶する。すなわち、このメモリセルＭＣは、ダブルビット構造である。１つのメモリセルは、６ビット（６４値）のデータが記憶できる。その他の構成は、第１の実施形態とほぼ同じである。
【００６１】
図１３は、図１２に示したメモリセルアレイ４８およびコラムアドレスデコーダ４６の要部を示している。
メモリセルアレイ３０は、複数のメモリブロックで構成されており、各メモリブロックは、８ビットのデータ端子Ｉ／Ｏ０−Ｉ／Ｏ７に対応する８個のメモリ領域ＭＡ０− ＭＡ ７を有している。ワード線ＷＬは、８個のメモリ領域ＭＡ０− ＭＡ ７に共通に配線されている。
【００６２】
コラムアドレスデコーダ４６は、メモリ領域ＭＡ０−ＭＡ７に対応する複数のソース線領域ＳＬＡ０−ＳＬＡ７を有している。各ソース線領域ＳＬＡ０−ＳＬＡ７は、第１および第２スイッチ制御回路５０、５２、電圧制御回路５４、複数の第１スイッチＳＷ１、複数の第２スイッチＳＷ２、第１スイッチ制御線ＳＣ１（ＳＣ１１、ＳＣ１２、ＳＣ１３、ＳＣ１４、．．．）、第２スイッチ制御線ＳＣ２（ＳＣ２１、ＳＣ２２、ＳＣ２３、ＳＣ２４、．．．）、ソース線ＳＬ１−ＳＬ３、およびドレイン線ＤＬを有している。
【００６３】
第１スイッチ制御回路５０は、書き込み動作時および書き込み動作後の検証動作時に、アドレス信号（下位ビット）および書き込みデータの論理値に応じて、所定の第１スイッチ制御線ＳＣ１に高レベルの第１スイッチ制御信号を出力する。第１スイッチ制御信号の出力により、１つおきのビット線ＢＬ毎にスイッチＳＷ１のいずれかがオンする。
【００６４】
第２スイッチ制御回路５２は、書き込み動作時および書き込み動作後の検証動作時に、アドレス信号（下位ビット）および書き込みデータの論理値に応じて、所定の第２スイッチ制御線ＳＣ２に高レベルの第２スイッチ制御信号を出力する。第２スイッチ制御信号の出力により、１つおきのビット線ＢＬ毎にスイッチＳＷ２のいずれかがオンする。
【００６５】
電圧制御回路５４は、メモリセルＭＣにデータを書き込む書き込みサイクルにおいて、まず、書き込みデータの７種類の論理Ｌ１−Ｌ７のうち、論理Ｌ１−Ｌ４にそれぞれ対応する４つの書き込み電圧ＶＳ１−ＶＳ４をソース線ＳＬ１−ＳＬ４にそれぞれ出力し、第１ドレイン電圧ＶＤＰをドレイン線ＤＬに出力する（第１書き込み動作）。次に、電圧制御回路３８は、論理Ｌ１−Ｌ４にそれぞれ対応する４つの検証電圧ＶＶ１−ＶＶ４を、ソース線ＳＬ１−ＳＬ４にそれぞれ出力し、第２ドレイン電圧ＶＤＲをドレイン線ＤＬに出力する（第１検証動作）。次に、電圧制御回路３８は、論理Ｌ５−Ｌ７にそれぞれ対応する３つの書き込み電圧ＶＳ５−ＶＳ７をソース線ＳＬ１−ＳＬ３にそれぞれ出力し、第１ドレイン電圧ＶＤＰをドレイン線ＤＬに出力する（第２書き込み動作）。次に、電圧制御回路３８は、論理Ｌ５−Ｌ７にそれぞれ対応する４つの検証電圧ＶＶ５−ＶＶ７を、ソース線ＳＬ１−ＳＬ３にそれぞれ出力し、第２ドレイン電圧ＶＤＲをドレイン線ＤＬに出力する（第２検証動作）。
【００６６】
書き込み電圧ＶＳ１−ＶＳ７、検証電圧ＶＶ１−ＶＶ７、第１および第２ドレイン電圧ＶＤＰ、ＶＤＲは、図１２に示した内部電圧生成回路４４により生成される。
図１４は、図１２に示した内部電圧生成回路４４および高電圧生成回路１２が生成する電圧を示している。
第１書き込み動作（第１プログラム動作）において、内部電圧生成回路４４は、書き込みデータの論理Ｌ１−Ｌ４（”１１０”、”１０１”、”１００”、”０１１”）にそれぞれ対応する書き込み電圧ＶＳ１、ＶＳ２、ＶＳ３、ＶＳ４（例えば、それぞれ０．２３Ｖ、０．２０Ｖ、０．１７Ｖ、０．１４Ｖ）および第１ドレイン電圧ＶＤＰ（例えば、６．０Ｖ）を出力する。高電圧生成回路１２は、ゲート電圧ＶＧＰ（例えば、９．８Ｖ）を出力する。ゲート電圧ＶＧＰは、アドレス信号（上位ビット）に応じてロウアドレスデコーダ２４により選択されるワード線ＷＬに供給される。
【００６７】
第１書き込み動作後の第１検証動作において、内部電圧生成回路４４は、書き込みデータの論理Ｌ１−Ｌ４（”１１０”、”１０１”、”１００”、”０１１”）にそれぞれ対応する検証電圧ＶＶ１、ＶＶ２、ＶＶ３、ＶＶ４（例えば、それぞれ０．２３Ｖ、０．２０Ｖ、０．１７Ｖ、０．１４Ｖ）および第１ドレイン電圧ＶＤＲ（例えば、４．０Ｖ）を出力する。高電圧生成回路１２は、ゲート電圧ＶＲＤ（例えば、４．０Ｖ）を出力する。ゲート電圧ＶＲＤは、書き込み動作中に選択されたワード線ＷＬに供給される。
【００６８】
次に、第２書き込み動作（第２プログラム動作）において、内部電圧生成回路４４は、書き込みデータの論理Ｌ５−Ｌ７（”０１０”、”００１”、”０００”）にそれぞれ対応する書き込み電圧ＶＳ５、ＶＳ６、ＶＳ７（例えば、それぞれ０．１１Ｖ、０．０８Ｖ、０．０５Ｖ）および第１ドレイン電圧ＶＤＰ（例えば、６．０Ｖ）を出力する。高電圧生成回路１２は、ゲート電圧ＶＧＰ（例えば、９．８Ｖ）を出力する。ゲート電圧ＶＧＰは、アドレス信号（上位ビット）に応じてロウアドレスデコーダ２４により選択されるワード線ＷＬに供給される。
【００６９】
第２書き込み動作後の第２検証動作において、内部電圧生成回路４４は、書き込みデータの論理Ｌ５−Ｌ７（”０１０”、”００１”、”０００”）にそれぞれ対応する検証電圧ＶＶ５、ＶＶ６、ＶＶ７（例えば、それぞれ０．１１Ｖ、０．０８Ｖ、０．０５Ｖ）および第１ドレイン電圧ＶＤＲ（例えば、４．０Ｖ）を出力する。高電圧生成回路１２は、ゲート電圧ＶＲＤ（例えば、４．０Ｖ）を出力する。ゲート電圧ＶＲＤは、書き込み動作中に選択されたワード線ＷＬに供給される。
【００７０】
本実施形態では、書き込みサイクルにおいて、書き込み動作および検証動作を２回に分けて実行するため、書き込み動作において、ソース線ＳＬ１−ＳＬ４を複数の書き込み電圧ＶＳで共有でき、検証動作において、ソース線ＳＬ１−ＳＬ４を複数の検証電圧ＶＶで共有できる。この結果、ソース線ＳＬ１−ＳＬ４の本数を書き込みデータの論理数より少なくでき、多値メモリセルコラムアドレス／バッファの面積を小さくできる。
【００７１】
図１５は、第３の実施形態における書き込みデータの論理値とメモリセルＭＣの閾値電圧との関係を示している。なお、図１５は、メモリセルＭＣの２つのトラップ領域（図１２の白い四角形）のそれぞれについて示している。１つのメモリセルＭＣは、上述したように、２つのトラップ領域により６４値を記憶できる。
メモリセルの各トラップ領域の閾値電圧は、書き込まれるデータの論理値に応じて、領域Ｌ０、Ｌ１、Ｌ２、Ｌ３、Ｌ４、Ｌ５、Ｌ６、Ｌ７のいずれかに分布する。領域Ｌ０、Ｌ１、Ｌ２、Ｌ３、Ｌ４、Ｌ５、Ｌ６、Ｌ７は、２ビットデータの”１１１”、”１１０”、”１０１”、”１００”、”０１１”、”０１０”、”００１”、”０００”にそれぞれ対応している。領域Ｌ０は、閾値電圧が負である。この領域では、セルトランジスタは、ディプレッショントランジスタとして動作する。領域Ｌ１−Ｌ７のメモリセルは、閾値電圧が正であり、セルトランジスタは、エンハンスメントトランジスタとして動作する。メモリセルＭＣは、消去状態で論理Ｌ０（”１１１”）を記憶している。このため、メモリセルＭＣに残りの７通りの論理Ｌ１−Ｌ７を書き込むために、７種類の書き込み電圧が必要になる。この実施形態では、７種類の書き込み電圧ＶＳ１−ＶＳ７に対応して共通のソース線ＳＬ１−ＳＬ３を形成しているため、メモリセルＭＣに全ての論理を書き込むために２回の書き込み動作が必要になる。また、７種類の検証電圧ＶＶ１−ＶＶ７に対応して共通のソース線ＳＬ１−ＳＬ３を形成しているため、メモリセルＭＣに全ての論理を検証するために２回の検証動作が必要になる。しかし、ソース線ＳＬ１−ＳＬ３の数を削減できるため、チップサイズを削減できる。
【００７２】
データの書き込み（プログラム）は、各トラップ領域について、閾値電圧がＶＴ（ＶＴ１、ＶＴ２、ＶＴ３、ＶＴ４、ＶＴ５、ＶＴ６、ＶＴ７）を超えるまで行われる。例えば、トラップ領域に論理”０１０”を書き込む場合、そのセルトランジスタの閾値電圧がＶＴ５を超えるまで、プログラム動作が繰り返される。そして、各トラップ領域の閾値電圧は、領域Ｌ０−Ｌ７のいずれかに設定される。
【００７３】
データの読み出しは、セルトランジスタの閾値電圧を参照電圧ＶＲ（ＶＲ１、ＶＲ２、ＶＲ３、ＶＲ４、ＶＲ５、ＶＲ６、ＶＲ７）と比較することで行われる。例えば、セルトランジスタの閾値電圧が参照電圧ＶＲ１より低いとき、トラップ領域に保持されているデータは、”１１１”と判定される。セルトランジスタの閾値電圧が参照電圧ＶＲ１、ＶＲ２の間にあるとき、トラップ領域に保持されているデータは、”１１０”と判定される。
【００７４】
図１６は、第３の実施形態における書き込み動作および検証動作を示している。このフローは、フラッシュメモリ内部で自動的に実施される。
まず、ステップＳ３０において、フラッシュメモリは、アドレス信号により選択されたメモリセルＭＣに論理Ｌ１、Ｌ２、Ｌ３、Ｌ４のいずれかを同時にプログラムする（第１書き込み動作）。次に、ステップＳ３１において、フラッシュメモリは、論理Ｌ１、Ｌ２、Ｌ３、Ｌ４がプログラムされたメモリセルＭＣの検証動作を同時に実施する（第１検証動作）。フラッシュメモリは、検証動作において書き込みが不十分と判定したメモリセルＭＣについて、再度第１書き込み動作および第１検証動作を実施する。
【００７５】
次に、ステップＳ３２において、フラッシュメモリは、アドレス信号により選択されたメモリセルＭＣに論理Ｌ５、Ｌ６、Ｌ７のいずれかを同時にプログラムする（第２書き込み動作）。次に、ステップＳ３３において、フラッシュメモリは、論理Ｌ５、Ｌ６、Ｌ７がプログラムされたメモリセルＭＣの検証動作を同時に実施する（第２検証動作）。フラッシュメモリは、検証動作において書き込みが不十分と判定したメモリセルＭＣについて、再度第２書き込み動作および第２検証動作を実施する。
【００７６】
以上、第３の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、ソース線ＳＬ１−ＳＬ３の数を、書き込みデータの論理数より少なくし、書き込み電圧ＶＳ１−ＶＳ７および検証電圧ＶＶ１−ＶＶ７を、ソース線ＳＬ１−ＳＬ３に複数回に分けて出力することで、ソース線ＳＬ１−ＳＬ３の本数を削減できる。すなわち配線領域を最小限にして、全ての論理値をメモリセルＭＣに書き込むことができ、全ての論理値が書き込まれたメモリセルを検証できる。配線領域が最小限になるため、チップサイズを削減できる。
【００７７】
図１７は、本発明の不揮発性多値半導体メモリの第４の実施形態を示している。この実施形態は、請求項１〜４、請求項６、請求項７および請求項９に対応している。第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
フラッシュメモリは、第１の実施形態のコラムアドレスデコーダ２６およびメモリセルアレイ３０の代わりに、コラムアドレスデコーダ５６およびメモリセルアレイ５８を有している。メモリセルアレイ５８のメモリセルＭＣは、書き込みデータの論理値に応じた電子を蓄積するフローティングゲート層を有している。メモリセルＭＣは、シングルビット構造であり、１つのメモリセルには、電子の蓄積量に応じて２ビットのデータが記憶できる。コラムアドレスデコーダ５６は、メモリセルＭＣにデータを書き込み、検証するために、第１の実施形態と同様の第１および第２スイッチ回路、電圧制御回路を有している。その他の構成は、第１の実施形態とほぼ同じである。
【００７８】
以上、第４の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。
なお、上述した第１実施形態では、電圧制御回路３８をソース領域ＳＬＡ０−ＳＬＡ７毎に形成し、ソース線ＳＬ１、ＳＬ２、ＳＬ３およびドレイン線ＤＬをソース領域ＳＬＡ０−ＳＬＡ７毎に独立に配線する例について述べた。しかしながら、本発明はかかる実施形態に限定されるものではない。例えば、電圧制御回路３８をソース領域ＳＬＡ０−ＳＬＡ７に共通に形成し、ソース線ＳＬ１、ＳＬ２、ＳＬ３およびドレイン線ＤＬをソース領域ＳＬＡ０−ＳＬＡ７に共通に配線してもよい。この場合、電圧制御回路３８の数が減るため、フラッシュメモリのチップサイズを削減できる。
【００７９】
上述した実施形態では、本発明を、フラッシュメモリに適用した例について述べた。しかしながら、本発明はかかる実施形態に限定されるものではない。本発明は、ＥＥＰＲＯＭ等の電気的書き換え可能な不揮発性多値半導体メモリに適用できる。
以上の実施形態において説明した発明を整理して、付記として開示する。
【００８０】
（付記１） 電荷を蓄積する電荷蓄積層を有し、入出力ノードを介して直列に接続されている複数の不揮発性メモリセルと、
前記メモリセルの制御ゲートに接続されたワード線と、
前記入出力ノードにそれぞれ接続された複数のビット線と、
複数のソース電圧がそれぞれ供給される複数のソース線と、
ドレイン電圧が供給されるドレイン線と、
前記ソース電圧および前記ドレイン電圧を生成する電圧生成回路と
前記メモリセルにデータを書き込む書き込み動作および前記メモリセルに書き込まれたデータの論理レベルを確認する検証動作時に、前記ビット線を前記ソース線および前記ドレイン線のいずれかにそれぞれ接続するために、前記各ビット線と前記ソース線との間、および前記各ビット線と前記ドレイン線との間にそれぞれ配置された複数のスイッチと、
前記スイッチをオンするスイッチ制御信号を生成するスイッチ制御回路とを備えていることを特徴とする不揮発性多値半導体メモリ。
【００８１】
（付記２） 付記１記載の不揮発性多値半導体メモリにおいて、
前記電圧生成回路は、前記書き込み動作において、前記ソース線に書き込みデータの論理値に対応する複数の書き込み電圧をそれぞれ出力し、前記ドレイン線に第１ドレイン電圧を出力することを特徴とする不揮発性多値半導体メモリ。
（付記３） 付記２記載の不揮発性多値半導体メモリにおいて、
前記スイッチ制御回路は、外部端子を介して供給される複数ビットの書き込みデータおよび書き込みデータを書き込むメモリセルを示すアドレスに応じて、前記スイッチ制御信号を出力することを特徴とすることを特徴とする不揮発性多値半導体メモリ。
【００８２】
（付記４） 付記２記載の不揮発性多値半導体メモリにおいて、
前記ソース線の数は、書き込みデータの論理数に対応しており、
前記電圧生成回路は、前記書き込み動作において、前記書き込みデータの論理値にそれぞれ対応する複数の書き込み電圧を、前記ソース線に１回で出力することを特徴とする不揮発性多値半導体メモリ。
【００８３】
（付記５） 付記２記載の不揮発性多値半導体メモリにおいて、
前記ソース線の数は、書き込みデータの論理数より少なく、
前記電圧生成回路は、前記書き込み動作において、前記書き込みデータの論理値にそれぞれ対応する複数の書き込み電圧を、前記ソース線に複数回に分けて出力することを特徴とする不揮発性多値半導体メモリ。
【００８４】
（付記６） 付記２記載の不揮発性多値半導体メモリにおいて、
前記電圧生成回路は、前記検証動作において、前記ソース線に書き込みデータの論理値に対応する複数の検証電圧をそれぞれ出力し、前記ドレイン線に第２ドレイン電圧を出力することを特徴とする不揮発性多値半導体メモリ。
（付記７） 付記６記載の不揮発性多値半導体メモリにおいて、
前記ソース線の数は、書き込みデータの論理数に対応しており、
前記電圧生成回路は、前記検証動作において、前記書き込みデータの論理値にそれぞれ対応する複数の検証電圧を、前記ソース線に１回で出力することを特徴とする不揮発性多値半導体メモリ。
【００８５】
（付記８） 付記６記載の不揮発性多値半導体メモリにおいて、
前記ソース線の数は、書き込みデータの論理数より少なく、
前記電圧生成回路は、前記検証動作において、前記書き込みデータの論理値にそれぞれ対応する複数の検証電圧を、前記ソース線に複数回に分けて出力することを特徴とする不揮発性多値半導体メモリ。
【００８６】
（付記９） 付記１記載の不揮発性多値半導体メモリにおいて、
前記メモリセルへのデータの書き込み中に、前記ワード線に書き込みワード電圧を供給するとともに、前記メモリセルに書き込まれたデータの検証中に、前記ワード線に検証ワード電圧を供給するワード電圧生成回路を備えていることを特徴とする不揮発性多値半導体メモリ。
【００８７】
（付記１０） 付記１記載の不揮発性多値半導体メモリにおいて、
前記各メモリセルの前記電荷蓄積層は、前記データの論理値に応じて局所的にキャリアをトラップするトラップ絶縁膜として形成されていることを特徴とする不揮発性多値半導体メモリ。
（付記１１） 付記１０記載の不揮発性多値半導体メモリにおいて、
前記各トラップ絶縁膜は、前記両入出力ノード側に形成されるトラップ領域にキャリアをそれぞれトラップし、
前記各トラップ領域は、複数ビットの書き込みデータをキャリアのトラップ量に応じてそれぞれ記憶することを特徴とする不揮発性多値半導体メモリ。
【００８８】
（付記１２） 付記１１記載の不揮発性多値半導体メモリにおいて、
前記各トラップ絶縁膜は、前記両入出力ノード側に形成されるトラップ領域の一方にキャリアをトラップし、
前記トラップ領域の一方は、複数ビットの書き込みデータをキャリアのトラップ量に応じてそれぞれ記憶することを特徴とする不揮発性多値半導体メモリ。
【００８９】
（付記１３） 付記１記載の不揮発性多値半導体メモリにおいて、
前記各メモリセルの前記電荷蓄積層は、前記データの論理値に応じたキャリアを蓄積するフローティングゲートとして形成されていることを特徴とする不揮発性多値半導体メモリ。
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【００９０】
【発明の効果】
請求項１、請求項２および請求項６の不揮発性多値半導体メモリでは、１回の書き込み動作で複数の論理値を複数のメモリセルにそれぞれ書き込むことができる。また、異なる論理値がそれぞれ書き込まれた複数のメモリセルを、１回の検証動作で検証できる。この結果、１つのメモリセルに複数ビットを記憶する不揮発性多値半導体メモリにおいて、書き込み動作および検証動作の実行時間を短縮できる。すなわち、メモリセルにデータを書き込む書き込み時間（ビジー時間）を短縮できる。
【００９１】
請求項３の不揮発性多値半導体メモリでは、アドレスに応じて選択されるメモリセルに、書き込みデータが示す論理値を確実に書き込むことができる。また、メモリセルに書き込まれたデータを確実に検証できる。
請求項４の不揮発性多値半導体メモリでは、１回の書き込み動作で、全ての論理値をメモリセルに書き込むことができる。この結果、書き込み動作時間を最短にできる。
【００９２】
請求項５の不揮発性多値半導体メモリでは、ソース線の本数を最小限にして、全ての論理値をメモリセルに書き込むことができる。配線領域が最小限になるため、チップサイズを削減できる。
請求項７の不揮発性多値半導体メモリでは、１回の検証動作で、全ての論理値が書き込まれた複数のメモリセルを検証できる。この結果、検証動作時間を最短にできる。
【００９３】
請求項８の不揮発性多値半導体メモリでは、ソース線の本数、すなわち配線領域を最小限にして、全ての論理値が書き込まれたメモリセルを検証できる。配線領域が最小限になるため、チップサイズを削減できる。同時に、１回の書き込みサイクルにおける多値メモリセルの検証回数を従来に比べ少なくできる。
請求項９の不揮発性多値半導体メモリでは、ワード線に接続された複数のメモリセルに、１回の書き込み動作で複数の論理値をそれぞれ書き込むことができる。また、ワード線に接続され異なる論理値がそれぞれ書き込まれた複数のメモリセルを、１回の検証動作で検証できる。
【００９４】
請求項１０の不揮発性多値半導体メモリでは、電荷蓄積層の複数箇所にそれぞれキャリアをトラップさせることで、１つのメモリセルにより多くのビット数のデータを記憶できる。多くのビット数のデータを記憶させる場合にも、書き込み動作時間および検証動作時間を従来に比べ短縮できる。
【図面の簡単な説明】
【図１】本発明の不揮発性多値半導体メモリの第１の実施形態を示すブロック図である。
【図２】図１に示したメモリセルアレイおよびコラムアドレスデコーダの要部を示すブロック図である。
【図３】図１に示した内部電圧生成回路および高電圧生成回路が生成する電圧を示す説明図である。
【図４】第１の実施形態における書き込みデータの論理値とメモリセルの閾値電圧との関係を示す説明図である。
【図５】第１の実施形態における書き込み動作を示す説明図である。
【図６】第１の実施形態における書き込み動作後の検証動作を示す説明図である。
【図７】第１の実施形態の検証動作におけるメモリセル電流を示す特性図である。
【図８】本発明前の検証動作におけるメモリセル電流を示す特性図である。
【図９】第１の実施形態における書き込み動作および検証動作を示すフローチャートである。
【図１０】本発明前の書き込み動作および検証動作を示すフローチャートである。
【図１１】本発明の不揮発性多値半導体メモリの第２の実施形態を示すブロック図である。
【図１２】本発明の不揮発性多値半導体メモリの第３の実施形態を示すブロック図である。
【図１３】図１２に示したメモリセルアレイおよびコラムアドレスデコーダの要部を示すブロック図である。
【図１４】図１２に示した内部電圧生成回路および高電圧生成回路が生成する電圧を示す説明図である。
【図１５】第２の実施形態における書き込みデータの論理値とメモリセルの閾値電圧との関係を示す説明図である。
【図１６】第３の実施形態における書き込み動作および検証動作を示すフローチャートである。
【図１７】本発明の不揮発性多値半導体メモリの第４の実施形態を示すブロック図である。
【符号の説明】
１０、４４ 内部電圧生成回路
１２ 高電圧生成回路
１４ 状態制御回路
１６ コマンドレジスタ
１８ アドレスレジスタ
２０ ステータスレジスタ
２４ ロウアドレスデコーダ
２６、４０、４６、５６ コラムアドレスデコーダ
２８ ページバッファ
３０、４２、４８、５８ メモリセルアレイ
３２ Ｉ／Ｏバッファ
３４、５０ 第１スイッチ制御回路
３６、５２ 第２スイッチ制御回路
３８、５４ 電圧制御回路
ＢＬ ビット線
ＣＭＤ１、ＣＭＤ２ コマンド信号
ＤＬ ドレイン線
Ｉ／Ｏ 入出力端子
ＭＡ０−７ メモリ領域
ＭＣ メモリセル
Ｒ／Ｂ レディー／ビジー信号
ＳＣ１ 第１スイッチ制御線
ＳＣ２ 第２スイッチ制御線
ＳＬ１−ＳＬ３ ソース線
ＳＬＡ０−ＳＬＡ７ ソース線領域
ＳＷ１ 第１スイッチ
ＳＷ２ 第２スイッチ
ＴＧ トラップゲート
ＶＳ１−ＶＳ７ 書き込み電圧
ＶＤＰ 第１ドレイン電圧
ＶＤＲ 第２ドレイン電圧
ＶＧＰ ゲート電圧
ＶＲＤ ゲート電圧
ＶＶ１−ＶＶ７ 検証電圧
ＷＬ ワード線
【発明の属する技術分野】
本発明は、一つのメモリセルに複数ビットのデータを記憶する不揮発性多値半導体メモリおよび不揮発性多値半導体メモリの動作方法に関する。
【０００２】
【従来の技術】
フラッシュメモリ等の不揮発性半導体メモリは、メモリセルの電荷蓄積層中に電子を注入し、メモリセルの閾値電圧を変えることで、データを記憶している。メモリセルの閾値電圧は、電子が電荷蓄積層に存在すると高くなり、電子が電荷蓄積層中に存在しないと低くなる。フラッシュメモリのメモリセルが２値データを記憶する場合、一般に、閾値電圧が高く、読み出し動作時にメモリセルに電流が流れない状態が、”データ０”が書き込まれた状態（”０状態”）であり、閾値電圧が低く、読み出し動作時にメモリセルに電流が流れる状態が、”データ１”が書き込まれた状態（”１状態”＝消去状態）である。
【０００３】
”０状態”および”１状態”は、読み出し動作時にメモリセルに流れる電流（メモリセル電流）を基準電流と比較することで検出される。
この種の不揮発性半導体メモリは、記憶容量（記憶密度）が年々高くなってきている。記憶密度を高める手法として、メモリセルの閾値電圧を３通り以上に制御することで多値データを記憶させる不揮発性多値半導体メモリが開発されている（例えば、特許文献１参照）。また、メモリセルの絶縁膜中に局所的に電子を注入することで、多値データを記憶する不揮発性メモリセルが開発されている（例えば、特許文献２参照）。
【０００４】
【特許文献１】
特開平１０−９２１８６号公報（７〜８ページ、図２、３）
【特許文献２】
特開２００１−５７０９３号公報（３〜４ページ、図３）
【０００５】
【発明が解決しようとする課題】
従来の不揮発性多値半導体メモリでは、メモリセルの閾値電圧は、書き込みデータの論理値毎に順次変えられて、多値データが複数のメモリセルに書き込まれる。１回の書き込み動作では、複数のメモリセルに同じ電荷量しか注入できない。このため、一つのメモリセルに記憶するデータのビット数が増えるほど、書き込み回数は増加し、書き込み時間は長くなる。
また、一般に不揮発性半導体メモリでは、メモリセルにデータが正しく書き込まれたことをチェックするベリファイ動作が、書き込み動作の後に必要である。従来、ベリファイ動作は、論理値毎に実施されている。このため、書き込み動作と同様に、一つのメモリセルに記憶するデータのビット数が増えるほど、ベリファイ回数は増加し、ベリファイ時間は長くなる。
【０００６】
本発明の目的は、不揮発性多値半導体メモリにおいて、メモリセルへの多値データの書き込み時間を短縮することにある。
本発明の別の目的は、不揮発性多値半導体メモリにおいて、メモリセルに書き込まれた多値データのベリファイ時間を短縮することにある。
【０００７】
【課題を解決するための手段】
請求項１の不揮発性多値半導体メモリでは、電荷を蓄積する電荷蓄積層を有する複数の不揮発性メモリセルは、入出力ノードを介して直列に接続されている。ワード線は、メモリセルの制御ゲートに接続されている。複数のビット線は、入出力ノードにそれぞれ接続されている。電圧生成回路は、複数のソース線およびドレイン線にそれぞれ供給される複数のソース電圧およびドレイン電圧を生成する。複数のスイッチは、各ビット線とソース線との間、および各ビット線とドレイン線との間にそれぞれ配置されている。スイッチ制御回路は、メモリセルにデータを書き込む書き込み動作およびメモリセルに書き込まれたデータの論理レベルを確認する検証動作時に、スイッチをオンするスイッチ制御信号を生成する。ビット線は、スイッチ制御信号により、複数のソース線およびドレイン線のいずれかにそれぞれ接続される。
【０００８】
書き込み動作または検証動作において、複数のソース線を任意のビット線に接続できるため、互いに異なる複数のソース電圧を、ビット線を介して複数のメモリセルの入出力ノードに供給できる。このため、１回の書き込み動作で複数の論理値を複数のメモリセルにそれぞれ書き込むことができる。また、異なる論理値がそれぞれ書き込まれた複数のメモリセルを、１回の検証動作で検証できる。この結果、１つのメモリセルに複数ビットを記憶する不揮発性多値半導体メモリにおいて、書き込み動作および検証動作の実行時間を短縮できる。すなわち、メモリセルにデータを書き込む書き込み時間（ビジー時間）を短縮できる。
【０００９】
請求項２の不揮発性多値半導体メモリでは、電圧生成回路は、書き込み動作において、ソース線に書き込みデータの論理値に対応する複数の書き込み電圧をそれぞれ出力し、ドレイン線に第１ドレイン電圧を出力する。このため、１つのメモリセルに複数ビットを記憶する不揮発性多値半導体メモリにおいて、１回の書き込み動作で複数の論理値を複数のメモリセルにそれぞれ書き込むことができる。
【００１０】
請求項３の不揮発性多値半導体メモリでは、スイッチ制御回路は、外部端子を介して供給される複数ビットの書き込みデータおよび書き込みデータを書き込むメモリセルを示すアドレスに応じて、スイッチ制御信号を出力する。このため、アドレスに応じて選択されるメモリセルに、書き込みデータが示す論理値を確実に書き込むことができる。また、メモリセルに書き込まれたデータを確実に検証できる。
【００１１】
請求項４の不揮発性多値半導体メモリでは、ソース線の数は、書き込みデータの論理数に対応している。電圧生成回路は、書き込み動作において、書き込みデータの論理値にそれぞれ対応する複数の書き込み電圧をソース線に１回で出力する。このため、１回の書き込み動作で、全ての論理値をメモリセルに書き込むことができる。この結果、書き込み動作時間を最短にできる。
【００１２】
請求項５の不揮発性多値半導体メモリでは、ソース線の数は、書き込みデータの論理数より少ない。電圧生成回路は、書き込み動作において、書き込みデータの論理値にそれぞれ対応する複数の書き込み電圧を、ソース線に複数回に分けて出力する。このため、ソース線の本数、すなわち配線領域を最小限にして、全ての論理値をメモリセルに書き込むことができる。配線領域が最小限になるため、チップサイズを削減できる。同時に、１回の書き込みサイクルにおける多値メモリセルへの書き込み回数を従来に比べ少なくできる。
【００１３】
請求項６の不揮発性多値半導体メモリでは、電圧生成回路は、メモリセルに書き込まれたデータの論理レベルを確認する検証動作において、ソース線に書き込みデータの論理値に対応する複数の検証電圧をそれぞれ出力し、ドレイン線に第２ドレイン電圧を出力する。このため、１つのメモリセルに複数ビットを記憶する不揮発性多値半導体メモリにおいて、１回の検証動作で複数の論理値が書き込まれた複数のメモリセルを検証できる。
【００１４】
請求項７の不揮発性多値半導体メモリでは、ソース線の数は、書き込みデータの論理数に対応している。電圧生成回路は、検証動作において、書き込みデータの論理値にそれぞれ対応する複数の検証電圧を、ソース線に１回で出力する。このため、１回の検証動作で、全ての論理値が書き込まれた複数のメモリセルを検証できる。この結果、検証動作時間を最短にできる。
【００１５】
請求項８の不揮発性多値半導体メモリでは、ソース線の数は、書き込みデータの論理数より少ない。電圧生成回路は、検証動作において、書き込みデータの論理値にそれぞれ対応する複数の検証電圧を、ソース線に複数回に分けて出力する。このため、ソース線の本数、すなわち配線領域を最小限にして、全ての論理値が書き込まれたメモリセルを検証できる。配線領域が最小限になるため、チップサイズを削減できる。同時に、１回の書き込みサイクルにおける多値メモリセルの検証回数を従来に比べ少なくできる。
【００１６】
請求項９の不揮発性多値半導体メモリでは、ワード電圧生成回路は、メモリセルへのデータの書き込み中に、ワード線に書き込みワード電圧を供給するとともに、メモリセルに書き込まれたデータの検証中に、ワード線に検証ワード電圧を供給する。複数のソース線を形成することで、ワード線に接続された複数のメモリセルに、１回の書き込み動作で複数の論理値をそれぞれ書き込むことができる。また、ワード線に接続され異なる論理値がそれぞれ書き込まれた複数のメモリセルを、１回の検証動作で検証できる。
【００１７】
請求項１０の不揮発性多値半導体メモリでは、各メモリセルの電荷蓄積層は、データの論理値に応じて局所的にキャリアをトラップするトラップ絶縁膜として形成されている。例えば、トラップ絶縁膜の複数箇所にそれぞれキャリアをトラップさせることで、１つのメモリセルにより多くのビット数のデータを記憶できる。多くのビット数のデータを記憶させる場合にも、書き込み動作時間および検証動作時間を従来に比べ短縮できる。
【００１８】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本で構成されている。図中の二重丸は、外部端子を示している。
図１は、本発明の不揮発性多値半導体メモリの第１の実施形態を示している。この実施形態は、請求項１〜４、請求項６、請求項７、請求項９および請求項１０に対応している。
この不揮発性多値半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用してフラッシュメモリとして形成されている。
【００１９】
フラッシュメモリは、内部電圧生成回路１０、高電圧生成回路１２、状態制御回路１４、コマンドレジスタ１６、アドレスレジスタ１８、ステータスレジスタ２０、ロウアドレスデコーダ２４、コラムアドレスデコーダ２６、ページバッファ２８、メモリセルアレイ３０、およびＩ／Ｏバッファ３２を有している。
内部電圧生成回路１０は、状態制御回路１４からの制御信号に応じて、複数種の内部電圧を生成し、生成した電圧をロウアドレスデコーダ２４およびコラムアドレスデコーダ２６に供給する。高電圧発生回路１２は、状態制御回路１４からの制御信号に応じて、ワード線電圧等の高電圧を生成し、生成した電圧をロウデコーダ２４およびメモリセルアレイ３０に供給する。
【００２０】
状態制御回路１４は、外部端子を介して供給されるコマンド信号ＣＭＤ１（アドレスラッチイネーブル信号、コマンドラッチイネーブル信号、スペアエリアイネーブル信号、ライトプロテクト信号等）、コマンド信号ＣＭＤ２（チップイネーブル信号、リードイネーブル信号、ライトイネーブル信号等）、およびコマンドレジスタ１６からの制御信号を受け、読み出し動作、書き込み動作（プログラム動作）、および消去動作を実行するための複数の制御信号を生成する。また、状態制御回路１４は、チップの状態に応じて、レディー／ビジー信号Ｒ／Ｂを出力する。
【００２１】
コマンドレジスタ１６は、入出力端子Ｉ／Ｏに供給されるコマンド信号を、Ｉ／Ｏバッファ３２を介して受け、受けた信号を状態制御回路１４に出力する。アドレスレジスタ１８は、入出力端子Ｉ／Ｏに供給されるアドレス信号を、Ｉ／Ｏバッファ３２を介して受け、受けた信号をロウアドレスデコーダ２４およびコラムアドレスデコーダ２６に出力する。Ｉ／Ｏバッファ３２は、入出力端子Ｉ／Ｏを介してコマンド信号、アドレス信号、およびデータ信号を受ける。データ信号は、センスアンプ／バッファ２８に入出力される。
【００２２】
ロウアドレスデコーダ２４は、アドレスレジスタ１８からのアドレス信号（上位ビット）に応じてワード線ＷＬのいずれかを選択する。ロウアドレスデコーダ２４は、選択したワード線ＷＬにプログラム電圧、検証電圧、読み出し電圧、または消去電圧を供給する。コラムアドレスデコーダ２６は、アドレスレジスタ１８からのアドレス信号（下位ビット）に応じて所定のビット線ＢＬを選択する。具体的には、アクセスされるメモリセルＭＣの両側のビット線ＢＬがアドレス信号に応じて選択される。選択されたビット線ＢＬは、後述するコラムアドレスデコーダ２６により、所定の電圧に設定される。
【００２３】
センスアンプ／バッファ２８は、複数のセンスアンプおよびデータを一時保持するバッファを有している。センスアンプ／バッファ２８は、書き込み動作時に、Ｉ／Ｏバッファ３２を介して入出力端子Ｉ／Ｏから順次供給される書き込みデータをバッファに保持し、保持したデータに応じてビット線ＢＬを所定の電圧に設定する。また、センスアンプ／バッファ２８は、読み出し動作時に、ビット線ＢＬを介して伝達されるメモリセルＭＣからのメモリセル電流を基準電流と比較し、メモリセルＭＣに保持されているデータの論理レベルを検出する。すなわち、メモリセルアレイ３０からの読み出しデータは、センスアンプで増幅される。増幅されたデータは、バッファに蓄えられ、Ｉ／Ｏバッファ３２を介して入出力端子Ｉ／Ｏに出力される。
【００２４】
メモリセルアレイ３０は、マトリックス状に配置された複数のメモリセルＭＣ、図の横方向に配線された複数のワード線ＷＬ、および図の縦方向に沿って配線された複数のビット線を有している。図の横方向に並ぶメモリセルＭＣは、入出力ノードＮＤを介して直列に接続されている。図の横方向に並ぶメモリセルＭＣの制御ゲートは、同じワード線ＷＬに接続されている。図の縦方向に並ぶメモリセルＭＣの入出力ノードＮＤは、ビット線ＢＬを介して互いに接続されている。各ビット線ＢＬは、図の左右両側に隣接するメモリセルＭＣに共有されている。この種のメモリセルアレイは、一般に仮想接地型と称されている。
【００２５】
各メモリセルＭＣは、キャリア（電子）を蓄積するトラップゲートＴＧを有するトランジスタ（セルトランジスタ）で構成されている。トラップゲートＴＧにトラップされたキャリアは、トラップゲートＴＧ内を移動しない。これを利用して、セルトランジスタの閾値電圧は、局所的に変化可能である。
本実施形態では、メモリセルＭＣは、トラップゲートＴＧにおける両入出力ノードＮＤ側（セルトランジスタのチャネル領域のソース側、ドレイン側）に形成されたトラップ領域（図の白い四角形）に、それぞれ書き込みデータを保持できる。すなわち、このメモリセルＭＣは、ダブルビット構造である。各トラップ領域は、トラップされる電子の量に応じて２ビットの書き込みデータを保持できる。このため、一つのメモリセルＭＣは、４ビットのデータ（１６値）を記憶できる。
【００２６】
図２は、図１に示したメモリセルアレイ３０およびコラムアドレスデコーダ２６の要部を示している。
メモリセルアレイ３０は、アドレス信号の上位ビットで識別される複数のメモリブロックで構成されており、各メモリブロックは、８ビットのデータ端子Ｉ／Ｏ０−Ｉ／Ｏ７に対応する８個のメモリ領域ＭＡ０−７を有している。各メモリブロック内において、ワード線ＷＬは、８個のメモリ領域ＭＡ０−７に共通に配線されている。
【００２７】
コラムアドレスデコーダ２６は、メモリ領域ＭＡ０−７に対応する複数のソース線領域ＳＬＡ０−ＳＬＡ７（データ端子Ｉ／Ｏ０−Ｉ／Ｏ７に対応）を有している。各ソース線領域ＳＬＡ０−ＳＬＡ７は、第１および第２スイッチ制御回路３４、３６、電圧制御回路３８、複数の第１スイッチＳＷ１、複数の第２スイッチＳＷ２、第１スイッチ制御線ＳＣ１（ＳＣ１１、ＳＣ１２、ＳＣ１３、ＳＣ１４、．．．）、第２スイッチ制御線ＳＣ２（ＳＣ２１、ＳＣ２２、ＳＣ２３、ＳＣ２４、．．．）、ソース線ＳＬ１−ＳＬ３、およびドレイン線ＤＬを有している。
【００２８】
第１スイッチ制御回路３４は、書き込み動作時および書き込み動作後の検証動作時に、アドレス信号（下位ビット）および書き込みデータの論理値に応じて、所定の第１スイッチ制御線ＳＣ１に高レベルの第１スイッチ制御信号を出力する。第１スイッチ制御信号の出力により、１つおきのビット線ＢＬ毎にスイッチＳＷ１のいずれかがオンする。
【００２９】
第２スイッチ制御回路３６は、書き込み動作時および書き込み動作後の検証動作時に、アドレス信号（下位ビット）および書き込みデータの論理値に応じて、所定の第２スイッチ制御線ＳＣ２に高レベルの第２スイッチ制御信号を出力する。第２スイッチ制御信号の出力により、１つおきのビット線ＢＬ毎にスイッチＳＷ２のいずれかがオンする。
【００３０】
電圧制御回路３８は、メモリセルＭＣにデータを書き込む書き込みサイクルにおいて、書き込みデータの３種類の論理値に対応する３つの書き込み電圧をソース線ＳＬ１−ＳＬ３にそれぞれ出力し、第１ドレイン電圧をドレイン線ＤＬに出力する（書き込み動作）。次に、電圧制御回路３８は、書き込みデータの３種類の論理値に対応する３つの検証電圧を、ソース線ＳＬ１−ＳＬ３にそれぞれ出力し、第２ドレイン電圧をドレイン線ＤＬに出力する（検証動作）。
【００３１】
書き込み電圧、検証電圧、第１および第２ドレイン電圧は、図１に示した内部電圧生成回路１０により生成される。
図３は、図１に示した内部電圧生成回路１０および高電圧生成回路１２が生成する電圧を示している。
書き込み動作（プログラム動作）において、内部電圧生成回路１０は、書き込みデータの論理Ｌ１、Ｌ２、Ｌ３にそれぞれ対応する書き込み電圧ＶＳ１、ＶＳ２、ＶＳ３（例えば、それぞれ０．１５Ｖ、０．１０Ｖ、０．０５Ｖ）と、第１ドレイン電圧ＶＤＰ（例えば、６．０Ｖ）とを出力する。論理Ｌ１、Ｌ２、Ｌ３は、２進数の”１０”、”０１”、”００”にそれぞれ対応する。高電圧生成回路１２は、ゲート電圧ＶＧＰ（例えば、９．８Ｖ）を出力する。ゲート電圧ＶＧＰは、アドレス信号（上位ビット）に応じてロウアドレスデコーダ２４により選択されるワード線ＷＬに供給される。非選択のワード線ＷＬには、接地電圧が供給される。
【００３２】
書き込み動作後の検証動作において、内部電圧生成回路１０は、書き込みデータの論理Ｌ１、Ｌ２、Ｌ３にそれぞれ対応する検証電圧ＶＶ１、ＶＶ２、ＶＶ３（例えば、それぞれ０．１５Ｖ、０．１０Ｖ、０．０５Ｖ）と、第１ドレイン電圧ＶＤＲ（例えば、４．０Ｖ）を出力する。高電圧生成回路１２は、ゲート電圧ＶＲＤ（例えば、４．０Ｖ）を出力する。ゲート電圧ＶＲＤは、書き込み動作中に選択されたワード線ＷＬに供給される。非選択のワード線ＷＬには、接地電圧が供給される。
【００３３】
図４は、第１の実施形態における書き込みデータの論理値とメモリセルＭＣの閾値電圧との関係を示している。なお、図４は、メモリセルＭＣの１つのトラップ領域（図１の白い四角形）について示している。上述したように、１つのメモリセルＭＣは、２つのトラップ領域により１６値を記憶できる。以降の説明では、書き込みデータの論理Ｌ０−Ｌ３に対応する閾値電圧の分布領域を、それぞれ領域Ｌ０−Ｌ３と称する。
【００３４】
メモリセルＭＣの各トラップ領域の閾値電圧は、書き込まれるデータの論理値に応じて、領域Ｌ０−Ｌ３のいずれかに分布する。領域Ｌ０−Ｌ３は、２ビットデータの”１１”、”１０”、”０１”、”００”にそれぞれ対応している。領域Ｌ０は、閾値電圧が負であり、消去状態のメモリセルＭＣ（トラップ領域）の分布である。この領域では、セルトランジスタは、ディプレッショントランジスタとして動作する。領域Ｌ１−Ｌ３のメモリセルは、閾値電圧が正であり、セルトランジスタは、エンハンスメントトランジスタとして動作する。
【００３５】
メモリセルＭＣは、消去状態で論理Ｌ０（”１１”）を記憶している。このため、メモリセルＭＣに残りの３通りの論理Ｌ１−Ｌ３を書き込むために、３種類の書き込み電圧ＶＳ１−ＶＳ３および３種類の検証電圧ＶＶ１−ＶＶ３が必要になる。この実施形態では、３種類の書き込み電圧ＶＳ１−ＶＳ３をそれぞれ供給するソース線ＳＬ１−ＳＬ３を独立に形成しているため、１回の書き込み動作で、メモリセルＭＣに全ての論理を書き込むことができる。また、３種類の検証電圧ＶＶ１−ＶＶ３をそれぞれ供給するソース線ＳＬ１−ＳＬ３を独立に形成しているため、１回の検証動作で、メモリセルＭＣに書き込まれている全ての論理を検証できる。
【００３６】
データの書き込み（プログラム）は、各トラップ領域について、閾値電圧がＶＴ（ＶＴ１、ＶＴ２、ＶＴ３）を超えるまで行われる。例えば、トラップ領域に論理”１０”を書き込む場合、そのセルトランジスタの閾値電圧がＶＴ１を超えるまで、書き込み動作と検証動作とが繰り返される。そして、各トラップ領域の閾値電圧は、領域Ｌ０−Ｌ３のいずれかに設定される。
【００３７】
データの読み出しは、セルトランジスタの閾値電圧を参照電圧ＶＲ（ＶＲ１、ＶＲ２、ＶＲ３）と比較することで行われる。セルトランジスタの閾値電圧が参照電圧ＶＲ１より低いとき、トラップ領域に保持されているデータは、”１１”と判定される。セルトランジスタの閾値電圧が参照電圧ＶＲ１、ＶＲ２の間にあるとき、トラップ領域に保持されているデータは、”１０”と判定される。セルトランジスタの閾値電圧が参照電圧ＶＲ２、ＶＲ３の間にあるとき、トラップ領域に保持されているデータは、”０１”と判定される。セルトランジスタの閾値電圧が参照電圧ＶＲ３より高いとき、トラップ領域に保持されているデータは、”００”と判定される。
【００３８】
図５は、第１の実施形態における書き込み動作を示している。
書き込み動作では、各メモリ領域ＭＡ０−７毎に、ワード線ＷＬおよびビット線ＢＬにより選択される１つのメモリセルＭＣにデータが書き込まれる。この例では、データ端子Ｉ／Ｏ０に対応するメモリ領域ＭＡのメモリセルＭＣ（ワード線ＷＬ２に接続されるメモリセルＭＣの１つ）に論理Ｌ１（”１０”）が書き込まれ、データ端子Ｉ／Ｏ１に対応するメモリ領域ＭＡのメモリセルＭＣに論理Ｌ２（”０１”）が書き込まれ、データ端子Ｉ／Ｏ７に対応するメモリ領域ＭＡのメモリセルＭＣに論理Ｌ３（”００”）が書き込まれる。ゲート電圧ＶＧＰ（９．８Ｖ）がワード線ＷＬ２に供給され、接地電圧がその他のワード線ＷＬに供給される。
【００３９】
データ端子Ｉ／Ｏ０に対応するソース線領域ＳＬＡ０の電圧生成回路３８は、書き込み電圧ＶＳ１、ＶＳ２、ＶＳ３（それぞれ、０．１５Ｖ、０．１０Ｖ、０．０５Ｖ）をソース線ＳＬ１−ＳＬ３にそれぞれ出力し、第１ドレイン電圧ＶＤＰ（６．０Ｖ）をドレイン線ＤＬに出力する。
第１および第２スイッチ制御回路３４、３６は、アドレス信号および書き込みデータに応じて、図に丸印で示したスイッチＳＷ１、ＳＷ２をオンさせるために、第１および第２スイッチ制御線ＳＣ１、ＳＣ２にスイッチ制御信号（高レベル）を出力する。
【００４０】
論理Ｌ１が書き込まれるメモリセルＭＣに接続されたビット線ＢＬ２、ＢＬ３は、プリチャージ電圧（フローティング）から書き込み電圧ＶＳ１および第１ドレイン電圧ＶＤＰにそれぞれ変化する。他のビット線ＢＬは、書き込み電圧ＶＳ１または第１ドレイン電圧ＶＤＰにそれぞれ変化する。このため、データが書き込まれないメモリセルＭＣは、ソース・ドレイン間電圧が０Ｖになり、誤書き込みが防止される。
【００４１】
データ端子Ｉ／Ｏ１、Ｉ／Ｏ７に対応するソース線領域ＳＬＡ１、ＳＬＡ７の電圧生成回路３８は、書き込み電圧ＶＳ１、ＶＳ２、ＶＳ３（それぞれ、０．１５Ｖ、０．１０Ｖ、０．０５Ｖ）を、ソース線ＳＬ１−ＳＬ３にそれぞれ出力し、第１ドレイン電圧ＶＤＰ（６．０Ｖ）をドレイン線ＤＬに出力する。ソース線領域ＳＬＡ１の第１および第２スイッチ制御回路３４、３６の動作により、論理Ｌ２が書き込まれるメモリセルＭＣに接続された一対のビット線ＢＬは、プリチャージ電圧（フローティング）から書き込み電圧ＶＳ２および第１ドレイン電圧ＶＤＰにそれぞれ変化する。他のビット線ＢＬは、書き込み電圧ＶＳ２または第１ドレイン電圧ＶＤＰにそれぞれ変化する。同様に、ソース線領域ＳＬＡ７の第１および第２スイッチ制御回路３４、３６の動作により、論理Ｌ３が書き込まれるメモリセルＭＣに接続された一対のビット線ＢＬは、プリチャージ電圧（フローティング）からソース電圧ＶＳ３およびドレイン電圧ＶＤＰにそれぞれ変化する。他のビット線ＢＬは、書き込み電圧ＶＳ３または第１ドレイン電圧ＶＤＰにそれぞれ変化する。
【００４２】
そして、メモリセルＭＣのトラップ領域の一方（黒い四角で示した図の左側のトラップ領域）に書き込みデータの論理値に応じた電子がそれぞれトラップされる。すなわち、書き込み動作が実行される。なお、論理Ｌ１をトラップ領域の他方に書き込む場合、ビット線ＢＬ３に第１ドレイン電圧ＶＤＰが供給され、ビット線ＢＬ２にソース電圧ＶＳ１が供給される。
【００４３】
このように、本実施形態では、第１および第２スイッチ制御回路３４、３６が、ビット線ＢＬをソース線ＳＬ１−３、ドレイン線ＤＬに選択的に接続することで、論理値が互いに異なる書き込みデータを、１回の書き込み動作で複数のメモリセルＭＣに同時に書き込むことができる。
図６は、第１の実施形態における書き込み動作後の検証動作を示している。検証動作は、メモリセルＭＣ（図の左側のトラップ領域）にデータが正しく書き込まれたことを確認するための動作である。
【００４４】
まず、ゲート電圧ＶＧＰ（９．８Ｖ）が、ワード線ＷＬ２に供給され、接地電圧が、その他のワード線ＷＬに供給される。
データ端子Ｉ／Ｏ０に対応するソース線領域ＳＬＡ０の電圧生成回路３８は、検証電圧ＶＶ１、ＶＶ２、ＶＶ３（それぞれ、０．１５Ｖ、０．１０Ｖ、０．０５Ｖ）を、ソース線ＳＬ１−ＳＬ３にそれぞれ出力し、第２ドレイン電圧ＶＤＲ（４．０Ｖ）をドレイン線ＤＬに出力する。
【００４５】
第１および第２スイッチ制御回路３４、３６は、アドレス信号および書き込みデータに応じて、図に丸印で示したスイッチＳＷ１、ＳＷ２をオンさせるために、第１および第２スイッチ制御線ＳＣ１、ＳＣ２にスイッチ制御信号（高レベル）を出力する。
書き込み動作により論理Ｌ１が書き込まれたメモリセルＭＣに接続されたビット線ＢＬ２、ＢＬ３は、プリチャージ電圧（フローティング）から検証電圧ＶＶ１および第２ドレイン電圧ＶＤＲにそれぞれ変化する。他のビット線ＢＬは、ソース電圧ＶＶ１または第２ドレイン電圧ＶＤＲにそれぞれ変化する。このため、データが書き込まれないメモリセルＭＣは、ソース・ドレイン間電圧が０Ｖになり、誤書き込みが防止される。
【００４６】
データ端子Ｉ／Ｏ１、Ｉ／Ｏ７に対応するソース線領域ＳＬＡ１、ＳＬＡ７の電圧生成回路３８は、検証電圧ＶＶ１、ＶＶ２、ＶＶ３（それぞれ、０．１５Ｖ、０．１０Ｖ、０．０５Ｖ）を、ソース線ＳＬ１−ＳＬ３にそれぞれ出力し、第２ドレイン電圧ＶＤＲ（４．０Ｖ）をドレイン線ＤＬに出力する。ソース線領域ＳＬＡ１の第１および第２スイッチ制御回路３４、３６の動作により、論理Ｌ２が書き込まれるメモリセルＭＣに接続された一対のビット線ＢＬは、プリチャージ電圧（フローティング）から検証電圧ＶＶ２および第２ドレイン電圧ＶＤＲにそれぞれ変化する。他のビット線ＢＬは、検証電圧ＶＶ２または第２ドレイン電圧ＶＤＲにそれぞれ変化する。同様に、ソース線領域ＳＬＡ７の第１および第２スイッチ制御回路３４、３６の動作により、論理Ｌ３が書き込まれるメモリセルＭＣに接続された一対のビット線ＢＬは、プリチャージ電圧（フローティング）からソース電圧ＶＶ３および第２ドレイン電圧ＶＤＲにそれぞれ変化する。他のビット線ＢＬは、ソース電圧ＶＶ３または第２ドレイン電圧ＶＤＲにそれぞれ変化する。
【００４７】
そして、メモリセルＭＣのソース・ドレイン間を流れるメモリセル電流をセンスアンプで検出することにより、メモリセルＭＣに書き込まれているデータの論理値が判定される。なお、トラップ領域の他方に書き込まれた論理Ｌ１を検証する場合、ビット線ＢＬ２に第２ドレイン電圧ＶＤＲが供給され、ビット線ＢＬ３に検証電圧ＶＶ１が供給される。
【００４８】
このように、本実施形態では、第１および第２スイッチ制御回路３４、３６が、ビット線ＢＬをソース線ＳＬ１−３、ドレイン線ＤＬに選択的に接続することで、メモリセルＭＣに書き込まれた論理値が互いに異なる書き込みデータを、１回の検証動作で検証できる。
図７は、第１の実施形態の検証動作におけるメモリセル電流を示している。
【００４９】
本実施形態では、検証動作において、メモリセルＭＣに書き込まれているデータの論理値に応じてソース電圧が変えられ、選択されるワード線電圧ＶＧは一定（ＶＲＤ）である。このため、図７に示すように、データが書き込まれたメモリセルＭＣ（セルトランジスタ）の電流特性は、書き込まれているデータの論理値に依存せず同じになる。この結果、１つのワード線ＷＬに接続されている複数のメモリセルＭＣの検証動作を同時に実施できる。
【００５０】
図８は、本発明前の検証動作におけるメモリセル電流を示している。
本発明前では、メモリセルＭＣに書き込まれているデータの論理値に応じて、ソース電圧を一定にしてゲート電圧ＶＧが変えられて、検証動作が実行される。このため、図８に示すように、１つのワード線ＷＬに接続された複数のメモリセルＭＣの電流特性は、書き込まれたデータの論理値により異なる。したがって、検証動作は、論理値毎に実施するしかない。
【００５１】
図９は、第１の実施形態における書き込み動作および検証動作を示している。このフローは、フラッシュメモリ内部で自動的に実施される。
まず、ステップＳ１０において、フラッシュメモリは、図５で説明したように、アドレス信号により選択されたメモリセルＭＣに論理Ｌ１、Ｌ２、Ｌ３のいずれかを同時にプログラムする。次に、ステップＳ１１において、フラッシュメモリは、図６で説明したように、論理Ｌ１、Ｌ２、Ｌ３がプログラムされたメモリセルＭＣの検証動作を同時に実施する。フラッシュメモリは、検証動作において書き込みが不十分と判定したメモリセルＭＣについて、再度書き込み動作および検証動作を実施する。
【００５２】
本発明では、複数の論理Ｌ１−Ｌ３の複数のメモリセルＭＣへの書き込み動作を、１回で実行できる。また、複数の論理Ｌ１−Ｌ３が書き込まれたメモリセルの検証動作を、１回で実行できる。このため、書き込み動作および検証動作に必要な時間を短縮できる。この結果、多値メモリセルにおいても、フラッシュメモリの書き込み時間（プログラム時間）が増加することを防止できる。
【００５３】
図１０は、本発明前の書き込み動作および検証動作を示している。
本発明前では、１つのワード線に接続されたメモリセルＭＣに論理Ｌ１−Ｌ３が順次プログラムされる（ステップＳ２０、Ｓ２２、Ｓ２４）。検証動作は、論理Ｌ１−Ｌ３毎にそれぞれ実施される（ステップＳ２１、Ｓ２３、Ｓ２５）。このため、フラッシュメモリの書き込み時間（プログラム時間）は、大幅に増加する。
【００５４】
以上、第１の実施形態では、書き込み動作または検証動作において、複数のソース線ＳＬ１−ＬＳ３をアドレスおよびデータに応じて所定のビット線ＢＬに接続できるため、複数のソース電圧ＶＳ１−ＶＳ３、ＶＶ１−ＶＶ３を、ビット線ＢＬを介して複数のメモリセルＭＣの入出力ノードに同時に供給できる。換言すれば、書き込みデータの全ての論理Ｌ１−Ｌ３に対応する複数の書き込み電圧ＶＳ１−ＶＳ３をソース線ＶＳ１−ＶＳ３にそれぞれ出力できるため、１回の書き込み動作で全ての論理Ｌ１−Ｌ３を複数のメモリセルＭＣにそれぞれ書き込むことができる。なお、論理Ｌ０は、消去状態（初期状態）の論理であるため、書き込み電圧は不要である。また、複数の検証電圧ＶＶ１−ＶＶ３を同時に出力できるため、全ての論理値Ｌ０−Ｌ３がそれぞれ書き込まれた複数のメモリセルＭＣを１回の検証動作で検証できる。この結果、書き込み動作および検証動作の実行時間を短縮できる。すなわち、メモリセルＭＣにデータを書き込む書き込み時間（レディー／ビジー信号Ｒ／Ｂのビジー期間）を短縮できる。
【００５５】
第１および第２スイッチ制御回路３４、３６が、外部端子Ｉ／Ｏを介して供給される書き込みデータおよびアドレスに応じてスイッチ制御信号を出力することで、アドレスに応じて選択されるメモリセルＭＣに、書き込みデータが示す論理値を確実に書き込むことができる。また、メモリセルＭＣに書き込まれたデータを確実に検証できる。
【００５６】
書き込み動作において、複数の書き込み電圧ＶＳ１−ＶＳ３および検証電圧ＶＶ１−ＶＶ３が同時にビット線に供給されるため、１つのワード線ＷＬに接続された複数のメモリセルＭＣに、１回の書き込み動作で複数の論理値をそれぞれ書き込むことができる。また、検証動作において、複数の検証電圧ＶＶ１−ＶＶ３が同時にビット線に供給されるため、１つのワード線ＷＬに接続され異なる論理値がそれぞれ書き込まれた複数のメモリセルＭＣを、１回の検証動作で検証できる。
【００５７】
トラップ絶縁膜を有するメモリセルＭＣでメモリセルアレイ３０を構成することで、１つのメモリセルＭＣ内の複数箇所にデータを記憶できる。多くのビット数のデータをメモリセルＭＣ記憶させる場合にも、書き込み動作時間および検証動作時間を従来に比べ短縮できる。
図１１は、本発明の不揮発性多値半導体メモリの第２の実施形態を示している。この実施形態は、請求項１〜４、請求項６、請求項７、請求項９および請求項１０に対応している。第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００５８】
フラッシュメモリは、第１の実施形態のコラムアドレスデコーダ２６およびメモリセルアレイ３０の代わりに、コラムアドレスデコーダ４０およびメモリセルアレイ４２を有している。メモリセルアレイ４２は、各メモリセルＭＣのトラップ領域の一方のみに（図の左側のみ）データを記憶する。すなわち、このメモリセルＭＣは、シングルビット構造である。１つのメモリセルには、２ビットのデータが記憶できる。コラムアドレスデコーダ４０は、シングルビット構造のメモリセルＭＣにデータを書き込み、検証するために、第１の実施形態と同様の第１および第２スイッチ回路、電圧制御回路を有している。その他の構成は、第１の実施形態とほぼ同じである。
【００５９】
以上、第２の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。
図１２は、本発明の不揮発性多値半導体メモリの第３の実施形態を示している。この実施形態は、請求項１〜３、請求項５、請求項６および請求項８〜請求項１０に対応している。第１の実施形態と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００６０】
フラッシュメモリは、第１の実施形態の内部電圧生成回路１０、コラムアドレスデコーダ２６およびメモリセルアレイ３０の代わりに、内部電圧生成回路４４、コラムアドレスデコーダ４６およびメモリセルアレイ４８を有している。内部電圧生成回路４４は、メモリセルＭＣに７通りの論理値を書き込むために、７種類の書き込み電圧、７種類の検証電圧、第１および第２ドレイン電圧を生成する。なお、メモリセルＭＣに記憶できる論理値の種類は、消去状態を含め８通りある。コラムアドレスデコーダ４６は、内部電圧生成回路４４から供給される書き込み電圧、検証電圧、第１および第２ドレイン電圧を、アドレス信号に応じた所定のビット線に選択的に供給する。メモリセルアレイ４８は、各メモリセルＭＣのトラップ領域の両方に、それぞれ３ビットのデータを記憶する。すなわち、このメモリセルＭＣは、ダブルビット構造である。１つのメモリセルは、６ビット（６４値）のデータが記憶できる。その他の構成は、第１の実施形態とほぼ同じである。
【００６１】
図１３は、図１２に示したメモリセルアレイ４８およびコラムアドレスデコーダ４６の要部を示している。
メモリセルアレイ３０は、複数のメモリブロックで構成されており、各メモリブロックは、８ビットのデータ端子Ｉ／Ｏ０−Ｉ／Ｏ７に対応する８個のメモリ領域ＭＡ０− ＭＡ ７を有している。ワード線ＷＬは、８個のメモリ領域ＭＡ０− ＭＡ ７に共通に配線されている。
【００６２】
コラムアドレスデコーダ４６は、メモリ領域ＭＡ０−ＭＡ７に対応する複数のソース線領域ＳＬＡ０−ＳＬＡ７を有している。各ソース線領域ＳＬＡ０−ＳＬＡ７は、第１および第２スイッチ制御回路５０、５２、電圧制御回路５４、複数の第１スイッチＳＷ１、複数の第２スイッチＳＷ２、第１スイッチ制御線ＳＣ１（ＳＣ１１、ＳＣ１２、ＳＣ１３、ＳＣ１４、．．．）、第２スイッチ制御線ＳＣ２（ＳＣ２１、ＳＣ２２、ＳＣ２３、ＳＣ２４、．．．）、ソース線ＳＬ１−ＳＬ３、およびドレイン線ＤＬを有している。
【００６３】
第１スイッチ制御回路５０は、書き込み動作時および書き込み動作後の検証動作時に、アドレス信号（下位ビット）および書き込みデータの論理値に応じて、所定の第１スイッチ制御線ＳＣ１に高レベルの第１スイッチ制御信号を出力する。第１スイッチ制御信号の出力により、１つおきのビット線ＢＬ毎にスイッチＳＷ１のいずれかがオンする。
【００６４】
第２スイッチ制御回路５２は、書き込み動作時および書き込み動作後の検証動作時に、アドレス信号（下位ビット）および書き込みデータの論理値に応じて、所定の第２スイッチ制御線ＳＣ２に高レベルの第２スイッチ制御信号を出力する。第２スイッチ制御信号の出力により、１つおきのビット線ＢＬ毎にスイッチＳＷ２のいずれかがオンする。
【００６５】
電圧制御回路５４は、メモリセルＭＣにデータを書き込む書き込みサイクルにおいて、まず、書き込みデータの７種類の論理Ｌ１−Ｌ７のうち、論理Ｌ１−Ｌ４にそれぞれ対応する４つの書き込み電圧ＶＳ１−ＶＳ４をソース線ＳＬ１−ＳＬ４にそれぞれ出力し、第１ドレイン電圧ＶＤＰをドレイン線ＤＬに出力する（第１書き込み動作）。次に、電圧制御回路３８は、論理Ｌ１−Ｌ４にそれぞれ対応する４つの検証電圧ＶＶ１−ＶＶ４を、ソース線ＳＬ１−ＳＬ４にそれぞれ出力し、第２ドレイン電圧ＶＤＲをドレイン線ＤＬに出力する（第１検証動作）。次に、電圧制御回路３８は、論理Ｌ５−Ｌ７にそれぞれ対応する３つの書き込み電圧ＶＳ５−ＶＳ７をソース線ＳＬ１−ＳＬ３にそれぞれ出力し、第１ドレイン電圧ＶＤＰをドレイン線ＤＬに出力する（第２書き込み動作）。次に、電圧制御回路３８は、論理Ｌ５−Ｌ７にそれぞれ対応する４つの検証電圧ＶＶ５−ＶＶ７を、ソース線ＳＬ１−ＳＬ３にそれぞれ出力し、第２ドレイン電圧ＶＤＲをドレイン線ＤＬに出力する（第２検証動作）。
【００６６】
書き込み電圧ＶＳ１−ＶＳ７、検証電圧ＶＶ１−ＶＶ７、第１および第２ドレイン電圧ＶＤＰ、ＶＤＲは、図１２に示した内部電圧生成回路４４により生成される。
図１４は、図１２に示した内部電圧生成回路４４および高電圧生成回路１２が生成する電圧を示している。
第１書き込み動作（第１プログラム動作）において、内部電圧生成回路４４は、書き込みデータの論理Ｌ１−Ｌ４（”１１０”、”１０１”、”１００”、”０１１”）にそれぞれ対応する書き込み電圧ＶＳ１、ＶＳ２、ＶＳ３、ＶＳ４（例えば、それぞれ０．２３Ｖ、０．２０Ｖ、０．１７Ｖ、０．１４Ｖ）および第１ドレイン電圧ＶＤＰ（例えば、６．０Ｖ）を出力する。高電圧生成回路１２は、ゲート電圧ＶＧＰ（例えば、９．８Ｖ）を出力する。ゲート電圧ＶＧＰは、アドレス信号（上位ビット）に応じてロウアドレスデコーダ２４により選択されるワード線ＷＬに供給される。
【００６７】
第１書き込み動作後の第１検証動作において、内部電圧生成回路４４は、書き込みデータの論理Ｌ１−Ｌ４（”１１０”、”１０１”、”１００”、”０１１”）にそれぞれ対応する検証電圧ＶＶ１、ＶＶ２、ＶＶ３、ＶＶ４（例えば、それぞれ０．２３Ｖ、０．２０Ｖ、０．１７Ｖ、０．１４Ｖ）および第１ドレイン電圧ＶＤＲ（例えば、４．０Ｖ）を出力する。高電圧生成回路１２は、ゲート電圧ＶＲＤ（例えば、４．０Ｖ）を出力する。ゲート電圧ＶＲＤは、書き込み動作中に選択されたワード線ＷＬに供給される。
【００６８】
次に、第２書き込み動作（第２プログラム動作）において、内部電圧生成回路４４は、書き込みデータの論理Ｌ５−Ｌ７（”０１０”、”００１”、”０００”）にそれぞれ対応する書き込み電圧ＶＳ５、ＶＳ６、ＶＳ７（例えば、それぞれ０．１１Ｖ、０．０８Ｖ、０．０５Ｖ）および第１ドレイン電圧ＶＤＰ（例えば、６．０Ｖ）を出力する。高電圧生成回路１２は、ゲート電圧ＶＧＰ（例えば、９．８Ｖ）を出力する。ゲート電圧ＶＧＰは、アドレス信号（上位ビット）に応じてロウアドレスデコーダ２４により選択されるワード線ＷＬに供給される。
【００６９】
第２書き込み動作後の第２検証動作において、内部電圧生成回路４４は、書き込みデータの論理Ｌ５−Ｌ７（”０１０”、”００１”、”０００”）にそれぞれ対応する検証電圧ＶＶ５、ＶＶ６、ＶＶ７（例えば、それぞれ０．１１Ｖ、０．０８Ｖ、０．０５Ｖ）および第１ドレイン電圧ＶＤＲ（例えば、４．０Ｖ）を出力する。高電圧生成回路１２は、ゲート電圧ＶＲＤ（例えば、４．０Ｖ）を出力する。ゲート電圧ＶＲＤは、書き込み動作中に選択されたワード線ＷＬに供給される。
【００７０】
本実施形態では、書き込みサイクルにおいて、書き込み動作および検証動作を２回に分けて実行するため、書き込み動作において、ソース線ＳＬ１−ＳＬ４を複数の書き込み電圧ＶＳで共有でき、検証動作において、ソース線ＳＬ１−ＳＬ４を複数の検証電圧ＶＶで共有できる。この結果、ソース線ＳＬ１−ＳＬ４の本数を書き込みデータの論理数より少なくでき、多値メモリセルコラムアドレス／バッファの面積を小さくできる。
【００７１】
図１５は、第３の実施形態における書き込みデータの論理値とメモリセルＭＣの閾値電圧との関係を示している。なお、図１５は、メモリセルＭＣの２つのトラップ領域（図１２の白い四角形）のそれぞれについて示している。１つのメモリセルＭＣは、上述したように、２つのトラップ領域により６４値を記憶できる。
メモリセルの各トラップ領域の閾値電圧は、書き込まれるデータの論理値に応じて、領域Ｌ０、Ｌ１、Ｌ２、Ｌ３、Ｌ４、Ｌ５、Ｌ６、Ｌ７のいずれかに分布する。領域Ｌ０、Ｌ１、Ｌ２、Ｌ３、Ｌ４、Ｌ５、Ｌ６、Ｌ７は、２ビットデータの”１１１”、”１１０”、”１０１”、”１００”、”０１１”、”０１０”、”００１”、”０００”にそれぞれ対応している。領域Ｌ０は、閾値電圧が負である。この領域では、セルトランジスタは、ディプレッショントランジスタとして動作する。領域Ｌ１−Ｌ７のメモリセルは、閾値電圧が正であり、セルトランジスタは、エンハンスメントトランジスタとして動作する。メモリセルＭＣは、消去状態で論理Ｌ０（”１１１”）を記憶している。このため、メモリセルＭＣに残りの７通りの論理Ｌ１−Ｌ７を書き込むために、７種類の書き込み電圧が必要になる。この実施形態では、７種類の書き込み電圧ＶＳ１−ＶＳ７に対応して共通のソース線ＳＬ１−ＳＬ３を形成しているため、メモリセルＭＣに全ての論理を書き込むために２回の書き込み動作が必要になる。また、７種類の検証電圧ＶＶ１−ＶＶ７に対応して共通のソース線ＳＬ１−ＳＬ３を形成しているため、メモリセルＭＣに全ての論理を検証するために２回の検証動作が必要になる。しかし、ソース線ＳＬ１−ＳＬ３の数を削減できるため、チップサイズを削減できる。
【００７２】
データの書き込み（プログラム）は、各トラップ領域について、閾値電圧がＶＴ（ＶＴ１、ＶＴ２、ＶＴ３、ＶＴ４、ＶＴ５、ＶＴ６、ＶＴ７）を超えるまで行われる。例えば、トラップ領域に論理”０１０”を書き込む場合、そのセルトランジスタの閾値電圧がＶＴ５を超えるまで、プログラム動作が繰り返される。そして、各トラップ領域の閾値電圧は、領域Ｌ０−Ｌ７のいずれかに設定される。
【００７３】
データの読み出しは、セルトランジスタの閾値電圧を参照電圧ＶＲ（ＶＲ１、ＶＲ２、ＶＲ３、ＶＲ４、ＶＲ５、ＶＲ６、ＶＲ７）と比較することで行われる。例えば、セルトランジスタの閾値電圧が参照電圧ＶＲ１より低いとき、トラップ領域に保持されているデータは、”１１１”と判定される。セルトランジスタの閾値電圧が参照電圧ＶＲ１、ＶＲ２の間にあるとき、トラップ領域に保持されているデータは、”１１０”と判定される。
【００７４】
図１６は、第３の実施形態における書き込み動作および検証動作を示している。このフローは、フラッシュメモリ内部で自動的に実施される。
まず、ステップＳ３０において、フラッシュメモリは、アドレス信号により選択されたメモリセルＭＣに論理Ｌ１、Ｌ２、Ｌ３、Ｌ４のいずれかを同時にプログラムする（第１書き込み動作）。次に、ステップＳ３１において、フラッシュメモリは、論理Ｌ１、Ｌ２、Ｌ３、Ｌ４がプログラムされたメモリセルＭＣの検証動作を同時に実施する（第１検証動作）。フラッシュメモリは、検証動作において書き込みが不十分と判定したメモリセルＭＣについて、再度第１書き込み動作および第１検証動作を実施する。
【００７５】
次に、ステップＳ３２において、フラッシュメモリは、アドレス信号により選択されたメモリセルＭＣに論理Ｌ５、Ｌ６、Ｌ７のいずれかを同時にプログラムする（第２書き込み動作）。次に、ステップＳ３３において、フラッシュメモリは、論理Ｌ５、Ｌ６、Ｌ７がプログラムされたメモリセルＭＣの検証動作を同時に実施する（第２検証動作）。フラッシュメモリは、検証動作において書き込みが不十分と判定したメモリセルＭＣについて、再度第２書き込み動作および第２検証動作を実施する。
【００７６】
以上、第３の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、ソース線ＳＬ１−ＳＬ３の数を、書き込みデータの論理数より少なくし、書き込み電圧ＶＳ１−ＶＳ７および検証電圧ＶＶ１−ＶＶ７を、ソース線ＳＬ１−ＳＬ３に複数回に分けて出力することで、ソース線ＳＬ１−ＳＬ３の本数を削減できる。すなわち配線領域を最小限にして、全ての論理値をメモリセルＭＣに書き込むことができ、全ての論理値が書き込まれたメモリセルを検証できる。配線領域が最小限になるため、チップサイズを削減できる。
【００７７】
図１７は、本発明の不揮発性多値半導体メモリの第４の実施形態を示している。この実施形態は、請求項１〜４、請求項６、請求項７および請求項９に対応している。第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
フラッシュメモリは、第１の実施形態のコラムアドレスデコーダ２６およびメモリセルアレイ３０の代わりに、コラムアドレスデコーダ５６およびメモリセルアレイ５８を有している。メモリセルアレイ５８のメモリセルＭＣは、書き込みデータの論理値に応じた電子を蓄積するフローティングゲート層を有している。メモリセルＭＣは、シングルビット構造であり、１つのメモリセルには、電子の蓄積量に応じて２ビットのデータが記憶できる。コラムアドレスデコーダ５６は、メモリセルＭＣにデータを書き込み、検証するために、第１の実施形態と同様の第１および第２スイッチ回路、電圧制御回路を有している。その他の構成は、第１の実施形態とほぼ同じである。
【００７８】
以上、第４の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。
なお、上述した第１実施形態では、電圧制御回路３８をソース領域ＳＬＡ０−ＳＬＡ７毎に形成し、ソース線ＳＬ１、ＳＬ２、ＳＬ３およびドレイン線ＤＬをソース領域ＳＬＡ０−ＳＬＡ７毎に独立に配線する例について述べた。しかしながら、本発明はかかる実施形態に限定されるものではない。例えば、電圧制御回路３８をソース領域ＳＬＡ０−ＳＬＡ７に共通に形成し、ソース線ＳＬ１、ＳＬ２、ＳＬ３およびドレイン線ＤＬをソース領域ＳＬＡ０−ＳＬＡ７に共通に配線してもよい。この場合、電圧制御回路３８の数が減るため、フラッシュメモリのチップサイズを削減できる。
【００７９】
上述した実施形態では、本発明を、フラッシュメモリに適用した例について述べた。しかしながら、本発明はかかる実施形態に限定されるものではない。本発明は、ＥＥＰＲＯＭ等の電気的書き換え可能な不揮発性多値半導体メモリに適用できる。
以上の実施形態において説明した発明を整理して、付記として開示する。
【００８０】
（付記１） 電荷を蓄積する電荷蓄積層を有し、入出力ノードを介して直列に接続されている複数の不揮発性メモリセルと、
前記メモリセルの制御ゲートに接続されたワード線と、
前記入出力ノードにそれぞれ接続された複数のビット線と、
複数のソース電圧がそれぞれ供給される複数のソース線と、
ドレイン電圧が供給されるドレイン線と、
前記ソース電圧および前記ドレイン電圧を生成する電圧生成回路と
前記メモリセルにデータを書き込む書き込み動作および前記メモリセルに書き込まれたデータの論理レベルを確認する検証動作時に、前記ビット線を前記ソース線および前記ドレイン線のいずれかにそれぞれ接続するために、前記各ビット線と前記ソース線との間、および前記各ビット線と前記ドレイン線との間にそれぞれ配置された複数のスイッチと、
前記スイッチをオンするスイッチ制御信号を生成するスイッチ制御回路とを備えていることを特徴とする不揮発性多値半導体メモリ。
【００８１】
（付記２） 付記１記載の不揮発性多値半導体メモリにおいて、
前記電圧生成回路は、前記書き込み動作において、前記ソース線に書き込みデータの論理値に対応する複数の書き込み電圧をそれぞれ出力し、前記ドレイン線に第１ドレイン電圧を出力することを特徴とする不揮発性多値半導体メモリ。
（付記３） 付記２記載の不揮発性多値半導体メモリにおいて、
前記スイッチ制御回路は、外部端子を介して供給される複数ビットの書き込みデータおよび書き込みデータを書き込むメモリセルを示すアドレスに応じて、前記スイッチ制御信号を出力することを特徴とすることを特徴とする不揮発性多値半導体メモリ。
【００８２】
（付記４） 付記２記載の不揮発性多値半導体メモリにおいて、
前記ソース線の数は、書き込みデータの論理数に対応しており、
前記電圧生成回路は、前記書き込み動作において、前記書き込みデータの論理値にそれぞれ対応する複数の書き込み電圧を、前記ソース線に１回で出力することを特徴とする不揮発性多値半導体メモリ。
【００８３】
（付記５） 付記２記載の不揮発性多値半導体メモリにおいて、
前記ソース線の数は、書き込みデータの論理数より少なく、
前記電圧生成回路は、前記書き込み動作において、前記書き込みデータの論理値にそれぞれ対応する複数の書き込み電圧を、前記ソース線に複数回に分けて出力することを特徴とする不揮発性多値半導体メモリ。
【００８４】
（付記６） 付記２記載の不揮発性多値半導体メモリにおいて、
前記電圧生成回路は、前記検証動作において、前記ソース線に書き込みデータの論理値に対応する複数の検証電圧をそれぞれ出力し、前記ドレイン線に第２ドレイン電圧を出力することを特徴とする不揮発性多値半導体メモリ。
（付記７） 付記６記載の不揮発性多値半導体メモリにおいて、
前記ソース線の数は、書き込みデータの論理数に対応しており、
前記電圧生成回路は、前記検証動作において、前記書き込みデータの論理値にそれぞれ対応する複数の検証電圧を、前記ソース線に１回で出力することを特徴とする不揮発性多値半導体メモリ。
【００８５】
（付記８） 付記６記載の不揮発性多値半導体メモリにおいて、
前記ソース線の数は、書き込みデータの論理数より少なく、
前記電圧生成回路は、前記検証動作において、前記書き込みデータの論理値にそれぞれ対応する複数の検証電圧を、前記ソース線に複数回に分けて出力することを特徴とする不揮発性多値半導体メモリ。
【００８６】
（付記９） 付記１記載の不揮発性多値半導体メモリにおいて、
前記メモリセルへのデータの書き込み中に、前記ワード線に書き込みワード電圧を供給するとともに、前記メモリセルに書き込まれたデータの検証中に、前記ワード線に検証ワード電圧を供給するワード電圧生成回路を備えていることを特徴とする不揮発性多値半導体メモリ。
【００８７】
（付記１０） 付記１記載の不揮発性多値半導体メモリにおいて、
前記各メモリセルの前記電荷蓄積層は、前記データの論理値に応じて局所的にキャリアをトラップするトラップ絶縁膜として形成されていることを特徴とする不揮発性多値半導体メモリ。
（付記１１） 付記１０記載の不揮発性多値半導体メモリにおいて、
前記各トラップ絶縁膜は、前記両入出力ノード側に形成されるトラップ領域にキャリアをそれぞれトラップし、
前記各トラップ領域は、複数ビットの書き込みデータをキャリアのトラップ量に応じてそれぞれ記憶することを特徴とする不揮発性多値半導体メモリ。
【００８８】
（付記１２） 付記１１記載の不揮発性多値半導体メモリにおいて、
前記各トラップ絶縁膜は、前記両入出力ノード側に形成されるトラップ領域の一方にキャリアをトラップし、
前記トラップ領域の一方は、複数ビットの書き込みデータをキャリアのトラップ量に応じてそれぞれ記憶することを特徴とする不揮発性多値半導体メモリ。
【００８９】
（付記１３） 付記１記載の不揮発性多値半導体メモリにおいて、
前記各メモリセルの前記電荷蓄積層は、前記データの論理値に応じたキャリアを蓄積するフローティングゲートとして形成されていることを特徴とする不揮発性多値半導体メモリ。
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【００９０】
【発明の効果】
請求項１、請求項２および請求項６の不揮発性多値半導体メモリでは、１回の書き込み動作で複数の論理値を複数のメモリセルにそれぞれ書き込むことができる。また、異なる論理値がそれぞれ書き込まれた複数のメモリセルを、１回の検証動作で検証できる。この結果、１つのメモリセルに複数ビットを記憶する不揮発性多値半導体メモリにおいて、書き込み動作および検証動作の実行時間を短縮できる。すなわち、メモリセルにデータを書き込む書き込み時間（ビジー時間）を短縮できる。
【００９１】
請求項３の不揮発性多値半導体メモリでは、アドレスに応じて選択されるメモリセルに、書き込みデータが示す論理値を確実に書き込むことができる。また、メモリセルに書き込まれたデータを確実に検証できる。
請求項４の不揮発性多値半導体メモリでは、１回の書き込み動作で、全ての論理値をメモリセルに書き込むことができる。この結果、書き込み動作時間を最短にできる。
【００９２】
請求項５の不揮発性多値半導体メモリでは、ソース線の本数を最小限にして、全ての論理値をメモリセルに書き込むことができる。配線領域が最小限になるため、チップサイズを削減できる。
請求項７の不揮発性多値半導体メモリでは、１回の検証動作で、全ての論理値が書き込まれた複数のメモリセルを検証できる。この結果、検証動作時間を最短にできる。
【００９３】
請求項８の不揮発性多値半導体メモリでは、ソース線の本数、すなわち配線領域を最小限にして、全ての論理値が書き込まれたメモリセルを検証できる。配線領域が最小限になるため、チップサイズを削減できる。同時に、１回の書き込みサイクルにおける多値メモリセルの検証回数を従来に比べ少なくできる。
請求項９の不揮発性多値半導体メモリでは、ワード線に接続された複数のメモリセルに、１回の書き込み動作で複数の論理値をそれぞれ書き込むことができる。また、ワード線に接続され異なる論理値がそれぞれ書き込まれた複数のメモリセルを、１回の検証動作で検証できる。
【００９４】
請求項１０の不揮発性多値半導体メモリでは、電荷蓄積層の複数箇所にそれぞれキャリアをトラップさせることで、１つのメモリセルにより多くのビット数のデータを記憶できる。多くのビット数のデータを記憶させる場合にも、書き込み動作時間および検証動作時間を従来に比べ短縮できる。
【図面の簡単な説明】
【図１】本発明の不揮発性多値半導体メモリの第１の実施形態を示すブロック図である。
【図２】図１に示したメモリセルアレイおよびコラムアドレスデコーダの要部を示すブロック図である。
【図３】図１に示した内部電圧生成回路および高電圧生成回路が生成する電圧を示す説明図である。
【図４】第１の実施形態における書き込みデータの論理値とメモリセルの閾値電圧との関係を示す説明図である。
【図５】第１の実施形態における書き込み動作を示す説明図である。
【図６】第１の実施形態における書き込み動作後の検証動作を示す説明図である。
【図７】第１の実施形態の検証動作におけるメモリセル電流を示す特性図である。
【図８】本発明前の検証動作におけるメモリセル電流を示す特性図である。
【図９】第１の実施形態における書き込み動作および検証動作を示すフローチャートである。
【図１０】本発明前の書き込み動作および検証動作を示すフローチャートである。
【図１１】本発明の不揮発性多値半導体メモリの第２の実施形態を示すブロック図である。
【図１２】本発明の不揮発性多値半導体メモリの第３の実施形態を示すブロック図である。
【図１３】図１２に示したメモリセルアレイおよびコラムアドレスデコーダの要部を示すブロック図である。
【図１４】図１２に示した内部電圧生成回路および高電圧生成回路が生成する電圧を示す説明図である。
【図１５】第２の実施形態における書き込みデータの論理値とメモリセルの閾値電圧との関係を示す説明図である。
【図１６】第３の実施形態における書き込み動作および検証動作を示すフローチャートである。
【図１７】本発明の不揮発性多値半導体メモリの第４の実施形態を示すブロック図である。
【符号の説明】
１０、４４ 内部電圧生成回路
１２ 高電圧生成回路
１４ 状態制御回路
１６ コマンドレジスタ
１８ アドレスレジスタ
２０ ステータスレジスタ
２４ ロウアドレスデコーダ
２６、４０、４６、５６ コラムアドレスデコーダ
２８ ページバッファ
３０、４２、４８、５８ メモリセルアレイ
３２ Ｉ／Ｏバッファ
３４、５０ 第１スイッチ制御回路
３６、５２ 第２スイッチ制御回路
３８、５４ 電圧制御回路
ＢＬ ビット線
ＣＭＤ１、ＣＭＤ２ コマンド信号
ＤＬ ドレイン線
Ｉ／Ｏ 入出力端子
ＭＡ０−７ メモリ領域
ＭＣ メモリセル
Ｒ／Ｂ レディー／ビジー信号
ＳＣ１ 第１スイッチ制御線
ＳＣ２ 第２スイッチ制御線
ＳＬ１−ＳＬ３ ソース線
ＳＬＡ０−ＳＬＡ７ ソース線領域
ＳＷ１ 第１スイッチ
ＳＷ２ 第２スイッチ
ＴＧ トラップゲート
ＶＳ１−ＶＳ７ 書き込み電圧
ＶＤＰ 第１ドレイン電圧
ＶＤＲ 第２ドレイン電圧
ＶＧＰ ゲート電圧
ＶＲＤ ゲート電圧
ＶＶ１−ＶＶ７ 検証電圧
ＷＬ ワード線
Claims (10)
- 電荷を蓄積する電荷蓄積層を有し、入出力ノードを介して直列に接続されている複数の不揮発性メモリセルと、
前記メモリセルの制御ゲートに接続されたワード線と、
前記入出力ノードにそれぞれ接続された複数のビット線と、
複数のソース電圧がそれぞれ供給される複数のソース線と、
ドレイン電圧が供給されるドレイン線と、
前記ソース電圧および前記ドレイン電圧を生成する電圧生成回路と
前記メモリセルにデータを書き込む書き込み動作および前記メモリセルに書き込まれたデータの論理レベルを確認する検証動作時に、前記ビット線を前記ソース線および前記ドレイン線のいずれかにそれぞれ接続するために、前記各ビット線と前記ソース線との間、および前記各ビット線と前記ドレイン線との間にそれぞれ配置された複数のスイッチと、
前記スイッチをオンするスイッチ制御信号を生成するスイッチ制御回路とを備えていることを特徴とする不揮発性多値半導体メモリ。 - 請求項１記載の不揮発性多値半導体メモリにおいて、
前記電圧生成回路は、前記書き込み動作において、前記ソース線に書き込みデータの論理値に対応する複数の書き込み電圧をそれぞれ出力し、前記ドレイン線に第１ドレイン電圧を出力することを特徴とする不揮発性多値半導体メモリ。 - 請求項２記載の不揮発性多値半導体メモリにおいて、
前記スイッチ制御回路は、外部端子を介して供給される複数ビットの書き込みデータおよび書き込みデータを書き込むメモリセルを示すアドレスに応じて、前記スイッチ制御信号を出力することを特徴とすることを特徴とする不揮発性多値半導体メモリ。 - 請求項２記載の不揮発性多値半導体メモリにおいて、
前記ソース線の数は、書き込みデータの論理数に対応しており、
前記電圧生成回路は、前記書き込み動作において、前記書き込みデータの論理値にそれぞれ対応する複数の書き込み電圧を、前記ソース線に１回で出力することを特徴とする不揮発性多値半導体メモリ。 - 請求項２記載の不揮発性多値半導体メモリにおいて、
前記ソース線の数は、書き込みデータの論理数より少なく、
前記電圧生成回路は、前記書き込み動作において、前記書き込みデータの論理値にそれぞれ対応する複数の書き込み電圧を、前記ソース線に複数回に分けて出力することを特徴とする不揮発性多値半導体メモリ。 - 請求項２記載の不揮発性多値半導体メモリにおいて、
前記電圧生成回路は、前記検証動作において、前記ソース線に書き込みデータの論理値に対応する複数の検証電圧をそれぞれ出力し、前記ドレイン線に第２ドレイン電圧を出力することを特徴とする不揮発性多値半導体メモリ。 - 請求項６記載の不揮発性多値半導体メモリにおいて、
前記ソース線の数は、書き込みデータの論理数に対応しており、
前記電圧生成回路は、前記検証動作において、前記書き込みデータの論理値にそれぞれ対応する複数の検証電圧を、前記ソース線に１回で出力することを特徴とする不揮発性多値半導体メモリ。 - 請求項６記載の不揮発性多値半導体メモリにおいて、
前記ソース線の数は、書き込みデータの論理数より少なく、
前記電圧生成回路は、前記検証動作において、前記書き込みデータの論理値にそれぞれ対応する複数の検証電圧を、前記ソース線に複数回に分けて出力することを特徴とする不揮発性多値半導体メモリ。 - 請求項１記載の不揮発性多値半導体メモリにおいて、
前記メモリセルへのデータの書き込み中に、前記ワード線に書き込みワード電圧を供給するとともに、前記メモリセルに書き込まれたデータの検証中に、前記ワード線に検証ワード電圧を供給するワード電圧生成回路を備えていることを特徴とする不揮発性多値半導体メモリ。 - 請求項１記載の不揮発性多値半導体メモリにおいて、
前記各メモリセルの前記電荷蓄積層は、前記データの論理値に応じて局所的にキャリアをトラップするトラップ絶縁膜として形成されていることを特徴とする不揮発性多値半導体メモリ。
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