JP2003242789A

JP2003242789A - 不揮発性半導体記憶装置

Info

Publication number: JP2003242789A
Application number: JP2002036943A
Authority: JP
Inventors: Tsukasa Oishi; 司大石
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2002-02-14
Filing date: 2002-02-14
Publication date: 2003-08-29
Also published as: US20030151946A1; US6728134B2

Abstract

(57)【要約】【課題】書込時に不必要に発生する電流を抑制する不
揮発性半導体記憶装置を提供する。【解決手段】不揮発性メモリセルＭＣ１にフォワード
ライトする場合、スイッチ信号出力回路１０１はスイッ
チ回路ＳＷ１〜ＳＷ４にスイッチ信号ＳＷＳを出力す
る。その結果、ビット線ＢＬ１〜ＢＬ４はそれぞれビッ
ト線ＨＢＬ１〜ＨＢＬ４に接続される。電位供給回路９
はビット線ＨＢＬ２に書込電位ＶＣＣＷを、ビット線Ｈ
ＢＬ３に接地電位ＧＮＤを、ビット線ＨＢＬ１およびＨ
ＢＬ４にフローティング電位を供給する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、不揮発性半導体
記憶装置に関し、さらに詳しくは、各々が２つの記憶領
域を有する複数のメモリセルを含む不揮発性半導体記憶
装置に関する。

【０００２】

【従来の技術】不揮発性半導体記憶装置の中で、フラッ
シュＥＥＰＲＯＭの一種であるＮＲＯＭ(Nitride Read
Only Memory)型フラッシュＥＥＰＲＯＭ（以下、ＮＲＯ
Ｍと称する）が注目されている。ＮＲＯＭについては、
米国特許第６０１１７２５号および６２０１７３７号に
て報告されている。

【０００３】図２７は、従来の不揮発性半導体記憶装置
のメモリセルアレイの構成を示す回路図である。

【０００４】図２７を参照して、メモリセルアレイは複
数の不揮発性メモリセルＭＣと、複数のビット線ＢＬ
と、複数のワード線ＷＬとを備える。

【０００５】複数のワード線ＷＬは行に、複数のビット
線ＢＬは列にそれぞれ配列される。複数の不揮発性メモ
リセルＭＣの各々はワード線ＷＬとビット線ＢＬとの交
点に対応して配置される。同じ行に配置された複数の不
揮発性メモリセルＭＣは直列に接続され、そのゲートは
同じワード線ＷＬに接続される。ビット線ＢＬは隣接し
た２つの不揮発性メモリセルＭＣの接続点を通過するよ
うに配列される。

【０００６】不揮発性メモリセルＭＣは、２つの記憶領
域Ｌ１およびＬ２を有する。次に、不揮発性メモリセル
ＭＣの各記憶領域Ｌ１，Ｌ２に対するデータの書込動作
および読出動作について説明する。

【０００７】図２８は不揮発性メモリセル内の２つの記
憶領域に対するデータの書込動作および読出動作につい
て示した図である。

【０００８】図２８（Ａ）を参照して、不揮発性メモリ
セルＭＣのゲートはワード線ＷＬに接続される。また、
不揮発性メモリセルＭＣはビット線ＢＬ０およびＢＬ１
に接続されると仮定する。不揮発性メモリセルＭＣはビ
ット線ＢＬ０側に記憶領域Ｌ１を有し、図２８（Ｃ）に
示すようにビット線ＢＬ１側に記憶領域Ｌ２を有する。

【０００９】はじめに記憶領域Ｌ１への書込動作につい
て説明する。図２８（Ａ）を参照して、記憶領域Ｌ１に
データを書込する場合は、ビット線ＢＬ０の電位は書込
電位ＶＣＣＷに、ビット線ＢＬ１の電位は接地電位ＧＮ
Ｄに維持される。その結果、書込電流Ｉｆｗはビット線
ＢＬ０から不揮発性メモリセルＭＣを通ってビット線Ｂ
Ｌ１に流れる。このとき記憶領域Ｌ１にデータが書込ま
れる。このような不揮発性メモリセルＭＣ中の記憶領域
Ｌ１への書込動作をフォワードライトと称する。

【００１０】次に、記憶領域Ｌ１のデータの読出動作に
ついて説明する。図２８（Ｂ）を参照して、記憶領域Ｌ
１のデータを読出する場合は、ビット線ＢＬ０の電位は
接地電位ＧＮＤに維持され、ビット線ＢＬ１の電位は読
出電位ＶＣＣＲに維持される。その結果、読出電流Ｉｆ
ｒはビット線ＢＬ１からビット線ＢＬ０へ流れる。この
とき記憶領域Ｌ１のデータが読出される。このような不
揮発性メモリセルＭＣ中の記憶領域Ｌ１のデータの読出
動作をフォワードリードと称する。

【００１１】以上の示すように、記憶領域Ｌ１におい
て、書込動作時に流れる電流方向と読出動作時に流れる
電流方向とは逆になる。

【００１２】次に、記憶領域Ｌ２への書込動作について
説明する。図２８（Ｃ）を参照して、記憶領域Ｌ２にデ
ータを書込する場合は、ビット線ＢＬ０の電位は接地電
位ＧＮＤに維持され、ビット線ＢＬ１の電位は書込電位
ＶＣＣＷに維持される。その結果、書込電流Ｉｒｗはビ
ット線ＢＬ１からビット線ＢＬ０へ流れる。このとき記
憶領域Ｌ２にデータが書込まれる。このような不揮発性
メモリセルＭＣ中の記憶領域Ｌ２への書込動作をリバー
スライトと称する。

【００１３】次に、記憶領域Ｌ２のデータの読出動作に
ついて説明する。図２８（Ｄ）を参照して、記憶領域Ｌ
２のデータを読出する場合は、ビット線ＢＬ０の電位は
読出電位ＶＣＣＲに維持され、ビット線ＢＬ１の電位は
接地電位ＧＮＤに維持される。その結果、読出電流Ｉｒ
ｒはビット線ＢＬ０からビット線ＢＬ１へ流れる。この
とき記憶領域Ｌ２のデータが読出される。このような不
揮発性メモリセルＭＣ中の記憶領域Ｌ２のデータの読出
動作をリバースリードと称する。

【００１４】以上に示すように、記憶領域Ｌ２について
も書込動作時に流れる電流方向と読出動作時に流れる電
流方向とは逆になる。さらに、記憶領域Ｌ１に書込むと
きと、記憶領域Ｌ２に書込むときとでは書込動作時に流
れる電流が逆になる。記憶領域Ｌ１のデータを読出すと
きと記憶領域Ｌ２のデータを読出すときも同様に、流れ
る電流は逆になる。

【００１５】よって、ＮＲＯＭにおける書込動作では、
各ビット線ＢＬの電位制御が重要となる。

【００１６】

【発明が解決しようとする課題】図２９は図２７のメモ
リセルアレイを有する不揮発性メモリセルの書込動作を
説明するための図である。

【００１７】図２９を参照して、図中の不揮発性メモリ
セルＭＣ１の記憶領域Ｌ１にＨレベルのデータを書込む
場合について説明する。

【００１８】ワード線ＷＬ１が選択され、ビット線ＢＬ
０の電位が書込電圧ＶＣＣＷに維持され、ビット線ＢＬ
２の電位が接地電位ＧＮＤに維持される。その結果、不
揮発性メモリセルＭＣ１ではビット線ＢＬ１に接続され
たノードからビット線ＢＬ２に接続されたノードへ書込
電流Ｉｆｗが流れる。その結果、記憶領域Ｌ１にデータ
が書込まれる。このとき、不揮発性メモリセルＭＣ１に
隣接した不揮発性メモリセルＭＣ０に注目すると、ビッ
ト線ＢＬ０の電位がビット線ＢＬ１の電位よりも低い電
位であれば、不揮発性メモリセルＭＣ０に不要電流Ｉ１
が流れることとなる。不要電流Ｉ１は省電力化の妨げと
なるだけでなく、メモリセルアレイに誤動作を引き起こ
す要因となる可能性もある。

【００１９】さらに、ＮＲＯＭに代表される不揮発性半
導体記憶装置において、従来の技術では、一度に書込む
ことのできるメモリセルは１ビットであり、スループッ
トが低いという問題もあった。

【００２０】この発明の目的は、書込時に不必要に発生
する電流を抑制する不揮発性半導体記憶装置を提供する
ことである。また、この発明の他の目的は、スループッ
トが向上できる不揮発性半導体記憶装置を提供すること
である。

【００２１】

【課題を解決するための手段】この発明による不揮発性
半導体記憶装置は、行に配列された複数のワード線と、
列に配列された複数のビット線と、行および列に配置さ
れた複数のメモリセルと、制御手段とを含む。複数のメ
モリセルは各々がデータを記憶する記憶領域を少なくと
も１つ有する。制御手段は複数のビット線のうち連続し
て配列された複数のビット線を選択し、選択した複数の
ビット線に対応した複数の所定電位を供給する。行に配
置された複数のメモリセルは直列に接続され、そのゲー
トはその行に配列されたワード線に接続され、複数のビ
ット線の各々は、互いに隣接する２つの列に配置された
複数のメモリセルと接続される。

【００２２】これにより、隣接するメモリセル同士が互
いに共通のビットに接続された場合でも、１つのメモリ
セルに対してデータの書込読出動作を行なうことができ
る。

【００２３】好ましくは、制御手段は、ビット線選択手
段と電位供給手段とを含む。ビット線選択手段は、複数
のビット線のうち連続して配列された複数のビット線を
選択する。電位供給手段は、選択された複数のビット線
に対応した複数の所定電位を選択された複数のビット線
に供給する。

【００２４】これによりビット線選択手段が複数のビッ
ト線を選択し、電位供給手段がそのビット線のそれぞれ
に異なる電位を供給できる。よって、データの書込読出
を行ないたいメモリセルに接続されたビット線に書込電
位および接地電位を供給することができる。また、デー
タの書込読出対象外のメモリセルに接続されたビット線
はフローティング状態となる。よって、データの読出書
込対象外のメモリセルへの電流の流出を防止できる。

【００２５】好ましくは、ビット線選択手段は、スイッ
チ信号出力手段と、複数のスイッチ手段とを含む。スイ
ッチ信号出力手段は、外部から入力されるアドレス信号
を受け、スイッチ信号を出力する。複数のスイッチ手段
は、各々が対応するビット線と電位供給手段との間に接
続され、対応するスイッチ信号を受けたときオンされ
る。

【００２６】これにより、アドレス信号に応じてデータ
の書込読出を行ないたいメモリセルに接続されたビット
線を含む複数のビット線を選択し、電位供給手段に接続
することができる。

【００２７】好ましくは、電位供給手段は、ビット線選
択手段により選択されたビット線の数に応じて供給する
所定電位の数を変更する。

【００２８】これにより、電位供給手段は、データの書
込読出の対象となるメモリセルに接続された２本のビッ
ト線の各々に書込または読出電位と接地電位とを供給で
きる。

【００２９】好ましくは、スイッチ信号出力手段は、２
つのスイッチ手段にスイッチ信号を出力する。

【００３０】好ましくは、スイッチ信号出力手段は、３
以上のスイッチ手段にスイッチ信号を出力する。

【００３１】これによりスイッチ信号出力手段の回路素
子数を減少させることができる。好ましくは、電位供給
手段は、選択された２つのビット線のうちの一方のビッ
ト線に第１の所定電位を供給し、他方のビット線に第２
の所定電位を供給する。

【００３２】これにより、電位供給手段は、データの書
込読出の対象となるメモリセルに接続された２本のビッ
ト線の各々に書込または読出電位と接地電位とを供給で
きる。

【００３３】好ましくは、電位供給手段は、選択された
複数のビット線のうち、書込または読出動作の対象とな
るメモリセルに接続された２本のビット線の一方のビッ
ト線に第１の所定電位を供給し、他方のビット線に第２
の所定電位を供給し、その他のビット線へ第３の所定電
位を供給する。

【００３４】これにより、電位供給手段は、データの書
込読出の対象となるメモリセルに接続された２本のビッ
ト線の各々に書込または読出電位か接地電位かを供給で
きる。また、他の選択されたビット線に対してはフロー
ティング電位を供給することで、書込読出動作の対象と
なるメモリセル以外のメモリセルに対して電流が流れる
のを防止する。

【００３５】スイッチ信号出力手段は、信号生成手段
と、容量素子とを含む。信号生成手段はスイッチ信号を
生成する。容量素子は書込動作時に信号生成手段に接続
される。

【００３６】これにより書込動作時のスイッチ信号のス
ルーレートを小さくする。よって、書込読出動作の対象
となるメモリセル以外のメモリセルに対して余分な電流
が流れるのを防止する。

【００３７】この発明による不揮発性半導体記憶装置
は、行に配列された複数のワード線と、列に配列された
複数のビット線と、行および列に配列された複数のメモ
リセルと、書込手段とを含む。複数のメモリセルは各々
がデータを記憶する記憶領域を少なくとも１つ有する。
書込手段は同じ行に配置された複数のメモリセルのう
ち、連続して配置された複数のメモリセルに複数のデー
タを書込む。行に配置された複数のメモリセルは直列に
接続され、そのゲートはその行に配置されたワード線に
接続され、複数のビット線の各々は、互いに隣接する２
つの列に配置された複数のメモリセルと接続される。

【００３８】好ましくは、書込手段は、連続して配置さ
れた複数のメモリセルのうち互いに隣接するメモリセル
に対しては互いに異なる記憶領域にデータを書込む。

【００３９】これにより、この不揮発性半導体記憶装置
は１回の書込動作で複数のメモリセルに対して書込みで
きる。よって、スループットが向上する。

【００４０】好ましくは、書込手段は、複数の第１のス
イッチ手段と、複数の第２のスイッチ手段とを含む。第
１のスイッチ手段は各々が対応するビット線と第１の所
定電位ノードとの間に接続される。第２のスイッチ手段
は各々が対応するビット線と第２の所定電位ノードとの
間に接続される。データを書込まないメモリセルに接続
されたビット線に接続された第１および第２のスイッチ
手段はオフされる。

【００４１】好ましくは、書込手段はさらに、第１の制
御手段と、第２の制御手段とを含む。第１の制御手段は
アドレス信号に応じて複数の第１のスイッチ手段の各々
をオンする。第２の制御手段はアドレス信号とデータと
に応じて複数の第２のスイッチ手段の各々をオンする。

【００４２】これにより、この不揮発性半導体記憶装置
は１回の書込動作で連続して接続された複数のメモリセ
ルに対して書込むことができる。よって、スループット
が向上する。

【００４３】好ましくは、不揮発性半導体記憶装置はさ
らに、読出手段を含む。読出手段は同じ行に配置された
複数のメモリセルのうち、連続して配置された複数のメ
モリセルのデータを読出す。

【００４４】好ましくは、読出手段は、連続して配置さ
れた複数のメモリセルのうち互いに隣接する２つのメモ
リセルの互いに異なる記憶領域のデータを読出す。

【００４５】これにより、この不揮発性半導体記憶装置
は、１回の読出動作で連続して接続された複数のメモリ
セルのデータを読出せる。

【００４６】好ましくは、複数のメモリセルの各々は、
３値以上の複数のデータを記憶し、第２の制御手段は、
スイッチ選択手段と、時間決定手段とを含む。スイッチ
選択手段は、アドレス信号に応答してオンされる第２の
スイッチ手段を選択する。時間決定手段は、連続して配
置された複数のメモリセルのうち互いに隣接する２つの
メモリセルの互いに異なる記憶領域に書込む複数のデー
タから、スイッチ選択手段により選択された第２のスイ
ッチ手段をオンする時間を決定する時間決定手段とを含
む。

【００４７】これにより、この不揮発性半導体記憶装置
のメモリセルは３値以上のデータを記憶でき、さらにこ
の不揮発性半導体記憶装置は１回の書込動作で複数のメ
モリセルに対して書込みできる。よって、スループット
が向上する。

【００４８】この発明による不揮発性半導体記憶装置
は、行に配列された複数のワード線と、列に配列された
複数のビット線と、複数のメモリセルと、書込手段とを
含む。複数のメモリセルは、各々がデータを記憶する記
憶領域を少なくとも１つ有し、行および列に配置され
る。書込手段は、同じ行に配置された複数のメモリセル
のうち、連続して配置された複数のメモリセルに複数の
データを書込む。行に配置された複数のメモリセルは直
列に接続され、そのゲートはその行に配置されたワード
線に接続され、複数のビット線の各々は、互いに隣接す
る２つの列に配置された複数のメモリセルと接続され
る。複数のメモリセルの各々は、３値以上の複数のデー
タを記憶する。

【００４９】これにより、この不揮発性半導体記憶装置
のメモリセルは３値以上のデータを記憶でき、さらにこ
の不揮発性半導体記憶装置は１回の書込動作で複数のメ
モリセルに対して書込みできる。よって、スループット
が向上する。

【００５０】好ましくは、書込手段は、時間決定手段を
含む。時間決定手段は、連続して配置された複数のメモ
リセルのうち、互いに隣接する２つのメモリセルの互い
に異なる記憶領域に書込む複数のデータに応答して、互
いに隣接する２つのメモリセルに対する書込時間を決定
する。

【００５１】これにより、時間決定手段は、メモリセル
中にトラップする電子量を調整できる。その結果、メモ
リセルに記憶したデータごとにメモリセルのしきい値が
変化するため、読出動作時においてメモリセルを流れる
電流値の設定がデータごとに再現される。よって、１つ
のメモリセルで複数のデータを記憶することができる。

【００５２】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳しく説明する。なお、図中同一また
は相当の部分には同一符号を付してその説明は繰り返さ
ない。

【００５３】［実施の形態１］図１はこの発明の実施の
形態における不揮発性半導体記憶装置の構成を示す概略
ブロック図である。

【００５４】図１を参照して、不揮発性半導体記憶装置
１００は、アドレス信号入力端子２と、データ信号端子
３と、制御信号入力端子４と、アドレス入力バッファ５
と、データ入出力バッファ６と、制御信号バッファ７
と、制御回路８と、電位供給回路９と、複数のビット線
選択回路１０と、ロウデコーダ１１と、メモリセルアレ
イ１２とを含む。

【００５５】アドレス入力バッファ５は、アドレス信号
入力端子２から入力される外部アドレス信号を受け、内
部アドレス信号Ａ０〜Ａｎを出力する。

【００５６】データ入出力バッファ６は、データ信号端
子３を介して外部とデータのやり取りを行なう。

【００５７】制御信号バッファ７は、制御信号入力端子
４を介して外部制御信号を受け、内部制御信号を出力す
る。制御回路８は内部制御信号を受け、メモリセルアレ
イ１２全体を制御するための各種信号を出力する。

【００５８】メモリセルアレイ１２は、行に配列される
複数のワード線と、列に配列される複数のビット線と、
行列に配置される複数の不揮発性メモリセルとを含む。
メモリセルアレイ１２には、ロウデコーダ１１と、ビッ
ト線制御回路１１０とが配置される。

【００５９】ロウデコーダ１１はアドレス入力バッファ
５から出力される内部アドレス信号Ａ０〜Ａｎを受け、
ワード線を選択する。

【００６０】ビット線制御回路１１０はビット線選択回
路１０と電位供給回路９とを含む。ビット線選択回路１
０は内部アドレス信号Ａ０〜Ａｎを受け、書込または読
出動作時に複数のビット線を選択する。

【００６１】電位供給回路９は内部アドレス信号Ａ０〜
Ａｎおよびデータ信号ＤＱを受け、ビット線選択回路１
０に選択された複数のビット線の各々に異なる所定電位
の供給または停止を行なう。

【００６２】図２は図１中のメモリセルアレイとビット
線選択回路と電位供給回路の詳細を示すブロック図であ
る。

【００６３】図２を参照して、メモリセルアレイ１２は
複数の不揮発性メモリセルＭＣと、複数のビット線ＢＬ
０〜５と、複数のワード線ＷＬとを備える。

【００６４】なお、図２ではビット線を５本、ワード線
を３本としているが、さらに多い本数でも構わない。

【００６５】複数のワード線ＷＬは行に、複数のビット
線ＢＬは列にそれぞれ配列される。複数の不揮発性メモ
リセルＭＣの各々はワード線ＷＬとビット線ＢＬとの交
点に対応して配置される。同じ行に配置された複数の不
揮発性メモリセルＭＣは直列に接続され、そのゲートは
同じワード線ＷＬに接続される。ビット線ＢＬは隣接し
た２つの不揮発性メモリセルＭＣの接続点を通過するよ
うに配列される。

【００６６】不揮発性メモリセルＭＣは、２つの記憶領
域Ｌ１およびＬ２を有する。電位供給回路９は、４本の
階層ビット線（Hierarchical Bit Line）ＨＢＬ０〜４
に接続されている。以下、階層ビット線ＨＢＬ０〜ＨＢ
Ｌ４をビット線ＨＢＬ０〜ＨＢＬ４と称する。

【００６７】ビット線選択回路１０は、スイッチ信号出
力回路１０１と、複数のビット線に対応して接続された
複数のスイッチ回路ＳＷ０〜ＳＷ４を含む。なお、図２
中に示すスイッチ回路は５つであるが、それ以上であっ
てもよい。

【００６８】スイッチ回路ＳＷ０は複数のビット線ＢＬ
のうちのビット線ＢＬ０とビット線ＨＢＬ４との間に接
続され、そのゲートはスイッチ信号出力回路１０１に接
続される。スイッチ回路ＳＷ１はビット線ＢＬ１とビッ
ト線ＨＢＬ１との間に接続され、そのゲートはスイッチ
信号出力回路１０１に接続される。スイッチ回路ＳＷ２
はビット線ＢＬ２とビット線ＨＢＬ２との間に接続さ
れ、そのゲートはスイッチ信号出力回路１０１に接続さ
れる。スイッチ回路ＳＷ３はビット線ＢＬ３とビット線
ＨＢＬ２との間に接続され、そのゲートはスイッチ信号
出力回路１０１に接続される。スイッチ回路ＳＷ４はビ
ット線ＢＬ４とビット線ＨＢＬ４との間に接続され、そ
のゲートはスイッチ信号出力回路１０１に接続される。
スイッチ回路ＳＷ５はビット線ＢＬ４とビット線ＨＢＬ
１との間に接続され、そのゲートはスイッチ信号出力回
路１０１に接続される。

【００６９】スイッチ信号出力回路１０１は、内部アド
レス信号Ａ０〜Ａｎを受けて、スイッチ信号ＳＷＳを出
力する。

【００７０】以上の回路構成を有する不揮発性半導体記
憶装置において、図２中の不揮発性メモリセルＭＣ１の
記憶領域Ｌ１にデータを書込む動作を説明する。

【００７１】図２中の不揮発性メモリセルＭＣ１の記憶
領域Ｌ１にデータを書込む場合、スイッチ信号出力回路
１０１は内部アドレス信号Ａ０〜Ａｎに応じてスイッチ
回路１〜ＳＷ４のゲートに対してスイッチ信号ＳＷＳを
出力する。このとき、スイッチ信号出力回路１０１はス
イッチ回路ＳＷ０およびＳＷ５にはスイッチ信号ＳＷＳ
を出力しない。よって、スイッチ回路ＳＷ１〜ＳＷ４は
オンされ、スイッチ回路ＳＷ０およびＳＷ５はオフされ
る。その結果、メモリセルアレイ１２内の複数のビット
線のうち、ビット線ＢＬ１〜ＢＬ４がビット線ＨＢＬ１
〜ＨＢＬ４を介して電位供給回路９に接続される。

【００７２】次に、電位供給回路９は接続された複数の
ビット線ＢＬ１〜ＢＬ４に対応して複数の電位を供給す
る。具体的には、電位供給回路９はビット線ＨＢＬ２に
書込電位ＶＣＣＷを供給し、ビット線ＨＢＬ３に接地電
位ＧＮＤを供給する。また、電位供給回路９は、ビット
線ＨＢＬ１およびＨＢＬ４にフローティング電位を供給
する。

【００７３】よって、ビット線ＢＬ２は書込電位ＶＣＣ
Ｗに維持され、ビット線ＢＬ３は接地電位ＧＮＤに維持
される。また、ビット線ＢＬ１およびビット線ＢＬ４は
フローティング状態となる。その結果、不揮発性メモリ
セルＭＣ１の記憶領域Ｌ１にデータが書込まれる。な
お、このとき、ビット線ＢＬ１がフローティング状態の
ため、ビット線ＢＬ２から不揮発性メモリセルＭＣ２へ
の電流の流れは抑制される。

【００７４】なお、図２ではビット線ＢＬ０〜ＢＬ５と
したが、さらに多くのビット線ＢＬを配列してもよい。
また図２ではビット線ＨＢＬを４本としたが、さらに多
くの本数にしてもよいし、少なくしても良い。ただし、
ビット線ＨＢＬの本数に応じてオンされるスイッチ回路
ＳＷ数も変化する。

【００７５】図３は図２中の電位供給回路およびスイッ
チ信号出力回路の詳細を示すブロック図である。

【００７６】図３を参照して、スイッチ信号出力回路１
０１は複数のデコーダと、複数の論理回路とを含む。

【００７７】デコーダＤＣ１は複数のアドレス信号線Ａ
Ｌ０〜ＡＬｎのうち、対応する複数のアドレス信号線に
接続される。デコーダＤＣ１は接続された複数のアドレ
ス信号線に対応した内部アドレス信号を受けたとき、論
理回路ＬＣ１およびＬＣ２にデコード信号ＤＣＳを出力
する。同様に、デコーダＤＣ２は所定の複数の内部アド
レス信号を受けたとき、論理回路ＬＣ２およびＬＧ３に
デコード信号ＤＣＳを出力する。デコーダＤＣ３は所定
の複数の内部アドレス信号を受け、論理回路ＬＣ３およ
びＬＧ４にデコード信号ＤＣＳを出力する。デコーダＤ
Ｃ４は所定の複数の内部アドレス信号を受け論理回路Ｌ
Ｃ４およびＬＧ５にデコード信号ＤＣＳを出力する。デ
コーダＤＣ５は所定の複数の内部アドレス信号を受け論
理回路ＬＣ５および図示しない他の論理回路へデコード
信号ＤＣＳを出力する。

【００７８】論理回路ＬＣ１はデコーダＤＣ１またはデ
コーダＤＣ１に隣接する図示しないデコーダから出力さ
れるデコード信号ＤＣＳを受けたとき、スイッチ信号Ｓ
ＷＳ１をスイッチ回路ＳＷ１およびＳＷ２のゲートへ出
力する。論理回路ＬＣ２はデコーダＤＣ１またはデコー
ダＤＣ２から出力されるデコード信号ＤＣＳを受けたと
き、スイッチ信号ＳＷＳ２をスイッチ回路ＳＷ３および
ＳＷ４のゲートへ出力する。論理回路ＬＣ３はデコーダ
ＤＣ２またはデコーダＤＣ３から出力されるデコード信
号ＤＣＳを受けたとき、スイッチ信号ＳＷＳ３をスイッ
チ回路ＳＷ５およびＳＷ６のゲートへ出力する。論理回
路ＬＣ４はデコーダＤＣ３またはデコーダＤＣ４から出
力されるデコード信号ＤＣＳを受けたとき、スイッチ信
号ＳＷＳ４をスイッチ回路ＳＷ７およびＳＷ８のゲート
へ出力する。論理回路ＬＣ５はデコーダＤＣ４またはデ
コーダＤＣ５から出力されるデコード信号ＤＣＳを受け
たとき、スイッチ信号ＳＷＳ５をスイッチ回路ＳＷ９お
よびＳＷ１０のゲートへ出力する。

【００７９】スイッチ回路ＳＷ１〜ＳＷ１０の各々は対
応するビット線ＢＬ１〜ＢＬ１０にそれぞれ接続され
る。また、スイッチ回路ＳＷ１とＳＷ５とＳＷ９とはビ
ット線ＨＢＬ１に接続される。スイッチ回路ＳＷ２とＳ
Ｗ６とＳＷ１０とはビット線ＨＢＬ２に接続される。ス
イッチ回路ＳＷ３とＳＷ７とはビット線ＨＢＬ３に接続
される。スイッチ回路ＳＷ４と８とはビット線ＨＢＬ４
に接続される。すなわち、連続して配列された４つのビ
ット線に対応して設置された４つのスイッチ回路はそれ
ぞれ異なるハイビット線と接続される。

【００８０】図４は図３中の論理回路の詳細な構成を示
す回路図である。なお、図３中の全ての論理回路ＬＣ１
〜ＬＣ５の構成は図４に示す論理回路ＬＣと同じ構成で
ある。

【００８１】図４を参照して、論理回路ＬＣは信号生成
回路２０と２つの容量素子Ｃ１０,Ｃ２０とＰチャネル
ＭＯＳトランジスタＱＰ３とＮチャネルＭＯＳトランジ
スタＱＮ４とを含む。

【００８２】信号生成回路２０は論理ゲート２１と、イ
ンバータＩＶ１０とＰチャネルＭＯＳトランジスタＱＰ
１,ＱＰ２と、ＮチャネルＭＯＳトランジスタＱＮ２,Ｑ
Ｎ３とを含む。

【００８３】論理ゲート２１は異なるデコーダＤＣから
送られてくる２つのデコード信号ＤＣＳを受け、ＮＯＲ
論理演算結果を出力する。インバータＩＶ１０はＰチャ
ネルＭＯＳトランジスタＱＰ４とＮチャネルＭＯＳトラ
ンジスタＱＮ１とを含む。インバータＩＶ１０は論理ゲ
ート２１の出力信号を受け反転し、出力ノードＮ１から
スイッチ信号ＳＷＳとして出力する。

【００８４】トランジスタＱＰ１は内部電源電位ノード
ＶＣＣとトランジスタＱＰ４との間に接続され、そのゲ
ートは接地電位ノードＧＮＤに接続されている。トラン
ジスタＱＰ２は内部電源電位ノードＶＣＣとトランジス
タＱＰ４との間に接続され、そのゲートは書込信号ＷＲ
ＩＴＥを受ける。書込信号ＷＲＩＴＥは制御回路８から
出力される信号で、書込動作時にＨレベルとなる。

【００８５】トランジスタＱＮ２はトランジスタＱＮ１
と接地電位ノードＧＮＤとの間に接続される。トランジ
スタＱＮ２のゲートは内部電源電位ノードＶＣＣに接続
される。トランジスタＱＮ３はトランジスタＱＮ１と接
地電位ノードＧＮＤとの間に接続され、そのゲートは書
込信号／ＷＲＩＴＥを受ける。書込信号／ＷＲＩＴＥは
書込信号ＷＲＩＴＥと相補の信号である。

【００８６】トランジスタＱＰ３は出力ノードＮ１と容
量素子Ｃ１０との間に接続され、そのゲートに書込信号
／ＷＲＩＴＥを受ける。容量素子Ｃ１０はＮＭＯＳ容量
であり、そのソースおよびドレインは接地電位ノードＧ
ＮＤに接続される。

【００８７】トランジスタＱＮ４は出力ノードＮ１と容
量素子Ｃ２０との間に接続され、そのゲートには書込信
号ＷＲＩＴＥを受ける。容量素子Ｃ２０はＰＭＯＳ容量
であり、そのソースおよびドレインは内部電源電位ノー
ドＶＣＣと接続される。

【００８８】書込動作時、トランジスタＱＰ２およびト
ランジスタＱＮ３はオフとなる。よって、トランジスタ
ＱＰ１およびトランジスタＱＮ２が電流制限素子として
機能する。さらに、書込動作時はトランジスタＱＰ３お
よびトランジスタＱＮ４がオンされ、出力ノード１に容
量素子Ｃ１０およびＣ２０が接続される。

【００８９】以上の結果、書込動作時のスルーレートは
小さくなる。なお、読出動作時はトランジスタＱＰ２お
よびトランジスタＱＮ３がオンし、トランジスタＱＰ１
およびトランジスタＱＮ２はショートされる。また、ト
ランジスタＱＰ３およびトランジスタＱＮ４はオフされ
るため、容量素子Ｃ１０およびＣ２０は出力ノードＮ１
から分離される。

【００９０】再び図３に戻って、電位供給回路９は書込
電位供給回路９１と、読出電位供給回路９２とセンスア
ンプ９３とを含む。

【００９１】書込電位供給回路９１は書込信号ＷＲＩＴ
Ｅとフォワード信号ＦＷＤまたはリバース信号ＲＥＶと
データ信号ＤＱと最下位アドレス信号ＡＣ１と下２位ア
ドレス信号ＡＣ２とを受け、書込動作時に各ビット線Ｈ
ＢＬ１〜４のそれぞれに異なる電位を供給する。

【００９２】ここで、フォワード信号ＦＷＤは書込動作
時には書込信号ＷＲＩＴＥとあわせてフォワードライト
を指示し、読出動作時には読出信号ＲＥＡＤとあわせて
フォワードリードを指示するための信号で、制御回路８
から出力される。リバース信号ＲＥＶは書込動作時には
書込信号ＷＲＩＴＥとあわせてリバースライトを指示
し、読出動作時には読出信号ＲＥＡＤとあわせてリバー
スリードを指示するための信号で、制御回路８から出力
される。最下位アドレス信号ＡＣ１は内部アドレス信号
Ａ０〜Ａｎのうち、最下位のアドレス信号である。下２
位アドレス信号ＡＣ２は内部アドレス信号Ａ０〜Ａｎの
うち、下２位のアドレス信号である。

【００９３】図５は図３中の書込電位供給回路９１の構
成を示す回路図である。図５を参照して、書込電位供給
回路９１はインバータＩＶ１，２と論理ゲート３１〜３
８とＮチャネルＭＯＳトランジスタＱＮ５〜ＱＮ２４と
を含む。

【００９４】インバータＩＶ１は下２位アドレス信号Ａ
Ｃ２を受け、反転して出力する。インバータＩＶ２は最
下位アドレス信号ＡＣ１を受け、反転して出力する。論
理ゲート３１はインバータＩＶ１の出力信号とインバー
タＩＶ２の出力信号とを受け、ＡＮＤ論理演算結果を出
力する。論理ゲート３２はインバータＩＶ１の出力信号
と最下位アドレス信号ＡＣ１とを受け、ＡＮＤ論理演算
結果を出力する。論理ゲート３３は下２位アドレス信号
ＡＣ２とインバータＩＶ２の出力信号とを受けＡＮＤ論
理演算結果を出力する。論理ゲート３４は最下位アドレ
ス信号ＡＣ１と下２位アドレス信号ＡＣ２とを受けＡＮ
Ｄ論理演算結果を出力する。

【００９５】論理ゲート３５は論理ゲート３４の出力信
号とデータ信号ＤＱとを受けＡＮＤ論理演算結果を出力
する。論理ゲート３６は論理ゲート３３の出力信号とデ
ータ信号ＤＱとを受けＡＮＤ論理演算結果を出力する。
論理ゲート３７は論理ゲート３２の出力信号とデータ信
号ＤＱとを受けＡＮＤ論理演算結果を出力する。論理ゲ
ート３８は論理ゲート３１の出力信号とデータ信号ＤＱ
とを受けＡＮＤ論理演算結果を出力する。

【００９６】トランジスタＱＮ２１とトランジスタＱＮ
１４とトランジスタＱＮ６とは接地電位ノードＧＮＤと
ビット線ＨＢＬ４との間に直列に接続される。トランジ
スタＱＮ２１のゲートにはフォワード信号ＦＷＤが入力
される。トランジスタＱＮ１４のゲートには論理ゲート
３３の出力信号が入力される。トランジスタＱＮ６のゲ
ートには書込信号ＷＲＩＴＥが入力される。

【００９７】トランジスタＱＮ１６とトランジスタＱＮ
８とはトランジスタＱＮ２１とビット線ＨＢＬ３との間
に直列に接続される。トランジスタＱＮ１６のゲートに
は論理ゲート３２の出力信号が入力される。トランジス
タＱＮ８のゲートは書込信号ＷＲＩＴＥが入力される。
トランジスタＱＮ１８とトランジスタＱＮ１０とはトラ
ンジスタＱＮ２１とビット線ＨＢＬ２との間に直列に接
続される。トランジスタＱＮ１８のゲートには論理ゲー
ト３１の出力信号が入力される。トランジスタＱＮ１０
のゲートには書込信号ＷＲＩＴＥが入力される。

【００９８】トランジスタＱＮ２４とトランジスタＱＮ
２０とトランジスタＱＮ１２とは書込電位ＶＣＣＷとビ
ット線ＨＢＬ１との間に直列に接続される。トランジス
タＱＮ２４のゲートはリバース信号ＲＥＶを受ける。ト
ランジスタＱＮ２０のゲートは論理ゲート３８の出力信
号を受ける。トランジスタＱＮ１２のゲートは書込信号
ＷＲＩＴＥを受ける。

【００９９】トランジスタＱＮ１７とトランジスタＱＮ
９とはトランジスタＱＮ２４とビット線ＨＢＬ２との間
で直列に接続される。トランジスタＱＮ１７のゲートは
論理ゲート３７の出力信号を受ける。トランジスタＱＮ
９のゲートは書込信号ＷＲＩＴＥを受ける。トランジス
タＱＮ１５とトランジスタＱＮ７とはトランジスタＱＮ
２４とビット線ＨＢＬ３との間で直列に接続される。ト
ランジスタＱＮ１５のゲートは論理ゲート３６の出力信
号を受ける。トランジスタＱＮ１７のゲートは書込信号
ＷＲＩＴＥを受ける。トランジスタＱＮ１３とトランジ
スタＱＮ５とはトランジスタＱＮ２４とビット線ＨＢＬ
４との間で直列に接続される。トランジスタＱＮ１３は
論理ゲート３４の出力信号を受ける。トランジスタＱＮ
５のゲートは書込信号ＷＲＩＴＥを受ける。

【０１００】トランジスタＱＮ２２は接地電位ノードＧ
ＮＤとトランジスタＱＮ２０との間に接続される。トラ
ンジスタＱＮ２２のゲートはリバース信号ＲＥＶを受け
る。トランジスタＱＮ２３は書込電位ＶＣＣＷノードと
トランジスタＱＮ１４との間に接続される。トランジス
タＱＮ２４のゲートはリバース信号ＲＥＶを受ける。

【０１０１】図６は図３中の読出電位供給回路９２の構
成を示す回路図である。図６を参照して、読出電位供給
回路９２はインバータＩＶ３,ＩＶ４と、論理ゲート５
１〜６６と、ＮチャネルＭＯＳトランジスタＱＮ３０〜
ＱＮ４１とを含む。

【０１０２】インバータＩＶ３は下２位アドレス信号Ａ
Ｃ２を受け反転して出力する。インバータＩＶ４は最下
位アドレス信号ＡＣ１を受け反転して出力する。論理ゲ
ート５１は読出信号ＲＥＡＤとインバータＩＶ３の出力
信号とインバータＩＶ４の出力信号とを受け、ＡＮＤ論
理演算結果を出力する。論理ゲート５２は読出信号ＲＥ
ＡＤとインバータＩＶ３の出力信号と最下位アドレス信
号ＡＣ１とを受け、ＡＮＤ論理演算結果を出力する。論
理ゲート５３は読出信号ＲＥＡＤと下２位アドレス信号
ＡＣ２とインバータＩＶ４の出力信号とを受けＡＮＤ論
理演算結果を出力する。論理ゲート５４は読出信号ＲＥ
ＡＤと下２位アドレス信号ＡＣ２と最下位アドレス信号
ＡＣ１とを受けＡＮＤ論理演算結果を出力する。

【０１０３】論理ゲート５５はフォワード信号ＦＷＤと
論理ゲート５１の出力信号とを受けＡＮＤ論理演算結果
を出力する。論理ゲート５６はフォワード信号ＦＷＤと
論理ゲート５２の出力信号とを受けＡＮＤ論理演算結果
を出力する。論理ゲート５７はフォワード信号ＦＷＤと
論理ゲート５３の出力信号を受けＡＮＤ論理演算結果を
出力する。論理ゲート５８はフォワード信号ＦＷＤと論
理ゲート５４の出力信号とを受けＡＮＤ論理演算結果を
出力する。

【０１０４】論理ゲート５９はリバース信号ＲＥＶと論
理ゲート５１の出力信号とを受けＡＮＤ論理演算結果を
出力する。論理ゲート６０はリバース信号ＲＥＶと論理
ゲート５２の出力信号とを受けＡＮＤ論理演算結果を出
力する。論理ゲート６１はリバース信号ＲＥＶと論理ゲ
ート５３の出力信号を受けＡＮＤ論理演算結果を出力す
る。論理ゲート６２はリバース信号ＲＥＶと論理ゲート
５４の出力信号とを受けＡＮＤ論理演算結果を出力す
る。

【０１０５】論理ゲート６６は論理ゲート６２の出力信
号と論理ゲート５７の出力信号とを受けＯＲ論理演算結
果を出力する。論理ゲート６５は論理ゲート６１の出力
信号と論理ゲート５６の出力信号とを受けＯＲ論理演算
結果を出力する。論理ゲート６４は論理ゲート６０の出
力信号と論理ゲート５５の出力信号とを受けＯＲ論理演
算結果を出力する。論理ゲート６３は論理ゲート５９の
出力信号と論理ゲート５８の出力信号とを受けＯＲ論理
演算結果を出力する。

【０１０６】トランジスタＱＮ３０とトランジスタＱＮ
３５とはセンスアンプ９３と読出電位ノードＶＣＣＲと
の間に直列に接続される。トランジスタＱＮ３０は読出
電位ノードＶＣＣＲと接続され、トランジスタＱＮ３５
はセンスアンプ９３と接続される。トランジスタＱＮ３
０のゲートは論理ゲート６６の出力信号を受ける。また
トランジスタＱＮ３５のゲートは論理ゲート５８の出力
信号を受ける。トランジスタＱＮ３４はセンスアンプ９
３とトランジスタＱＮ３０との間に接続される。トラン
ジスタＱＮ３４のゲートは論理ゲート６１の出力信号を
受ける。トランジスタＱＮ３０とトランジスタＱＮ３５
との間にはビット線ＨＢＬ４が接続される。

【０１０７】トランジスタＱＮ３１とトランジスタＱＮ
３７とはセンスアンプ９３と読出電位ノードＶＣＣＲと
の間に直列に接続される。トランジスタＱＮ３１は読出
電位ノードＶＣＣＲと接続され、トランジスタＱＮ３７
はセンスアンプ９３と接続される。トランジスタＱＮ３
１のゲートは論理ゲート６５の出力信号を受ける。また
トランジスタＱＮ３７のゲートは論理ゲート５７の出力
信号を受ける。トランジスタＱＮ３６はセンスアンプ９
３とトランジスタＱＮ３１との間に接続される。トラン
ジスタＱＮ３６のゲートは論理ゲート６０の出力信号を
受ける。トランジスタＱＮ３１とトランジスタＱＮ３７
との間にはビット線ＨＢＬ３が接続される。

【０１０８】トランジスタＱＮ３２とトランジスタＱＮ
３９とはセンスアンプ９３と読出電位ノードＶＣＣＲと
の間に直列に接続される。トランジスタＱＮ３２は読出
電位ノードＶＣＣＲと接続され、トランジスタＱＮ３９
はセンスアンプ９３と接続される。トランジスタＱＮ３
２のゲートは論理ゲート６４の出力信号を受ける。また
トランジスタＱＮ３９のゲートは論理ゲート５６の出力
信号を受ける。トランジスタＱＮ３８はセンスアンプ９
３とトランジスタＱＮ３２との間に接続される。トラン
ジスタＱＮ３８のゲートは論理ゲート５９の出力信号を
受ける。トランジスタＱＮ３２とトランジスタＱＮ３９
との間にはビット線ＨＢＬ２が接続される。

【０１０９】トランジスタＱＮ３３とトランジスタＱＮ
４１とはセンスアンプ９３と読出電位ノードＶＣＣＲと
の間に直列に接続される。トランジスタＱＮ３３は読出
電位ノードＶＣＣＲと接続され、トランジスタＱＮ４１
はセンスアンプ９３と接続される。トランジスタＱＮ３
３のゲートは論理ゲート６３の出力信号を受ける。また
トランジスタＱＮ４１のゲートは論理ゲート５５の出力
信号を受ける。トランジスタＱＮ４０はセンスアンプ９
３とトランジスタＱＮ３３との間に接続される。トラン
ジスタＱＮ４０のゲートは論理ゲート６２の出力信号を
受ける。トランジスタＱＮ３３とトランジスタＱＮ４１
との間にはビット線ＨＢＬ１が接続される。

【０１１０】図７はセンスアンプ９３の詳細な構成を示
す回路図である。図７を参照して、センスアンプ９３
は、コンパレータ１５と、定電流源１６，１７と、Ｐチ
ャネルＭＯＳトランジスタＱＰ５〜８と、ＮチャネルＭ
ＯＳトランジスタＱＮ９０〜９５とを含む。

【０１１１】トランジスタＱＮ９０およびＱＮ９１のゲ
ートおよびドレインはともに定電流源１６と接続され、
そのソースはともに接地電位ノードＧＮＤに接続され
る。トランジスタＱＰ５とトランジスタＱＮ９２とは共
に直列に接続される。トランジスタＱＰ５のソースには
センスアンプ９３に接続されたビット線ＨＢＬからの電
流Ｉｈｂｌが流入する。また、トランジスタＱＰ５のゲ
ートは接地電位ノードＧＮＤに接続される。トランジス
タＱＮ９２のソースは接地電位ノードＧＮＤに接続され
る。トランジスタＱＮ９０およびＱＮ９１とトランジス
タＱＮ９２とはカレントミラーを構成する。トランジス
タＱＰ６とトランジスタＱＮ９３とは内部電源電位ノー
ドＶＣＣと接地電位ノードＧＮＤとの間に直列に接続さ
れる。トランジスタＱＰ６はダイオード接続される。ま
た、トランジスタＱＮ９３のゲートはトランジスタＱＮ
９１のゲートと接続されている。よって、トランジスタ
ＱＮ９３はトランジスタＱＮ９０およびＱＮ９１とカレ
ントミラーを構成する。トランジスタＱＰ７とトランジ
スタＱＰ８とトランジスタＱＮ９５とは内部電源電位ノ
ードＶＣＣと接地電位ノードＧＮＤとの間に直列に接続
される。トランジスタＱＰ７のゲートはトランジスタＱ
Ｐ６のゲートと接続される。よって、トランジスタＱＰ
６とトランジスタＱＰ７とはカレントミラーを構成す
る。トランジスタＱＰ８のゲートは接地電位ノードＧＮ
Ｄに接続される。

【０１１２】トランジスタＱＮ９４は定電流源１７と接
地電位ノードＧＮＤとの間に接続され、そのゲートはダ
イオード接続される。またトランジスタＱＮ９４のゲー
トはトランジスタＱＮ９５のゲートに接続され、トラン
ジスタＱＮ９４とＱＮ９５とはカレントミラーを構成す
る。

【０１１３】コンパレータ１５の２つの入力端子は出力
ノードＮ２０と出力ノードＮ２１とにそれぞれ接続され
る。

【０１１４】なお、定電流源１６，１７から出力される
リファレンス電流ＩｒｅｆはメモリセルＭＣのしきい値
が低い設定のときに流れる電流量に設定されている。よ
って、トランジスタＱＮ９２を流れる電流Ｉ１はＩｒｅ
ｆ／２となる。

【０１１５】選択されたビット線ＨＢＬから流れてくる
電流Ｉｈｂｌは電流Ｉ１と比較される。このとき電流Ｉ
ｈｂｌが電流Ｉ１よりも大きい場合は出力ノード２０の
電位はＨレベルとなる。また、電流Ｉｈｂｌが電流Ｉ１
よりも小さい場合は出力ノード２０の電位はＬレベルと
なる。

【０１１６】また、出力ノードＮ２１の電位は、リファ
レンス電流Ｉｒｅｆと電流Ｉ１とで形成される。

【０１１７】コンパレータ１５は出力ノードＮ２０の電
位とＮ２１の電位を比較する。以上の回路構成を有する
不揮発性半導体記憶装置の書込動作について説明する。

【０１１８】図８は本発明の実施の形態の不揮発性半導
体記憶装置の書込動作を説明するための図である。

【０１１９】図８を参照して、図中のメモリセルＭＣ１
の記憶領域Ｌ１にデータを書込む場合、アドレス信号Ａ
０〜Ａｎにより、デコーダＤ２がＨレベルのデコード信
号ＤＣＳを出力する。デコーダＤ２から出力されたデコ
ード信号ＤＣＳは論理回路ＬＣ２とＬＣ３とに入力され
る。

【０１２０】論理回路ＬＣ２はデコード信号ＤＣＳを受
けてＨレベルのスイッチ信号ＳＷＳ２を出力する。ま
た、論理回路ＬＣ３はデコード信号ＤＣＳを受けてＨレ
ベルのスイッチ信号ＳＷＳ３を出力する。

【０１２１】Ｈレベルのスイッチ信号ＳＷＳ２により、
スイッチ回路ＳＷ３およびＳＷ４がオンされる。よっ
て、ビット線ＨＢＬ４とビット線ＢＬ４とが接続され、
ビット線ＨＢＬ３とビット線ＢＬ３とが接続される。ま
た、Ｈレベルのスイッチ信号ＳＷＳ３により、スイッチ
回路ＳＷ５およびＳＷ６とが接続される。よって、ビッ
ト線ＨＢＬ１とビット線ＢＬ５とが接続され、ビット線
ＨＢＬ２とビット線ＢＬ６とが接続される。書込電位供
給回路はメモリセルＭＣ１の記憶領域Ｌ１にデータを書
込できるようにビット線ＨＢＬ１〜ＨＢＬ４の各々に供
給する電位を決定する。

【０１２２】ここで、メモリセルＭＣ１の記憶領域Ｌ１
にＨレベルのデータを書込む場合（フォワードライト）
の書込電位供給回路の動作について説明する。

【０１２３】図９は書込動作時の書込電位供給回路の動
作を説明するための図である。メモリセルＭＣ１の記憶
領域Ｌ１に書込むために書込電位供給回路９１は、ビッ
ト線ＨＢＬ３に書込電位ＶＣＣＷを、ビット線ＨＢＬ４
に接地電位ＧＮＤを、ビット線ＨＢＬ１およびＨＢＬ２
をフローティング状態とする。

【０１２４】図９を参照して、このとき下２位アドレス
信号ＡＣ２はＨレベル最下位アドレス信号ＡＣ１はＬレ
ベルとなる。その結果、論理ゲート３１〜３４の出力信
号のうち、論理ゲート３３の出力信号がＨレベルとな
る。その結果、トランジスタＱＮ１４〜２０のうち、ト
ランジスタＱＮ１４およびＱＮ１５がオンされる。ま
た、フォワードライト時はフォワード信号ＦＷＤがＨレ
ベルとなることから、トランジスタＱＮ２１〜ＱＮ２４
のうち、トランジスタＱＮ２１とＱＮ２３とがオンされ
る。また、書込動作時は書込信号ＷＲＩＴＥがＨレベル
となるため、トランジスタＱＮ５〜ＱＮ１２が全てオン
される。

【０１２５】以上の結果、ビット線ＨＢＬ４の電位は接
地電位ＧＮＤに維持され、ビット線ＨＢＬ３の電位は書
込電位ＶＣＣＷに維持される。

【０１２６】また、トランジスタＱＮ１７〜ＱＮ２０は
全てオフとなるため、ビット線ＨＢＬ１，ＨＢＬ２はフ
ローティング状態となる。

【０１２７】以上の動作により、書込動作時にメモリセ
ルＭＣ１の記憶領域Ｌ１にデータを書込むことができ
る。なお、メモリセルＭＣ１の記憶領域Ｌ２にデータを
書込む場合（リバースライト）は、図９中のフォワード
信号ＦＷＤがＬレベルとなり、リバース信号ＲＥＶがＨ
レベルとなる。ビット線ＨＢＬ４の電位が書込電位ＶＣ
ＣＷに維持され、ビット線ＨＢＬ３の電位が接地電位Ｇ
ＮＤに維持される。このときのビット線ＨＢＬ１，ＨＢ
Ｌ２はフローティング状態を維持する。

【０１２８】次に、メモリセルＭＣ１の記憶領域Ｌ１の
データを読出す場合について説明する。

【０１２９】図１０は本発明の実施の形態の不揮発性半
導体記憶装置の読出動作を説明するための図である。

【０１３０】読出動作時に、ビット線ＢＬ３〜ＢＬ６が
それぞれビット線ＨＢＬ３，４，１，２に接続されるま
での動作については書込動作時と同じである。

【０１３１】読出電位供給回路９２はメモリセルＭＣ１
の記憶領域Ｌ１を読出せるようにビット線ＨＢＬ１〜Ｈ
ＢＬ４の各々に供給する電位を決定する。

【０１３２】ここで、メモリセルＭＣ１の記憶領域Ｌ１
のデータを読出す場合の読出電位供給回路９２の動作に
ついて説明する。

【０１３３】図１０を参照して、メモリセルＭＣ１の記
憶領域Ｌ１のデータを読出す場合、読出信号ＲＥＡＤが
Ｈレベルとなる。また、最下位アドレス信号ＡＣ１はＬ
レベル、下２位アドレス信号ＡＣ２はＨレベルとなる。
その結果、論理ゲート５３の出力信号がＨレベルとな
る。

【０１３４】また、記憶領域Ｌ１のデータの読出動作は
フォワードリードとなるため、フォワード信号ＦＷＤが
Ｈレベル、リバース信号ＲＥＶがＬレベルとなる。その
結果、論理ゲート５５〜５８のうち、論理ゲート５７の
出力信号がＨレベルとなる。その結果、トランジスタＱ
Ｎ３４〜ＱＮ４１のうち、トランジスタＱＮ３７がオン
される。また、論理ゲート５７の出力信号がＨレベルと
なるため、論理ゲート６３〜６６のうち、論理ゲート６
６の出力信号がＨレベルとなる。よって、トランジスタ
ＱＮ３０〜３３のうち、トランジスタＱＮ３０がオンさ
れる。

【０１３５】以上の結果、ビット線ＨＢＬ４には読出電
位ＶＣＣＲが供給され、ビット線ＨＢＬ３はセンスアン
プ９３と接続され、その電位は接地電位ＧＮＤとなる。
また、ビット線ＨＢＬ１およびＨＢＬ２はフローティン
グ状態となる。

【０１３６】以上の動作の結果、メモリセルＭＣ１の記
憶領域Ｌ１のデータを読出できる。なお、リバースリー
ドの場合は、フォワード信号ＦＷＤがＬレベルとなり、
リバース信号ＲＥＶがＨレベルとなる。よって、論理ゲ
ート６１の出力信号がＨレベルとなる。その結果、トラ
ンジスタＱＮ３４がオンされ、ビット線ＨＢＬ４とセン
スアンプ９３とが接続される。また、論理ゲート６５の
出力信号がＨレベルとなるため、ビット線ＨＢＬ３の電
位が読出電位ＶＣＣＲに維持される。

【０１３７】以上の動作により、ビット線選択回路およ
び電位供給回路を用いて、２つの記憶領域を有する不揮
発性メモリセルを含む不揮発性半導体記憶装置の書込読
出動作ができる。

【０１３８】［実施の形態２］本発明の実施の形態１の
不揮発性半導体記憶装置のビット線選択回路は書込動作
または読出動作時に４本のビット線を選択していたが、
ビット線選択回路が選択する数を少なくすることも、多
くすることもできる。

【０１３９】図１１は本発明の実施の形態２における不
揮発性半導体記憶装置のメモリセルアレイとビット線選
択回路と電位供給回路の構成を示すブロック図である。

【０１４０】図１１を参照して、ビット線選択回路２２
はデコーダＤＣ１〜ＤＣ１０と、論理回路ＬＣ１〜ＬＣ
１１と、スイッチ回路ＳＷ１〜ＳＷ１１とを含む。

【０１４１】デコーダＤ１は論理回路ＬＣ１とＬＣ２と
にデコード信号ＤＣＳを出力する。他の複数のデコーダ
Ｄｎ（ｎは整数）も同様に、論理回路ＬＣｎとＬＣｎ＋
１とにデコード信号ＤＣＳを出力する。

【０１４２】論理回路ＬＣ１はスイッチ回路ＳＷ１にス
イッチ信号ＳＷＳ１を出力する。他の論理回路ＬＣｎも
同様に、スイッチ回路ＳＷｎにスイッチ信号ＳＷｎを出
力する。スイッチ回路ＳＷ１は対応するビット線ＢＬと
ビット線ＨＢＬ１との間に接続される。同様に、スイッ
チ信号ＳＷｎ＋１はビット線ＨＢＬ１に接続され、スイ
ッチ信号ＳＷ２ｎはビット線ＨＢＬ２に接続される。

【０１４３】なお、デコーダＤＣｎの機能は図２中のデ
コードＤＣｎと同じである。また、論理回路ＬＣｎの構
成は図４と同じである。

【０１４４】すなわち、本発明の実施の形態２における
ビット線選択回路は書込読出動作時に２本のビット線を
選択する。

【０１４５】電位供給回路２３は、書込電位供給回路９
４と、読出電位供給回路９５と、センスアンプ９３とを
含む。

【０１４６】図１２は図１１中の書込電位供給回路９４
の構成を示す回路図である。図１２を参照して、書込電
位供給回路９４はインバータＩＶ５とＮチャネルＭＯＳ
トランジスタＱＮ４８〜ＱＮ５９と論理ゲート３９〜４
５とを含む。

【０１４７】インバータＩＶ５は最下位アドレス信号Ａ
Ｃ１を入力し、反転して出力する。論理ゲート４２の２
つの入力端子のうち一方は内部電源電位ノードＶＣＣと
接続され、他方はインバータＩＶ５の出力端子と接続さ
れる。論理ゲート４２はインバータＩＶ５の出力信号と
内部電源電位ＶＣＣとを受け、ＡＮＤ論理演算結果を出
力する。論理ゲート４１は最下位アドレス信号ＡＣ１と
内部電源電位ＶＣＣとを受け、ＡＮＤ論理演算結果を出
力する。

【０１４８】論理ゲート３９は書込信号ＷＲＩＴＥとリ
バース信号ＲＥＶとを受けＡＮＤ論理演算結果を出力す
る。論理ゲート４０は書込信号ＷＲＩＴＥとフォワード
信号ＦＷＤとを受けＡＮＤ論理演算結果を出力する。論
理ゲート４３および４４は論理ゲート４１の出力信号と
データ信号ＤＱとを受けＡＮＤ論理演算結果を出力す
る。論理ゲート４５は論理ゲート４２の出力信号とデー
タ信号ＤＱとを受けＡＮＤ論理演算結果を出力する。

【０１４９】トランジスタＱＮ５０とトランジスタＱＮ
５５とは書込電位ノードＶＣＣＷとビット線ＨＢＬ２の
間に直列に接続される。トランジスタＱＮ５０のゲート
は論理ゲート４４の出力信号を受ける。トランジスタＱ
Ｎ５５のゲートは論理ゲート４０の出力信号を受ける。
トランジスタＱＮ４９とトランジスタＱＮ５６とは接地
ノードＧＮＤとビット線ＨＢＬ２との間に直列に接続さ
れる。トランジスタＱＮ４９のゲートは論理ゲート４２
の出力信号を受ける。トランジスタＱＮ５６のゲートは
論理ゲート４０の出力信号を受ける。トランジスタＱＮ
５９とトランジスタＱＮ５７とは書込電位ノードＶＣＣ
Ｗとビット線ＨＢＬ１との間に直列に接続される。トラ
ンジスタＱＮ５９のゲートは論理ゲート４３の出力信号
を受ける。また、トランジスタＱＮ５７のゲートは論理
ゲート４０の出力信号を受ける。トランジスタＱＮ４８
とトランジスタＱＮ５８とは書込電位ＶＣＣＷとビット
線ＨＢＬ１との間に直列に接続される。トランジスタＱ
Ｎ４８のゲートは論理ゲート４５の出力信号を受ける。
トランジスタＱＮ５８のゲートは論理ゲート４０の出力
信号を受ける。トランジスタＱＮ５１はトランジスタＱ
Ｎ５９とビット線ＨＢＬ２との間に接続される。トラン
ジスタＱＮ５２はトランジスタＱＮ４８とビット線ＨＢ
Ｌ２との間に接続される。トランジスタＱＮ５３はトラ
ンジスタＱＮ５０とビット線ＨＢＬ１との間に接続され
る。トランジスタＱＮ５４はトランジスタＱＮ４９とビ
ット線ＨＢＬ１との間に接続される。トランジスタＱＮ
５１〜５４のゲートには論理ゲート３９の出力信号が入
力される。

【０１５０】次に書込電位供給回路９４の動作について
説明する。メモリセルＭＣの２つの記憶領域うち、記憶
領域Ｌ１にＨレベルのデータを書込むとき（フォワード
ライト）、最下位アドレス信号ＡＣ１はＬレベルとな
る。よって、論理ゲート４１の出力信号はＬレベルとな
り、論理ゲート４２の出力信号はＨレベルとなる。ま
た、フォワード信号ＦＷＤがＨレベルとなるため、論理
ゲート４０の出力信号がＨレベルとなる。その結果、ト
ランジスタＱＮ５５〜５８がオンされる。また、データ
信号ＤＱはＨレベルであるため、論理ゲート４５の出力
信号がＨレベルとなる。よって、トランジスタＱＮ４８
がオンされる。

【０１５１】以上の動作により、ビット線ＨＢＬ１の電
位が書込電位ＶＣＣＷに維持され、、ビット線ＨＢＬ２
の電位が接地電位ＧＮＤに維持される。その結果、メモ
リセルＭＣの記憶領域Ｌ１にデータを書込むことができ
る。

【０１５２】なおメモリセルＭＣの記憶領域Ｌ２にデー
タを書込む場合（リバースライト）は、フォワード信号
ＦＷＤがＬレベル、リバース信号ＲＥＶがＨレベルとな
る。よって、トランジスタＱＮ５５〜５８はオフされ、
トランジスタＱＮ５１〜５４がオンされる。その結果、
ビット線ＨＢＬ２の電位が書込電位ＶＣＣＷに維持さ
れ、ビット線ＨＢＬ１の電位が接地電位ＧＮＤに維持さ
れる。

【０１５３】以上の動作により、ビット線選択回路が書
込読出動作時に２本のビット線ＢＬを選択する場合で
も、メモリセル内の２つの記憶領域に対する書込動作が
できる。

【０１５４】図１３は図１１中の読出電位供給回路９５
の構成を示す回路図である。図１３を参照して、読出電
位供給回路９５は、インバータＩＶ１１と、論理ゲート
１１１〜１１６と、ＮチャネルＭＯＳトランジスタＱＮ
１００〜ＱＮ１０５とを含む。

【０１５５】インバータＩＶ１１は最下位アドレス信号
ＡＣ１を受け、反転して出力する。論理ゲート１１１は
読出信号ＲＥＡＤとインバータＩＶ１１の出力信号とを
受けＡＮＤ論理演算結果を出力する。論理ゲート１１２
は読出信号ＲＥＡＤと最下位アドレス信号ＡＣ１とを受
けＡＮＤ論理演算結果を出力する。論理ゲート１１３は
フォワード信号ＦＷＤと論理ゲート１１１の出力信号と
を受けＡＮＤ論理演算結果を出力する。論理ゲート１１
４はフォワード信号ＦＷＤと論理ゲート１１２の出力信
号とを受けＡＮＤ論理演算結果を出力する。論理ゲート
１１５はリバース信号ＲＥＶと論理ゲート１１１の出力
信号とを受けＡＮＤ論理演算結果を出力する。論理ゲー
ト１１６はリバース信号ＲＥＶと論理ゲート１１２の出
力信号とを受けＡＮＤ論理演算結果を出力する。論理ゲ
ート１１７は論理ゲート１１６の出力信号と論理ゲート
１１４の出力信号とを受けＯＲ論理演算結果を出力す
る。論理ゲート１１８は論理ゲート１１４の出力信号と
論理ゲート１１５の出力信号とを受けＯＲ論理演算結果
を出力する。

【０１５６】トランジスタＱＮ１０３とトランジスタＱ
Ｎ１００とは読出電位ノードＶＣＣＲとセンスアンプ９
３との間に直列に接続される。トランジスタＱＮ１０３
のゲートは論理ゲート１１４の出力信号を受ける。トラ
ンジスタＱＮ１００のゲートは論理ゲート１１７の出力
信号を受ける。トランジスタＱＮ１０２はセンスアンプ
９３とトランジスタＱＮ１００との間に接続され、その
ゲートは論理ゲート１１５の出力信号を受ける。

【０１５７】トランジスタＱＮ１０５とトランジスタＱ
Ｎ１０１とは読出電位ノードＶＣＣＲとセンスアンプ９
３との間に直列に接続される。トランジスタＱＮ１０５
のゲートは論理ゲート１１３の出力信号を受ける。トラ
ンジスタＱＮ１０１のゲートは論理ゲート１１８の出力
信号を受ける。トランジスタＱＮ１０４はセンスアンプ
９３とトランジスタＱＮ１０１との間に接続される。ト
ランジスタＱＮ１０４のゲートは論理ゲート１１６の出
力信号を受ける。

【０１５８】ビット線ＨＢＬ２はトランジスタＱＮ１０
０とトランジスタＱＮ１０３との間に接続され、ビット
線ＨＢＬ１はトランジスタＱＮ１０１とトランジスタＱ
Ｎ１０５との間に接続される。

【０１５９】次に読出電位供給回路９５の動作について
説明する。メモリセルＭＣの２つの記憶領域のうち、記
憶領域Ｌ１のデータを読出すとき（フォワードリー
ド）、最下位アドレス信号ＡＣ１はＬレベルとなる。よ
って、論理ゲート１１１がＨレベルになる。また、フォ
ワード信号ＦＷＤがＨレベルとなるため、論理ゲート１
１３の出力信号がＨレベルとなる。その結果、トランジ
スタＱＮがオンされる。また、論理ゲート１１３の出力
信号がＨレベルとなるため、論理ゲート１１７の出力信
号もＨレベルとなる。その結果、トランジスタＱＮ１０
０がオンされる。

【０１６０】以上の動作により、ビット線ＨＢＬ２の電
位が読出電位ＶＣＣＲに維持され、、ビット線ＨＢＬ１
がセンスアンプ９３と接続される。その結果、メモリセ
ルＭＣの記憶領域Ｌ１のデータを読出すことができる。

【０１６１】なおメモリセルＭＣの記憶領域Ｌ２のデー
タを読出す場合は（リバースリード）、フォワード信号
ＦＷＤがＬレベル、リバース信号ＲＥＶがＨレベルとな
ることから、ビット線ＨＢＬ１の電位が読出電位に維持
され、ビット線ＨＢＬ２がセンスアンプ９３に接続され
る。

【０１６２】以上の動作により、ビット線選択回路が書
込読出動作時に２本のビット線ＢＬを選択する場合で
も、メモリセル内の２つの記憶領域に対する読出読出動
作ができる。

【０１６３】［実施の形態３］図１４はこの発明の実施
の形態３における不揮発性半導体記憶装置の全体構成を
示す概略ブロック図である。

【０１６４】図１４を参照して、不揮発性半導体記憶装
置１００は、図１の不揮発性半導体記憶装置１と比較し
て、電位供給回路９およびビット線制御回路１１０の代
わりに新たに書込読出回路２２０が設置されている。

【０１６５】書込読出回路２２０は、アドレス信号から
出力される内部アドレス信号Ａ０〜Ａｎとデータ入出力
バッファから出力されるデータ信号ＤＱと、制御回路８
から出力される制御信号とを受けて、メモリセルアレイ
１２内の複数の複数の不揮発性メモリセルに対して書込
動作を行なう。また、書込読出回路２２０は、内部アド
レス信号Ａ０〜Ａｎと制御信号とを受けて、メモリセル
アレイ１２内の複数の不揮発性メモリセルに対して読出
動作を行なう。読み出されたデータはデータ入出力バッ
ファ６およびデータ信号端子３を介して外部へ出力され
る。

【０１６６】その他の回路構成は図１と同じであるた
め、その説明は繰り返さない。図１５は図１４中の書込
読出回路による書込動作の一例を説明するためのブロッ
ク図である。

【０１６７】図１５を参照して、書込読出回路２２０は
第１制御回路２００と第２制御回路３００と複数の第１
スイッチ回路ＳＷ５０〜ＳＷ５４と複数の第２スイッチ
回路ＳＷ６０〜ＳＷ６４とを含む。

【０１６８】第１スイッチ回路ＳＷ５０〜５４は第１制
御回路２００に接続される。また、第２スイッチ回路Ｓ
Ｗ６０〜６４は第２制御回路３００に接続される。

【０１６９】メモリセルアレイ１２は複数のビット線Ｂ
Ｌ０〜ＢＬ４と複数の不揮発性メモリセルＭＣ０〜ＭＣ
３とワード線ＷＬを含む。なお、図１５では説明を容易
にするため、メモリセルアレイ１２の回路構成を簡略化
しており、実際には図２７に示すように複数のワード線
と複数のビット線と複数の不揮発性メモリセルとを含
む。

【０１７０】ビット線ＢＬ０は第１スイッチ回路ＳＷ５
０と第２スイッチ回路ＳＷ６０とに接続される。同様
に、ビット線ＢＬ１は第１スイッチ回路ＳＷ５１と第２
スイッチ回路ＳＷ６１とに接続される。ビット線ＢＬ２
は第１スイッチ回路ＳＷ５２と第２スイッチ回路ＳＷ６
２とに接続される。ビット線ＢＬ３は第１スイッチ回路
ＳＷ５３と第２スイッチ回路ＳＷ６３とに接続される。
ビット線ＢＬ４は第１スイッチ回路ＳＷ５４と第２スイ
ッチ回路ＳＷ６４とに接続される。

【０１７１】いま、不揮発性メモリセルＭＣ１の記憶領
域Ｌ２にＨレベルのデータを、メモリセルＭＣ２の記憶
領域Ｌ１にＨレベルのデータを書込むとする。このと
き、書込読出回路２２０内の第１制御回路２００はアド
レス信号Ａ０〜Ａｎを受け、第１スイッチ回路ＳＷ５２
をオンし、ビット線ＢＬ２に対して書込電位ＶＣＣＷの
供給を行なう。また、第２制御回路３００は、アドレス
信号Ａ０〜Ａｎとデータ信号ＤＱとを受け、第２スイッ
チ信号ＳＷ６１とＳＷ６３とをオンし、ビット線ＢＬ１
とＢＬ３とに対して接地電位ＧＮＤを供給する。その結
果、メモリセルＭＣ１とＭＣ２とはデータが書込まれ
る。その他のビット線ＢＬ０とＢＬ４と第１制御回路お
よび第２制御回路いずれにも接続されないため、フロー
ティング状態となる。その結果、書込電流は流れない。

【０１７２】図１６は図１４中の書込読出回路による書
込動作の他の例を説明するためのブロック図である。

【０１７３】図１６を参照して、不揮発性メモリセルＭ
Ｃ１の記憶領域Ｌ２にＨレベルのデータを、メモリセル
ＭＣ２の記憶領域Ｌ１にＬレベルのデータを書込むとす
る。このとき、書込読出回路２２０内の第１制御回路２
００はアドレス信号Ａ０〜Ａｎを受け、第１スイッチ回
路ＳＷ５２をオンする。また、第２制御回路３００は、
アドレス信号Ａ０〜Ａｎとデータ信号ＤＱとを受け、第
２スイッチ信号ＳＷ６１のみをオンし、ビット線ＢＬ１
に対して接地電位ＧＮＤを供給する。その結果、メモリ
セルＭＣ１にＨレベルのデータが書込まれ、ＭＣ２には
書込電流が流れない。

【０１７４】同様に、不揮発性メモリセルＭＣ１の記憶
領域Ｌ２にＬレベルのデータを、メモリセルＭＣ２の記
憶領域Ｌ１にＬレベルのデータを書込む場合は、第１制
御回路２００の動作は図１５および図１６と同じである
が、第２制御回路３００は全ての第２スイッチ回路ＳＷ
６０〜ＳＷ６４をオフとする。その結果、メモリセルＭ
Ｃ１およびＭＣ２には書込電流が流れない。

【０１７５】図１７は、図１４中の書込読出回路により
読出動作の一例を説明するためのブロック図である。

【０１７６】図１７を参照して、不揮発性メモリセルＭ
Ｃ１の記憶領域Ｌ２のデータとメモリセルＭＣ２の記憶
領域Ｌ１のデータと読出すとする。

【０１７７】このとき、書込読出回路２２０内の第１制
御回路２００はアドレス信号Ａ０〜Ａｎを受け、第１ス
イッチ回路ＳＷ５２をオンする。このとき第１制御回路
２００は、ビット線ＢＬ２に対して接地電位の供給を行
なう。また、第２制御回路３００は、アドレス信号Ａ０
〜Ａｎを受け、第２スイッチ信号ＳＷ６１とＳＷ６３と
をオンし、ビット線ＢＬ１とＢＬ３とを図示しないセン
スアンプにそれぞれ接続する。その結果、メモリセルＭ
Ｃ１とＭＣ２のデータが読出される。

【０１７８】図１８は図１４中の書込読出回路およびメ
モリセルアレイの詳細な構成を示す回路図である。

【０１７９】図１８を参照して、第１制御回路２００は
複数の論理ゲート２１０〜２１８と、電位供給回路２０
１とを含む。

【０１８０】論理ゲート２１０〜２１３はそれぞれ３つ
の入力端子からアドレス信号Ａ０〜Ａｎを受け、ＡＮＤ
論理演算結果を出力する。論理ゲート２１４は論理ゲー
ト２１０の出力信号と論理ゲート２１０に隣接した図示
しない論理ゲートの出力信号とを受けてＡＮＤ論理演算
結果を出力する。同様に、論理ゲート２１５は、論理ゲ
ート２１０の出力信号と論理ゲート２１１の出力信号と
を受けて、ＡＮＤ論理演算結果を出力する。論理ゲート
２１６は論理ゲート２１１の出力信号と論理ゲート２１
２の出力信号とを受け、ＡＮＤ論理演算結果を出力す
る。論理ゲート２１７は論理ゲート２１２の出力信号と
論理ゲート２１３の出力信号とを受け、ＡＮＤ論理演算
結果を出力する。論理ゲート２１８は論理ゲート２１３
の出力信号と論理ゲート２１３に隣接された図示しない
論理ゲートの出力信号とを受け、ＡＮＤ論理演算結果を
出力する。

【０１８１】電位供給回路２０１はＮチャネルＭＯＳト
ランジスタＱＮ２０１とＱＮ２０２とを含む。トランジ
スタＱＮ２０１は書込電位ノードＶＣＣＷと出力ノード
Ｎ２０１との間に接続され、そのゲートには書込信号Ｗ
ＲＩＴＥが入力される。また、トランジスタＱＮ２０２
は接地ノードＧＮＤと出力ノードＮ２０１との間に接続
され、そのゲートには読出信号ＲＥＡＤが入力される。

【０１８２】第１スイッチ回路ＳＷ５０〜ＳＷ５４はＮ
チャネルＭＯＳトランジスタで構成される。第１スイッ
チ回路ＳＷ５０はビット線ＢＬ０と出力ノードＮ２０１
との間に接続され、そのゲートには論理ゲート２１４の
出力信号が入力される。第１スイッチ回路ＳＷ５１はビ
ット線ＢＬ１と出力ノードＮ２０１との間に接続され、
そのゲートには論理ゲート２１５の出力信号が入力され
る。第１スイッチ回路ＳＷ５２はビット線ＢＬ２と出力
ノードＮ２０１との間に接続され、そのゲートには論理
ゲート２１６の出力信号が入力される。第１スイッチ回
路ＳＷ５３はビット線ＢＬ３と出力ノードＮ２０１との
間に接続され、そのゲートには論理ゲート２１７の出力
信号が入力される。第１スイッチ回路ＳＷ５４はビット
線ＢＬ４と出力ノードＮ２０１との間に接続され、その
ゲートには論理ゲート２１８の出力信号が入力される。

【０１８３】メモリセルアレイ１２は複数のワード線Ｗ
Ｌと複数のビット線ＢＬ０〜ＢＬ４と複数の不揮発性メ
モリセルアレイＭＣとを含む。

【０１８４】第２制御回路３００は、データ入力回路３
７０とアンプ回路３６０と複数の論理ゲート３０１〜３
１９とを含む。

【０１８５】データ入力回路３７０はラッチ回路ＬＴ１
およびＬＴ２と、ＮチャネルＭＯＳトランジスタＱＮ３
０１〜３０６とを含む。

【０１８６】トランジスタＱＮ３０１はラッチ回路ＬＴ
１とトランジスタＱＮ３０６のゲートとの間に接続さ
れ、そのゲートには最下位のアドレス信号ＡＣ１が入力
される。トランジスタＱＮ３０２はラッチ回路ＬＴ１と
トランジスタＱＮ３０５のゲートとの間に接続され、そ
のゲートには最下位のアドレス信号ＡＣ１の相補のアド
レス信号／ＡＣ１が入力される。トランジスタＱＮ３０
３はラッチ回路ＬＴ２とトランジスタＱＮ３０５のゲー
トとの間に接続され、そのゲートにはアドレス信号／Ａ
Ｃ１が入力される。トランジスタＱＮ３０４はラッチ回
路ＬＴ２とトランジスタＱＮ３０６のゲートとの間に接
続され、そのゲートにはアドレス信号ＡＣ１が入力され
る。トランジスタＱＮ３０５は接地電位ノードＧＮＤと
信号線ＬＡとの間に接続される。また、トランジスタＱ
Ｎ３０６は接地電位ノードＧＮＤと信号線ＬＢとの間に
接続される。

【０１８７】アンプ回路３６０はセンスアンプ３６１お
よび３６２を含む。センスアンプ３６１はデータ入出力
線ＩＯに接続される。センスアンプ３６２はデータ入出
力線／ＩＯに接続される。

【０１８８】論理ゲート３１６〜３１９はそれぞれ３つ
の入力端子を有し、それぞれの入力端子には対応するア
ドレス信号Ａ０〜Ａｎが入力される。論理ゲート３１６
〜３１９の各々は３つのアドレス信号を受けてＡＮＤ論
理演算結果を出力する。論理ゲート３１１は論理ゲート
３１６の出力信号と、論理ゲート３１６に隣接する図示
しない論理ゲートの出力信号とを受け、ＥＸ−ＯＲ論理
演算結果を出力する。論理ゲート３１２は論理ゲート３
１６の出力信号と論理ゲート３１７の出力信号とを受
け、ＥＸ−ＯＲ論理演算結果を出力する。論理ゲート３
１３は論理ゲート３１７の出力信号と論理ゲート３１８
の出力信号とを受け、ＥＸ−ＯＲ論理演算結果を出力す
る。論理ゲート３１４は論理ゲート３１８の出力信号と
論理ゲート３１９の出力信号とを受け、ＥＸ−ＯＲ論理
演算結果を出力する。論理ゲート３１５は論理ゲート３
１９の出力信号と論理ゲート３１９に隣接する図示しな
い論理ゲートの出力信号とを受け、ＥＸ−ＯＲ論理演算
結果を出力する。

【０１８９】論理ゲート３０１は、読出信号ＲＥＡＤと
論理ゲート３１１の出力信号とを受け、ＡＮＤ論理演算
結果を出力する。論理ゲート３０２は、書込信号ＷＲＩ
ＴＥと論理ゲート３１１の出力信号とを受け、ＡＮＤ論
理演算結果を出力する。

【０１９０】同様に、論理ゲート３０３は、読出信号Ｒ
ＥＡＤと論理ゲート３１２の出力信号とを受け、論理ゲ
ート３０４は、書込信号ＷＲＩＴＥと論理ゲート３１２
の出力信号とを受ける。論理ゲート３０５は、読出信号
ＲＥＡＤと論理ゲート３１３の出力信号とを受け、論理
ゲート３０６は、書込信号ＷＲＩＴＥと論理ゲート３１
３の出力信号とを受ける。論理ゲート３０７は、読出信
号ＲＥＡＤと論理ゲート３１４の出力信号とを受け、論
理ゲート３０８は、書込信号ＷＲＩＴＥと論理ゲート３
１４の出力信号とを受ける。論理ゲート３０９は、読出
信号ＲＥＡＤと論理ゲート３１５の出力信号とを受け、
論理ゲート３１０は、書込信号ＷＲＩＴＥと論理ゲート
３１５の出力信号とを受ける。論理ゲート３０３〜３１
０は全てＡＮＤ論理演算結果を出力する。

【０１９１】第２スイッチ回路ＳＷ６０はＮチャネルＭ
ＯＳトランジスタＱＮ６１とＱＮ６２とを含む。トラン
ジスタＱＮ６１はビット線ＢＬ０とデータ入出力線／Ｉ
Ｏとの間に接続され、そのゲートは論理ゲート３０１の
出力信号を受ける。トランジスタＱＮ６２はビット線Ｂ
Ｌ０と信号線ＬＢとの間に接続され、そのゲートは論理
ゲート３０２の出力信号を受ける。第２スイッチ回路Ｓ
Ｗ６１はＮチャネルＭＯＳトランジスタＱＮ６３とＱＮ
６４とを含む。トランジスタＱＮ６３はビット線ＢＬ１
とデータ入出力線／ＩＯとの間に接続され、そのゲート
は論理ゲート３０３の出力信号を受ける。トランジスタ
ＱＮ６４はビット線ＢＬ１と信号線ＬＢとの間に接続さ
れ、そのゲートは論理ゲート３０４の出力信号を受け
る。第２スイッチ回路ＳＷ６２はＮチャネルＭＯＳトラ
ンジスタＱＮ６５とＱＮ６６とを含む。トランジスタＱ
Ｎ６５はビット線ＢＬ２とデータ入出力線ＩＯとの間に
接続され、そのゲートは論理ゲート３０５の出力信号を
受ける。トランジスタＱＮ６６はビット線ＢＬ２と信号
線ＬＡとの間に接続され、そのゲートは論理ゲート３０
６の出力信号を受ける。第２スイッチ回路ＳＷ６３はＮ
チャネルＭＯＳトランジスタＱＮ６７とＱＮ６８とを含
む。トランジスタＱＮ６７はビット線ＢＬ３とデータ入
出力線ＩＯとの間に接続され、そのゲートは論理ゲート
３０７の出力信号を受ける。トランジスタＱＮ６８はビ
ット線ＢＬ３と信号線ＬＡとの間に接続され、そのゲー
トは論理ゲート３０８の出力信号を受ける。第２スイッ
チ回路ＳＷ６４はＮチャネルＭＯＳトランジスタＱＮ６
９とＱＮ７０とを含む。トランジスタＱＮ６９はビット
線ＢＬ４とデータ入出力線／ＩＯとの間に接続され、そ
のゲートは論理ゲート３０９の出力信号を受ける。トラ
ンジスタＱＮ７０はビット線ＢＬ４と信号線ＬＢとの間
に接続され、そのゲートは論理ゲート３１０の出力信号
を受ける。

【０１９２】以上の回路構成を有する不揮発性半導体記
憶装置において、図１８中のメモリセルＭＣ１の記憶領
域Ｌ２にＨレベルのデータを、メモリセルＭＣ２の記憶
領域Ｌ１とにＬレベルのデータを書込む時の書込読出回
路２２０の動作について説明する。

【０１９３】図１９は書込読出回路の書込動作を示すタ
イミングチャートである。図１９を参照して、制御回路
８はクロック信号ＣＬＫに応答して、時刻ｔ１から時刻
ｔ２までの期間中、書込信号ＷＲＩＴＥをＨレベルに活
性化する。このとき、内部アドレス信号Ａ０〜Ａｎのう
ち、論理ゲート２１１および２１２に入力される内部ア
ドレス信号を全てＨレベルとする。よって、論理ゲート
２１１の出力信号φＡ２および論理ゲート２１２の出力
信号φＡ３はＨレベルとなる。その他の論理ゲート２１
０，２１３の出力信号φＡ１およびφＡ４はＬレベルと
なる。その結果、論理ゲート２１４〜２１８の出力信号
φＢ１〜φＢ５のうち、論理ゲート２１６の出力信号φ
Ｂ３のみがＨレベルとなる。その結果、第１スイッチ回
路ＳＷ５０〜ＳＷ５４のうち第１スイッチ回路ＳＷ５２
がオンされる。

【０１９４】一方、内部アドレス信号Ａ０〜Ａｎによ
り、論理ゲート３１６〜３１９の出力信号φＥ１〜φＥ
４のうち信号φＥ２とφＥ３とがＨレベルとなる。その
結果、論理ゲート３１１〜３１５の出力信号φＤ１〜φ
Ｄ５のうち、信号φＤ２とφＤ４とがＨレベルとなる。

【０１９５】よって、論理ゲート３０１〜３１０の出力
信号φＣ１〜φＣ１０のうち、信号φＣ４とφＣ８がＨ
レベルとなる。その結果、第２スイッチ回路ＳＷ６１内
のトランジスタＱＮ６４と第２スイッチ回路ＳＷ６３内
のトランジスタＱＮ６８とがオンされる。

【０１９６】データ入力回路３７０内のラッチ回路ＬＴ
１はＬレベルのデータをラッチしており、ラッチ回路Ｌ
Ｔ２はＨレベルのデータをラッチしている。メモリセル
ＭＣ１の記憶領域Ｌ２にＨレベルのデータを、メモリセ
ルＭＣ２の記憶領域Ｌ１とにＬレベルのデータを書込む
時はアドレス信号ＡＣ１がＨレベルとなり、アドレス信
号／ＡＣ１はＬレベルとなる。よって、トランジスタＱ
Ｎ３０２とＱＮ３０４とがオンされ、トランジスタＱＮ
３０１とＱＮ３０３とがオフされる。その結果、トラン
ジスタＱＮ３０５はオフされ、トランジスタＱＮ３０６
がオンされる。よって信号線ＬＡはフローティング状態
となり、信号線ＬＢの電位は接地電位ＧＮＤに維持され
る。

【０１９７】電位供給回路２０１は時刻ｔ１で活性化さ
れた書込信号ＷＲＩＴＥを受け、トランジスタＱＮ２０
１をオンする。その結果、出力ノード２０１は書込電位
ＶＣＣＷに維持される。

【０１９８】よって、ビット線ＢＬ２の電位は書込電位
ＶＣＣＷに維持され、ビット線ＢＬ１の電位は接地電位
ＧＮＤに維持される。またビット線ＢＬ３はフローティ
ング状態となる。

【０１９９】以上の結果メモリセルＭＣ１の記憶領域Ｌ
２はしきい値を上げるべく電子をトラップする。よっ
て、メモリセルＭＣ１の記憶領域Ｌ２はＨレベルのデー
タが記憶される。一方、メモリセルＭＣ２の記憶領域Ｌ
１はイレーズ状態を保持する。よって、メモリセルＭＣ
２の記憶領域Ｌ１にはデータは記憶されない。

【０２００】なお、信号線ＬＡおよびビット線ＢＬ３は
フローティング状態である。よって書込動作中にその電
位が上昇する。

【０２０１】図２０は書込読出回路の読出動作について
示したタイミングチャートである。図２０を参照して、
制御回路８はクロック信号ＣＬＫに応答して、時刻ｔ３
から時刻ｔ４までの期間中、読出信号ＲＥＡＤをＨレベ
ルに活性化する。このとき、内部アドレス信号Ａ０〜Ａ
ｎにより、論理ゲート２１１の出力信号φＡ２および論
理ゲート２１２の出力信号φＡ３はＨレベルとなり、出
力信号φＡ１およびφＡ４はＬレベルとなる。その結
果、論理ゲート２１４〜２１８の出力信号φＢ１〜φＢ
５のうち、論理ゲート２１６の出力信号φＢ３のみがＨ
レベルとなる。その結果、第１スイッチ回路ＳＷ５０〜
ＳＷ５４のうち第１スイッチ回路ＳＷ５２がオンされ
る。

【０２０２】一方、内部アドレス信号Ａ０〜Ａｎによ
り、信号φＥ２とφＥ３とがＨレベルとなる。その結
果、論理ゲート３１１〜３１５の出力信号φＤ１〜φＤ
５のうち、信号φＤ２とφＤ４とがＨレベルとなる。

【０２０３】よって、論理ゲート３０１〜３１０の出力
信号φＣ１〜φＣ１０のうち、信号φＣ３とφＣ７とが
Ｈレベルとなる。その結果、第２スイッチ回路ＳＷ６１
内のトランジスタＱＮ６３と第２スイッチ回路ＳＷ６３
内のトランジスタＱＮ６７とがオンされる。

【０２０４】電位供給回路２０１は時刻ｔ３で活性化さ
れた読出信号ＲＥＡＤを受け、トランジスタＱＮ２０２
をオンする。その結果、出力ノード２０１は接地電位Ｇ
ＮＤに維持される。

【０２０５】よって、ビット線ＢＬ２の電位は接地電位
される。また、ビット線ＢＬ１およびＢＬ３にはセンス
アンプ３０３，３０４を介して書込電位ＶＣＣＲが供給
される。

【０２０６】このとき、メモリセルＭＣ１の記憶領域Ｌ
２はＨレベルのデータが記憶されているため、しきい値
が高い。よって、メモリセルＭＣ１は電流を流さないの
で、ビット線ＢＬ１の電位は高くなる。一方、メモリセ
ルＭＣ２の記憶領域Ｌ１はＬレベルのデータが記憶され
ているため、しきい値が低い。よってメモリセルＭＣ２
は電流を流すのでビット線ＢＬ３の電位はビット線ＢＬ
２の電位と比較して低くなる。ビット線ＢＬ１とビット
線ＢＬ３の電位の状態をセンスアンプ３６１および３６
２がセンスすることで、メモリセルＭＣ１の記憶領域Ｌ
２のデータとメモリセルＭＣ２の記憶領域Ｌ１のデータ
とは読出される。

【０２０７】［実施の形態４］本発明の実施の形態３の
発明では、不揮発性メモリセルＭＣの２つの記憶領域Ｌ
１およびＬ２の各々に１値のデータを記憶する場合、す
なわち、メモリセルとして２値記憶する場合について説
明した。しかしながら、不揮発性メモリセルに２値以上
のデータを記憶することもできる。

【０２０８】図２１は本発明の実施の形態４における書
込読出回路およびメモリセルアレイの構成を示す回路図
である。

【０２０９】図２１を参照して、第１制御回路２００お
よび第１スイッチ回路ＳＷ５０〜ＳＷ５４の構成は図１
８と同じであるため、その説明は繰り返さない。

【０２１０】第２スイッチ回路ＳＷ６５〜ＳＷ６９はそ
れぞれＮチャネルＭＯＳトランジスタで構成される。第
２スイッチ回路ＳＷ６５はビット線ＢＬ０とデータ入出
力線／ＩＯとの間に接続される。第２スイッチ回路ＳＷ
６６はビット線ＢＬ１とデータ入出力線／ＩＯとの間に
説明される。第２スイッチ回路ＳＷ６７はビット線ＢＬ
２とデータ入出力線ＩＯとの間に接続される。第２スイ
ッチ回路ＳＷ６８はビット線ＢＬ３とデータ入出力線Ｉ
Ｏとの間に接続される。第２スイッチ回路ＳＷ６９はビ
ット線ＢＬ４とデータ入出力線／ＩＯとの間に接続され
る。

【０２１１】第２制御回路はアンプ回路４００とタイマ
回路５００とＮチャネルＭＯＳトランジスタ７６〜８５
と、論理ゲート３１１〜３２９とを含む。

【０２１２】論理ゲート３１６〜３１９と論理ゲート３
１１〜３１５との接続関係は図１８と同じであるため、
その説明は繰り返さない。

【０２１３】トランジスタＱＮ７６は第２スイッチ回路
ＳＷ６５のゲートと信号線ＴＢとの間に接続される。ト
ランジスタＱＮ７７は第２スイッチ回路ＳＷ６５のゲー
トと信号線ＴＡとの間に接続される。同様に、トランジ
スタＱＮ７８は第２スイッチ回路ＳＷ６６のゲートと信
号線ＴＢとの間に接続され、トランジスタＱＮ７９は第
２スイッチ回路ＳＷ６６のゲートと信号線ＴＡとの間に
接続される。トランジスタＱＮ８０は第２スイッチ回路
ＳＷ６７のゲートと信号線ＴＢとの間に接続され、トラ
ンジスタＱＮ８１は第２スイッチ回路ＳＷ６７のゲート
と信号線ＴＡとの間に接続される。トランジスタＱＮ８
２は第２スイッチ回路ＳＷ６８のゲートと信号線ＴＢと
の間に接続され、トランジスタＱＮ８３は第２スイッチ
回路ＳＷ６８のゲートと信号線ＴＡとの間に接続され
る。トランジスタＱＮ８４は第２スイッチ回路ＳＷ６９
のゲートと信号線ＴＢとの間に接続され、トランジスタ
ＱＮ８５は第２スイッチ回路ＳＷ６９のゲートと信号線
ＴＡとの間に接続される。

【０２１４】論理ゲート３２０は論理ゲート３１６の出
力信号と論理ゲート３１１の出力信号とを受け、ＡＮＤ
論理演算結果をトランジスタＱＮ７６のゲートに出力す
る。論理ゲート３２１は論理ゲート３１６に隣接する図
示しない論理ゲートの出力信号と論理ゲート３１１の出
力信号とを受け、ＡＮＤ論理演算結果をトランジスタＱ
Ｎ７７に出力する。論理ゲート３２２は論理ゲート３１
７の出力信号と論理ゲート３１２の出力信号とを受け、
ＡＮＤ論理演算結果をトランジスタＱＮ７８のゲートに
出力する。論理ゲート３２３は論理ゲート３１６の出力
信号と論理ゲート３１２の出力信号とを受け、ＡＮＤ論
理演算結果をトランジスタＱＮ７９のゲートに出力す
る。論理ゲート３２４は論理ゲート３１８の出力信号と
論理ゲート３１３の出力信号とを受け、ＡＮＤ論理演算
結果をトランジスタＱＮ８０のゲートに出力する。論理
ゲート３２５は論理ゲート３１７の出力信号と論理ゲー
ト３１３の出力信号とを受け、ＡＮＤ論理演算結果をト
ランジスタＱＮ８１のゲートに出力する。論理ゲート３
２６は論理ゲート３１９の出力信号と論理ゲート３１４
の出力信号とを受け、ＡＮＤ論理演算結果をトランジス
タＱＮ８２のゲートに出力する。論理ゲート３２７は論
理ゲート３１８の出力信号と論理ゲート３１４の出力信
号とを受け、ＡＮＤ論理演算結果をトランジスタＱＮ８
３のゲートに出力する。論理ゲート３２８は論理ゲート
３１９に隣接する図示しない論理ゲートの出力信号と論
理ゲート３１５の出力信号とを受け、ＡＮＤ論理演算結
果をトランジスタＱＮ８４のゲートに出力する。論理ゲ
ート３２９は論理ゲート３１９の出力信号と論理ゲート
３１５の出力信号とを受け、ＡＮＤ論理演算結果をトラ
ンジスタＱＮ８５のゲートに出力する。

【０２１５】図２２は図２１中のアンプ回路４００の構
成を示す回路図である。図２２を参照して、アンプ回路
４００は、ＮチャネルＭＯＳトランジスタＱＮ４０１〜
ＱＮ４０４と、センスアンプ５１０，４０２と復号化回
路４０３とを含む。

【０２１６】トランジスタＱＮ４０３はデータ入出力線
ＩＯと接地電位ノードＧＮＤとの間に接続され、そのゲ
ートは書込信号ＷＲＩＴＥを受ける。トランジスタＱＮ
４０１はデータ入出力線ＩＯとセンスアンプ５１０との
間に接続され、そのゲートは読出信号ＲＥＡＤを受け
る。トランジスタＱＮ４０２はデータ入出力線／ＩＯと
センスアンプ５１１との間に接続され、そのゲートは読
出信号ＲＥＡＤを受ける。トランジスタＱＮ４０４はデ
ータ入出力線／ＩＯと接地電位ノードＧＮＤとの間に接
続され、そのゲートは書込信号ＷＲＩＴＥを受ける。

【０２１７】復号回路はセンスアンプ５１０，４０２か
ら出力された検知結果に基づいて、４値のデータを出力
する。

【０２１８】図２３は図２１中のタイマ回路５００の構
成を示す回路図である。図２３を参照して、タイマ回路
５００は複数のラッチ回路ＬＴ１１〜ＬＴ１４と、セレ
クタ５０１，５０２と、スイッチタイマ５０３とを含
む。

【０２１９】ラッチ回路ＬＴ１１およびＬＴ１２はメモ
リセルＭＣの記憶領域Ｌ２に記憶するデータをそれぞれ
記憶する。ラッチ回路ＬＴ１３およびＬＴ１４はメモリ
セルＭＣの記憶領域Ｌ２に記憶するデータをそれぞれ記
憶する。

【０２２０】スイッチタイマ５０３はＨレベルの期間が
それぞれ異なる４つのスイッチ信号ＳＳを出力する。セ
レクタ５０１はスイッチタイマ５０３から出力される４
つのスイッチ信号ＳＳを受け、ラッチ回路ＬＴ１１およ
びＬＴ１２にラッチされたデータの組合せに応じたスイ
ッチ信号ＳＳを信号線ＴＢに出力する。同様にセレクタ
５０２はスイッチタイマ５０３から出力される４つのス
イッチ信号ＳＳを受け、ラッチ回路ＬＴ１３およびＬＴ
１４にラッチされたデータの組合せに応じたスイッチ信
号ＳＳを信号線ＴＡに出力する。

【０２２１】以上の回路構成を有する不揮発性半導体記
憶装置において、図２１中のメモリセルＭＣ１の記憶領
域Ｌ２とＭＣ２の記憶領域Ｌ１とデータを書込む時の書
込読出回路２２０の動作について説明する。

【０２２２】書込信号ＷＲＩＴＥがＨレベルとなったと
き、アドレス信号Ａ０〜Ａｎにより論理ゲート２１１の
出力信号と論理ゲート２１２の出力信号とがともにＨレ
ベルになる。その結果、論理ゲート２１６の出力信号が
Ｈレベルとなり、第１スイッチ回路ＳＷ５２はオンされ
る。

【０２２３】また、アドレス信号Ａ０〜Ａｎにより論理
ゲート３１７の出力信号と論理ゲート３１８の出力信号
とがともにＨレベルとなる。よって、論理ゲート３２２
の出力信号と論理ゲート３２７の出力信号がともにＨレ
ベルとなる。その結果、トランジスタＱＮ７８とトラン
ジスタＱＮ８３とは共にオンされる。

【０２２４】なお、このときデータ信号線対ＩＯおよび
／ＩＯの電位は書込信号ＷＲＩＴＥによりともに接地電
位を維持する。

【０２２５】よって、第２スイッチ回路ＳＷ６６は信号
線ＴＢにより伝達されるスイッチ信号ＳＳがＨレベルの
期間中にスイッチをオンし、その結果ビット線ＢＬ１の
電位は接地電位を維持する。同様に第２スイッチ回路Ｓ
Ｗ８３は信号線ＴＡにより伝達されるスイッチ信号ＳＳ
がＨレベルの期間中にスイッチをオンし、その結果ビッ
ト線ＢＬ３の電位は接地電位を維持する。

【０２２６】その他の第２スイッチ回路６５，６７，６
９はオフされたままである。よって、ビット線ＢＬ２の
電位は書込電位ＶＣＣＷに維持される。

【０２２７】信号線ＴＢを伝達するスイッチ信号ＳＳは
ラッチ回路ＬＴ１１およびＬＴ１２にラッチされたデー
タの組合せにより決定される。すなわちラッチ回路ＬＴ
１１およびＬＴ１２にラッチされたデータの組合せで、
第２スイッチ回路ＳＷ６６がオンされる時間が決定され
る。例えば、ラッチ回路ＬＴ１１のデータとＬＴ１２の
データとが共にＨレベルである場合はＨレベル期間が最
も長いスイッチ信号ＳＳがセレクタ５０１により選択さ
れる。また、ラッチ回路ＬＴ１１のデータとＬＴ１２の
データとが共にＬレベルである場合はＬレベルのスイッ
チ信号ＳＳがセレクタ５０１により選択される。よっ
て、メモリセルＭＣ１の記憶領域Ｌ２に記憶される２つ
のデータの組合せによりしきい値が変化する。

【０２２８】すなわち、セレクタ５０１が選択するスイ
ッチ信号ＳＳに応答してメモリセルＭＣ１への書込時間
が調整される。よって、メモリセルＭＣ１中にトラップ
される電子量が調整され、その結果、メモリセルＭＣ１
のしきい値が変化する。具体的には、電子量が多い程、
しきい値は高くなり、読出動作時にメモリセルＭＣ１に
流れる電流量は減少する。

【０２２９】なお、メモリセルＭＣ１をＮチャネルＭＯ
Ｓトランジスタとしているため、電位をトラップするこ
とでしきい値が上昇するが、メモリセルＭＣ１をＰチャ
ネルＭＯＳトランジスタとした場合は、ホールをトラッ
プすることでしきい値が上昇する。

【０２３０】同様に、信号線ＴＡを伝達するスイッチ信
号ＳＳはラッチ回路ＬＴ１３およびＬＴ１４にラッチさ
れたデータの組合せにより決定される。

【０２３１】以上の動作により、メモリセルＭＣ１の記
憶領域Ｌ２およびメモリセルＭＣ２の記憶領域Ｌ１にそ
れぞれ２ビットのデータを記憶することができる。

【０２３２】次にメモリセルＭＣ１の記憶領域Ｌ２のデ
ータとメモリセルＭＣ２の記憶領域Ｌ１のデータを読出
す動作について説明する。

【０２３３】読出信号ＲＥＡＤが活性化した場合、読出
動作においても第１スイッチ回路ＳＷ５２がオンされ、
その他の第１スイッチ回路ＳＷ５０，ＳＷ５１，ＳＷ５
３，ＳＷ５４はオフとなる。また、電位供給回路２０１
内のトランジスタＱＮ２０２がオンされ、出力ノードＮ
２０１の電位は接地電位ＧＮＤに維持される。

【０２３４】また書込動作と同じく、第２スイッチ回路
ＳＷ６６およびＳＷ６８がオンされる。なお、このと
き、図示しない書込電位ＶＣＣＷノードから書込電位Ｖ
ＣＣＲが供給され、信号線ＴＡの電位および信号線ＴＢ
の電位は共に読出電位ＶＣＣＲに維持される。

【０２３５】その結果、ビット線ＢＬ１からメモリセル
ＭＣ１を通ってビット線ＢＬ２へ電流が流れ、メモリセ
ルＭＣ１の記憶領域Ｌ２に対するリバースリードが形成
される。また、ビット線ＢＬ３からメモリセルＭＣ２を
通ってビット線ＢＬ２へ電流が流れ、メモリセルＭＣ２
の記憶領域Ｌ１に対するリバースリードが形成される。

【０２３６】アンプ回路４００では、読出信号ＲＥＡＤ
が活性化されるため、トランジスタＱＮ５０１およびＱ
Ｎ５０２がオンされる。よって、データ入出力線ＩＯに
センスアンプ５１０が接続され、データ入出力線／ＩＯ
にセンスアンプ５１１が接続される。

【０２３７】よって、センスアンプ５１０はビット線Ｂ
Ｌ１からメモリセルＭＣ１に流れる電流を検出し、検出
結果を復号化回路５０４へ出力する。また、センスアン
プ５１１はビット線ＢＬ３からメモリセルＭＣ２に流れ
る電流を検出し、検出結果を復号化回路５０４へ出力す
る。復号化回路５０４はセンスアンプ５１０から出力さ
れた検出結果を２ビットのデータに復号する。また、セ
ンスアンプ５１１から出力された検出結果についても２
ビットのデータに復号する。

【０２３８】以上の動作により、４ビットのデータを同
時に読出すこともできる。本発明の実施の形態３におけ
る不揮発性半導体記憶装置は４ビットのデータの書込ま
たは読出を同時に行なうことができる。よって、スルー
プットが向上される。また、４ビットのデータを同時に
書込できるように、書込データを用いてビット線ＢＬの
接地電位維持を制御するため、書込読出回路をメモリセ
ルアレイ外の周辺部に配置できる。また、書込時はデー
タ入出力線対ＩＯおよび／ＩＯを利用してビット線の接
地電位制御を行なう。その結果、メモリセルアレイ内の
素子数が削減できる。

【０２３９】［実施の形態５］本発明の実施の形態４で
は、１つのメモリセルに対して４ビットのデータを記憶
する場合についての書込読出回路の構成について説明し
た。同じように、１つのメモリセルに対して３ビットの
データを記憶する場合の書込読出回路について説明す
る。

【０２４０】図２４は本発明の実施の形態５における書
込読出回路およびメモリセルアレイの構成を示す回路図
である。

【０２４１】図２４を参照して、図２１と比較して、ア
ンプ回路４００の代わりにアンプ回路６００が設置され
ている。またタイマ回路５００の代わりにタイマ回路７
００が設置されている。

【０２４２】その他の回路構成については図２１と同じ
であるためその説明は繰り返さない。

【０２４３】図２５は図２４中のアンプ回路６００の構
成を示す回路図である。図２５を参照して、アンプ回路
６００は図２２のアンプ回路４００と比較して、復号化
回路４０３の代わりに復号化回路６０１を含む。その他
の回路構成は図２２と同じである。復号化回路６０１は
センスアンプ５１０の検出結果とセンスアンプ５１１の
検出結果とに応じて、３ビットのデータを出力する。

【０２４４】図２６は図２４中のタイマ回路７００の構
成を示す回路図である。図２６を参照して、タイマ回路
７００はセレクタ７０１および７０２と、スイッチタイ
マ７０３と、ラッチ回路ＬＴ７１〜ＬＴ７３とを含む。

【０２４５】ラッチ回路ＬＴ７１〜ＬＴ７３は互いに隣
接する２つのメモリセルＭＣの互いに異なる記憶領域に
記憶するデータをラッチする。たとえば、図２４中のメ
モリセルＭＣ１の記憶領域Ｌ２とメモリセルＭＣ２の記
憶領域Ｌ１とで３つのデータを記憶する場合、ラッチ回
路ＬＴ７１〜ＬＴ７３にその３つのデータがラッチされ
る。

【０２４６】スイッチタイマ７０３はＨレベルの期間が
それぞれ異なる３つのスイッチ信号ＳＳを出力する。セ
レクタ７０１はスイッチタイマ５０３から出力される３
つのスイッチ信号ＳＳを受け、ラッチ回路ＬＴ７１およ
びＬＴ７２にラッチされたデータの組合せに応じたスイ
ッチ信号ＳＳを信号線ＴＢに出力する。同様にセレクタ
５０２はスイッチタイマ７０３から出力される３つのス
イッチ信号ＳＳを受け、ラッチ回路ＬＴ７２およびＬＴ
７３にラッチされたデータの組合せに応じたスイッチ信
号ＳＳを信号線ＴＡに出力する。

【０２４７】以上の回路構成を有する書込読出回路の動
作については、実施の形態３と同様であるため、その説
明は繰り返さない。

【０２４８】本発明の実施の形態４における不揮発性半
導体記憶装置は３ビットのデータの書込または読出を同
時に行なうことができる。よって、スループットが向上
される。また、書込読出回路をメモリセルアレイ外の周
辺部に配置できるため、その結果、メモリセルアレイ内
の素子数が削減できる。

【０２４９】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと解釈されるべきで
ある。本発明の範囲は上述した実施の形態ではなく特許
請求の範囲によって定められ、特許請求の範囲と均等の
意味およびその範囲内でのすべての変更が含まれること
を意図するものである。

【０２５０】

【発明の効果】この発明による不揮発性半導体記憶装置
は、複数のビット線を選択し、そのビット線の各々に異
なる電位を供給できる。よって、書込時に不必要に発生
する電流を抑制する。また、この発明による不揮発性半
導体記憶装置は複数のメモリセルに対して書込読出動作
を行なうことができる。よって、スループットが向上で
きる。

【図面の簡単な説明】

【図１】この発明の実施の形態における不揮発性半導
体記憶装置の構成を示す概略ブロック図である。

【図２】図１中のメモリセルアレイとビット線選択回
路と電位供給回路の詳細を示すブロック図である。

【図３】図２中の電位供給回路およびスイッチ信号出
力回路の詳細を示すブロック図である。

【図４】図３中の論理回路の詳細な構成を示す回路図
である。

【図５】図３中の書込電位供給回路９１の構成を示す
回路図である。

【図６】図６は図３中の読出電位供給回路９２の構成
を示す回路図である。

【図７】センスアンプ９３の詳細な構成を示す回路図
である。

【図８】本発明の実施の形態の不揮発性半導体記憶装
置の書込動作を説明するための図である。

【図９】書込動作時の書込電位供給回路の動作を説明
するための図である。

【図１０】本発明の実施の形態の不揮発性半導体記憶
装置の読出動作を説明するための図である。

【図１１】本発明の実施の形態２における不揮発性半
導体記憶装置のメモリセルアレイとビット線選択回路と
電位供給回路の構成を示すブロック図である。

【図１２】図１１中の書込電位供給回路９４の構成を
示す回路図である。

【図１３】図１１中の読出電位供給回路９５の構成を
示す回路図である。

【図１４】この発明の実施の形態３における不揮発性
半導体記憶装置の全体構成を示す概略ブロック図であ
る。

【図１５】図１４中の書込読出回路による書込動作の
一例を説明するためのブロック図である。

【図１６】図１４中の書込読出回路による書込動作の
他の例を説明するためのブロック図である。

【図１７】図１４中の書込読出回路により読出動作の
一例を説明するためのブロック図である。

【図１８】図１４中の書込読出回路およびメモリセル
アレイの詳細な構成を示す回路図である。

【図１９】書込読出回路の書込動作を示すタイミング
チャートである。

【図２０】書込読出回路の読出動作について示したタ
イミングチャートである。

【図２１】本発明の実施の形態４における書込読出回
路およびメモリセルアレイの構成を示す回路図である。

【図２２】図２１中のアンプ回路４００の構成を示す
回路図である。

【図２３】図２１中のタイマ回路５００の構成を示す
回路図である。

【図２４】本発明の実施の形態５における書込読出回
路およびメモリセルアレイの構成を示す回路図である。

【図２５】図２４中のアンプ回路６００の構成を示す
回路図である。

【図２６】図２４中のタイマ回路７００の構成を示す
回路図である。

【図２７】従来の不揮発性半導体記憶装置のメモリセ
ルアレイの構成を示す回路図である。

【図２８】不揮発性メモリセル内の２つの記憶領域に
対するデータの書込動作および読出動作について示した
図である。

【図２９】図２７のメモリセルアレイを有する不揮発
性メモリセルの書込動作を説明するための図である。

【符号の説明】

２アドレス信号入力端子、３データ信号端子、４
制御信号入力端子、５アドレス入力バッファ、６デー
タ入出力バッファ、７制御信号バッファ、８制御回
路、９，２３電位供給回路、１０ビット線選択回
路、１１ロウデコーダ、１２メモリセルアレイ、１
５コンパレータ、１６，１７定電流源、２０信号
生成回路、２２ビット線選択回路、９１，９４書込
電位供給回路、９２，９５読出電位供給回路、９３，
３６１，３６２，４０１，４０２センスアンプ、１００
不揮発性半導体記憶装置、１０１スイッチ信号出力
回路、１１０ビット線制御回路、２００第１制御回
路、２２０書込読出回路、３００第２制御回路、３
６０アンプ回路、３７０データ入力回路、４００
アンプ回路、４０３，５０４，６０１復号化回路、５
００タイマ回路、５０１，５０２セレクタ、５０
３，７０３スイッチタイマ、５０４復号化回路。

Claims

【特許請求の範囲】

【請求項１】行に配列された複数のワード線と、列に配列された複数のビット線と、各々がデータを記憶する記憶領域を少なくとも１つ有
し、行および列に配置された複数のメモリセルと、前記複数のビット線のうち連続して配列された複数のビ
ット線を選択し、前記選択した複数のビット線に対応し
た複数の所定電位を供給する制御手段とを含み、前記行に配置された複数のメモリセルは直列に接続さ
れ、そのゲートはその行に配列されたワード線に接続さ
れ、前記複数のビット線の各々は、互いに隣接する２つ
の列に配置された複数のメモリセルと接続される、不揮
発性半導体記憶装置。
【請求項２】前記制御手段は、前記複数のビット線のうち連続して配列された複数のビ
ット線を選択するビット線選択手段と、前記選択された複数のビット線に対応した複数の所定電
位を前記選択された複数のビット線に供給する電位供給
手段とを含む、請求項１に記載の不揮発性半導体記憶装
置。
【請求項３】前記ビット線選択手段は、外部から入力されるアドレス信号を受け、スイッチ信号
を出力するスイッチ信号出力手段と、各々が対応するビット線と前記電位供給手段との間に接
続され、対応する前記スイッチ信号を受けたときオンさ
れる複数のスイッチ手段とを含む、請求項２に記載の不
揮発性半導体記憶装置。
【請求項４】前記電位供給手段は、前記ビット線選択
手段により選択されたビット線の数に応じて供給する所
定電位の数を変更する、請求項３に記載の不揮発性半導
体記憶装置。
【請求項５】前記スイッチ信号出力手段は、２つのス
イッチ手段に前記スイッチ信号を出力する、請求項４に
記載の不揮発性半導体記憶装置。
【請求項６】前記スイッチ信号出力手段は、３以上の
スイッチ手段に前記スイッチ信号を出力する、請求項４
に記載の不揮発性半導体記憶装置。
【請求項７】前記電位供給手段は、選択された２つの
ビット線のうちの一方のビット線に第１の所定電位を供
給し、他方のビット線に第２の所定電位を供給する、請
求項５に記載の不揮発性半導体記憶装置。
【請求項８】前記電位供給手段は、選択された複数の
ビット線のうち、書込または読出動作の対象となるメモ
リセルに接続された２本のビット線の一方のビット線に
第１の所定電位を供給し、他方のビット線に第２の所定
電位を供給し、その他のビット線へ第３の所定電位を供
給する、請求項６に記載の不揮発性半導体記憶装置。
【請求項９】前記スイッチ信号出力手段は、スイッチ
信号を生成する信号生成手段と、書込動作時に前記信号
生成手段に接続される容量素子とを含む、請求項３に記
載の不揮発性半導体記憶装置。
【請求項１０】行に配列された複数のワード線と、列に配列された複数のビット線と、各々がデータを記憶する記憶領域を少なくとも１つ有
し、行および列に配置された複数のメモリセルと、同じ行に配置された複数のメモリセルのうち、連続して
配置された複数のメモリセルに複数のデータを書込む書
込手段とを含み、前記行に配置された複数のメモリセルは直列に接続さ
れ、そのゲートはその行に配置されたワード線に接続さ
れ、前記複数のビット線の各々は、互いに隣接する２つの列
に配置された複数のメモリセルと接続される、不揮発性
半導体記憶装置。
【請求項１１】前記書込手段は、前記連続して配置さ
れた複数のメモリセルのうち互いに隣接するメモリセル
に対しては互いに異なる記憶領域にデータを書込む、請
求項１０に記載の不揮発性半導体記憶装置。
【請求項１２】前記書込手段は、各々が対応するビット線と第１の所定電位ノードとの間
に接続される複数の第１のスイッチ手段と、各々が対応するビット線と第２の所定電位ノードとの間
に接続される複数の第２のスイッチ手段とを含み、データを書込まないメモリセルに接続されたビット線に
接続された第１および第２のスイッチ手段はオフされ
る、請求項１１に記載の不揮発性半導体記憶装置。
【請求項１３】前記書込手段は、アドレス信号に応じて前記複数の第１のスイッチ手段の
各々をオンする第１の制御手段と、前記アドレス信号と前記データとに応じて前記複数の第
２のスイッチ手段の各々をオンする第２の制御手段とを
さらに含む、請求項１２に記載の不揮発性半導体記憶装
置。
【請求項１４】前記不揮発性半導体記憶装置はさら
に、同じ行に配置された複数のメモリセルのうち、連続して
配置された複数のメモリセルのデータを読出す読出手段
を含む、請求項１０に記載の不揮発性半導体記憶装置。
【請求項１５】前記読出手段は、前記連続して配置さ
れた複数のメモリセルのうち互いに隣接する２つのメモ
リセルの互いに異なる記憶領域のデータを読出す、請求
項１４に記載の不揮発性半導体記憶装置。
【請求項１６】前記複数のメモリセルの各々は、３値
以上の複数のデータを記憶し、前記第２の制御手段は、アドレス信号に応答してオンされる第２のスイッチ手段
を選択するスイッチ選択手段と、前記連続して配置された複数のメモリセルのうち互いに
隣接する２つのメモリセルの互いに異なる記憶領域に書
込む複数のデータから、前記スイッチ選択手段により選
択された前記第２のスイッチ手段をオンする時間を決定
する時間決定手段とを含む、請求項１３に記載の不揮発
性半導体記憶装置。
【請求項１７】行に配列された複数のワード線と、列に配列された複数のビット線と、各々がデータを記憶する記憶領域を少なくとも１つ有
し、行および列に配置された複数のメモリセルと、同じ行に配置された複数のメモリセルのうち、連続して
配置された複数のメモリセルに複数のデータを書込む書
込手段とを含み、前記行に配置された複数のメモリセルは直列に接続さ
れ、そのゲートはその行に配置されたワード線に接続さ
れ、前記複数のビット線の各々は、互いに隣接する２つの列
に配置された複数のメモリセルと接続され、前記複数のメモリセルの各々は、３値以上の複数のデー
タを記憶する、不揮発性半導体記憶装置。
【請求項１８】前記書込手段は、前記連続して配置さ
れた複数のメモリセルのうち、互いに隣接する２つのメ
モリセルの互いに異なる記憶領域に書込む複数のデータ
に応答して、前記互いに隣接する２つのメモリセルに対
する書込時間を決定する時間決定手段とを含む、請求項
１７に記載の不揮発性半導体記憶装置。