JP3315472B2

JP3315472B2 - 不揮発性半導体記憶装置

Info

Publication number: JP3315472B2
Application number: JP12201493A
Authority: JP
Inventors: 喜久三澤田; 博史馬渡
Original assignee: Nippon Steel Corp
Current assignee: Nippon Steel Corp
Priority date: 1993-04-26
Filing date: 1993-04-26
Publication date: 2002-08-19
Anticipated expiration: 2017-08-19
Also published as: JPH06309890A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、不揮発性を有する半導
体記憶装置に関するものである。

【０００２】

【従来の技術】以下に本発明に関連する従来技術を記載
した文献を列記する。

【０００３】文献１： "A 16Kb Electrically Erasable
Nonvolatile Memory" 1980 IEEEE ISSCC Dog. Tech. Pap. pp.152-153, 271,
1980 文献２： "Analysis and Modeling of Floating-Gate E
EPROM Cells" IEEE Trans. Electron Devices, 1986 June, ED-33, No.6, PP.835-844 文献３：「半導体ＭＯＳメモリとその使い方」ｐｐ．
９６−１０１日刊工業新聞社刊１９９０年文献４： "FLASH EEPROM MEMORY SYSTEMS HAVING MULTI
STATE STORAGE CELLS" UNITED STATES PATENT No. 5,043,940 (Aug. 27, 1991) 文献５： "A NOVEL CELL STRUCTURE SUITABLE FOR A 3
VOLT OPERATION SECTOR ERASE FLASH MEMORY" IEDM 92 599-602

【０００４】半導体装置の電源を切っても記憶情報が失
われないという不揮発性を有する半導体記憶装置（以
下、「ＰＲＯＭ」と称する。）は１９７０年代初期より
開発実用化されている。更に、１９８０年代より、文献
１にも示す如く、電気的に書き換えができ且つ不揮発性
を有する半導体記憶装置（以下、「ＥＥＰＲＯＭ」と称
する。）が実用化されている。

【０００５】ＥＥＰＲＯＭのメモリセルの記憶方法とし
ては、文献１及び文献２に示されるように、フローティ
ングゲートを有するトランジスタ構造のメモリセルに、
薄い酸化絶縁膜を介し、ファラー−ノードハイムトンネ
ル現象により、電荷の注入及び放出を行い、トランジス
タのしきい値電圧の制御を行う。即ち、フローティング
ゲートに電子を注入することによりメモリセルのしきい
値は高くなり、電子を放出し正孔を注入することにより
メモリセルのしきい値は低くなる。

【０００６】このＥＥＰＲＯＭの機能回路ブロックは、
例えば、文献３の図２に示されているが、本発明との対
比のため、図８に従来のＥＥＰＲＯＭの回路ブロックを
示す。

【０００７】図８には、列数として４本、行数として８
本の３２個のメモリセルが示されており、同時に２ビッ
トのデータの読み出し及びプログラムを行う。これらの
３２個のメモリセルにプログラム、消去及び読み出しを
選択的に行うためのデコーダ回路、マルチプレクサ、ア
ドレスバッファ、チップ制御回路、高電圧発生／制御回
路、プログラム回路、センス回路、データ入力バッファ
及びデータ出力バッファが備えられている。

【０００８】図８で、５０１、５０２、５０３、５０４
はアドレス入力端子であり、列線及び行線で選択される
メモリセルの番地を入力する。また、入力端子５０５、
５０６、５０７には、このＥＥＰＲＯＭの動作モードを
制御する制御信号が入力され、５０５はチップ選択信号
端子、５０６は出力選択信号端子、５０７はライト信号
端子である。５０８、５０９は入出力端子であり、読み
出しモードの時には選択されたメモリセルの記憶データ
が出力され、ライトモードの時にはメモリセルに記憶さ
れるデータを入力する。５１１、５１２、５１３、５１
４はアドレスバッファであり、アドレス入力をバッファ
して出力する機能と、パワーダウン信号を受けて入力部
の消費電流を低減させる機能とを持つ。なお、文献３に
示されるように、アドレスバッファに、ライトモードに
おいてラッチ信号を受け、アドレス入力のラッチを行う
機能を追加した従来技術もある。

【０００９】５１５はチップ制御回路で、５０５、５０
６、５０７の制御入力に応じ、読み出しモード、ライト
モード、パワーダウンモード（或いはスタンバイモー
ド）、出力非選択モードを夫々作り出す。ライトモード
は、更に、消去モードとプログラムモードの２つに分け
られる。消去モードとは、メモリセルの記憶データの書
き換えを行なうために、選択したメモリセルの属するバ
イト乃至列線乃至メモリブロックのメモリセルを消去状
態にすることである。メモリセルの消去状態とは、メモ
リセルのしきい値が、読み出し時のゲート電圧よりも高
く（或いは低く）なることを指す。プログラムモードと
は、選択したメモリセルを、入力データに応じてプログ
ラム状態にすることである。プログラム状態とは、メモ
リセルのしきい値が読み出し時のゲート電圧より低く
（或いは高く）なることを指す。メモリセルのデータを
書き換える場合、まず、消去モードでメモリセルを消去
状態とし、その後、入力データに応じてメモリセルをプ
ログラム状態とする。即ち、ライトモードは消去モード
とプログラムモードとを有している。チップ制御回路５
１５は、消去モードやプログラムモードを内部タイマー
により自動終了させる機能をも含んでいる。

【００１０】５１８は高電圧発生／制御回路であり、ラ
イト時にＥＥＰＲＯＭの電源電圧を昇圧して１０〜２５
Ｖ程度の高電圧を発生する回路（以下、「チャージポン
プ回路」と称する。）と、消去モードやプログラムモー
ドに応じて所望の高電圧をＥＥＰＲＯＭ内部の各回路に
供給する制御回路とを有している。

【００１１】５１６は列デコーダで、アドレスバッファ
５１１、５１２の出力をデコードして、選択されたメモ
リセルの列線（「ワード線」とも称する。）のみにハイ
（Ｈ）電圧を印加し、非選択のメモリセルの列線にはロ
ウ（Ｌ）電圧を印加するものである。選択時のハイ電圧
は、読み出し時には電源電圧近傍であるが、ライト時に
は高電圧である。

【００１２】５１７は行デコーダで、アドレスバッファ
５１３、５１４の出力をデコードして、選択された行線
にはハイ電圧、非選択の行線にはロウ電圧をマルチプレ
クサ５２７、５２８に出力するものである。マルチプレ
クサ５２７、５２８は、行デコーダ５１７の信号に応じ
て、選択された行線（「ビット線」とも称する。）とデ
ータ線５９７、５９８とを接続させるものである。行デ
コーダ５１７の出力のハイ電圧は、読み出し時には電源
電圧近傍、ライト時には高電圧である。

【００１３】５２９、５３０、５３１、５３２は列線で
あり、５３３、５３４、５３５、５３６、５３７、５３
８、５３９、５４０は行線である。５７７、５７８、５
７９、５８０はメモリセンスプログラム線である。５４
５、５４６、…、５７６はメモリセルであり、文献１の
図２及び図３に示される構造及び結線をしている。例え
ば、文献１の図３のメモリセルにおいて、列線はセレク
トトランジスタのゲートに、行線はセレクトトランジス
タのドレインに、メモリセンスプログラム線はメモリト
ランジスタのゲートに夫々接続されている。

【００１４】５２０、５２４はデータ入力バッファであ
り、ライトモードにおいて、入出力端子５０８、５０９
のデータ入力をバッファしてプログラム回路５１９、５
２３にデータを出力する。なお、ライトモード時にラッ
チ信号を受け、データ入力をラッチする機能を有したデ
ータ入力バッファもある。

【００１５】５１９、５２３はプログラム回路であり、
プログラムモードの信号及び高電圧を受けて、データ入
力による高電圧乃至ロウ電圧の出力をデータ線５９７、
５９８に行う。この際、従来のＥＥＰＲＯＭは、１つの
高電圧値と１つのロウ電圧（通常、０Ｖ）しか出力でき
ない。

【００１６】５２１、５２５はセンス回路であり、読み
出しモードにおいて、選択されたメモリセルのデータ
が、行線及びマルチプレクサを経由し、データ線に伝達
されるが、このデータ線の電圧値の大小乃至電流値の大
小を検出して増幅し、データ出力バッファに出力する。

【００１７】５２２、５２６はデータ出力バッファであ
り、読み出しモードにおいて、センス回路からのデータ
を出力端子に出力する。更に、パワーダウンモード及び
出力非選択モードにおいて、出力を禁止する機能をも有
している。

【００１８】図８において、５８１は、アドレスバッフ
ァ５１１の出力で、列デコーダ５１６の入力である。５
８２は、アドレスバッファ５１２の出力で、列デコーダ
５１６の入力である。５８３は、アドレスバッファ５１
３の出力で、行デコーダ５１７の入力である。５８４
は、アドレスバッファ５１４の出力で、行デコーダ５１
７の入力である。５８５〜５８８は、行デコーダ５１７
の出力で、マルチプレクサ５２７、５２８の入力であ
る。チップ制御回路５１５の出力６０３はパワーダウン
信号であり、アドレスバッファ５１１、５１２、５１
３、５１４の制御入力へ接続されている。同じく、５８
９は読み出しイネーブル信号であり、センス回路５２
１、５２５を活性化したり、非活性化したりする。５９
０はプログラム信号であり、プログラムモード時に、プ
ログラム回路５１９、５２３を活性化し、高電圧発生／
制御回路５１８において、高電圧を高電圧線５９４、５
９６に出力させ、メモリセンス線５９５を０Ｖにさせ
る。５９１は消去信号であり、消去モード時に、高電圧
発生／制御回路５１８の出力５９４、５９５に高電圧を
出力させる。５９２はデータ入力イネーブル信号であ
り、ライトモードにおいて、データ入力バッファ５２０
及びデータ入力バッファ５２４を活性化させる。５９３
はデータ出力イネーブル信号であり、読み出しモードに
おいて、データ出力バッファ５２２、５２６を活性化さ
せる。

【００１９】５９４は第１の高電圧信号で、ライトモー
ド時、高電圧を列デコーダ５１６と行デコーダ５１７と
に供給する。５９５はメモリセンス線で、プログラム時
は０Ｖ、消去時は高電圧で、読み出し時は０Ｖから電源
電圧の間の電圧となっている。５９６は第２の高電圧信
号線であり、プログラム時に高電圧になる。５９９はデ
ータ入力バッファ５２０の出力で、プログラム回路５１
９の入力、６０１はデータ入力バッファ５２４の出力
で、プログラム回路５２３の入力である。６００はセン
ス回路５２１の出力で、データ入力バッファ５２４の入
力、６０２はセンス回路５２５の出力で、データ出力バ
ッファ５２６の入力である。５４１、５４２、５４３、
５４４は、５９５の信号を、列線５２９、５３０、５３
１、５３２の信号によりデコードして、メモリセンスプ
ログラム信号５７７、５７８、５７９、５８０を作り出
す回路である。

【００２０】従来のＥＥＰＲＯＭのライト動作及び読み
出し動作を簡単に説明する。

【００２１】読み出し時においては、まず、５０５、５
０６、５０７の制御信号を読み出しモードにし、５０
１、５０２、５０３、５０４に、選択したアドレスを入
力する。入力アドレスは、５１１、５１２、５１３、５
１４においてバッファされ、列デコーダ５１６及び行デ
コーダ５１７でデコードされる。列デコーダ５１６の出
力信号は４本であり、列線に接続されるが、選択された
列線１本がハイ電圧（通常電源電圧近傍）であり、その
他の３本はロウ電圧である。更に、行デコーダ５１７の
出力５８５〜５８８と５２７により、行線５３３〜５３
６から１本の行線が選択され、選択された行線のみがデ
ータ線５９７とローインピーダンスで電気的に接続され
る。同様に、５９５〜５８８と５２８により、５３７〜
５４０から１本の行線が選択される。この時、メモリセ
ンス線５９５には、メモリセルのしきい値を検出する電
圧、例えば２〜４Ｖが出力され、５４１〜５４４を経由
し、選択されたメモリセンスプログラム線のみに２〜４
Ｖが印加される。また、メモリグランド線６０４は接地
状態である。選択されたメモリセルの行線には、センス
回路５２１、５２５により電圧が供給されるが、メモリ
セルのしきい値電圧がしきい値検出電圧よりも低い場
合、メモリセルトランジスタが導通状態となり、行線か
ら、メモリグランド線６０４に電流が流れる。メモリセ
ルのしきい値電圧がしきい値検出電圧よりも高い場合、
メモリセルトランジスタは非導通状態であり、行線から
６０４への電流は流れない。行線の電圧はセンス回路に
より設定され、読み出し時の行線への電流はセンス回路
より供給される。この電流の有無をセンス回路が検出
し、増幅することにより、６００及び６０２にはメモリ
セルの記憶データがハイ電圧乃至ロウ電圧の２値で出力
され、５２２及び５２６を経由し、外部に読み出され
る。例えば、メモリセルのしきい値が６Ｖと高い場合
は、５０８にはハイ電圧が出力され、メモリセルのしき
い値が０Ｖと低い場合には、５０８にはロウ電圧が出力
される。

【００２２】ライト動作の場合、まず、メモリセルの消
去から行う。この例の場合、消去は列線単位に行うよう
になっているが、バイト単位やブロック単位でもよい。
消去モードの入力は、この例の場合、５０５、５０６、
５０７の制御入力によるとしたが、制御入力に加え、デ
ータ入力バッファへの入力データにより消去モードを有
効とする従来技術もある。消去モードが入力されると、
５０１、５０２のアドレスにより列線が選択される。５
９４が高電圧となり、選択された列線は高電圧、その他
の列線は０Ｖとなる。５９５も高電圧となり、５４１〜
５４４により、選択された列線のメモリセンスプログラ
ム線も高電圧となる。プログラム回路５１９、センス回
路５２１、プログラム回路５２３、センス回路５２５は
消去時非活性化されており、５９７は０Ｖ乃至フローテ
ィングである。６０４は、消去時は接地状態である。従
って、選択された列線のメモリセルは、ゲートに高電圧
（例えば２０Ｖ）が印加され、ドレイン及びソースが接
地された状態になる。このとき、ファラー−ノードハイ
ムトンネリングがおき、ドレインからフローティングゲ
ートへ電子が注入され、メモリセルトランジスタのしき
い値は高く（例えば５〜８Ｖ）なる。消去されたメモ
リセルをプログラムする場合、プログラムモードを入力
し、５０１、５０２、５０３、５０４にプログラムする
アドレスを入力する。プログラム時、５９４は高電圧、
５９５は０Ｖ、５９６は高電圧、６０４はフローティン
グとなる。また、列デコーダ５１６、行デコーダ５１
７、プログラム回路５１９、５２３、データ入力バッフ
ァ５２０、５２４は活性化されており、センス回路５２
１、５２５、５２２、５２６は非活性化されている。例
えば、５０８にデータ入力としてロウ電圧が入力される
と、プログラム回路５１９は５９７に高電圧（例えば２
０Ｖ）を出力し、５０８にハイ電圧が入力されると、５
９７には０Ｖが出力される。５９７が高電圧の場合、５
８５〜５８８のうち、選択された信号も高電圧であるの
で、選択された行線は高電圧（例えば２０Ｖ）となる。
選択された列線も高電圧であり、メモリセンスプログラ
ム線は０Ｖであるので、メモリセルトランジスタのゲー
トは０Ｖ、ドレインには高電圧（例えば２０Ｖ）が印加
される。この時、ファーラー−ノードハイムトンネリン
グにより、フローティングゲートからドレインへと電子
が放出され、且つ、ドレインからフローティングゲート
へと正孔が注入され、メモリセルトランジスタのしきい
値電圧が下がる（例えば、０Ｖから−３Ｖ）。

【００２３】

【発明が解決しようとする課題】従来のＥＥＰＲＯＭに
おいて、記憶原理としてのファーラー−ノードハイムト
ンネル電流は、文献２の（１）式に示されるように、絶
縁膜両端に印加される電界に比例するものであり、これ
によるメモリセルトランジスタのしきい値の変化は、例
えば文献２の図６や図９に示されるように、消去時やプ
ログラム時の高電圧値により、直線的に変化するもので
ある。そして、従来のＥＥＰＲＯＭでは、消去時やプロ
グラム時に各々１つの高電圧値しか用いず、読み出し時
においても、しきい値が高いか低いかという２値しか検
出できなかった。

【００２４】更に、文献４に示されるように、１つのメ
モリセルに対し複数のビット情報を記憶させるＥＥＰＲ
ＯＭが考案されている。しかしながら、この文献のＥＥ
ＰＲＯＭでは、読み出すメモリセルのしきい値の幅が狭
く、データの保持特性や、データの書き換え回数が、従
来一般のＥＥＰＲＯＭよりも低下する可能性がある。

【００２５】本発明は上記事項に基づいてなされたもの
であり、１つのメモりセルに対して４値以上の情報を読
み書きすることができる半導体記憶装置を提供し、且
つ、１つのメモリセルに対して、外部入力乃至外部コマ
ンドにより４値以上の情報の読み書きと従来通りの２値
での読み書きとを切り換え可能な半導体記憶装置を提供
することを目的とする。

【００２６】

【課題を解決するための手段】上述した課題を解決する
ために、本発明では、電気的にプログラムが可能な不揮
発性を有する半導体記憶装置において、マトリクス状に
配され且つ各々が複数の記憶レベルにプログラム可能な
複数のメモリセルと、前記複数のメモリセルから少なく
とも１つのメモリセルを選択するメモリセル選択回路
と、選択されたメモリセルに対し、所定の選択信号に応
じて、２値のデータの読み出し又は書き込みを行う第１
のモード及び４値以上のデータの読み出し又は書き込み
を行う第２のモードを備えたリード／ライト回路とを有
する。

【００２７】本発明の好ましい態様においては、前記選
択信号が、前記半導体記憶装置の外部から供給される入
力信号又はコマンドである。

【００２８】本発明の更に好ましい態様においては、前
記メモリセルの各々が、電荷の保存層としてフローティ
ングゲートを有するトランジスタに情報を記憶するもの
であり、これらのメモリセルへの書き込みが、ファーラ
ー−ノードハイムトンネル現象を用いて行われるもので
ある。

【００２９】本発明の更に好ましい態様においては、前
記メモリセルからのデータの読み出し時において、読み
出すメモリセルのしきい値と比較を行うため、複数の比
較参照用メモリセルを前記リード／ライト回路内又は行
列状に配された前記複数のメモリセルの部分に有し、前
記複数の比較参照用メモリセルのしきい値が、前記選択
信号により選択されたモードでのメモリセルのしきい値
に対応した値である。

【００３０】

【作用】本発明においては、例えば、外部からの選択信
号により、ＥＥＰＲＯＭのプログラム時に１つ若しくは
２つ以上のデータを入力し、この２つ以上のデータの組
み合せに応じて２値若しくは４値以上のプログラム高電
圧を作りだし、２値若しくは４値以上のしきい値をメモ
りセルに記憶させ、１ビット若しくは２ビット以上の情
報を選択して記憶させる。

【００３１】更に、外部入力信号乃至し外部入力コマン
ドにより、２値のしきい値を持つメモリセルから１ビッ
トを検出する場合及び４値のしきい値を持つメモリセル
から２ビットを検出する場合において、後者の場合は、
複数のしきい値を有する３個以上のリファレンスメモリ
セルを設け、選択したメモリセルと複数のリファレンス
メモリセルとの比較を行い、また、前者に対しては、特
定のしきい値を有する１個のリファレンスメモリセルを
設け、選択したメモリセルと複数のリファレンスメモリ
セルとの比較を行う。

【００３２】即ち、本発明においては、外部入力信号乃
至外部入力コマンドにより、２値若しくは４値以上のプ
ログラム高電圧を選択して作り、入力データに応じメモ
リセルに所定の高電圧を印加することにより、メモリセ
ルのしきい値を２値のみでなく複数値設けることができ
る。例えば、外部よりの入力信号（例えば、ハイ電圧）
を受け、２ビットのデータ入力があった時、４つの高電
圧値を設けることにより、データ入力の組み合わせ“０
０”“０１”“１０”“１１”に対応させる。これによ
り、プログラム電圧値に比例してメモリセルのしきい値
を変化させる。例えば、“００”の入力に対しプログラ
ム電圧を２２Ｖ、“０１”に対し２０Ｖ、“１０”に対
し１８Ｖ、“１１”に対し１６Ｖとすると、プログラム
電圧とメモリセルのしきい値には比例関係が存在するの
で、プログラム電圧２２Ｖに対し、例えばしきい値を−
２．５Ｖ、２０Ｖに対し−０．５Ｖ、１８Ｖに対し１．
５Ｖ、１６Ｖに対し３．５Ｖに設定することができる。

【００３３】メモリセルのしきい値に応じた読み出しを
行うために、メモリセルのしきい値に対応したリファレ
ンス用メモリセルを設け、センス回路においてメモリセ
ルとの比較照合を行い、データ入力値に対応した、例え
ば２ビットのデータを復元する。

【００３４】また、例えば外部からの入力信号が、例え
ばロウ電圧であった場合、従来のＥＥＰＲＯＭと同様な
作用を行う。

【００３５】

【実施例】本発明の一実施例を図１〜図７に示す。図１
は、本発明の一実施例によるＥＥＰＲＯＭ、図２は、図
１中のプログラム回路、図３及び図４は、図１中のセン
ス回路、図５及び図６は、図１中のアドレスバッファ、
図７は、図１中のマルチプレクサを夫々示す。

【００３６】図１において、１０１、１０２、１０３、
１０４、１０５はアドレス入力端子であり、１０６、１
０７、１０８、１０９は制御入力端子であり、１１０、
１１１はデータ入出力端子である。１１２、１１３、１
１４、１１５、１１６はアドレスバッファであり、１１
７はチップ制御回路、１２０は高電圧発生／制御回路、
１１８は列デコーダ、１１９は行デコーダ、２４３、２
４４、…、２７４はメモリセル、１４２、１４３、１４
４、１４５はメモリセンスプログラム線選択回路、１２
９はマルチプレクサ、１２１はプログラム回路、１２
４、１２５、１２６はセンス回路、１２２、１２７はデ
ータ入力バッファ、１２３、１２８はデータ出力バッフ
ァである。

【００３７】また、メモリセルは、例えば、文献１に示
されるように、薄い絶縁膜を介してフローティングゲー
トに電荷の注入を行うものであるが、形状は特に限定を
しない。図１の結線関係は、１４６、１４７はアドレ
スバッファ１１２の出力で列デコーダ１１８の入力、１
４８、１４９はアドレスバッファ１１３の出力で列デコ
ーダ１１８の入力、１５０、１５１はアドレスバッファ
１１４の出力で行デコーダ１１９の入力、１５２、１５
３はアドレスバッファ１１５の出力で行デコーダ１１９
の入力、１５４、１５５はアドレスバッファ１１６の出
力で行デコーダ１１９の入力、１３０、１３１、１３
２、１３４は列線（ワード線）であり、列デコーダの出
力であり、メモリセルの選択ゲート及びメモリセンスプ
ログラム線選択回路１４２〜１４５に接続される。１７
５〜１８２は、行デコーダ１１９の出力で、１２９の入
力であり、１３４、１３５、１３６、１３７、１３８、
１３９、１４０、１４１は行線（ビット線）であり、メ
モリセルのドレインに接続され、１２９に接続される。
１５７はパワーダウン信号であり、チップ制御回路１１
７の出力でアドレスバッファ１１２、１１３、１１４、
１１５、１１６の入力であり、１５９は読みだしイネー
ブル信号であり、チップ制御回路１１７の出力で、セン
ス回路１２４、１２５、１２６の入力であり、１６０は
プログラムイネーブル信号であり、チップ制御回路１１
７の出力で、高電圧発生／制御回路１２０及びプログラ
ム回路１２１の入力であり、１６１は消去信号であり、
チップ制御回路１１７の出力で、高電圧発生／制御回路
１２０の入力であり、１６２はデータ入力イネーブル信
号であり、チップ制御回路１１７の出力で、データ入力
バッファ１２２及び１２７の入力であり、１６３はデー
タ出力イネーブル信号であり、チップ制御回路１１７の
出力で、データ出力バッファ１２３及び１２８の入力で
ある。

【００３８】１８５、１８８、１８９はデータ線であ
り、プログラム回路１２１の出力であり、センス回路１
２４、１２５、１２６の入力であり、１２９の入出力で
ある。１８３はデータ入力バッファ１２２の出力で、プ
ログラム回路１２１の入力、１８７はデータ入力バッフ
ァ１２７の出力で、プログラム回路１２１の入力、１８
４はセンス回路１２５の出力で、テータ出力バッファ１
２３の入力、１９０はセンス回路１２４の出力で、テー
タ出力バッファ１２３の入力、１８６はセンス回路１２
５の出力で、データ出力バッファ１２８の入力、１９１
はセンス回路１２６の出力で、テータ出力バッファ１２
８の入力である。１６４は高電圧線であり、高電圧発生
／制御回路１２０の出力で、列デコーダ１１８及び行デ
コーダ１１９の入力であり、１６５はメモリセンス電圧
線であり、高電圧発生／制御回路１２０の出力で、１４
２、１４３、１４４、１４５の入力である。１６６はプ
ログラム高電圧線であり、高電圧発生／制御回路１２０
の出力で、プログラム回路１２１の入力であり、１９２
はメモリグランド線で、高電圧発生／制御回路１２０の
出力で、メモリセル２４３、…、２７４のソース端子に
接続されている。また、１０１はアドレスバッファ１１
２の入力、１０２はアドレスバッファ１１３の入力、１
０３はアドレスバッファ１１４の入力、１０４はアドレ
スバッファ１１５の入力、１０５はアドレスバッファ１
１６の入力、１０６、１０７、１０８、１０９はチップ
制御回路１１７の入力、データ入出力端子１１０はデー
タ入力バッファ１２２の入力で、データ出力バッファ１
２３の出力、１１１はデータ入力バッファ１２７の入力
で、データ出力バッファ１２８の出力に接続されてい
る。

【００３９】図１のＥＥＰＲＯＭは、動作モードとし
て、少なくとも読み出しモード、ライトモード、パワー
ダウンモード（或いはスタンバイモード）、出力非選択
モードを有する。ライトモードは消去モードとプログラ
ムモードに分けられる。

【００４０】読み出しモードでの、本例ＥＥＰＲＯＭの
動作は、まず、制御入力信号１０９においてＥＥＰＲＯ
Ｍの使用を選択し、例えば、１０９がハイ電圧の場合、
１０６、１０７、１０８の入力を読み出しモードに設定
し、１０１、１０２、１０３、１０４、１０５に読み出
したいアドレスを入力する。入力アドレスはアドレスバ
ッファ１１２、１１３、１１４、１１５、１１６により
バッファされ、アドレスバッファ１１２、１１３の出力
は、列デコーダ１１８により、列線１３０、１３１、１
３２、１３３の４本にデコードされ、４本中１本がハイ
電圧で他の３本がロウ電圧となる。アドレスバッファ１
１４、１１５、１１６の出力は、行デコーダ１１９によ
り、１７５〜１８２の８本にデコードされ、１２９のマ
ルチプレクサにより、１３４〜１４１の行線のうちの１
本がデータ線１８５と導通状態となる。列線と行線のデ
コードによりメモリセルのうちの１個（例えば、１３１
と１３５の交点のメモリセル２５２）が選択される。制
御信号１５７、１５８、１５９、１６０、１６１、１６
２、１６３により、高電圧発生／制御回路１２０、デー
タ入力バッファ１２２、１２７、プログラム回路１２１
は非活性化され、例えば、１６４は電源電圧近傍、１６
５は３Ｖ、１６６はロウ電圧、１９２は接地電圧、１８
３、１８７はロウ電圧となる。センス回路１２５は、１
５８、１５９が例えばハイ電圧となることにより活性化
され（センス回路１２４、センス回路１２６は非活
性）、１８５に現われた行線の電圧の増幅と比較検出と
データ復元を行い、１８４、１８６に出力する。テータ
出力バッファ１２３、１２８は、１８４、１８６をバッ
ファし、データ入出力端子１１０、１１１にメモリセル
の記憶データを出力する。

【００４１】次に、制御入力信号１０９が、例えばロウ
電圧の場合は、上述した読み出しモードと同様に、制御
入力信号１０６、１０７、１０８を読み出しモードに設
定し、１０１〜１０５に読み出したいアドレスを入力す
る。入力アドレス信号は、アドレスバッファ１１２〜１
１６によりバッファされるが、アドレスバッファ１１６
からの出力信号１５４、１５５は、チップ制御回路１１
７の出力信号１５８により、アドレスバッファ１１６が
非活性となり、一定の値、例えばハイ電圧に固定され
る。アドレスバッファ１１２、１１３の出力１４６〜１
４９は、列デコーダ１１８により列線１３０〜１３３の
４本にデコードされ、４本中１本がハイ電圧で他の３本
はロウ電圧となる。アドレスバッファ１１４〜１１６の
出力は、行デコーダ１１９により１７５〜１８２の８本
にデコードされ、１２９のマルチプレクサにおいて、１
５８の入力信号を受けて、行デコーダ１１９の出力１７
５〜１７８と行線１３４〜１３７から１本の行線が選択
され、選択された行線のみがデータ線１８８と導通状態
になる。

【００４２】同様に、１７９〜１８２と１２９により、
１３８〜１４１から１本の行線が選択される。これら列
線と行線のデコードにより、メモリセル内の２個（例え
ば１３１と１３５の交点２５２、１３１と１３９の交点
２５５のメモリセル）が選択される。

【００４３】制御信号１５７〜１６３により、高電圧発
生／制御回路１２０、プログラム回路１２１、データ入
力バッファ１２２、１２７は非活性化され、例えば、１
６４は電源電圧近傍、１６５は３Ｖ、１６６はロウ電
圧、１９２は接地電位、１８３、１８７はロウ電圧とな
る。センス回路１２４、１２６は、１５９が例えばハイ
電圧、１５８が例えばロウ電圧となることで活性化さ
れ、１８８、１８９に現われた行線の電圧の増幅と比較
検出とデータ復元を行い、１９０、１９１に出力する。
データ出力バッファ１２３、１２８は、１９０、１９１
をバッファしデータ入出力端子１１０、１１１にメモリ
セルの記憶データを出力する。

【００４４】消去モードでは、まず、１０６、１０７、
１０８で消去モードを設定し、１０１、１０２に消去す
る列線アドレスを入力する。アドレスバッファ１１６の
出力信号は、例えば、１４８がロウ電圧、１４９がロウ
電圧、１５０がロウ電圧、１５１がハイ電圧、１５２が
ロウ電圧、１５３がロウ電圧となり、行デコーダ１１９
が活性化、高電圧発生／制御回路１２０、テータ出力バ
ッファ１２３、データ入力バッファ１２２、センス回路
１２５が非活性化される。行デコーダ１１９の出力１５
４は高電圧（例えば２０Ｖ）となり、１５５も高電圧
（例えば２０Ｖ）となり、１５６はロウ電圧乃至電源電
圧近傍となり、１８８は接地電圧になる。この結果、チ
ップ制御回路１１７の出力１２７、テータ出力バッファ
１２８、１２９、１３０のうちの１本（例えば、データ
出力バッファ１２８）が高電圧（例えば２０Ｖ）にな
る。また、１８９、１９０、１９１、１９２のうちの１
本（例えば、１９０）も高電圧（例えば２０Ｖ）にな
る。従って、選択された列線のフローティングゲートを
有するメモリセルトランジスタのゲートが２０Ｖ、ソー
スが接地電圧、ドレインも接地電圧（メモリセルトラン
ジスタがゲート電圧により導通状態となるため）とな
り、ファーラー−ノードハイムトンネリングが起き、し
きい値電圧は例えば５Ｖと高くなる。

【００４５】プログラムモードでは、まず、制御信号１
０９においてＥＥＰＲＯＭの使用を決定する。例えば、
１０９がハイ電圧の場合は、各メモリセルに少なくとも
４値以上のデータを書き込む。次に、１０６、１０７、
１０８でプログラムモードを設定し、１０１、１０２、
１０３、１０４、１０５に、プログラムを行うアドレス
を入力する。チップ制御回路１１７の出力信号は、例え
ば、１５７がロウ電圧、１６０がハイ電圧、１６１がロ
ウ電圧、１６２がロウ電圧、１６３がロウ電圧となり、
高電圧発生／制御回路１２０、データ入力バッファ１２
２、１２７、プログラム回路１２１が活性化、１２７、
データ出力バッファ１２３、センス回路１２４〜１２６
が非活性化される。高電圧発生／制御回路１２０の出力
１６４は高電圧（例えば２３Ｖ）となり、１６５は接地
電圧となり、１６６は高電圧（例えば２３Ｖ）となり、
１９２はハイインピーダンス状態となる。この結果、列
デコーダ１１８の出力１３０、１３１、１３２、１３３
のうちの１本（例えば、１３１）が高電圧（例えば２３
Ｖ）になり、行デコーダ１１９の出力１７５〜１８２の
うちの１本が高電圧（例えば２３Ｖ）となり、選択され
たマルチプレクサの部分は強いオン状態となり、行線と
１８５を導通させる。

【００４６】プログラム時の入力データは、データ入出
力端子１１０、１１１からアドレスとほぼ同時に入力さ
れ、データ入力バッファ１２２、１２７でバッファさ
れ、プログラム回路１２１に送られる。プログラム回路
１２１において、入力データはプログラム電圧に変換さ
れ、１８５に所定の入力データに対応した所定のプログ
ラム電圧が出力される。本実施例の場合、プログラム
電圧値は互いに異なる４つの電圧値（例えば、２２Ｖ、
２０Ｖ、１８Ｖ、１６Ｖ）のうちの１つが選択される。
なお、プログラム電圧値は４つ以上あってもよい。列線
として例えば１３１、行線として例えば１３５が選択さ
れた場合、１３５は１２９を経由してプログラム電圧と
なり、例えば２０Ｖとなる。１６５は接地電圧であり、
１３１は２３Ｖであるので、１９４は１４３を経由して
接地電圧となる。従って、メモリセル２５２のドレイン
には２０Ｖ、ゲートには接地電圧が印加されるため、消
去時とは逆にメモリセルのしきい値は低くなり、例えば
−０．５Ｖとなる。文献２に示されるように、メモリセ
ルのしきい値はプログラム電圧値と比例関係を有して変
化する。

【００４７】また、制御入力信号１０９が例えばロウ電
圧の場合、各メモリセルには従来通り２値のデータを書
き込むことができる。この場合、上述したと同様に、１
０６、１０７、１０８でプログラムモードを設定し、１
０１〜１０５にプログラムを行うアドレスを入力する。
この時、１１６のアドレスバッファには、１０９の入力
に対するチップ制御回路１１７の出力信号１５８（例え
ば、ロウ電圧）が入力され、アドレスバッファ１１６は
非活性となり、出力１５４、１５５は、例えばハイ電圧
に固定される。チップ制御回路１１７の出力信号１５
７、１５９、１６０、１６１、１６２、１６３は、上述
したプログラムモードと同様に出力され、高電圧発生／
制御回路１２０、プログラム回路１２１、データ入力バ
ッファ１２２、１２７が活性化、テータ出力バッファ１
２３、１２７、センス回路１２４〜１２６が非活性化さ
れる。高電圧発生／制御回路１２０の出力１６４、１６
５、１６６もプログラムモードと同様になり、行デコー
ダ１１９の出力１７５〜１７８、１７９〜１８２のうち
の各１本が高電圧（例えば２３Ｖ）となり、選択された
マルチプレクサの部分は強いオン状態となり、行線と１
８８及び１８９とを導通させる。この場合のプログラム
時の入力データは、データ入出力端子１１０、１１１か
らアドレスとほぼ同時に入力され、プログラムモードと
同様に、データ入力バッファ１２２、１２７でバッファ
され、プログラム回路１２１に送られる。プログラム回
路１２１において、入力データは、１５８の入力（例え
ば、ロウ電圧）を受けて所望のプログラム電圧に変換さ
れ、１８８、１８９の所定の入力データに対応した所定
のプログラム電圧が出力される。この場合のプログラム
電圧値は、２値（例えば２２Ｖ、１６Ｖ）のうちの１つ
が選択される。列線として例えば１３１、行線として例
えば１３５、１３９が選択された場合、１３５、１３９
は１２９を経由してプログラム電圧となり、例えば２２
Ｖ、１６Ｖとなる。１６５は接地電圧であり、１３１は
２３Ｖであるので、１９４は１４３を経由して接地電圧
となる。従って、メモリセル２５２、２５６のドレイン
にはそれぞれ２２Ｖ、１６Ｖの電圧が印加され、ゲート
には接地電圧が印加されるため、消去時とは逆にメモリ
セルのしきい値は低くなり、夫々、例えば−２．５Ｖ、
３．５Ｖとなる。

【００４８】なお、本実施例では、ＥＥＰＲＯＭの仕様
を選択する際において、外部からの入力信号を用いて説
明を行ったが、特にこれに限定するものでなく、外部か
らのコマンド及び半導体記憶装置内部の信号乃至コマン
ドであってもよい。また、消去モードとプログラムモー
ド及び他のモードの設定の方法として、１０６、１０
７、１０８の入力のみとしたが、特にこれに限定するも
のでない。更に、消去時のメモリセルの選択単位を列線
単位としたが、バイト単位やブロック単位でもよく、特
に限定するものではない。更に、プログラム回路を、本
実施例では１つとしたが、特にこれに限定するものでな
く、例えば２値及び４値以上のデータをプログラムさせ
るプログラム回路を夫々設けてもよい。

【００４９】図２は、図１のプログラム回路についてよ
り詳細に示したものである。

【００５０】図２で、ＤＩ１は第１のデータ入力、ＤＩ
２は第２のデータ入力、ＶＰＰＸは高電圧入力、ＰＲＧ
は入力でプログラムイネーブル信号、ＶＰＲＧ１〜３は
出力でプログラム電圧である。ＩＶ１１、ＩＶ１２、Ｉ
Ｖ１３、ＩＶ１４はインバータ回路であり、ＨＶＳＷは
高電圧スイッチであり、Ｃ１〜Ｃ１０はキャパシタン
ス、ＭＮ２００〜ＭＮ２１６はＭＯＳトランジスタでＮ
チャンネルエンハンスメント型であり、ＭＰ２００〜Ｍ
Ｐ２１０はＭＯＳトランジスタでＰチャンネルエンハン
スメント型である。Ｎ１はＩＶ２１の出力でＩＶ２３の
入力、Ｎ２はＩＶ２２の出力でＩＶ２４の入力、Ｎ３は
ＩＶ２３の出力でＭＰ２０７、ＭＰ２０８、ＭＮ２０
７、ＭＮ２０８のソースに接続されている。Ｎ４はＩＶ
２４の出力でＭＰ２０９、ＭＰ２１０、ＭＮ２０９、Ｍ
Ｎ２１０のソースに接続されている。Ｎ５は、図１の１
５８に対応し、ＩＶ２５の入力であり、ＭＰ２０９、Ｍ
Ｎ２０８、ＭＮ２０９、ＭＰ２１０のゲートに接続され
ている。Ｎ６はＩＶ２５の出力であり、ＭＮ２０７、Ｍ
Ｐ２０８、ＭＮ２１０のゲートに接続されている。Ｎ７
はＭＮ２０８、ＭＰ２０８のドレインより出力され、Ｍ
Ｐ２００、ＭＮ２００のゲートに接続され、Ｎ８はＭＮ
２０９、ＭＰ２０９のドレインより出力され、ＭＰ２０
１、ＭＮ２０１のゲートに接続されている。同様に、Ｎ
９はＭＮ２０７、ＭＰ２０７のドレインより出力され、
ＭＰ２０３、ＭＮ２０３のゲートに接続されている。ま
た、Ｎ１０はＭＮ２１０、ＭＰ２１０のドレインより出
力され、ＭＰ２０５、ＭＮ２０５のゲートに接続されて
いる。

【００５１】Ｎ１１は接地ノードでインバータ回路の接
地電位及びＣ２、Ｃ４、Ｃ６の１端及びＭＮ２００のソ
ースとＭＮ２０１のソースとＭＮ２０２のソース、ＭＮ
２０３〜ＭＮ２０６のソースに接続されている。Ｎ１３
はとＭＰ２０１、ＭＰ２００のソースとＭＰ２０２、Ｍ
Ｎ２０２のドレイン、ゲートに接続されている。同様に
Ｎ１５はＭＰ２０３のソースとＭＰ２０４、ＭＮ２０４
のドレイン、ゲートに接続され、Ｎ１７はＭＰ２０５の
ソースとＭＰ２０６、ＭＮ２０６のドレイン、ゲートに
接続されている。

【００５２】Ｎ１８はＣ８の一端とＭＰ２００のドレイ
ン及びＭＮ２００のドレインと接続され、Ｎ１９はＣ９
の一端とＭＰ２０１のドレイン及びＭＮ２０１のドレイ
ンと接続されている。同様に、Ｎ２０はＣ７の一端とＭ
Ｐ２０３、ＭＮ２０３のドレインに接続され、Ｎ２１は
Ｃ１０の一端とＭＰ２０５、ＭＮ２０５のドレインに接
続されている。

【００５３】Ｎ１２はＣ３の一端とＣ４の他端及びＣ８
の他端及びＣ９の他端及びＭＮ２１２のゲートと接続さ
れている。また同様に、Ｎ１４はＣ５の一端とＣ６の他
端及びＣ７の他端及びＭＮ２１４のゲートに接続され、
Ｎ１６はＣ１の一端とＣ２の他端及びＣ１０の他端及び
ＭＮ２１６のゲートに接続されている。

【００５４】Ｎ２４はＭＮ２１１のソースとＭＮ２１２
のドレインに接続され、Ｎ２３はＭＮ２１３のソースと
ＭＮ２１４のドレインに接続され、Ｎ２５はＭＮ２１５
のソースとＭＮ２１６のドレインに接続されている。

【００５５】Ｎ２６〜Ｎ２８は電源ノードで夫々ＭＰ２
０２、ＭＰ２０３、ＭＰ２０４のソース及びインバータ
回路の電源に接続されている。Ｎ２２はＨＶＳＷの出力
でＭＮ２１３、ＭＮ２１１、ＭＮ２１５のゲートに接続
されている。また、ＶＰＰＸはＣ１の他端及びＭＮ２１
３、ＭＮ２１１、ＭＮ２１５のドレイン及びＨＶＳＷの
入力に、ＰＲＧはＨＶＳＷの制御入力に、ＤＩ１はＩＶ
１１の入力に、ＤＩ２はＩＶ１２の入力に、ＶＰＲＧ１
はＭＮ２１２のソースに、ＶＰＲＧ２はＭＮ２１４のソ
ースに、ＶＰＲＧ３ＭＮ２１６のソースに接続されてい
る。

【００５６】図２のＤＩ１は図１の１８３に、ＤＩ２は
図１の１８７に、ＶＰＰＸは図１の１６６に、ＰＲＧは
図１の１６０に、ＶＰＲＧ１は図１の１８５に、ＶＰＲ
Ｇ２は図１の１８８に、ＶＰＲＧ３は図１の１８９に対
応している。図２は２ビットのデジタルデータからアナ
ログデータへの変換回路であり、ＶＰＰＸに高電圧（例
えば２４Ｖ）が印加され、１５８、ＰＲＧがハイ電圧と
なると、Ｎ１２の電圧値は、以下のように、キャパシタ
ンスＣ３、Ｃ４、Ｃ８、Ｃ９及びＮ１３の電圧で決定さ
れる値になる。

【００５７】Ｎ１２の電圧＝（ＶＰＰＸの電圧・Ｃ３の
値＋Ｎ１３の電圧（Ｃ８の値＋Ｃ９の値））／ＣＴ１

【００５８】ここで、ＣＴ１＝Ｃ３＋Ｃ４＋Ｃ８＋Ｃ
９

【００５９】同様に、Ｎ１４電圧値は

【００６０】Ｎ１４の電圧＝（ＶＰＰＸの電圧・Ｃ５の
値＋Ｎ１５の電圧（Ｃ７の値））／ＣＴ２

【００６１】ここで、ＣＴ２＝Ｃ５＋Ｃ６＋Ｃ７

【００６２】また、Ｎ１６の電圧値は

【００６３】Ｎ１６の電圧＝（ＶＰＰＸの電圧・Ｃ１の
値＋Ｎ１７の電圧（Ｃ１０の値））／ＣＴ３

【００６４】ここで、ＣＴ３＝Ｃ１＋Ｃ２＋Ｃ１０

【００６５】なお、ＶＰＰＸに高電圧（例えば２４Ｖ）
が印加され、１５８がロウ電圧、ＰＲＧがハイ電圧にお
いても、Ｎ１２、Ｎ１４、Ｎ１６の電圧値は上述したと
同様になる。

【００６６】但し、１５８がロウ電圧の場合は、Ｎ１２
の電圧値は入力信号ＤＩ１、ＤＩ２に関わらず一定の
値、例えば、ＶＰＰＸ・Ｃ３の値／ＣＴ１となる。ま
た、１５８がハイ電圧の場合には、Ｎ１４、Ｎ１６の電
圧値は、入力信号ＤＩ１、ＤＩ２に関わらず一定の値、
例えば、ＶＰＰＸ・Ｃ５の値／ＣＴ２、ＶＰＰＸ・Ｃ１
の値／ＣＴ３となる。

【００６７】図２においては、Ｎ１８〜Ｎ２１の電圧
を、入力データ値により、接地電圧とＮ１３、Ｎ１５、
Ｎ１７の電圧（例えば、３Ｖ程度の定電圧）とで切り換
えることにより、Ｎ１２、Ｎ１４、Ｎ１６の電圧を、Ｄ
Ｉ１、ＤＩ２の値により可変できるようにした。更に、
Ｃ１＝Ｃ３＝Ｃ５、Ｃ２＝Ｃ４＝Ｃ６、Ｃ７＝Ｃ１０＝
（Ｃ８＋Ｃ９）と設定し、また、Ｃ８とＣ９の値を異な
らせる（例えば、Ｃ８の値をＣ９の２倍とする）ことに
よりデータの重みづけを行うことで、Ｎ１２の電圧値は
４値で比例関係を持たせることができ、Ｎ１４、Ｎ１６
の電圧値は２値で比例関係を持たせることができる。Ｐ
ＲＧの電圧がハイの場合、ＨＶＳＷの出力Ｎ２２は高電
圧となり、ＭＮ２１１、ＭＮ２１３、ＭＮ２１５はオン
状態となり、ＶＰＲＧ１は、Ｎ１２の電圧からＭＮ２１
１のしきい値を引いた値となり、ＶＰＲＧ２、ＶＰＲＧ
３は、Ｎ１４、Ｎ１６からＭＮ２１３、ＭＮ２１５のし
きい値を引いた値となる。この時、１５８の電圧がハイ
の場合、Ｎ１４、Ｎ１６の電圧値は、ＤＩ１、ＤＩ２の
値に関係なく、上述した一定の値となる。また、１５８
の電圧がロウの場合は、Ｎ１２の電圧は、上述した一定
の値となる。Ｎ１２の電圧が例えば２１Ｖの場合、ＶＰ
ＲＧ１は例えば２０Ｖとなる。

【００６８】図２の実施例の場合、１５８の電圧値がハ
イの時、ＤＩ１がハイ電圧で且つＤＩ２がハイ電圧の時
に、ＶＰＲＧ１が最も低く（例えば１６Ｖ）、ＤＩ１が
ロウ電圧で且つＤＩ２がロウ電圧の時に、ＶＰＲＧが最
も高く（例えば２２Ｖ）なる。この時、ＶＰＲＧ２、Ｖ
ＰＲＧ３は、ＤＩ１、ＤＩ２の電圧値に関わらず例えば
２２Ｖとなる。次に、１５８の電圧値がロウの時、ＤＩ
１がハイ電圧で且つＤＩ２がハイ電圧の場合、ＶＰＲＧ
２、ＶＰＲＧ３は低く（例えば１６Ｖ）なる。また、Ｄ
Ｉ１がハイ電圧、ＤＩ２がロウ電圧の場合には、ＶＰＲ
Ｇ２は低く（例えば１６Ｖ）、ＶＰＲＧ３は高く（例え
ば２２Ｖ）なる。

【００６９】ＰＲＧがロウ電圧の場合、Ｎ２２もロウ電
圧となり、ＭＮ２１１、ＭＮ２１３、ＭＮ２１５がオフ
となり、ＶＰＲＧ１〜３はフローティングとなる。

【００７０】図３に示すセンス回路２において、ＲＤは
読み出し信号であり、ＤＯ１は第１のデータ出力、ＤＯ
２は第２のデータ出力、ＤＢＵＳはメモリ読み出しデー
タ入力である。ＩＶ３００、ＩＶ３０１、ＩＶ３０２、
ＩＶ３０３はＭＯＳトランジスタで構成されたインバー
タ回路、ＮＡＮＤ３２１は、ＭＯＳトランジスタで構成
された２入力の論理積の否定（以下、「否論理積」と称
する。）、ＡＮＤ３１１、ＡＮＤ３１２はＭＯＳトラン
ジスタで構成された２入力の論理積、ＥＸＯＲはＭＯＳ
トランジスタで構成された２入力の排他的論理和であ
る。ＭＰ２０１、ＭＰ２０２、ＭＰ２０３、ＭＰ２０
４、ＭＰ２０５、ＭＰ２０６はＭＯＳトランジスタでＰ
チャンネルエンハンスメント型であり、ＭＮ２０１、Ｍ
Ｎ２０２、ＭＮ２０３、ＭＮ２０４、ＭＮ２０５、ＭＮ
２０６、ＭＮ２０７、ＭＮ２０８、ＭＮ２０９、ＭＮ２
１０はＭＯＳトランジスタでＮチャンネルエンハンスメ
ント型トランジスタであり、ＲＣＥＬ１、ＲＣＥＬ２、
ＲＣＥＬ３はリファレンス用メモリセルである。

【００７１】図３で、Ｎ３３は、ＭＰ２０１のドレイン
とＭＮ２０１のドレイン及びＭＮ２０２のドレイン及び
ＭＮ２０３のゲートに接続されており、Ｎ３４は、ＭＰ
２０２のドレイン及びゲートとＭＮ２０３のドレインと
ＭＮ２０５のゲートに接続され、Ｎ３５は、ＭＰ２０３
のドレインとＭＮ２０５のドレインとＩＶ３０２の入力
に接続されており、Ｎ３８は、ＭＰ２０５のドレイン及
びゲートとＭＮ２０７のドレインとＭＮ２０６のゲート
に接続されており、Ｎ４０は、ＭＰ２０６のドレインと
ＭＮ２０９及びＭＮ２１０のドレインとＭＮ２０７のゲ
ートに接続されており、Ｎ３９は、ＭＮ２０７のソー
ス、ＭＮ２０８のドレイン及びＭＮ２０９のゲートに接
続されており、Ｎ４７はＥＸＯＲの出力でＩＶ３０３の
入力であり、Ｎ４８はＩＶ３０３の出力でありＡＮＤ３
１２の入力である。ＤＡＭＰ１は、ＭＰ２０３、ＭＰ２
０４、ＭＰ２０５、ＭＰ２０６、ＭＮ２０５、ＭＮ２０
６、ＭＮ２０４、ＭＮ２０７、ＭＮ２０８、ＭＮ２０
９、ＭＮ２１０、ＩＶ３０２の部分を含むものであり、
ＤＡＭＰ２及びＤＡＭＰ３はＤＡＭＰ１と同様なトラン
ジスタ及び結線を有しているものである。

【００７２】図３で、ＲＤ、１５８（１５８は図１中１
５８に対応）はＮＡＮＤ３２１の入力、Ｎ３０はＮＡＮ
Ｄ３２１の出力でＩＶ３００の入力、Ｎ３１は、ＩＶ３
０１の入力及びＤＡＭＰ１のＭＮ２０４のゲート及びＤ
ＡＭＰ２及びＤＡＭＰ３に接続され、ＩＶ３０１の出力
Ｎ３２はＭＰ２０１のゲート及びＭＮ２０１のゲート
と、ＤＡＭＰ１のＭＰ２０６のゲート及びＭＮ２１０の
ゲートとＤＡＭＰ２とＤＡＭＰ３に接続されている。Ｄ
ＢＵＳはＭＮ２０２のゲート及びＭＮ２０３のソースに
接続されており、ＤＯ１はＡＮＤ３１１の出力に、ＤＯ
２はＡＮＤ３１２の出力に接続されている。ＳＯ１はＤ
ＡＭＰ１のＩＶ３０２の出力でありＥＸＯＲの入力とな
っており、ＳＯ２はＤＡＭＰ２でＩＶ３０２に対応した
出力でありＡＮＤ３１１の入力及びＥＸＯＲの入力とな
っており、ＳＯ３はＤＡＭＰ３でＩＶ３０２に対応した
出力でありＡＮＤ３１１及びＡＮＤ３１２の入力となっ
ている。ＲＥＦ１はＤＡＭＰ１のＭＮ２０８のソースと
ＲＣＥＬＬ１のドレイン部分に接続されており、ＲＥＦ
２はＤＡＭＰ２でＭＮ２０８のソースに相当する部分と
ＲＣＥＬＬ２のドレイン部分に接続されており、ＲＥＦ
３はＤＡＭＰ３でＭＮ２０８のソースに相当する部分と
ＲＣＥＬＬ３のドレイン部分に接続されている。Ｎ４１
〜Ｎ４６は接地ノードであり、インバータ回路及び論理
積及び排他的論理和の接地ノードと、ＭＮ２０１、ＭＮ
２０２、ＭＮ２０４、ＭＮ２０９、ＭＮ２１０のソース
端子とＲＣＥＬ１、ＲＣＥＬ２、ＲＣＥＬ３のソース部
分に接続されており、Ｎ４９は電源ノードであり、イン
バータ回路及び論理積及び排他的論理和の電源ノード
と、ＭＰ２０１、ＭＰ２０２、ＭＰ２０３、ＭＰ２０
４、ＭＰ２０５、ＭＰ２０６のソース及びＭＮ２０８の
ゲートに接続されている。

【００７３】図３のＲＤは図１の１５９に、ＤＢＵＳは
図１の１８５に、ＤＯ１は図１の１８４に、ＤＯ２は図
１の１８６に対応する。

【００７４】また、図４に示すセンス回路１で、ＲＤは
読み出し信号であり、ＤＯ１は第１のデータ出力、ＤＯ
２は第２のデータ出力、ＤＢＵＳはメモリ読み出しデー
タ入力である。ＩＶ３００、ＩＶ３０１、ＩＶ３０２、
ＩＶ３０３はＭＯＳトランジスタで構成されたインバー
タ回路、ＮＡＮＤ３２１は、ＭＯＳトランジスタで構成
された２入力の否論理積である。ＭＰ３０１、ＭＰ３０
２、ＭＰ３０３、ＭＰ３０４、ＭＰ３０５、ＭＰ３０６
はＭＯＳトランジスタでＰチャンネルエンハンスメント
型であり、ＭＮ３０１、ＭＮ３０２、ＭＮ３０３、ＭＮ
３０４、ＭＮ３０５、ＭＮ３０６、ＭＮ３０７、ＭＮ３
０８、ＭＮ３０９、ＭＮ３１０はＭＯＳトランジスタで
Ｎチャンネルエンハンスメント型であり、ＲＣＥＬ１は
リファレンス用メモリセルである。

【００７５】図４で、Ｎ３３はＭＰ３０１のドレインと
ＭＮ３０１のドレイン及びＭＮ３０２のドレイン及びＭ
Ｎ３０３のゲートに接続されており、Ｎ３４はＭＰ３０
２のドレイン及びゲートとＭＮ３０３のドレインとＭＮ
３０５のゲートに接続され、Ｎ３５はＭＰ３０３のドレ
インとＭＮ３０５のドレインとＩＶ３０２の入力に接続
されており、Ｎ３８はＭＰ３０５のドレイン及びゲート
とＭＮ３０７のドレインとＭＮ３０６のゲートに接続さ
れており、Ｎ４０はＭＰ３０６のドレインとＭＮ３０９
及びＭＮ３１０のドレインとＭＮ３０７のゲートに接続
されており、Ｎ３９はＭＮ３０７のソース、ＭＮ３０８
のドレイン及びＭＮ３０９のゲートに接続されている。

【００７６】図４で、１５８（１５８は図１中１５８に
対応）はＩＶ３０３の入力であり、Ｎ２９はＩＶ３０３
の出力で、ＲＤとともにＮＡＮＤ３２１の入力、Ｎ３０
はＮＡＮＤ３２１の出力でＩＶ３００の入力、Ｎ３１
は、ＩＶ３０１の入力及びＭＮ３０４のゲートに接続さ
れ、ＩＶ３０１の出力Ｎ３２はＭＰ３０１のゲート及び
ＭＮ３０１のゲートと、ＭＰ３０６のゲート及びＭＮ３
１０のゲートに接続されている。ＤＢＵＳはＭＮ３０２
のゲート及びＭＮ３０３のソースに接続されており、Ｄ
ＯはＩＶ３０２の出力に接続されている。ＲＥＦ１はＭ
Ｎ３０８のソースとＲＣＥＬＬ１のドレイン部分に接続
されている。Ｎ４１は接地ノードであり、インバータ回
路及び論理積及び排他的論理和の接地ノードと、ＭＮ３
０１、ＭＮ３０２、ＭＮ３０４、ＭＮ３０９、ＭＮ３１
０のソース端子とＲＣＥＬ１のソース部分に接続されて
おり、Ｎ４２は電源ノードであり、インバータ回路及び
論理積及び排他的論理和の電源ノードと、ＭＰ３０１、
ＭＰ３０２、ＭＰ３０３、ＭＰ３０４、ＭＰ３０５、Ｍ
Ｐ３０６のソース及びＭＮ３０８のゲートに接続されて
いる。

【００７７】図４のＲＤは図１の１５９に、ＤＢＵＳは
図１の１８８、１８９に、ＤＯは図１の１９０１９１に
対応する。

【００７８】読み出しモードになると、１５８によりセ
ンス回路の選択を行う。例えば、１５８がハイ電圧の場
合は、図３のセンス回路２が活性化され、図４のセンス
回路１は非活性となる。逆に、１５８がロウ電圧の場合
は、センス回路１が活性化され、センス回路２は非活性
となる。

【００７９】例えば、１５８がハイ電圧、ＲＤがハイ電
圧の場合は、センス回路２が活性化し、図３のＤＢＵＳ
は選択したメモリセルの行線と同電位になる。Ｎ３２は
ロウ電圧となるので、ＭＰ２０１はオン状態となり、Ｍ
Ｎ２０１はオフ状態となり、Ｎ３３の電圧は０Ｖから上
昇する。Ｎ３３の電圧が上昇するとＭＮ２０３がオン状
態となり、ＤＢＵＳはＮ３３からＭＮ２０３のしきい値
を引いた電圧となる。しかし、ＤＢＵＳの電圧がＭＮ２
０２のしきい値より高くなると、ＭＮ２０２がオン状態
となり、ＤＢＵＳの電位上昇を抑制する。従って、ＲＤ
がハイになることにより、ＤＢＵＳは０Ｖと電源電圧と
の中間値近傍、例えば２Ｖになる。この時、読み出すメ
モリセルがオン状態であれば、ＤＢＵＳからメモリセル
のソースに向けて電流が流れ、ＤＢＵＳの電位は若干下
がる（例えば１．８Ｖ）。このための電流供給はＭＰ２
０２を経由して行われるので、ＭＰ２０２のトランジス
タサイズを適切に選ぶことにより、Ｎ３４の電圧は、Ｄ
ＢＵＳに比べ大きく低下（例えば、４．２Ｖから３．５
Ｖ）する。また、Ｎ３４の電圧は、当然、メモリセルが
流す電流量の大きさにも比例するので、ＭＰ２０１及び
ＭＮ２０２及びＭＮ２０３及びＭＰ２０２はＤＢＵＳの
電位変動を増幅していることになる。ＭＰ２０３及びＭ
Ｐ２０４及びＭＮ２０５及びＭＮ２０６及びＭＮ２０４
は差動増幅器であり、Ｎ３４及びＮ３８が差動入力であ
る。ＭＰ２０５、ＭＰ２０６、ＭＮ２０７、ＭＮ２０
９、ＭＮ２１０はＭＰ２０２、ＭＰ２０１、ＭＮ２０
３、ＭＮ２０２、ＭＮ２０１と相似の回路であり、ＲＥ
Ｆ１に対しＤＢＵＳと同様な動きをする。

【００８０】読み出すメモリセルのしきい値が例えば
１．５Ｖであり、リファレンスセルＲＣＥＬ１のしきい
値が例えば２．５Ｖ、ＲＣＥＬ２のしきい値が０．５
Ｖ、ＲＣＥＬ３のしきい値が−１．５Ｖであるとした場
合、

【００８１】ＲＥＦ３の電圧＜ＲＥＦ２の電圧＜ＤＢＵ
Ｓの電圧＜ＲＥＦ１の電圧

【００８２】となりＤＡＭＰ１の出力ＳＯ１はロウ電
圧、ＤＡＭＰ２の出力ＳＯ２はハイ電圧、ＤＡＭＰ３の
出力ＳＯ３はハイ電圧となる。なお、リファレンス用の
メモリセルのしきい値は予めテストモード等で設定して
おくものとし、本実施例では詳述しない。この結果、Ｄ
Ｏ１はハイ電圧、ＤＯ２はロウ電圧となる。同様に、メ
モリセルのしきい値が３．５Ｖの場合、ＤＯ１の出力が
ハイ電圧、ＤＯ２な出力がハイ電圧となり、メモリセル
のしきい値が−０．５Ｖの場合、ＤＯ１の出力がロウ電
圧、ＤＯ２の出力がハイ電圧となり、メモリセルのしき
い値が−２．５Ｖの場合、ＤＯ１の出力がロウ電圧、Ｄ
Ｏ２の出力がロウ電圧となり、メモリセルの記憶情報を
首尾よく読み出すことができる。

【００８３】次に、例えば、１５８がロウ電圧、ＲＤが
ハイ電圧の場合は、センス回路１が活性化し、図４のＤ
ＢＵＳは、選択したメモリセルの行線と同電位になる。
Ｎ３２はロウ電圧となるので、ＭＰ３０１はオン状態と
なり、ＭＮ３０１はオフ状態となり、Ｎ３３の電圧は０
Ｖから上昇する。Ｎ３３の電圧が上昇すると、ＭＮ３０
３がオン状態となり、ＤＢＵＳは、Ｎ３３からＭＮ３０
３のしきい値を引いた電圧となる。しかし、ＤＢＵＳの
電圧がＭＮ３０２のしきい値より高くなると、ＭＮ３０
２がオン状態となり、ＤＢＵＳの電位上昇を抑制する。
従って、ＲＤがハイになることにより、ＤＢＵＳは０Ｖ
と電源電圧との中間値近傍、例えば２Ｖになる。この
時、読みだすメモリセルがオン状態であれば、ＤＢＵＳ
からメモリセルのソースに向けて電流が流れ、ＤＢＵＳ
の電位は若干下がる（例えば１．８Ｖ）。このための電
流供給はＭＰ２０２を経由して行われるので、ＭＰ３０
２のトランジスタサイズを適切に選ぶことにより、Ｎ３
４の電圧は、ＤＢＵＳに比べ大きく低下（例えば、４．
２Ｖから３．５Ｖ）する。また、Ｎ３４の電圧は、当
然、メモリセルが流す電流量の大きさにも比例するの
で、ＭＰ３０１及びＭＮ３０２及びＭＮ３０３及びＭＰ
３０２はＤＢＵＳの電位変動を増幅していることにな
る。ＭＰ３０３及びＭＰ３０４及びＭＮ３０５及びＭＮ
３０６及びＭＮ３０４は差動増幅器であり、Ｎ３４及び
Ｎ３８が差動入力である。ＭＰ３０５、ＭＰ３０６、Ｍ
Ｎ３０７、ＭＮ３０９、ＭＮ３１０はＭＰ３０２、ＭＰ
３０１、ＭＮ３０３、ＭＮ３０２、ＭＮ３０１と相似の
回路であり、ＲＥＦ１に対しＤＢＵＳと同様な動きをす
る。

【００８４】読み出すメモリセルのしきい値が例えば
３．５Ｖであり、リファレンスセルＲＣＥＬ１のしきい
値が例えば１．０Ｖであるとした場合、

【００８５】ＤＢＵＳの電圧＞ＲＥＦ１の電圧

【００８６】となり、出力ＤＯはハイ電圧となる。な
お、リファレンス用のメモリセルのしきい値は予めテス
トモード等で設定しておくものとし、本実施例では詳述
しない。同様に、メモリセルのしきい値が−２．５Ｖの
場合、ＤＯの出力がロウ電圧となり、メモリセルの記憶
情報を首尾よく読み出すことができる。

【００８７】図５及び図６は、図１のアドレスバッファ
を詳細に示した回路である。

【００８８】図５は、図１のアドレスバッファ１につい
て示した回路の一例であり、Ａ１はアドレス信号であ
り、Ｘ１、Ｙ１アドレス信号の出力端、Ｎ４１は図１中
の１５７に相当し、チップ制御信号である。また、ＩＶ
１〜ＩＶ５はＭＯＳトランジスタにより構成されたイン
バータ回路、ＮＯＲはＭＯＳトランジスタにより構成さ
れた２入力の論理和の否定（以下「否論理和」と称す
る。）、ＭＰ４１、ＭＮ４１はＭＯＳトランジスタで夫
々Ｐチャネル、Ｎチャネルエンハンスメント型である。
ＭＰ４１、ＭＮ４１により一対のトランスミッションゲ
ートを構成する。

【００８９】図５で、Ｎ１は、ＮＯＲの出力でＭＰ４
１、ＭＮ４１のソースに接続される。Ｎ２はＭＮ４１、
ＭＰ４１のドレインより出力され、ＩＶ２の入力であ
る。Ｎ３はＩＶ２より出力され、ＩＶ３、ＩＶ５の入力
である。Ｎ４はＩＶ３より出力され、ＩＶ４の入力であ
る。Ｎ５はＩＶ１の出力で、ＭＮ４１のゲートの接続さ
れ、Ｎ４１はＮＯＲの１端の入力、及びＭＰ４１のゲー
ト、ＩＶ１の入力に接続される。Ｘ１、Ｙ１はそれぞれ
ＩＶ４、ＩＶ５の出力である。またＡ１は図１中の１０
１〜１０４に対応し、Ｘ１は図１中の１４６、１４８、
１５０、１５２に対応し、Ｙ１は図１中の１４７、１４
９、１５１、１５３に対応する。

【００９０】図５では、例えば、Ｎ４１の信号がロウ電
圧の時に活性化し、例えば、Ａ１がハイ電圧の場合、Ｘ
１がハイ電圧、Ｙ１がロウ電圧となる。また、例えば、
Ａ１がロウ電圧の場合、Ｘ１がロウ電圧、Ｙ１がハイ電
圧となり、図１中の行デコーダ及び列デコーダにおいて
所望のアドレスを選択する。

【００９１】図６は、図１に示したアドレスバッファ２
の回路の一例である。

【００９２】図６で、Ａ２はアドレス信号であり、Ｘ
２、Ｙ２はアドレス信号の出力端、Ｎ４２は図１中の１
５７に相当しチップ制御信号である。またＩＶ１〜ＩＶ
３はＭＯＳトランジスタにより構成されたインバータ回
路、ＮＯＲはＭＯＳトランジスタにより構成された２入
力の非論理和、ＮＡＮＤ１、ＮＡＮＤ２はＭＯＳトラン
ジスタにより構成された２入力の非論理積、ＭＰ４１、
ＭＮ４１はＭＯＳトランジスタで夫々Ｐチャネル、Ｎチ
ャネルエンハンスメント型である。ＭＰ４１、ＭＮ４１
により一対のトランスミッションゲートを構成する。

【００９３】図６で、Ｎ１はＮＯＲの出力でＭＰ４２、
ＭＮ４２のソースに接続される。Ｎ２はＭＮ４２、ＭＰ
４２のドレインより出力され、ＩＶ２の入力となる。Ｎ
３はＩＶ２より出力されＩＶ３及びＮＡＮＤ２の１端の
入力に接続される。Ｎ４はＩＶ３の出力で、ＮＡＮＤ１
の１端の入力である。Ｎ４２はＮＯＲの１端の入力及び
ＭＰ４２のゲート、ＩＶ１の入力に接続される。Ｎ５は
ＩＶ１の出力で、ＭＮ４２のゲートに接続される。Ｎ４
３は図１中の１５８に相当し、ＮＡＮＤ１、ＮＡＮＤ２
の他端に接続される。またＸ２、Ｙ２はそれぞれＮＡＮ
Ｄ１、ＮＡＮＤ２の出力である。

【００９４】図６は、図５と同様に、Ｎ４２がロウ電圧
の時に活性化されるが、例えば、Ｎ４３がロウ電圧の場
合には、Ｘ２、Ｙ２はＡ２の電圧に関わらずハイ電圧が
出力される。また、例えば、Ｎ４３がハイ電圧の場合
は、Ａ２の電圧がハイ電圧の時、出力Ｘ２、Ｙ２は夫々
ハイ電圧、ロウ電圧となる。同様に、Ａ２の電圧がロウ
電圧の時、出力Ｘ２、Ｙ２は夫々ロウ電圧、ハイ電圧と
なる。

【００９５】図７は、図１のマルチプレクサについて詳
しく説明した回路である。

【００９６】図７において、ＭＮ５００〜ＭＮ５１１は
ＭＯＳトランジスタでＮチャネルエンハンスメント型、
ＩＶ１はＭＯＳトランジスタで構成されたインバータ回
路、ＭＰ５００はＭＯＳトランジスタでＰチャネルエン
ハンスメント型である。また、ＭＰ５００及びＭＮ５１
１により一対のトランスミッションゲートを構成してい
る。

【００９７】図７で、ＢＬ０〜ＢＬ７は図１中の１３４
〜１４１に夫々対応し、Ｎ０〜Ｎ７は図１中において１
７５〜１８２に対応、また、Ｎ８〜Ｎ１１も夫々図１中
において１５８、１８８、１８５、１８９に対応する。

【００９８】図７の結線関係は、ＢＬ０〜ＢＬ７は夫々
ＭＮ５００〜ＭＮ５０７のドレインに接続され、Ｎ０〜
Ｎ７は夫々ＭＮ５００〜ＭＮ５０７のゲートに接続され
る。Ｎ８はＩＶ１の入力で、ＭＮ５０９及びＭＮ５１１
のゲートに接続され、Ｎ１２はＩＶ１の出力で、ＭＰ５
００、ＭＮ５０８、ＭＮ５１０のゲートに接続される。
Ｎ９〜Ｎ１１は夫々マルチプレクサからの入出力であ
り、ＭＮ５０８、ＭＮ５０９、ＭＮ５１０のソースに接
続される。また、図７において、ＭＰＸａはＭＮ５００
〜ＭＮ５０３により構成され、ＭＰＸｂはＭＮ５０４〜
ＭＮ５０７により構成される。

【００９９】図７で、例えば、Ｎ８がハイ電圧であった
場合、ＭＮ５１１、ＭＰ５００、ＭＮ５０９がオン状態
になり、アドレス信号より選択されたＮ０〜Ｎ７のうち
の１本がハイ電圧となり（残りはロウ電圧）、列線ＢＬ
０〜ＢＬ７の中から１本が選択され、Ｎ１０と電気的に
ローインピーダンスで接続する。この時、Ｎ９、Ｎ１１
は、ＭＮ５０８、ＭＮ５１０がオフ状態にあるため、フ
ローティング状態となる。また、例えば、Ｎ８がロウ電
圧の場合には、ＭＮ５１１、ＭＰ５００、ＭＮ５０９が
オフ状態になり、Ｎ１０はフローティング状態になる。
この時、ＭＮ５０８、ＭＮ５１０はオン状態になり、夫
々、アドレス信号より選択されたＮ０〜Ｎ３、また、Ｎ
４〜Ｎ７のうち各１本がハイ電圧となり（残りはロウ電
圧）、ＭＰＸａ中のＢＬ０〜ＢＬ３のうち１本と、ＭＰ
Ｘｂ中のＢＬ０〜ＢＬ３のうち１本が選択され、電気的
ローインピーダンスでＮ９、Ｎ１１に接続される。

【０１００】以上、本発明の一実施例を説明したが、本
発明の主旨から逸脱しない他の実施例も容易に考えう
る。

【０１０１】本発明の技術的思想によれば、消去の手段
は必ずしも電気的である必要はなく、例えば紫外線消去
であってもよい。また、例えば、上述の実施例において
は、プログラム時のプログラム電圧値を外部入力信号乃
至外部コマンドにより可変させ、その電圧値に合ったメ
モリセルしきい値の設定を行ったが、例えば、プログラ
ム電圧のパルス幅、プログラム電圧パルス回数を可変さ
せたり、或いは、これらを組み合せることでプログラム
を行ってもよい。更に、メモリセルプログラム時のプロ
グラム電圧値はプログラム回路において発生させたが、
これを高電圧／発生制御回路やその他の回路に含ませて
もよい。また、上述の実施例では、センス回路のリファ
レンス用メモリセルを含ませたが、これをメモリアレイ
部分に含ませても何ら問題はない。また、上述の実施例
では、メモリセルに４値のしきい値を持たせたが、これ
以上であっても無論よい。

【０１０２】更に、上述の実施例のＥＥＰＲＯＭの機能
は説明のために簡略化されており、これに他の機能が加
わっても本発明の有効性は失われない。例えば、プログ
ラム後のベリファイモード等を容易に追加することがで
きよう。

【０１０３】また、上述の実施例のメモリセルは、フロ
ーティングゲートを有するトランジスタとセレクトトラ
ンジスタを含んでいるが、これに限定されるものではな
く、一括消去型のＥＥＰＲＯＭ（文献４、５を参照。）
のメモリセルの構造であっても問題はなく、更に、他の
構造を有するメモリセル（例えば、強誘電体膜で不揮発
性を持たせたメモリセルや、フローティングゲートの代
わりに窒化膜を有するようなメモリセル）でもよく、プ
ログラム時においてプログラム電圧値により、メモリセ
ルのしきい値を比例関係を以て可変できる構造であれば
よい。

【０１０４】図８の従来技術と図１の本発明の実施例と
を比較することにより、本発明の効果は明確である。即
ち、同一メモリセルに外部からの入力信号乃至外部から
のコマンドにより、２種類の方法での読み書きがなされ
るため、ユーザーサイドがチップの使用を選択すること
ができる。即ち、大容量が欲しい場合は４値以上の記憶
方式を採り、書き換え回数やデータ保持特性の信頼性を
欲しい場合は、２値の記憶方式を採れるという利便があ
る。

【０１０５】また、図８の従来技術ではメモリセル３２
個に対し４本のアドレス入力と２本の出力となっている
が、図１の本発明の実施例では、メモリセル３２個に対
し５本のアドレス入力と２本の出力となっている。即
ち、本発明によれば外部入力信号乃至外部コマンドによ
り、従来と同一のメモリセル個数に対し従来と同様若し
くは２倍以上のデータを選択し、記憶させ、読み出すこ
とができ、半導体メモリの大容量化が従来技術に比べ飛
躍的に実現できる。更にまた、同一記憶量で比べれば、
本発明のメモリセル数は半分以下にできるため、集積回
路化した時のチップ面積が半分程度と大幅に小さくな
り、コスト低減の効果が顕著である。

【０１０６】更に、本発明では、上記効果を実現しつ
つ、外部接続端子は従来ＥＥＰＲＯＭとの互換性を有し
ており、従来技術に対しての機能の削減や、本発明を盛
り込むための新たな端子の追加も必要ないという利点が
ある。

【０１０７】

【発明の効果】本発明によれば、２値と多値の複数の記
憶モードを選択できるので、例えば、大容量が欲しい場
合は４値以上の記憶方式を採り、書き換え回数やデータ
保持特性の信頼性を欲しい場合は、２値の記憶方式を採
るというように、メモリの記憶方法をを使用目的に応じ
て変更できる。

【図面の簡単な説明】

【図１】本発明の一実施例によるＥＥＰＲＯＭの構成を
示す回路図である。

【図２】図１のプログラム回路の構成を示す回路図であ
る。

【図３】図１のセンス回路２の構成を示す回路図であ
る。

【図４】図１のセンス回路１の構成を示す回路図であ
る。

【図５】図１のアドレスバッファ１の構成を示す回路図
である。

【図６】図１のアドレスバッファ２の構成を示す回路図
である。

【図７】図１のマルチプレクサの構成を示す回路図であ
る。

【図８】従来のＥＥＰＲＯＭの構成を示す回路図であ
る。

【符号の説明】

１０１〜１０５アドレス入力１０６〜１０９制御入力１１０、１１１データ入出力１１２〜１１６アドレスバッファ１１７チップ制御回路１１８列デコーダ１１９行デコーダ１３０〜１３４列線１３４〜１４１行線２４３〜２７４メモリセル１２９マルチプレクサ１２１プログラム回路１２４〜１２６センス回路１２２、１２７データ入力バッファ１２３、１２８データ出力バッファ

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 16/02

Claims

(57)【特許請求の範囲】

【請求項１】電気的にプログラムが可能な不揮発性を
有する半導体記憶装置において、マトリクス状に配され且つ各々が複数の記憶レベルにプ
ログラム可能な複数のメモリセルと、前記複数のメモリセルから少なくとも１つのメモリセル
を選択するメモリセル選択回路と、選択されたメモリセルに対し、所定の選択信号に応じ
て、２値のデータの読み出し又は書き込みを行う第１の
モード及び４値以上のデータの読み出し又は書き込みを
行う第２のモードを備えたリード／ライト回路とを有す
ることを特徴とする不揮発性半導体記憶装置。
【請求項２】前記選択信号が、前記半導体記憶装置の
外部から供給される入力信号又はコマンドであることを
特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】前記メモリセルの各々が、電荷の保存層
としてフローティングゲートを有するトランジスタに情
報を記憶するものであり、これらのメモリセルへの書き
込みが、ファーラー−ノードハイムトンネル現象を用い
て行われるものであることを特徴とする請求項１又は２
に記載の不揮発性半導体記憶装置。
【請求項４】前記メモリセルからのデータの読み出し
時において、読み出すメモリセルのしきい値と比較を行
うため、複数の比較参照用メモリセルを前記リード／ラ
イト回路内又は行列状に配された前記複数のメモリセル
の部分に有し、前記複数の比較参照用メモリセルのしき
い値が、前記選択信号により選択されたモードでのメモ
リセルのしきい値に対応した値であることを特徴とする
請求項１又は２に記載の不揮発性半導体記憶装置。