KR20070109419A - 플래시 메모리 장치의 페이지 버퍼 - Google Patents

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KR20070109419A KR1020060042349A KR20060042349A KR20070109419A KR 20070109419 A KR20070109419 A KR 20070109419A KR 1020060042349 A KR1020060042349 A KR 1020060042349A KR 20060042349 A KR20060042349 A KR 20060042349A KR 20070109419 A KR20070109419 A KR 20070109419A
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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로서, 제 1 제어 신호에 따라 상기 메모리 셀 어레이와 각각 연결된 이븐 비트라인 및 오드 비트라인을 선택하여 제 1 및 제 2 노드를 각각 연결하기 위한 제 1 스위치, 제 2 제어 신호에 따라 상기 제 1 및 제 2 노드의 연결을 제어하기 위한 제 2 스위치, 제 3 제어 신호에 따라 상기 제 1 및 제 2 노드에 각각 전원전압을 공급하여 상기 제 1 및 제 2 노드가 소정 전위를 유지하도록 하기 위한 제 3 스위치, 상기 제 1 노드의 전위 및 제 4 제어신호에 따라 상기 메모리 셀 어레이의 선택된 셀로부터의 출력 데이터를 저장하기 위한 제 1 레지스터, 상기 제 2 노드의 전위 및 상기 제 4 제어 신호에 따라 상기 메모리 셀 어레이의 선택된 셀로부터의 데이터를 저장하기 위한 제 2 레지스터 및 제 5 제어 신호에 따라 상기 제 1 및 제 2 레지스터에 저장된 데이터를 출력하기 위한 제 4 스위치를 포함하고, 소거 검증시 캐쉬 레지스터와 메인 레지스터를 구분하는 트랜지스터를 추가하고, 캐쉬 레지스터측에 비트라인을 프리차지하기 위한 트랜지스터를 추가하여 이븐 비트라인 및 오드 비트라인에 연결된 셀의 소거 검증을 동시에 실시할 수 있도록 검증시간을 줄일 수 있다.
페이지 버퍼, 듀얼 레지스터, 낸드 플래쉬 메모리

Description

플래시 메모리 장치의 페이지 버퍼{Page buffer of flash memory device}
도 1은 종래의 플래시 메모리 장치를 도시한 회로도이다.
도 2는 도 1의 프로그램 동작을 나타낸 타이밍도이다.
도 3은 본 발명의 플래시 메모리 장치를 도시한 회로도이다.
도 4는 도 3의 프로그램 동작을 나타낸 타이밍도이다.
<도면의 주요 부분에 대한 부호의 설명>
201 : 메모리 셀 어레이 202 : 메인 레지스터
203 : 캐쉬 레지스터 204, 205 : 래치
본 발명은 반도체 메모리 장치에 관한 것으로 특히, 플래시 메모리 장치의 페이지 버퍼에 관한 것이다.
반도체 메모리 장치는 휘발성 메모리(volatile memory)와 비휘발성 메모리(non-volatile memory)로 구분된다. 이 중 비휘발성 메모리 소자는 전원의 공급이 중단되더라도 데이터를 지속적으로 유지시킬 수 있는 메모리로서, 그 중에서도 플래시 메모리가 각광받고 있다. 플래시 메모리 소자는 노아(NOR)형과 낸드(NAND) 형으로 구분되는데, 낸드형의 경우 페이지 단위의 리드(read) 및 프로그램(program) 방식을 사용한다. 낸드 플래시 메모리 장치는 짧은 시간 내에 내용량의 데이터를 저장하기 위하여 페이지 버퍼가 사용된다. 페이지 버퍼는 입출력 패드(I/O PAD)로부터 대용량의 데이터를 제공받아 메모리 셀들로 제공된다. 페이지 버퍼는 데이터를 임시적으로 저장하기 위해 사용되는데 최근에는 대용량 데이터 프로그램시 속도를 증가시키기 위해 듀얼 레지스터(dual resister)로 구성되고 있다. 듀얼 레지스터 구성의 페이지 버퍼는 메인 레지스터와 캐쉬 레지스터를 구비한다. 메인 레지스터에서 데이터를 프로그램할 때 동시에 캐쉬 레지스터에서는 다음 데이터를 인가받는 방식으로 프로그램 동작을 하기 때문에 싱글 레지스터 구성의 페이지 버퍼보다 향상된 속도의 프로그램 동작을 수행할 수 있게 되었다.
도 1은 종래의 반도체 메모리 장치를 도시한 회로도이다. 반도체 메모리 장치(10)는 메모리 셀 어레이(20), 제 1 페이지 버퍼(30), 제 2 페이지 버퍼(40) 및 비트라인 선택제어부(50)를 포함한다. 메모리 셀 어레이(20)는 데이터를 저장하는 메모리 셀들(미도시)을 포함한다. 제 1 페이지 버퍼(30)는 복수의 PMOS 트랜지스터들(P1~P2), 복수의 NMOS 트랜지스터들(N1~N8) 및 메인 레지스터(31)를 포함한다. 제 2 페이지 버퍼(40)는 PMOS 트랜지스터(P3), 복수의 NMOS 트랜지스터들(N9~N13) 및 캐쉬 레지스터(41)를 포함한다. 비트라인 선택제어부(50)는 복수의 NMOS 트랜지스터들(N17~N20)을 포함한다. 이러한 페이지 버퍼는 캐쉬 레지스터(cash register)(41)와 메인 레지스터(31)를 이용하여 프로그램 동작을 수행한다. 그러나, 리드 동작, 프로그램 검증 또는 소거 검증 동작을 수행하기 위해서는 메인 레 지스터(31)만을 이용하게 된다.
도 2는 도 1의 프로그램 동작을 나타낸 타이밍도이다. 메인 레지스터(31)에 저장된 데이터를 프로그램하기 위해 신호(DISCHe 및 DISCHo)를 인에이블 하여 비트라인(BLe 및 BLo)에 전압(VIRPWR)을 인가한다. 프로그램을 이븐 비트라인(BLe)을 통하여 수행할 경우에는 제어신호(BSLe)는 NMOS 트랜지스터(N17)에 인에이블 되고, 제어신호(BSLo)는 디세이블 되어 NMOS 트랜지스터는 턴 오프 된다. 다시, 오드 비트라인을 통해 프로그램 수행할 경우에는 상기와 반대로 NMOS 트랜지스터(N17)는 턴 오프 시키고 다른 NMOS 트랜지스터(N18)는 턴 온 시켜 오드 비트라인(BLo)을 활성화 시킨다.
하지만, 상기 방식은 한번에 하나의 페이지만 프로그램할 수 있으므로 프로그램동작 속도에 제약이 따르게 된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 비트라인 선택제어부에 NMOS 트랜지스터를 사용하여 두 개의 비트라인을 동시에 프로그램할 수 있도록 재구성하여 프로그램 동작 속도를 향상시키는 데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 장치는, 데이터를 저장하는 메모리 셀 어레이, 제 1 제어 신호에 따라 상기 메모리 셀 어레이와 각각 연결된 이븐 비트라인 및 오드 비트라인과 제 1 및 제 2 노드를 각각 연결시키기 위한 제 1 스위치, 제 2 제어 신호에 따라 상기 제 1 및 제 2 노드의 연 결을 제어하기 위한 제 2 스위치, 제 3 제어 신호에 따라 상기 제 1 및 제 2 노드에 각각 전원전압을 공급하여 상기 제 1 및 제 2 노드가 소정 전위를 유지하도록 하기 위한 제 3 스위치, 상기 제 1 노드의 전위 및 제 4 제어신호에 따라 상기 메모리 셀 어레이의 선택된 셀로부터의 출력 데이터를 저장하기 위한 제 1 레지스터, 상기 제 2 노드의 전위 및 상기 제 4 제어 신호에 따라 상기 메모리 셀 어레이의 선택된 셀로부터의 데이터를 저장하기 위한 제 2 레지스터, 및 제 5 제어 신호에 따라 상기 제 1 및 제 2 레지스터에 저장된 데이터를 출력하기 위한 제 4 스위치를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3은 본 발명의 반도체 메모리 장치를 도시한 회로도이다. 반도체 메모리 장치(200)는 메모리 셀 어레이(201), 비트라인 선택부(210) 및 페이지 버퍼(220)를 포함한다. 메모리 셀 어레이(201)는 데이터를 저장하는 메모리 셀들(미도시)을 포함한다. 비트라인 선택부(210)는 복수의 NMOS 트랜지스터들(N201~N204, P200)을 포함한다. 페이지 버퍼(220)는 복수의 트랜지스터들과 메인 레지스터(202) 및 캐쉬 레지스터(203)을 포함한다. 캐쉬 레지스터(cash register)(203)와, 캐쉬 레지스터(203)로부터 데이터를 제공받아 저장한 후 메모리 셀 어레이(201)로 제공하는 메 인 레지스터(main register)(202)를 포함하여 구성되며, 종래와는 다르게 캐쉬 레지스터(203)와 메인 레지스터(202)를 이용하여 프로그램 동작뿐만 아니라 리드(read) 동작, 특히 소거 검증 동작을 수행한다. 소거 검증의 경우를 예로 본 발명에 따른 낸드 플래시 메모리의 페이지 버퍼를 설명하면 다음과 같다.
NMOS 트랜지스터(N201 및 N202)는 신호(DISCHe 및 DISCHo)에 따라 각각 구동되어 신호(VIRPWR)에 따른 전압을 이븐 비트라인(BLe) 또는 오드 비트라인(BLo)에 연결된 메모리 셀 어레이(201)의 메모리 셀에 인가한다. NMOS 트랜지스터(N203 및N204)는 신호(BSLe 또는 VSLo)에 따라 구동되어 메모리 셀 어레이(201)와 페이지 버퍼를 연결시킨다. NMOS 트랜지스터(P200)는 소거 검증시 로우 레벨로 인가되는 신호(TRPMb)에 따라 턴 오프 되어 메인 레지스터(202)와 캐쉬 레지스터(203)가 연결되지 않도록 하여 메인 레지스터(202)와 캐쉬 레지스터(203)를 이용하여 이븐 비트라인(BLe)과 오드 비트라인(BLo)을 통해 셀의 소거 상태를 검증한다.
PMOS 트랜지스터(P201 및 P203)는 신호(PRECH_L 및 PRECH_R)에 따라 구동되어 센싱노드(SO1 및 SO2)에 전원전압(Vdd)을 공급한다. NMOS 트랜지스터(N205)는 카피백 프로그램시 신호(COPYBACK)에 따라 캐쉬 레지스터(203)로부터의 데이터를 메인 레지스터(202)의 래치(204)에 공급한다. 인버터(I201 및 I202)는 노드(QAb 및 QBb)의 전위를 반전시킨다. 래치(204 및 205)는 메모리 셀 어레이(201)로부터 출력되는 출력 데이터와 외부로부터 공급된 데이터를 저장한다. NMOS 트랜지스터(N206 및 N213)는 센싱노드(SO1 및 SO2)의 전위에 따라 구동되고, NMOS 트랜지스터(N207 및 N214)는 신호(READ_L 및 READ_R)에 따라 구동되어 노드(QAb 및 QBb)의 전위를 반전시킨다. NMOS 트랜지스터(N208 및 N215)는 신호(DI_L 및 DI_R)에 따라 구동되어 데이터를 노드(QAb 및 QBb)에 공급하고, NMOS 트랜지스터(N209 및 N216)는 신호(RESET_L 및 RESET_R)에 따라 구동되어 노드(QA 및 QB)를 초기화시킨다. PMOS 트랜지스터(P202 및 P204)는 노드(QA 및 QB)의 전위에 따라 구동되어 전원전압(Vcc)을 신호(nWDO_L 및 nWDO_R)로써 출력한다. NMOS 트랜지스터(N211 및 N218)는 프로그램 동작시 신호(PGM_L 및 PGM_R)에 따라 구동되어 프로그램될 정보가 선택된 비트라인에 전송되도록 한다. NMOS 트랜지스터(N212 및 N219)는 신호(PBDO_L 및 PBDO_R)에 따라 구동되어 인버터(I201 및 I202)에 의해 반전된 노드(QAb 및 QBb)의 전위를 출력한다. NMOS 트랜지스터(N220)는 신호(CON)에 따라 구동되어 제 1 센싱노드(SO1)와 입출력 단자(YA)를 연결시킨다.
소거 검증시 로우 레벨로 인가되는 신호(TRPMb)에 따라 NMOS 트랜지스터(P200)가 오프되어 메인 레지스터(202)와 캐쉬 레지스터(203)가 연결되지 않도록 한다. 그리고, 신호(DISCHe 및 DISCHo)가 로우 레벨로 인가되면 NMOS 트랜지스터(N201 및 N202)가 턴 오프 되기 때문에 리드 동작시 0V의 전위를 유지하는 신호(VIRPWR)가 이븐 비트라인(BLe) 또는 오드 비트라인(BLo)으로 공급되지 않는다. 따라서, 이븐 비트라인(BLe) 및 오드 비트라인(BLo)이 동시에 선택된다. 그리고, 신호(RESET_L 및 RESET_R)가 하이 레벨로 인가되어 NMOS 트랜지스터(N210 및 N217)를 턴 온 시켜 래치(204 및 205)의 출력단자(QA 및 QB)를 로우 레벨로 초기화 시킨 후 신호(PRECH_L 및 PRECH_R)를 로우 레벨로 인가하여 PMOS 트랜지스터(P201 및203)를 턴 온 시켜 센싱노드(SO1 및 SO2)가 하이 레벨로 유지되도록 한다. 이후 신 호(BSLe 및 BSLo)가 제 1 전압(V1)의 전위로 인가되어 이븐 비트라인(BLe) 및 오드 비트라인(BLo)이V1-Vt로 프리차지 되도록 한 후 신호(BSLe 및 BSLo)가 로우 레벨로 인가되도록 하여 셀을 이밸류에이션(evaluation) 시킨다. 이때, 워드라인은 모두 0V로인가되도록 한다. 그리고, 신호(PRECH_L 및 PRECH_R)를 하이 레벨로 인가하여 PMOS 트랜지스터(P201 및 P204)를 턴 오프 시킨 후 신호(BSLe 및 BSLo)를 제 2 전압(V2)의 전위로 인가하고, 신호(READ_L 및 READ_R)를 하이 레벨로 인가하여 NMOS 트랜지스터(N207 및 N214)를 턴 온 시킨다. 따라서, 셀의 상태에 따라 센싱노드(SO1 및 SO2)의 전위가 변하게 되고, 그에 따라 래치(204 및 205)의 입력단자(QAb 및 QBb) 및 출력단자(QA 및 QB)의 전위가 변하게 된다. 즉, 소거 셀의 경우 센싱노드(SO1 및 SO2)는 로우 레벨의 전위를 유지하고, 프로그램 셀의 경우 센싱노드(SO1 및 SO2)는 하이 레벨의 전위를 유지하게 된다. 따라서, 센싱노드(SO1 및 SO2)가 로우 레벨을 유지할 경우 NMOS 트랜지스터(N206 및 N213)는 턴 오프되고 노드(QAb, QA, QBb 및 QB)의 전위는 변화되지 않기 때문에 노드(QA 및 QB)는 로우 레벨을 유지하게 된다. 이에 반해, 센싱노드(SO1 및 SO2)가 하이 레벨을 유지할 경우 NMOS 트랜지스터(N206 및 N213)는 턴 온 되고, 이때, NMOS 트랜지스터(N207 및 N214)가 턴 온 되기 때문에 노드(QAb 및 QBb)의 전위는 로우 레벨로 되고, 노드(QA 및 QB)는 하이 레벨이 된다. 따라서, 소거 셀일 경우 노드(QAb 및 QBb)는 하이 레벨을 유지하고, 프로그램 셀일 경우 노드(QAb 및 QBb)는 로우 레벨을 유지하게 된다. 노드(QAb 및 QBb)의 전위는 인버터(I201 및 I202)를 통해 반전되고, 신호(PBDO_L 및 PBDO_R)에 의해 구동되는 NMOS 트랜지스터(N212 및 N219)를 통해 데 이터 라인으로 출력된다.
도 4는 도 3의 프로그램 동작을 나타낸 타이밍도이다. 신호(TRPMb)가 로우로 인가되면 NMOS 트랜지스터(P200)는 턴 오프되어 이븐 비트라인(BLe)과 오드 비트라인(BLo)간의 흐름을 차단하게 된다. 그러면 프로그램 동작시 메인 레지스터(202)와 캐쉬 레지스터(203)는 동시 동작이 가능하게 되어 이븐 비트라인(BLe)와 오드 비트라인(BLo)으로 동시에 프로그램 동작을 수행할 수 있게 된다. 각각의 센싱노드(SO1 및 SO2)에 데이터가 각각 인가되고, NMOS 트랜지스터들(N203 및 N204)은 신호(BSLe 및 BSLo)가 인에이블 되면 동시에 턴 온 된다. 따라서, 서로 다른 데이터는 비트라인들(BLe 및 BLo)에 각각 동시에 전송되어 메모리 셀에 프로그램된다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체 메모리 장치는, 소거 검증시 캐쉬 레지스터와 메인 레지스터를 구분하는 트랜지스터를 추가하고, 캐쉬 레지스터측에 비트라인을 프리차지하기 위한 트랜지스터를 추가하여 이븐 비트라인 및 오드 비트라인에 연결된 셀의 소거 검증을 동시에 실시할 수 있도록 검증시간을 줄일 수 있다.

Claims (9)

  1. 데이터를 저장하는 메모리 셀 어레이;
    제 1 제어 신호에 따라 상기 메모리 셀 어레이와 각각 연결된 이븐 비트라인 및 오드 비트라인을 선택하여 제 1 및 제 2 노드를 각각 연결하기 위한 제 1 스위치;
    제 2 제어 신호에 따라 상기 제 1 및 제 2 노드의 연결을 제어하기 위한 제 2 스위치;
    제 3 제어 신호에 따라 상기 제 1 및 제 2 노드에 각각 전원전압을 공급하여 상기 제 1 및 제 2 노드가 소정 전위를 유지하도록 하기 위한 제 3 스위치;
    상기 제 1 노드의 전위 및 제 4 제어신호에 따라 상기 메모리 셀 어레이의 선택된 셀로부터의 출력 데이터를 저장하기 위한 제 1 레지스터;
    상기 제 2 노드의 전위 및 상기 제 4 제어 신호에 따라 상기 메모리 셀 어레이의 선택된 셀로부터의 데이터를 저장하기 위한 제 2 레지스터; 및
    제 5 제어 신호에 따라 상기 제 1 및 제 2 레지스터에 저장된 데이터를 출력하기 위한 제 4 스위치를 포함하는 페이지 버퍼.
  2. 제 1 항에 있어서, 상기 제 1 스위치는,
    상기 메모리 셀 어레이와 접속된 상기 이븐 비트라인과 상기 제 1 노드를 접속하기 위한 제 1 NMOS 트랜지스터; 및
    상기 메모리 셀 어레이와 접속된 상기 오드 비트라인과 상기 제 2 노드를 접속하기 위한 제 2 NMOS 트랜지스터를 포함하는 페이지 버퍼.
  3. 제 1 항에 있어서, 상기 제 2 스위치는,
    프로그램 동작시 제 1 레벨로 인가되는 상기 제 2 제어신호에 따라 상기 제 1 및 제 2 노드간의 연결을 차단하고, 독출 동작시 제 2 레벨로 인가되는 상기 제 2 제어신호에 따라 상기 제 1 및 제 2 노드를 연결하는 NMOS 트랜지스터를 포함하는 페이지 버퍼.
  4. 제 1 항에 있어서, 상기 제 3 스위치는,
    상기 제 3 제어신호에 따라 상기 제 1 노드에 전원전압을 공급하기 위한 제 1 PMOS 트랜지스터; 및
    상기 제 3 제어신호에 따라 상기 제 2 노드에 전원전압을 공급하기 위한 제 2 PMOS 트랜지스터를 포함하는 페이지 버퍼.
  5. 제 1 항에 있어서, 상기 제 1 레지스터는,
    상기 메모리 셀 어레이의 선택된 셀로부터의 출력 데이터를 저장하기 위한 래치;
    상기 제 1 노드의 전위에 따라 구동되는 제 1 NMOS 트랜지스터; 및
    상기 제 4 제어신호에 따라 구동되는 제 2 NMOS 트랜지스터를 포함하는 페이 지 버퍼.
  6. 제 5 항에 있어서, 제 6 제어신호에 따라 상기 래치를 초기화하기 위한 NMOS 트랜지스터를 포함하는 페이지 버퍼.
  7. 제 1 항에 있어서, 상기 제 2 레지스터는,
    상기 메모리 셀 어레이의 선택된 셀로부터의 출력 데이터를 저장하기 위한 래치;
    상기 제 2 노드의 전위에 따라 구동되는 제 1 NMOS 트랜지스터; 및
    상기 제 4 제어신호에 따라 구동되는 제 2 NMOS 트랜지스터를 포함하는 페이지 버퍼.
  8. 제 7 항에 있어서, 상기 제 6 제어신호에 따라 상기 래치를 초기화하기 위한 NMOS 트랜지스터를 포함하는 페이지 버퍼.
  9. 제 1 항에 있어서, 상기 제 4 스위치는,
    상기 제 5 제어신호에 따라 상기 제 1 레지스터에 저장된 데이터를 출력하기 위한 제 1 NMOS 트랜지스터; 및
    상기 제 5 제어신호에 따라 상기 제 2 레지스터에 저장된 데이터를 출력하기 위한 제 2 NMOS 트랜지스터를 포함하는 페이지 버퍼.
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