KR100784096B1

KR100784096B1 - 페이지 버퍼

Info

Publication number: KR100784096B1
Application number: KR1020060031500A
Authority: KR
Inventors: 박희식
Original assignee: 주식회사 하이닉스반도체
Priority date: 2006-04-06
Filing date: 2006-04-06
Publication date: 2007-12-10
Also published as: KR20070100000A

Abstract

본 발명은 페이지 버퍼에 관한 것으로, 메모리 셀의 상태 또는 프로그램 데이터를 임시 저장하며, 제 1 및 제 2 노드를 갖는 래치와, 상기 래치에 저장된 프로그램 데이터의 상태에 따라 프로그램 여부를 판단하기 위한 프로그램 판단부와, 상기 래치에 저장된 상기 프로그램 데이터의 상태에 따라 프로그램 노드의 전위를 조절하기 위한 조절부와, 상기 프로그램 판단부의 프로그램 여부 판단에 따른 프로그램 신호에 따라 상기 프로그램 노드와 메모리 셀을 연결시키기 위한 연결 제어부를 포함하여 프로그램시 래치의 입력 노드의 전위를 센싱하여 프로그램 노드의 전위를 조절함으로써 종래의 래치의 출력 및 인버터를 이용하는 방식에 비해 프로그램 시간을 줄일 수 있는 페이지 버퍼가 제시된다.

페이지 버퍼, 프로그램 시간, 조절부

Description

페이지 버퍼{Page buffer}

도 1은 일반적인 페이지 버퍼의 구성을 설명하기 위한 블럭도.

도 2는 종래의 페이지 버퍼의 메인 레지스터의 구성을 설명하기 위한 회로도.

도 3은 본 발명의 일 실시 예에 따른 페이지 버퍼의 구성을 설명하기 위한 블럭도.

도 4는 본 발명의 일 실시 예에 따른 페이지 버퍼의 구성을 설명하기 위한 회로도.

<도면의 주요 부분에 대한 설명>

31 : 메모리 셀 어레이 32 : 비트라인 선택부

33 : 프리차지부 34 : 메인 레지스터

35 : 캐쉬 레지스터 36 및 37 : 조절부

본 발명은 페이지 버퍼에 관한 것으로, 특히 NAND형 플래쉬 메모리 소자의 프로그램 시간을 줄일 수 있는 페이지 버퍼에 관한 것이다.

최근에는 전기적으로 프로그램(program)과 소거(erase)가 가능하며, 일정 주기로 데이터(data)를 재작성하는 리프레시(refresh) 기능이 필요 없는 반도체 메모리 소자의 수요가 증가하고 있다. 그리고, 많은 데이터를 저장할 수 있는 대용량 메모리 소자(memory device)의 개발을 위해서 메모리 소자의 고집적화 기술에 대한 연구가 활발히 진행되고 있다.

메모리 소자의 고집적화를 위해 복수개의 메모리 셀(memory cell)들이 직렬로 접속(즉, 인접한 셀 끼리 드레인 또는 소오스를 서로 공유하는 구조)되어 한 개의 스트링(string)을 구성하는 NAND형 플래쉬 메모리 소자(NAND-type flash memory device)가 개발되었다. NAND형 플래쉬 메모리 소자는 NOR형 플래쉬 메모리 소자(NOR-type flash memory device)와 달리 순차적으로 정보를 독출(read)하는 메모리 소자이다. 이러한 NAND형 플래쉬 메모리 소자의 프로그램 및 소거는 F-N 터널링(tunneling) 방식을 이용하여 플로팅 게이트(floating gate)에 전자를 주입하거나 방출하면서 메모리 셀의 문턱 전압(threshold voltage)을 제어함으로써 이루어진다.

NAND형 플래쉬 메모리 소자는 짧은 시간 내에 대용량의 정보를 저장하기 위하여 페이지 버퍼(page buffer)가 사용된다. 페이지 버퍼는 입출력 패 드(Input/Output PAD)로부터 대용량의 데이터를 제공받아 메모리 셀들로 제공한다. 통상 페이지 버퍼는 데이터를 임시적으로 저장하기 위하여 단일 레지스터로 구성되는 것이 보편적이었으나, 최근 NAND형 플래쉬 메모리 소자에서 대용량 데이터 프로그램시 프로그램 속도를 증가시키기 위하여 듀얼 레지스터(dual register)로 구성하고 있다.

도 1은 종래의 NAND형 플래쉬 메모리 소자의 페이지 버퍼의 구성도을 설명하기 위한 블럭도이다.

도 1을 참조하면, 페이지 버퍼는 다수의 메모리 셀을 갖는 메모리 셀 어레이(11)의 비트라인(이븐 및 오드)과 감지 노드(SO) 사이에 연결된 비트라인 선택부(12)와 감지 노드(SO)에 연결된 프리차지부(13)와 감지 노드(SO)와 입출력 단자(YA) 사이에 병렬 연결된 메인 레지스터(14) 및 캐쉬 레지스터(15)를 포함한다.

비트라인 선택부(12)는 프로그램 동작, 독출, 검증 동작시 선택 신호에 따라 이븐 비트라인(BLe) 또는 오드 비트라인(BLo)을 선택하여 감지 노드(SO)에 연결한다.

프리차지부(13)는 감지 노드(SO)의 전위를 일정 전위 레벨로 프리차지한다.

메인 레지스터(14) 및 캐쉬 레지스터(15)는 프로그램시 입출력 단자(YA)를 통해 입력된 데이터를 임시 저장한 후 감지 노드(SO)를 통해 선택된 비트라인으로 전송하거나, 독출 또는 검증 동작시 비트라인에 실린 셀 데이터를 임시 저장한 후 입출력 단자(YA)를 통해 출력한다.

도 2는 메인 레지스터(14)의 상세 회로도로서, 프로그램 동작시의 구동 방법을 설명하면 다음과 같다.

도 2를 참조하면, 리셋 신호(RESET_L)에 따라 NMOS 트랜지스터(N207)가 턴온되어 노드(QA)는 로우 레벨로 초기화된다. 로우 레벨을 유지하는 노드(QA)의 전위에 따라 PMOS 트랜지스터(P201)가 턴온되고, 신호(nWDO_L)는 하이 레벨을 유지하게 된다. 하이 레벨의 신호(nWDO_L)가 감지됨에 따라 프로그램 동작이 실시된다. 한편, 노드(QA)의 전위는 래치(21)를 통해 하이 레벨로 반전되고, 다시 인버터(I201)를 통해 하이 레벨로 반전되어 프로그램 노드(NA)에 전달된다. 하이 레벨의 신호(nWDO_L)가 감지됨에 따라 프로그램 신호(PROGRAM_L)가 하이 레벨로 인가되고, 이에 따라 NMOS 트랜지스터(N207)가 턴온되어 프로그램 노드(NA)에 전달된 로우 레벨의 데이터는 비트라인을 통해 셀에 전달되어 셀이 프로그램된다.

그런데, 상술한 바와 같은 페이지 버퍼를 이용한 프로그램 동작에서는 프로그램 데이터가 래치의 출력 노드 및 인버터를 거쳐 프로그램 노드(NA)에 전달되도록 되어 있다. 따라서, 이들을 통한 시간만큼 프로그램 시간이 길어지게 된다.

본 발명의 목적은 프로그램 시간을 줄일 수 있는 페이지 버퍼를 제공하는데 있다.

본 발명의 다른 목적은 래치 입력단의 전위를 센싱하여 프로그램 노드의 전 위를 조절하는 조절부를 구성하여 래치의 출력단 및 인버터를 통하지 않음으로써 프로그램 시간을 줄일 수 있는 페이지 버퍼를 제공하는데 있다.

본 발명의 일 실시 예에 따른 페이지 버퍼는 메모리 셀의 상태 또는 프로그램 데이터를 임시 저장하며, 제 1 및 제 2 노드를 갖는 래치; 상기 래치에 저장된 프로그램 데이터의 상태에 따라 프로그램 여부를 판단하기 위한 프로그램 판단부; 상기 래치에 저장된 상기 프로그램 데이터의 상태에 따라 프로그램 노드의 전위를 조절하기 위한 조절부; 및 상기 프로그램 판단부의 프로그램 여부 판단에 따른 프로그램 신호에 따라 상기 프로그램 노드와 메모리 셀을 연결시키기 위한 연결 제어부를 포함한다.

상기 페이지 버퍼는 상기 래치를 초기화시키기 위한 초기화부; 및 상기 제 1 노드 또는 상기 제 2 노드와 입출력 단자를 연결시켜 프로그램 데이터의 입력을 제어하기 위한 데이터 입력 제어부를 더 포함한다.

상기 프로그램 판단부는 전원 단자와 연결되어 상기 제 1 노드의 전위에 따라 구동되는 PMOS 트랜지스터를 포함한다.

상기 조절부는 상기 제 2 노드와 상기 프로그램 노드 사이에 연결되어 상기 제 1 노드의 전위에 따라 구동되는 NMOS 트랜지스터; 및 상기 프로그램 노드와 접지 단자 사이에 연결되어 상기 제 1 노드의 전위에 따라 구동되는 PMOS 트랜지스터를 포함한다.

상기 연결 제어부는 상기 프로그램 판단부의 판단 결과에 따라 입력되는 상 기 프로그램 신호에 따라 구동되는 NMOS 트랜지스터를 포함한다.

이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.

도 3은 본 발명의 일 실시 예에 따른 페이지 버퍼의 구성을 설명하기 위한 블럭도이다.

도 3을 참조하면, 페이지 버퍼는 다수의 메모리 셀을 갖는 메모리 셀 어레이(31)의 비트라인(이븐 및 오드)과 감지 노드(SO) 사이에 연결된 비트라인 선택부(32)와 감지 노드(SO)에 연결된 프리차지부(33)와 감지 노드(SO)와 입출력 단자(YA) 사이에 병렬 연결된 메인 레지스터(34) 및 캐쉬 레지스터(35)를 포함한다.

비트라인 선택부(32)는 프로그램 동작, 독출, 검증 동작시 선택 신호에 따라 이븐 비트라인(BLe) 또는 오드 비트라인(BLo)을 선택하여 감지 노드(SO)에 연결한다.

프리차지부(33)는 감지 노드(SO)의 전위를 일정 전위 레벨로 프리차지한다.

메인 레지스터(34) 및 캐쉬 레지스터(35)는 래치 입력단의 전위에 따라 프로그램 노드의 전위를 조절하는 조절부(36 및 37)을 포함하여 구성되며, 프로그램시 입출력 단자(YA)를 통해 입력된 데이터를 임시 저장한 후 감지 노드(SO)를 통해 선택된 비트라인으로 전송하거나, 독출 또는 검증 동작시 비트라인에 실린 셀 데이터를 임시 저장한 후 입출력 단자(YA)를 통해 출력한다.

도 4는 본 발명의 일 실시 예에 따른 페이지 버퍼의 구성을 설명하기 위한 회로도이다.

비트라인 선택부(42)는 다수의 트랜지스터를 포함하여 구성되는데, NMOS 트랜지스터(N401 및 N402)는 디스차지 신호(DISCHe 및 DISCHo)에 따라 각각 구동되어 검증 전압(VIRPWR)을 이븐 비트라인(BLe) 또는 오드 비트라인(BLo)에 연결된 메모리 셀 어레이(41)의 메모리 셀에 인가한다. NMOS 트랜지스터(N403 및 N404)는 비트라인 선택 신호(BSLe 및 BSLo)에 따라 구동되어 메모리 셀 어레이(41)의 비트라인과 감지 노드(SO)를 연결시킨다.

프리차지부(43)는 바람직하게는 PMOS 트랜지스터(P401)로 구성되는데, PMOS 트랜지스터(P201)는 프리차지 신호(PRECHARGE_L)에 따라 구동되어 감지 노드(S0)에 소정의 전원을 공급한다.

메인 레지스터(44)의 구성을 설명하면 다음과 같다. NMOS 트랜지스터(N405)는 카피백 프로그램시 카피백 신호(COPYBACK)에 따라 감지 노드(SO)와 래치(47)의 출력 노드(QAb)를 연결한다. 래치(46)는 메모리 셀 어레이(41)로부터 출력되는 출력 데이터와 외부로부터 공급된 데이터를 임시 저장한다. NMOS 트랜지스터(N406)는 감지 노드(S0)의 전위에 따라 구동되고, NMOS 트랜지스터(N407)는 읽기 신호(READ_L)에 따라 구동되어 래치(46)의 출력 노드(QAb)와 접지 단자(Vss)를 연결시킨다. NMOS 트랜지스터(N408)는 신호(DI_L)에 따라 구동되어 입출력 단자(YA)와 래치(46)의 출력 노드(QAb)를 연결하며, NMOS 트랜지스터(N409)는 신호(nDI_L)에 따라 구동되어 입출력 단자(YA)와 래치(46)의 입력 노드(QA)를 연결한다. NMOS 트 랜지스터(N410)는 리셋 신호(RESET_L)에 따라 구동되어 래치(46)의 입력 노드(QA)를 초기화시킨다. PMOS 트랜지스터(P402)는 래치(46)의 입력 노드(QA)의 전위에 따라 구동되어 전원 전압(Vcc)을 신호(nWDO_L)로서 출력한다. NMOS 트랜지스터(N411)는 프로그램 동작시 신호(PROGRAM_L)에 따라 구동되어 프로그램될 정보가 선택된 비트라인에 전송되도록 한다. NMOS 트랜지스터(N212)는 신호(PBDO_L)에 따라 구동되어 프로그램 노드(NA)의 전위를 출력한다. 또한, 조절부(47)는 래치(46)의 입력 노드(QA)의 전위에 따라 프로그램 노드(NA)의 전위를 조절하는데, NMOS 트랜지스터(N413)는 래치(46)의 출력 노드(QAb)와 프로그램 노드(NA) 사이에 연결되어 래치(46)의 입력 노드(QA)의 전위에 따라 구동된다. 그리고, PMOS 트랜지스터(P403)는 프로그램 노드(NA)와 접지 단자(Vss) 사이에 연결되어 래치(46)의 입력 노드(QA)의 전위에 따라 구동된다. 따라서, 조절부(47)는 래치(46)의 입력 노드(QA)의 전위가 하이 레벨일 경우 NMOS 트랜지스터(N413)가 구동되어 프로그램 노드(NA)의 전위를 래치(46)의 출력 노드(QAb)의 전위, 즉 로우 레벨의 전위로 만들고, 래치(46)의 입력 노드(QA)의 전위가 로우 레벨일 경우 PMOS 트랜지스터(P403)가 구동되어 프로그램 노드(NA)의 전위를 접지 전압(Vss) 전위로 만든다.

캐쉬 레지스터(45)도 메인 레지스터(44)와 동일하게 구성되는 것이 바람직한데, 그 구성을 설명하면 다음과 같다. 래치(48)는 메모리 셀 어레이(41)로부터 출력되는 출력 데이터와 외부로부터 공급된 데이터를 임시 저장한다. NMOS 트랜지스터(N414)는 감지 노드(S0)의 전위에 따라 구동되고, NMOS 트랜지스터(N415)는 읽기 신호(READ_R)에 따라 구동되어 래치(48)의 출력 노드(QBb)와 접지 단자(Vss)를 연 결시킨다. NMOS 트랜지스터(N416)는 신호(DI_R)에 따라 구동되어 입출력 단자(YA)와 래치(48)의 출력 노드(QBb)를 연결하며, NMOS 트랜지스터(N417)는 신호(nDI_R)에 따라 구동되어 입출력 단자(YA)와 래치(48)의 입력 노드(QB)를 연결한다. NMOS 트랜지스터(N410)는 리셋 신호(RESET_R)에 따라 구동되어 래치(48)의 입력 노드(QB)를 초기화시킨다. PMOS 트랜지스터(P404)는 래치(48)의 입력 노드(QB)의 전위에 따라 구동되어 전원 전압(Vcc)을 신호(nWDO_R)로서 출력한다. NMOS 트랜지스터(N419)는 프로그램 동작시 신호(PROGRAM_R)에 따라 구동되어 프로그램될 정보가 선택된 비트라인에 전송되도록 한다. NMOS 트랜지스터(N420)는 신호(PBDO_R)에 따라 구동되어 프로그램 노드(NB)의 전위를 출력한다. 또한, 조절부(49)는 래치(48)의 입력 노드(QB)의 전위에 따라 프로그램 노드(NB)의 전위를 조절하는데, NMOS 트랜지스터(N421)는 래치(48)의 출력 노드(QBb)와 프로그램 노드(NB) 사이에 연결되어 래치(48)의 입력 노드(QB)의 전위에 따라 구동된다. 그리고, PMOS 트랜지스터(P405)는 프로그램 노드(NB)와 접지 단자(Vss) 사이에 연결되어 래치(48)의 입력 노드(QB)의 전위에 따라 구동된다. 따라서, 조절부(49)는 래치(48)의 입력 노드(QB)의 전위가 하이 레벨일 경우 NMOS 트랜지스터(N421)가 구동되어 프로그램 노드(NB)의 전위를 래치(48)의 출력 노드(QBb)의 전위, 즉 로우 레벨의 전위로 만들고, 래치(48)의 입력 노드(QB)의 전위가 로우 레벨일 경우 PMOS 트랜지스터(P405)가 구동되어 프로그램 노드(NB)의 전위를 접지 전압(Vss) 전위로 만든다.

상기와 같이 구성되는 본 발명의 일 실시 예에 따른 페이지 버퍼의 프로그램 동작을 설명하면 다음과 같다.

1) '1' 데이터 프로그램 동작 시

먼저, 메인 레지스터 리셋 신호(RESET_L)가 하이 레벨로 인가되어 메인 레지스터(44)의 NMOS 트랜지스터(N410)를 턴온시킨다. 이에 따라 노드(QA)와 접지 단자(Vss)가 연결되어 입력 노드(QA)는 로우 레벨이 되고, 출력 노드(QAb)는 하이 레벨로 초기화된다.

신호(DI_L)가 하이 레벨로 인가되어 NMOS 트랜지스터(N408)를 턴온시킨다. 이에 따라 노드(QAb)와 입출력 단자(YA)가 연결된다. 프로그램시 입출력 단자(YA)는 접지 단자(Vss)와 연결되므로 노드(QAb)는 로우 레벨이 되고, 노드(QA)는 하이 레벨이 되어 래치(141)에 임시 저장된다.

노드(QA)가 하이 레벨을 유지하므로 PMOS 트랜지스터(P402)가 턴오프되어 신호(nWDO_L)는 플로팅 상태를 유지한다. 신호(nWDO_L)가 플로팅 상태를 유지하므로 프로그램 동작이 아님을 인식하여 프로그램 신호(PROGRAM_L)는 로우 레벨을 유지하게 된다. 프로그램 신호(PROGRAM_L)가 로우 레벨을 유지하므로 NMOS 트랜지스터(N411)는 턴오프 상태를 유지한다. 한편, 노드(QA)가 하이 레벨을 유지하므로 조절부(47)의 NMOS 트랜지스터(N413)가 턴온되고, PMOS 트랜지스터(P403)가 턴오프된다. 그러나, NMOS 트랜지스터(N413)가 턴온되어 로우 레벨의 신호가 프로그램 노드(NA)로 전달되더라도 NMOS 트랜지스터(N411)가 턴오프 상태를 유지하기 때문에 프로그램 노드(NA)와 감지 노드(SO)는 연결되지 않아 셀은 이전 상태를 유지하게 된다. 즉, '1' 데이터 프로그램은 셀이 소거 상태를 유지하는 것과 마찬가지이다.

2) '0' 데이터 프로그램 동작 시

먼저, 메인 레지스터 리셋 신호(RESET_L)가 하이 레벨로 인가되어 메인 레지스터(44)의 NMOS 트랜지스터(N410)를 턴온시킨다. 이에 따라 래치(46)의 입력 노드(QA)와 접지 전원(Vss)이 연결되어 입력 노드(QA)는 로우 레벨이 되고, 출력 노드(QAb)는 하이 레벨로 초기화된다.

신호(nDI_L)가 하이 레벨로 인가되어 NMOS 트랜지스터(N409)를 턴온시킨다. 이에 따라 노드(QA)와 입출력 단자(YA)가 연결된다. 그런데, 프로그램시 입출력 단자(YA)는 접지 단자(Vss)와 연결되므로 노드(QA)는 로우 레벨이 되고, 노드(QAb)는 하이 레벨이 되어 래치(46)에 임시 저장된다.

노드(QA)가 로우 레벨을 유지하므로 PMOS 트랜지스터(P402)가 턴온되어 신호(nWDO_L)는 하이 레벨을 유지한다. 신호(nWDO_L)가 하이 레벨을 유지하므로 프로그램 동작임을 인식하여 프로그램 신호(PROGRAM_L)는 하이 레벨로 인가된다. 프로그램 신호(PROGRAM_L)가 하이 레벨을 유지하므로 NMOS 트랜지스터(N411)는 턴온된다. 한편, 노드(QA)가 로우 레벨을 유지하므로 조절부(47)의 NMOS 트랜지스터(N413)가 턴오프되고, PMOS 트랜지스터(P403)가 턴온된다. PMOS 트랜지스터(P403)가 턴온됨에 따라 프로그램 노드(NA)와 접지 단자(Vss)가 연결되어 프로그램 노드(NA)는 로우 레벨을 유지한다. 따라서, NMOS 트랜지스터(N411)가 턴온 상태를 유지하므로 프로그램 노드(NA)와 감지 노드(SO)가 연결되어 프로그램 노드(NA)의 데이터가 비트라인을 통해 셀에 저장된다.

상기한 바와 같이 래치의 입력 노드의 전위에 따라 프로그램 노드의 전위를 조절하는 조절부를 구성하여 프로그램시 래치의 입력 노드의 전위를 센싱하여 프로그램 노드의 전위를 조절함으로써 종래의 래치의 출력 및 인버터를 이용하는 방식에 비해 프로그램 시간을 줄일 수 있다.

Claims

메모리 셀의 상태 또는 프로그램 데이터를 임시 저장하며, 제 1 및 제 2 노드를 갖는 래치;

상기 래치에 저장된 프로그램 데이터의 상태에 따라 프로그램 여부를 판단하기 위한 프로그램 판단부;

상기 래치에 저장된 상기 프로그램 데이터의 상태에 따라 프로그램 노드의 전위를 조절하기 위한 조절부; 및

상기 프로그램 판단부의 프로그램 여부 판단에 따른 프로그램 신호에 따라 상기 프로그램 노드와 메모리 셀을 연결시키기 위한 연결 제어부를 포함하는 페이지 버퍼.
제 1 항에 있어서, 상기 페이지 버퍼는 상기 래치를 초기화시키기 위한 초기화부; 및

상기 제 1 노드 또는 상기 제 2 노드와 입출력 단자를 연결시켜 프로그램 데이터의 입력을 제어하기 위한 데이터 입력 제어부를 더 포함하는 페이지 버퍼.
제 1 항에 있어서, 상기 프로그램 판단부는 전원 단자와 연결되어 상기 제 1 노드의 전위에 따라 구동되는 PMOS 트랜지스터를 포함하는 페이지 버퍼.
제 1 항에 있어서,

상기 조절부는 상기 제 2 노드와 상기 프로그램 노드 사이에 연결되어 상기 제 1 노드의 전위에 따라 구동되는 NMOS 트랜지스터; 및

상기 프로그램 노드와 접지 단자 사이에 연결되어 상기 제 1 노드의 전위에 따라 구동되는 PMOS 트랜지스터를 포함하는 페이지 버퍼.
제 1 항에 있어서, 상기 연결 제어부는 상기 프로그램 판단부의 판단 결과에 따라 입력되는 상기 프로그램 신호에 따라 구동되는 NMOS 트랜지스터를 포함하는 페이지 버퍼.