KR20000002889A - 플래시 메모리 장치의 페이지 버퍼 - Google Patents

플래시 메모리 장치의 페이지 버퍼 Download PDF

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KR20000002889A KR1019980023856A KR19980023856A KR20000002889A KR 20000002889 A KR20000002889 A KR 20000002889A KR 1019980023856 A KR1019980023856 A KR 1019980023856A KR 19980023856 A KR19980023856 A KR 19980023856A KR 20000002889 A KR20000002889 A KR 20000002889A
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이진엽
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윤종용
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Abstract

본 발명에 따른 플래시 메모리 장치의 페이지 버퍼는 데이터 래치 회로와 제 1 및 제 2 방전 회로들을 제공한다. 상기 제 1 및 제 2 방전 회로들은 독출 동작 이전의 초기화 동작 동안에 제 1, 제 2 및 제 3 제어 신호들에 응답해서 상기 데이터 래치 회로에 저장된 데이터를 초기화한다.

Description

플래시 메모리 장치의 페이지 버퍼(PAGE BUFFER OF FLASH MEMORY DEVICE)
본 발명은 플래시 메모리 장치(flash memory device)에 관한 것으로서, 구체적으로는 페이지 버퍼(page buffer)에 관한 것이다. 최근 전기적으로 프로그램(program)과 소거(erase)가 가능하며, 일정 주기로 데이터를 재작성하는 리프레시(refresh) 기능이 필요없는 반도체 메모리 소자의 수요가 증가하고 있다. 그리고, 많은 데이터(data)를 저장할 수 있는 대용량 메모리 소자의 개발을 위해서 메모리 셀(memory cell)의 고집적화 기술이 개발되고 있다. 메모리 셀의 고집적화를 위해 복수개의 셀들이 직렬로 연결되어 한 개의 스트링(string)을 구성하고 그리고 두 개의 스트링이 한 개의 콘텍(contact)을 공유하는 낸드형 플래시 메모리(NAND flash memory)가 개발되었다. 낸드형 플래시 메모리의 소거 및 프로그램은 에프-엔터널링(F-N tunneling) 방식을 이용하여 플로팅 게이트(floating gate)에 전자를 주입하거나 방출하면서 메모리 셀의 드레솔드(threshold) 전압을 제어함으로써 이루어진다. 소거된 셀은 플로팅 게이트의 전자가 방출되어 음(negative)의 드레솔드 전압을 가지며, 셀의 위상(state)을 온-셀(on-cell)이라 한다. 그리고, 프로그램된 셀은 플로팅 게이트로 전자가 주입되어 양(positive)의 드레솔드 전압을 가지며, 셀의 위상(state)을 오프-셀(off-cell)이라 한다.
도 1은 종래의 기술에 따른 페이지 버퍼의 회로 구성을 보여주는 회로도이다.
도 1을 참조하면, 상기 페이지 버퍼(20)는 차단 트랜지스터(21), 방전 트랜지스터(22), 전달 트랜지스터(23), 전류원(24), 데이터 래치 회로(25), 센싱 트랜지스터들(26a, 26b), 입력 트랜지스터(27), 삼상 인버터(28) 그리고 입/출력 트랜지스터(29)로 구성된다. 상기 페이지 버퍼(20)는 초기화 및 독출 동작들을 통해 메모리 셀 어레이(10)로부터 출력되는 데이터(data)를 감지 및 증폭하는 동작을 한다. 상기 차단 트랜지스터(21)의 전류 통로는 상기 초기화 구간에서 신호 (BLSHF)의 제어에 의해 상기 메모리 셀(10)과 상기 페이지 버퍼(20)를 연결시키기 위해 도통된다. 상기 방전 트랜지스터(22)는 신호 (DCB)의 제어에 의해 상기 초기화 구간에 상기 데이터 래치 회로(25)의 노드 (set) 및 노드 (S0)를 초기화한다. 상기 전달 트랜지스터(23)의 전류 통로는 신호 (SBL)의 제어에 의해 상기 초기화 구간에서 상기 데이터 래치 회로(25)와 상기 노드 (S0)의 초기화 동작을 위해 도통된다. 상기 전류원(24)은 신호 (CURMIR)의 제어에 의해 상기 초기화 구간에서 상기 노드 (S0)와 상기 데이터 래치 회로(25)에 소정의 전류를 공급한다. 그러나, 상기 초기화 구간에서는 상기 전류원(24)이 공급하는 상기 전류의 양보다 상기 방전 트랜지스터(22)가 방전하는 전류(Id)의 양이 많기 때문에 초기화 동작이 수행된다.
상기 데이터 래치 회로(25)는 상기 독출 구간 동안 상기 메모리 셀(10)로부터 출력되는 상기 데이터를 저장하고 신호 (Olatch)의 제어에 의해 상기 데이터를 데이터 라인(D/L)으로 출력한다. 상기 입력 트랜지스터(27)의 전류 통로는 신호 (SPB)의 제어에 의해 입력 데이터를 상기 데이터 래치 회로(25)로 공급하기 위해 도통된다. 상기 삼상 인버터(28)는 신호들(Osac), (nOsac)의 제어에 의해 상기 데이터를 상기 입/출력 트랜지스터(290)로 출력한다. 상기 입/출력 트랜지스터(290)는 신호 (YA)의 제어에 의해 상기 데이터 라인(D/L)으로부터 공급되는 데이터를 상기 데이터 래치 회로(25)로 공급하고 그리고 상기 데이터 래치 회로(25)로부터 공급되는 상기 데이터를 상기 데이터 라인(D/L)으로 출력한다.
도 2는 종래의 기술에 따른 페이지 버퍼의 동작 타이밍도이다.
도 2를 참조하면, 상기 페이지 버퍼(20)의 독출 동작은 초기화 구간 그리고 독출 구간으로 구분된다. 상기 초기화 구간에서는 신호들 (DCB), (SBL), (CURMIR), (BLSHF)이 상기 페이지 버퍼(20)로 공급된다. 상기 신호 (DCB)는 상기 초기화 구간에서 상기 방전 트랜지스터(22)에 공급되는 신호이다. 상기 신호 (SBL)는 상기 초기화 구간에서 상기 데이터 래치 회로(25)와 상기 방전 트랜지스터(22)를 연결시키기 위해 상기 전달 트랜지스터(23)로 공급되는 신호이다. 상기 신호 (CURMIR)는 상기 초기화 동작시부터 독출 동작 종료시까지 상기 노드 (S0)와 상기 데이터 래치 회로(25) 및 상기 메모리 셀(10)로 상기 전류를 공급하기 위해 상기 전류원(24)으로 공급되는 신호이다. 상기 신호 (BLSHF)는 상기 초기화 동작시부터 독출 동작 종료시까지 상기 메모리 셀 어레이(10)와 상기 데이터 래치 회로(25) 및 상기 노드 (S0)를 연결시키기 위해 상기 차단 트랜지스터(21)로 공급되는 신호이다.
상기 독출 구간에서는 상기 전류원(24)으로부터 상기 비트 라인(B/L)과 상기 노드 (S0)로 상기 전류가 공급된다. 상기 신호 (Olatch)는 상기 데이터 래치 회로(25)에 저장된 상기 데이터를 반전시키기 위해 상기 센싱 트랜지스터(26b)로 공급되는 신호이다. 상기 신호 (SPB)는 상기 데이터 래치 회로(25)에 상기 입력 데이터를 공급하기 위해 상기 입력 트랜지스터(27)로 공급되는 신호이다. 상기 신호들(Osac), (nOsac)은 상기 데이터 래치 회로(25)에 저장되어 있는 상기 데이터를 상기 입/출력 트랜지스터(29)로 전달하기 위해 상기 삼상 인버터(28)로 공급되는 신호이다. 상기 신호 (YA)는 상기 입/데이터들을 상기 데이터 래치 회로(25) 및 상기 데이터 라인(D/L)으로 전달하기 위해 상기 입/출력 트랜지스터(29)로 공급되는 신호이다.
상기 메모리 셀에 저장된 데이터를 독출하는 동작은 프로그램 동작후에 이루어지게 된다. 상기 초기화 동작시 상기 데이터 래치 회로(25)의 전압 레벨은 상기 프로그램 동작으로 인해 전원 전압(VCC) 레벨로 발전(develop)되어 있다. 상기 초기화 동작시에 전압 레벨이 발전된 상기 데이터 래치 회로(25)의 노드 (set) 및 상기 노드 (S0)가 정해진 초기화 동작 구간 동안 정상적으로 초기화되지 않는 경우가 발생된다. 상기 노드들 (S0), (set)이 초기화되지 않으면, 독출 동작시 잘못된 데이터가 출력되는 독출 페일(fail)이 발생된다.
따라서 본 발명의 목적은 독출 동작시 발생되는 독출 페일을 방지할 수 있는 플래시 메모리 장치의 페이지 버퍼를 제공하는 것이다.
도 1은 종래의 기술에 따른 페이지 버퍼의 회로도;
도 2는 종래의 기술에 따른 페이지 버퍼의 동작 타이밍도;
도 3은 본 발명에 따른 페이지 버퍼의 회로도; 그리고
도 4는 본 발명에 따른 페이지 버퍼의 동작 타이밍도이다.
*도면의 주요 부분에 대한 부호 설명
10, 100 : 메모리 셀 어레이 20, 200 : 페이지 버퍼
21, 210 : 차단 트랜지스터 22, 220 : 방전 트랜지스터
23, 230 : 전달 트랜지스터 24, 240 : 전류원
25, 250 : 래치 회로 26a, 26b, 261, 262 : 센싱 트랜지스터
27, 270 : 입력 트랜지스터 28, 280 : 삼상 인버터
29, 290 : 입/출력 트랜지스터
(구성)
상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 정보를 저장하기 위한 메모리 셀 어레이를 구비한 플래시 메모리 장치에 있어서: 상기 메모리 셀 어레이에 연결되는 적어도 하나의 비트 라인과; 래치 회로와; 소거, 기입 및 독출 동작 이전의 초기화 동작을 알리는 제 1 제어 신호에 응답해서 대응하는 비트 라인 및 래치 회로를 초기화하는 초기화 회로와; 데이터 라인과; 상기 기입 동작 동안에 데이터 기입을 알리는 제 2 제어 신호에 응답해서 상기 데이터 라인으로부터 공급되는 입력 데이터를 상기 래치 회로로 전달하는 제 1 스위치 회로 및; 상기 독출 동작 동안에 데이터 출력을 알리는 제 3 및 제 4 제어 신호들에 응답해서, 상기 비트 라인을 통해 메모리 셀 어레이로부터 독출되는 셀 데이터를 상기 데이터 라인으로 전달하는 제 2 스위치 회로를 포함하되, 상기 제 1 및 제 2 스위치 회로들은, 상기 초기화 동작 동안에 상기 제 2, 제 3 및 제 4 제어 신호들에 응답해서 상기 초기화 회로와 동시에 상기 비트 라인을 방전한다.
이 실시예에 있어서, 상기 제 3 및 제 4 신호들은, 상보적인 전압 레벨을 가진다.
(작용)
이와같은 장치에 의해서, 초기화 동작 동안 대응하는 노드와 데이터 래치 회로를 완전히 초기화함으로써, 독출 동작시에 발생되는 독출 페일을 방지할 수 있다.
(실시예)
이하 본 발명의 실시예에 따른 참조도면들 도 3 및 4에 의거하여 상세히 설명한다.
도 3을 참조하면, 본 발명의 신규한 페이지 버퍼는 데이터 래치 회로와 제 1 및 제 2 방전 회로들을 제공한다. 상기 제 1 및 제 2 방전 회로들은 독출 동작 이전의 초기화 동작시에 제 1, 제 2 및 제 3 제어 신호들에 응답해서 상기 데이터 래치 회로에 저장된 데이터를 초기화한다.
도 3은 본 발명에 따른 페이지 버퍼의 회로 구성을 보여주는 회로도이다.
도 3을 참조하면, 상기 페이지 버퍼(200)는 차단 트랜지스터(210), 방전 트랜지스터(220), 전달 트랜지스터(230), 전류원(240), 데이터 래치 회로(250), 센싱 트랜지스터들(261, 262), 입력 트랜지스터(270), 삼상 인버터(280) 그리고 입/출력 트랜지스터(290)를 포함한다. 상기 차단 트랜지스터(210)는 상기 메모리 셀 어레이(100)와 상기 전달 트랜지스터(230)의 사이에 형성되는 전류 통로 및 신호 (BLSHF)에 의해 제어되는 게이트를 포함한다. 상기 방전 트랜지스터(220)는 상기 노드 (S0)와 상기 데이터 래치 회로(250)의 접속점과 상기 접지 전원(VSS) 사이에 형성되는 전류 통로 및 신호 (DCB)에 의해 제어되는 게이트를 포함한다. 상기 전달 트랜지스터(230)는 상기 차단 트랜지스터(210)와 상기 노드 (S0)의 접속점과 상기 데이터 래치 회로(250)의 사이에 형성되는 전류 통로 및 신호 (SBL)에 의해 제어되는 게이트를 포함한다.
상기 전류원(240)은 상기 전압 전원(VCC)과 상기 노드 (S0) 사이에 형성되는 전류 통로 및 신호 (CURMIR)에 의해 제어되는 게이트를 포함한다. 상기 데이터 래치 회로(250)는 상호 입/출력 단자들이 교차되도록 연결된 반전기들(In1, In2)을 포함하고 그리고 상기 차단 트랜지스터(210)와 상기 전달 트랜지스터(230)의 상기 전류 통로들을 통해 상기 메모리 셀 어레이(100)와 연결되어 있다. 상기 센싱 트랜지스터들(261, 262)은 상기 데이터 래치 회로(250)와 상기 접지 전압(VSS)의 사이에 형성되는 전류 통로 및 상기 노드 (S0)에 챠지되는 전위 및 신호 (Olatch)에 의해 각각 제어되는 게이트들을 포함한다. 상기 입력 트랜지스터(270)는 상기 데이터 래치 회로(250)와 상기 입/출력 트랜지스터(290)의 사이에 형성되는 전류 통로 및 신호 (SPB)에 의해 제어되는 게이트를 포함한다.
상기 삼상 인버터(280)는 PMOS 트랜지스터들(P1, P2) 및 NMOS 트랜지스터들(N1, N2)을 포함한다. 상기 PMOS 트랜지스터(P1)는 전원 전압(VCC)과 상기 PMOS 트랜지스터(P2)의 사이에 형성되는 전류 통로 및 신호 (nOsac)에 의해 제어되는 게이트를 포함한다. 상기 PMOS 트랜지스터(P2)는 상기 입력 트랜지스터(270)와 상기 입/출력 트랜지스터(290)의 접속점과 상기 PMOS 트랜지스터(P1)의 사이에 형성되는 전류 통로 및 상기 데이터 래치 회로(250)에서 출력되는 데이터에 의해 제어되는 게이트를 포함한다. 상기 NMOS 트랜지스터(N1)는 상기 입력 트랜지스터(270)와 상기 입/출력 트랜지스터(290)의 접속점과 상기 NMOS 트랜지스터(N2)의 사이에 형성되는 전류 통로 및 상기 데이터 래치 회로(250)에서 출력되는 데이터에 의해 제어되는 게이트를 포함한다. 상기 NMOS 트랜지스터(N2)는 상기 NMOS 트랜지스터(N1)와 접지 전압(VSS)의 사이에 형성되는 전류 통로 및 신호 (Osac)에 의해 제어되는 게이트를 포함한다. 상기 입/출력 트랜지스터(290)는 상기 입력 트랜지스터(281)의 드레인과 상기 삼상 인버터(280)의 출력 단자와의 접속점과 상기 데이터 라인(D/L)의 사이에 형성되는 전류 통로 및 신호 (YA)에 의해 제어되는 게이트를 포함한다.
도 4는 본 발명에 따른 페이지 버퍼의 동작 타이밍도이다.
도 4를 참조하면, 상기 페이지 버퍼(200)의 독출 동작은 초기화 구간, 독출 구간으로 구분된다. 상기 초기화 구간에는 신호들 (DCB), (SBL), (CURMIR), (BLSHF), (Olatch)이 상기 페이지 버퍼(200)로 공급된다. 상기 신호 (DCB)는 상기 초기화 구간에서 상기 노드 (S0)와 상기 데이터 래치 회로(250)의 노드 (set)를 초기화시키기 위해 상기 방전 트랜지스터(210)로 공급되는 신호이다. 상기 신호 (SBL)는 상기 초기화 구간에서 상기 데이터 래치 회로(250)와 상기 방전 트랜지스터(220)를 연결시키기 위해 상기 전달 트랜지스터(230)로 공급되는 신호이다. 상기 신호 (CURMIR)는 상기 초기화 구간부터 종료 구간까지 상기 노드 (S0)와 상기 데이터 래치 회로(250) 및 상기 메모리 셀 스트링(100)에 상기 전원 전압(VCC)에 대응되는 전류를 공급하기 위해 상기 전류원(230)에 공급되는 신호이다. 상기 신호 (BLSHF)는 상기 초기화 구간부터 독출 구간까지 상기 메모리 셀 어레이(110)와 상기 데이터 래치 회로(250) 및 상기 노드 (S0)를 연결시키기 위해 상기 차단 트랜지스터(210)에 공급되는 신호이다.
상기 독출 구간에는 선택된 비트 라인(B/L)과 상기 노드 (S0)에 상기 전류원(240)으로부터 상기 전원 전압(VCC)에 해당하는 전류가 공급된다. 상기 신호 (Olatch)는 상기 독출 구간에서 상기 데이터 래치 회로(250)에 저장된 데이터의 전압 레벨을 반전시키기 위해 상기 센싱 트랜지스터(262)로 공급되는 신호이다. 상기 신호들(Osac), (nOsac)은 초기화 구간에서 상기 데이터 래치 회로(250)를 초기화하고 그리고 독출 구간에서 상기 데이터 래치 회로(250)에 저장된 상기 데이터를 상기 입/출력 트랜지스터(290)로 출력하기 위해 상기 삼상 인버터(280)로 공급되는 신호이다. 상기 신호 (YA)는 상기 삼상 인버터(280)로부터 공급되는 상기 데이터를 상기 데이터 라인(D/L)으로 출력하기 위해 상기 입/출력 트랜지스터(290)로 공급되는 신호이다.
이하 도 3 및 도 4를 참조하여 본 발명에 따른 페이지 버퍼의 동작이 설명된다.
도 3 및 도 4를 참조하면, 상기 페이지 버퍼(200)는 메모리 셀 어레이(100)에 프로그램되어 있는 데이터를 감지하고 증폭하는 동작을 한다. 상기 초기화 구간은 상기 페이지 버퍼(200)내의 상기 노드 (S0)와 상기 데이터 래치 회로(250)의 노드 (set)를 초기화시키는 구간이다. 상기 방전 트랜지스터(220)는 상기 신호 (DCB)의 제어에 의해 선택된 상기 비트 라인(B/L)에 연결된 상기 노드들 (S0), (set)을 초기화시킨다. 상기 전달 트랜지스터(230)는 상기 신호 (SBL)의 제어에 의해 상기 데이터 래치 회로(250)와 상기 노드 (S0)를 연결시킨다. 상기 전류원(240)은 상기 신호 (CURMIR)의 제어에 의해 상기 초기화 구간에서 상기 노드 (S0)와 상기 데이터 래치 회로(250)에 소정의 전류를 공급한다. 상기 초기화 동작시에는 상기 전류원(240)이 공급하는 상기 전류의 양보다 상기 방전 트랜지스터(220)가 방전하는 전류의 양이 많기 때문에 초기화 동작이 수행된다.
상기 차단 트랜지스터(240)는 상기 신호 (CURMIR)의 제어에 의해 상기 메모리 셀 어레이(100)와 상기 페이지 버퍼(200)를 연결시키고, 상기 독출 동작 동안에 상기 메모리 셀 어레이(100)로부터 상기 페이지 버퍼(200)로 공급되는 과다한 전류를 차단한다. 상기 센싱 트랜지스터(261)는 상기 전류원(240)으로부터 상기 노드 (S0)에 공급되는 상기 전류의 제어에 의해 상기 메모리 셀 어레이(100)로부터 출력되는 상기 데이터를 센싱한다. 상기 데이터 래치 회로(250)에 저장되어 있는 상기 데이터는 상기 초기화 구간에 상기 전원 전압(VCC)으로부터 상기 방전 트랜지스터(220)의 전류 통로를 통해 상기 접지 전원(VSS)으로 방전된다. 이때, 상기 삼상 인버터(280)의 상기 NMOS 트랜지스터들(N1, N2)의 게이트들로 상기 데이터 래치 회로(250)의 상기 데이터와 상기 신호 (Osac)가 각각 공급된다. 이로써, 상기 삼상 인버터(280)는 상기 반전 트랜지스터(220)와 동시에 상기 노드들(S0), (set)에 챠지되는 전류를 초기화한다.
상기 독출 동작 동안 상기 메모리 셀 어레이(100)에 구비된 메모리 셀들의 온/오프 여부를 검증하기 위하여 상기 메모리 셀들에 연결되어 있는 상기 워드 라인들(W/L)과 상기 비트 라인들(B/L)에 프로그램 전압(program voltage)보다 낮은 레벨의 일정한 전압이 인가된다. 상기 메모리 셀이 정상적으로 프로그램되지 않은 셀 즉, 온-셀이라고 가정하면, 상기 차단 트랜지스터(210)를 통해 상기 비트 라인(B/L)으로 공급되는 상기 전류는 상기 메모리 셀들을 통해 방전된다. 이로써, 상기 노드 (S0)의 전압 레벨은 '0V'를 유지한다. 상기 메모리 셀이 정상적으로 프로그램된 셀 즉, 오프-셀이라고 가정하면, 상기 차단 트랜지스터(210)를 통해 상기 비트 라인(B/L)으로 공급되는 상기 전류는 프로그램된 상기 메모리 셀의 드레솔드 전압(Vth)의 상승으로 인해서 방전되는 양이 감소된다. 이로써, 상기 노드들 (S0), (set)의 전압 레벨은 전압 전원(VCC) 레벨로 발전된다.
상기 센싱 트랜지스터(262)는 상기 신호 (Olatch)의 제어에 의해 상기 데이터 래치 회로(260)에 저장되는 데이터를 센싱한다. 예컨대, 상기 온-셀일 경우 즉, 상기 노드 (S0)에 '0V'의 상기 전류가 챠지되면 상기 반전기(In1)의 출력 단자에는 전압 전원(VCC) 레벨로 반전된 상기 전류가 인가된다. 이때, 상기 센싱 트랜지스터(262)의 전류 통로는 상기 신호 (Olatch)의 제어에 의해 도통되고 그리고 상기 센싱 트랜지스터(261)의 전류 통로는 차단되어 상기 반전기(In2)의 출력 단자의 전압 레벨은 상기 전압 전원(VCC) 레벨로 유지된다. 이로써, 상기 데이터는 상기 '0V'로 유지되어 래치된다.
상기 오프-셀일 경우 즉, 상기 노드 (S0)에 상기 전압 전원(VCC) 레벨의 상기 전류가 공급되면 상기 센싱 트랜지스터들(261, 262)의 상기 전류 통로들이 도통되어 상기 반전기(In2)의 출력 단자에는 '0V'가 인가된다. 이로써, 상기 데이터는 상기 전압 전원(VCC) 레벨로 반전되어 래치된다. 상기 삼상 인버터(280)는 신호들(Osac), (nOsac)의 제어에 의해 상기 데이터를 상기 입/출력 트랜지스터(290)로 출력한다. 상기 입/출력 트랜지스터(290)는 상기 신호 (YA)의 제어에 의해 상기 데이터를 상기 데이터 라인(D/L)으로 출력한다.
본 발명에 따른 페이지 버퍼는 상기 초기화 구간에서 상기 신호들 (DCB), (Osac)로 상기 데이터 래치 회로(250) 및 상기 노드 (S0)를 초기화한다. 상기 데이터 래치 회로(250) 및 상기 노드 (S0)를 상기 방전 트랜지스터(220) 및 상기 삼상 인버터(280)를 이용하여 접지 전압 레벨(0V)로 완전히 방전시킴으로써, 독출 동작시 발생되는 페이지 버퍼의 독출 페일을 방지할 수 있다.
상기한 바와같이, 초기화 동작 동안에 데이터 래치 회로를 완전히 초기화시킴으로써, 독출 동작시 발생되는 독출 페일을 방지할 수 있다.

Claims (2)

  1. 정보를 저장하기 위한 메모리 셀 어레이를 구비한 플래시 메모리 장치에 있어서:
    상기 메모리 셀 어레이에 연결되는 적어도 하나의 비트 라인과;
    래치 회로와;
    소거, 기입 및 독출 동작 이전의 초기화 동작을 알리는 제 1 제어 신호에 응답해서 대응하는 비트 라인 및 래치 회로를 초기화하는 초기화 회로와;
    데이터 라인과;
    상기 기입 동작 동안에 데이터 기입을 알리는 제 2 제어 신호에 응답해서 상기 데이터 라인으로부터 공급되는 입력 데이터를 상기 래치 회로로 전달하는 제 1 스위치 회로 및;
    상기 독출 동작 동안에 데이터 출력을 알리는 제 3 및 제 4 제어 신호들에 응답해서, 상기 비트 라인을 통해 메모리 셀 어레이로부터 독출되는 셀 데이터를 상기 데이터 라인으로 전달하는 제 2 스위치 회로를 포함하되,
    상기 제 1 및 제 2 스위치 회로들은,
    상기 초기화 동작 동안에 상기 제 2, 제 3 및 제 4 제어 신호들에 응답해서 상기 초기화 회로와 동시에 상기 비트 라인을 방전하는 것을 특징으로 하는 플래시 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 3 및 제 4 신호들은,
    상보적인 전압 레벨을 가지는 것을 특징으로 하는 플래시 메모리 장치.
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