KR100685609B1 - 페이지 버퍼 - Google Patents

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KR100685609B1
KR100685609B1 KR1020040001651A KR20040001651A KR100685609B1 KR 100685609 B1 KR100685609 B1 KR 100685609B1 KR 1020040001651 A KR1020040001651 A KR 1020040001651A KR 20040001651 A KR20040001651 A KR 20040001651A KR 100685609 B1 KR100685609 B1 KR 100685609B1
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양철우
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Abstract

본 발명은 페이지 버퍼에 관한 것으로, 메모리 셀 스트링으로부터 출력되는 출력 데이터를 저장하고 제 1 제어 신호에 따라 출력 데이터를 데이터 라인으로 출력하기 위한 데이터 래치 회로와, 다수의 제어 신호에 따라 상기 데이터 래치 회로를 제어하기 위한 제어 회로와, 제 2 제어 신호에 따라 입력 데이터를 상기 데이터 래치 회로에 공급하기 위한 입력 회로와, 프로그램 검증 및 소거 검증을 위한 신호에 따라 발생되는 제 3 및 제 4 제어 신호에 따라 출력 데이터를 출력하기 위한 데이터 출력 버퍼와, 상기 프로그램 검증 및 소거 검증을 위한 신호에 따라 상기 데이터 라인의 전위를 조절하기 위한 스위치를 포함하여 프로그램 및 소거 검증을 위한 추가적인 트랜지스터를 필요로 하지 않아 면적을 감소시킬 수 있는 페이지 버퍼가 제시된다.
페이지 버퍼, 데이터 출력 버퍼, 프로그램 검증, 소거 검증, 면적 축소

Description

페이지 버퍼{Page buffer}
도 1은 종래의 페이지 버퍼의 회로도.
도 2는 종래의 프로그램 검증을 위한 페이지 버퍼의 회로도.
도 3은 종래의 소거 검증을 위한 페이지 버퍼의 회로도.
도 4는 종래의 페이지 버퍼를 구성하는 데이터 출력 버퍼의 회로도.
도 5는 본 발명에 따른 페이지 버퍼에 적용되는 데이터 출력 버퍼의 회로도.
도 6(a) 내지 도 6(c)는 본 발명에 따른 데이터 출력 버퍼의 동작에 따른 출력 파형도.
도 7은 본 발명에 따른 페이지 버퍼의 회로도.
<도면의 주요 부분에 대한 부호의 설명>
600 : 페이지 버퍼 610 : 방전 트랜지스터
620 : 전달 트랜지스터 630 : 전류원
640 : 차단 트랜지스터 650 : 센싱 트랜지스터
660 : 데이터 래치 회로 670 : 반전 트랜지스터
681 : 입력 트랜지스터 682 : 데이터 출력 버퍼
690 : 입/출력 트랜지스터 700 : 트랜지스터
710 : 인버터 720 : PMOS 트랜지스터
730 : NMOS 트랜지스터
본 발명은 페이지 버퍼에 관한 것으로, 특히 데이터의 출력과 함께 프로그램 검증 및 소거 검증을 실시할 수 있는 데이터 출력 버퍼를 사용하고, 프로그램 및 소거 검증을 위한 추가적인 트랜지스터를 필요로 하지 않아 면적을 감소시킬 수 있는 페이지 버퍼에 관한 것이다.
최근 전기적으로 프로그램(program)과 소거(erase)가 가능하며, 일정 주기로 데이터를 재작성하는 리프레시(refresh) 기능이 필요없는 반도체 메모리 소자의 수요가 증가하고 있다. 그리고, 많은 데이터(data)를 저장할 수 있는 대용량 메모리 소자의 개발을 위해서 메모리 셀(memory cell)의 고집적화 기술이 개발되고 있다. 메모리 셀의 고집적화를 위해 복수개의 셀들이 직렬로 연결되어 한 개의 스트링(string)을 구성하고 두개의 스트링이 한 개의 콘텍(contact)을 공유하는 NAND형 플래쉬 메모리(NAND flash memory)가 개발되었다. NAND형 플래쉬 메모리의 소거 및 프로그램은 F-N 터널링(tunneling) 방식을 이용하여 플로팅 게이트(floating gate)에 전자를 주입하거나 방출하면서 메모리 셀의 문턱 전압을 제어함으로써 이루어진다.
따라서, 소거된 셀은 플로팅 게이트의 전자가 방출되어 음(negative)의 문턱 전압을 가지며, 프로그램된 셀은 플로팅 게이트로 전자가 주입되어 양(positive)의 문턱 전압을 가진다. 그러나, NAND형 플래쉬 메모리 장치의 경우 전하 이득(gain)이나 전하 손실(loss)에 의한 불량이 발생하며, 이러한 특성과 관련하여 여러가지 검증을 수행하고 있다. 이러한 정상적인 프로그램 및 소거 여부를 검증하기 위하여 페이지 버퍼(page buffer)가 사용된다.
도 1은 종래의 페이지 버퍼의 회로도이다.
도 1을 참조하면, 페이지 버퍼(100)는 방전 트랜지스터(110), 전달 트랜지스터(120), 전류원(130), 차단 트랜지스터(140), 센싱 트랜지스터(150), 데이터 래치 회로(160), 반전 트랜지스터(170), 입력 트랜지스터(181), 데이터 출력 버퍼(182) 그리고 입/출력 트랜지스터(190)로 구성되어 있다. 페이지 버퍼(100)는 초기화 구간, 센싱 구간, 저장 구간 및 종료 구간을 통해 메모리 셀 스트링으로부터 출력되는 출력 데이터(OUTDATA)를 감지 및 증폭하는 동작을 한다. 방전 트랜지스터(110)는 신호(PBRST)에 따라 초기화 구간에 데이터 래치 회로(260)와 노드(S0)를 초기화시킨다. 전달 트랜지스터(120)는 신호(PGMi)에 따라 초기화 구간에서 데이터 래치 회로(160)와 노드(S0)를 초기화시킨다. 전류원(130)은 신호(PRECHb)에 따라 초기화 구간에서 노드(S0)와 데이터 래치 회로(160)에 소정의 전류(I)를 공급한다. 그러 나, 초기화 구간에서는 전류원(130)이 공급하는 전류(I)의 양보다 방전 트랜지스터(110)가 방전하는 전류(Id)의 양이 많기 때문에 초기화 동작이 수행된다.
차단 트랜지스터(140)는 신호(BSLe)에 따라 메모리 셀 스트링과 페이지 버퍼(100)를 연결시키기 위해 초기화 구간에서 구동된다. 센싱 트랜지스터(150)는 전류원(130)으로부터 노드(S0)에 공급되는 전류(I)에 따라 초기화 구간에서 도통된다. 데이터 래치 회로(160)는 센싱 구간동안 메모리 셀 스트링으로부터 출력되는 출력 데이터를 저장하고 종료 구간에서 신호(LATCH)에 따라 출력 데이터를 데이터 라인(DL)으로 출력한다. 반전 트랜지스터(170)는 저장 구간에서 데이터 래치 회로(160)에 저장된 출력 데이터를 반전시킨다. 입력 트랜지스터(181)는 신호 (DIN)에 따라 입력 데이터(INDATA)를 데이터 래치 회로(160)에 공급한다. 데이터 출력 버퍼(182)는 신호들(DO 및 nDO)에 따라 출력 데이터를 입/출력 트랜지스터(190)로 출력한다. 입/출력 트랜지스터(190)는 신호(YA)에 따라 데이터 라인(DL)으로부터 공급되는 입력 데이터(INDATA)를 신호(YB)에 따라 구동되는 트랜지스터(200)를 통해 데이터 래치 회로(160)로 공급하고, 데이터 래치 회로(160)로부터 공급되는 출력 데이터를 데이터 라인(DL)으로 출력한다.
도 2는 종래의 프로그램 검증을 위한 페이지 버퍼의 회로도이다. 도시된 바와 같이 도 1에서 설명된 페이지 버퍼에 더하여 PMOS 트랜지스터(211 내지 21n), NMOS 트랜지스터(220) 및 인버터(230)를 더 포함하여 구성된다. PMOS 트랜지스터(211 내지 21n)는 페이지 버퍼의 노드(Q)에 게이트 단자가 접속되고, 소오스 단자는 전원 단자(Vcc)에 접속되며, 드레인 단자는 공통 노드(P0)에 접속된다. 그리고, NMOS 트랜지스터(220)는 프로그램 검증을 위한 신호(PVER)가 게이트 단자로 입력되고, 드레인 단자는 노드(P0)에 접속되며, 소오스 단자는 접지 단자(Vss)에 접속된다. 또한, 인버터(230)는 노드(P0)의 전위를 반전시켜 프로그램 패스 신호(P_PASS)를 출력한다.
NAND형 플래쉬 메모리 소자는 프로그램을 실시할 경우에는 로우 레벨의 데이터를 페이지 버퍼에 입력하고, 프로그램을 실시하지 않을 경우에는 하이 레벨의 데이터를 페이지 버퍼에 입력하게 된다. 프로그램된 셀은 검증을 실시한 후 데이터가 하이 레벨로 바뀜으로써 더이상 프로그램이 실시되지 않고, 완전히 프로그램되지 않은 셀은 검증을 실시한 후에도 계속 로우 레벨의 데이터를 유지함으로써 다시 프로그램을 실시하게 된다. 이러한 프로그램 및 검증을 반복함으로써 결국 모든 셀들이 프로그램되면 모든 데이터가 하이 레벨로 바뀌게 된다.
모든 셀이 프로그램되어 하이 레벨의 데이터를 유지하면 프로그램 검증 신호(PVER)에 따라 구동되는 NMOS 트랜지스터(220)에 의해 공통 노드(P0)는 로우 레벨을 유지하고, 인버터(230)를 통해 반전되어 하이 레벨의 프로그램 패스 신호(P_PASS)가 출력된다. 그러나, 하나의 셀이라도 프로그램되지 않아 로우 레벨의 데이터를 유지하면 PMOS 트랜지스터(211 내지 21n)가 턴온되어 공통 노드(P0)는 하이 레벨을 유지하고, 인버터(230)를 통해 반전되어 로우 레벨의 프로그램 패스 신호(P_PASS)가 출력된다. 따라서, 프로그램을 재실시하게 된다.
도 3은 종래의 소거 검증을 위한 페이지 버퍼의 회로도이다. 도시된 바와 같이 도 1에서 설명된 페이지 버퍼에 더하여 NMOS 트랜지스터(241 내지 24n), PMOS 트랜지스터(250) 및 인버터(230)를 더 포함하여 구성된다. NMOS 트랜지스터(241 내지 24n)는 페이지 버퍼의 노드(Q)에 게이트 단자가 접속되고, 드레인 단자는 공통 노드(N0)에 접속되며, 소오스 단자는 접지 단자(Vss)에 접속된다. 그리고, PMOS 트랜지스터(250)는 소거 검증을 위한 신호(EVER)가 게이트 단자로 입력되고, 소오스 단자는 전원 단자(Vcc)에 접속되며, 드레인 단자는 공통 노드(N0)에 접속된다. 또한, 인버터(230)는 노드(N0)의 전위를 반전시켜 소거 패스 신호(E_PASS)를 출력한다.
NAND형 플래쉬 메모리 소자는 소거되었을 경우 하이 레벨의 데이터가 페이지 버퍼에 입력되고, 소거되지 않았을 경우 로우 레벨의 데이터가 페이지 버퍼에 입력된다. 소거된 셀은 검증을 실시한 후 데이터가 로우 레벨로 바뀜으로써 더이상 소거를 실시하지 않고, 완전히 소거되지 않은 셀은 검증을 실시한 후에도 계속 하이 레벨의 데이터를 유지함으로써 다시 소거를 실시하게 된다. 이러한 소거 및 검증을 반복함으로써 결국 모든 셀들이 소거되면 모든 데이터가 로우 레벨로 바뀌게 된다.
모든 셀이 소거되어 로우 레벨의 데이터를 유지하면 소거 검증 신호(EVER)에 따라 구동되는 PMOS 트랜지스터(250)에 의해 공통 노드(N0)는 하이 레벨을 유지하고, 인버터(230)를 통해 반전되어 로우 레벨의 소거 패스 신호(E_PASS)가 출력된다. 그러나, 하나의 셀이라도 소거되지 않아 하이 레벨의 데이터를 유지하면 NMOS 트랜지스터(241 내지 24n)가 턴온되어 공통 노드(N0)는 로우 레벨을 유지하고, 인 버터(230)를 통해 반전되어 하이 레벨의 소거 패스 신호(E_PASS)가 출력된다. 따라서, 소거를 재실시하게 된다.
도 4는 종래의 페이지 버퍼를 구성하는 데이터 출력 버퍼의 회로도이다.
제 1 인버터(I41)는 출력 데이터(OUTDAT)를 반전시켜 신호(nDO)를 출력하고, 제 2 및 제 3 인버터(I42 및 I43)는 출력 데이터(OUTDATA)를 지연시켜 신호(DO)를 출력한다.
전원 단자(Vcc)와 노드(YO) 사이에 제 1 PMOS 트랜지스터(P41)와 제 2 PMOS 트랜지스터(P42)가 직렬 접속되는데, 제 1 PMOS 트랜지스터(P41)는 신호(nDO)에 의해 구동되고, 제 2 PMOS 트랜지스터(P42)는 노드(Q)의 전위에 따라 구동된다. 그리고, 노드(YO)와 접지 단자(Vss) 사이에 제 1 NMOS 트랜지스터(N41)와 제 2 NMOS 트랜지스터(N42)가 직렬 접속되는데, 제 1 NMOS 트랜지스터(N41)는 노드(Q)의 전위에 따라 구동되고, 제 2 NMOS 트랜지스터(N42)는 신호(DO)에 따라 구동된다.
상기와 같이 구성되는 데이터 출력 버퍼는 출력 데이터(OUTDATA)가 하이 레벨일 때 신호(nDO)는 로우 레벨로 되고, 신호(DO)는 하이 레벨로 된다. 이에 의해 로우 레벨의 신호(nDO)에 의해 제 1 PMOS 트랜지스터(P41)는 턴온되고, 하이 레벨의 신호(DO)에 의해 제 2 NMOS 트랜지스터(N42)는 턴온된다. 따라서, 노드(Q)의 전위에 의해 제 2 PMOS 트랜지스터(P42) 또는 제 1 NMOS 트랜지스터(N41)가 구동되어 노드(Q)의 전위가 반전되고, 노드(YO)는 노드(Q)의 전위가 반전된 전위의 레벨이 된다.
상기와 같이 구성되는 종래의 페이지 버퍼는 프로그램 및 소거 검증을 위한 트랜지스터를 필요로 한다. 이에 따라 추가적인 트랜지스터의 필요에 의해 페이지 버퍼의 면적이 증가하게 되는 단점이 있다.
본 발명의 목적은 프로그램 및 소거 검증을 위한 추가적인 트랜지스터를 필요로 하지 않아 면적을 감소시킬 수 있는 페이지 버퍼를 제공하는데 있다.
본 발명의 다른 목적은 데이터의 출력과 함께 프로그램 검증 및 소거 검증을 실시할 수 있는 데이터 출력 버퍼를 사용하는 페이지 버퍼를 제공하는데 있다.
본 발명에 따른 페이지 버퍼는 메모리 셀 스트링으로부터 출력되는 출력 데이터를 저장하고 제 1 제어 신호에 따라 출력 데이터를 데이터 라인으로 출력하기 위한 데이터 래치 회로와, 다수의 제어 신호에 따라 상기 데이터 래치 회로를 제어하기 위한 제어 회로와, 제 2 제어 신호에 따라 입력 데이터를 상기 데이터 래치 회로에 공급하기 위한 입력 회로와, 프로그램 검증 및 소거 검증을 위한 신호에 따라 발생되는 제 3 및 제 4 제어 신호에 따라 출력 데이터를 출력하기 위한 데이터 출력 버퍼와, 상기 프로그램 검증 및 소거 검증을 위한 신호에 따라 상기 데이터 라인의 전위를 조절하기 위한 스위치를 포함한다.
상기 데이터 출력 버퍼는 상기 출력 데이터와 상기 프로그램 검증을 위한 신 호를 입력하여 상기 제 3 제어 신호를 출력하기 위한 제 1 NOR 게이트와, 상기 출력 데이터와 상기 소거 검증을 위한 신호를 입력하기 위한 제 2 NOR 게이트와, 상기 제 2 NOR 게이트의 출력 신호를 반전시켜 상기 제 4 제어 신호를 출력하기 위한 인버터와, 상기 제 3 및 제 4 제어 신호에 따라 상기 데이터 래치 회로의 출력 신호를 반전시키기 위한 삼상 인버터를 포함한다.
상기 삼상 인버터는 전원 단자와 출력 단자 사이에 직렬 접속된 제 1 및 제 2 PMOS 트랜지스터와, 상기 출력 단자와 접지 단자 사이에 직렬 접속된 제 1 및 제 2 NMOS 트랜지스터를 포함하며, 상기 제 1 PMOS 트랜지스터는 상기 제 3 제어 신호에 따라 구동되고, 상기 제 2 NMOS 트랜지스터는 상기 제 4 제어 신호에 따라 구동된다.
상기 스위치는 상기 소거 검증을 위한 신호를 반전시키기 위한 인버터와, 전원 단자와 상기 데이터 라인 사이에 접속되어 상기 인버터의 출력 신호에 따라 구동되는 PMOS 트랜지스터와, 상기 데이터 라인과 접지 단자 사이에 접속되어 상기 프로그램 검증을 위한 신호에 따라 구동되는 NMOS 트랜지스터를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 5는 본 발명에 따른 페이지 버퍼에 적용되는 데이터 출력 버퍼의 회로도이다.
제 1 NOR 게이트(510)는 출력 데이터(OUTDATA)와 프로그램 검증을 위한 신호(PVER)를 입력하여 논리 조합하여 제1 제어신호(PSETb)를 출력한다. 제 2 NOR 게이트(520)는 출력 데이터(OUTDATA)와 소거 검증을 위한 신호(EVER)를 입력하여 논리 조합하고, 인버터(530)는 제 2 NOR 게이트(520)의 출력 신호를 반전시켜 제2 제어신호(NSET)를 출력한다.
전원 단자(Vcc)와 노드(YO) 사이에 제 1 PMOS 트랜지스터(P51)와 제 2 PMOS 트랜지스터(P52)가 직렬 접속되는데, 제 1 PMOS 트랜지스터(P51)는 제1 제어신호(PSETb)에 의해 구동되고, 제 2 PMOS 트랜지스터(P42)는 노드(Q)의 전위에 따라 구동된다. 그리고, 노드(YO)와 접지 단자(Vss) 사이에 제 1 NMOS 트랜지스터(N51)와 제 2 NMOS 트랜지스터(N52)가 직렬 접속되는데, 제 1 NMOS 트랜지스터(N51)는 노드(Q)의 전위에 따라 구동되고, 제 2 NMOS 트랜지스터(N52)는 제2 제어신호(NSET)에 따라 구동된다.
상기와 같이 구성되는 본 발명에 따른 데이터 출력 버퍼의 구동 방법을 도 6(a) 내지 도 6(c)을 참조하여 설명하면 다음과 같다. 도 6(a)는 일반적인 데이터 출력을 위한 파형도이고, 도 6(b)는 프로그램 검증을 위한 출력 파형도이며, 도 6(c)는 소거 검증을 위한 출력 파형도이다.
먼저, 도 6(a)를 참조하면, 출력 데이터(OUTDATA)가 로우 레벨이고, 일반적인 데이터 출력을 위해 프로그램 검증을 위한 신호(PVER) 및 소거 검증을 위한 신호(EVER)가 모두 로우 레벨로 인가되면 제 1 NOR 게이트(510)는 하이 레벨의 제1 제어신호(PSETb)를 출력한다. 그리고, 제 2 NOR 게이트(520)는 하이 레벨의 신호를 출력하고, 이 신호가 인버터(530)에 의해 반전되어 로우 레벨의 제2 제어신호(NSET)가 출력된다. 하이 레벨의 제1 제어신호(PSETb)에 의해 제 1 PMOS 트랜지스터(P51)가 턴오프되고, 로우 레벨의 제2 제어신호(NSET)에 의해 제 2 NMOS 트랜지스터(N52)가 턴오프된다. 따라서, 노드(YO)의 전위는 로우 레벨이 된다.
이후 출력 데이터(OUTDATA)가 하이 레벨로 천이하면, 제 1 NOR 게이트(510)는 로우 레벨의 제1 제어신호(PSETb)를 출력한다. 그리고, 제 2 NOR 게이트(520)는 로우 레벨의 신호를 출력하고, 이 신호가 인버터(530)에 의해 반전되어 하이 레벨의 제2 제어신호(NSET)가 출력된다. 로우 레벨의 제1 제어신호(PSETb)에 의해 제 1 PMOS 트랜지스터(P51)가 턴온되고, 하이 레벨의 제2 제어신호(NSET)에 의해 제 2 NMOS 트랜지스터(N52)가 턴온된다. 따라서, 노드(Q)의 전위가 반전되어 노드(YO)의 전위가 된다.
도 6(b)를 참조하면, 프로그램 검증을 위해 출력 데이터(OUTDATA)가 로우 레벨이고, 프로그램 검증을 위한 신호(PVER)가 하이 레벨, 소거 검증을 위한 신호(EVER)가 로우 레벨로 인가되면 제 1 NOR 게이트(510)는 로우 레벨의 제1 제어신호(PSETb)를 출력한다. 그리고, 제 2 NOR 게이트(520)는 하이 레벨의 신호를 출력하고, 이 신호가 인버터(530)에 의해 반전되어 로우 레벨의 제2 제어신호(NSET)가 출력된다. 로우 레벨의 제1 제어신호(PSETb)에 의해 제 1 PMOS 트랜지스터(P51)가 턴온되고, 로우 레벨의 제2 제어신호(NSET)에 의해 제 2 NMOS 트랜지스터(N52)가 턴오프된다. 따라서, 노드(Q)의 전위가 반전되어 노드(YO)는 하이 레벨이 된다.
도 6(c)를 참조하면, 프로그램 검증을 위해 출력 데이터(OUTDATA)가 로우 레벨이고, 프로그램 검증을 위한 신호(PVER)가 로우 레벨, 소거 검증을 위한 신호(EVER)가 하이 레벨로 인가되면 제 1 NOR 게이트(510)는 하이 레벨의 제1 제어신호(PSETb)를 출력한다. 그리고, 제 2 NOR 게이트(520)는 로우 레벨의 신호를 출력하고, 이 신호가 인버터(530)에 의해 반전되어 하이 레벨의 제2 제어신호(NSET)가 출력된다. 하이 레벨의 제1 제어신호(PSETb)에 의해 제 1 PMOS 트랜지스터(P51)가 턴오프되고, 하이 레벨의 제2 제어신호(NSET)에 의해 제 2 NMOS 트랜지스터(N52)가 턴온된다. 따라서, 노드(YO)는 하이 레벨이 된다.
도 7은 본 발명에 따른 페이지 버퍼의 회로도이다.
도 7을 참조하면, 페이지 버퍼(600)는 방전 트랜지스터(610), 전달 트랜지스터(620), 전류원(630), 차단 트랜지스터(640), 센싱 트랜지스터(650), 데이터 래치 회로(660), 반전 트랜지스터(670), 입력 트랜지스터(681), 데이터 출력 버퍼(682), 입/출력 트랜지스터(690), 트랜지스터(700)로 구성되어 있다. 페이지 버퍼(600)는 초기화 구간, 센싱 구간, 저장 구간 및 종료 구간을 통해 메모리 셀 스트링으로부터 출력되는 출력 데이터(OUTDATA)를 감지 및 증폭하는 동작을 한다. 방전 트랜지스터(610)는 리셋신호(PBRST)에 따라 초기화 구간에 데이터 래치 회로(660)와 노드(S0)를 초기화시킨다. 전달 트랜지스터(620)는 프로그램 신호(PGMi)에 따라 초기화 구간에서 데이터 래치 회로(660)와 노드(S0)를 초기화시킨다. 전류원(630)은 프리차지 신호(PRECHb)에 따라 초기화 구간에서 노드(S0)와 데이터 래치 회로(660)에 소정의 전류(I)를 공급한다. 그러나, 초기화 구간에서는 전류원(630)이 공급하는 전류(I)의 양보다 방전 트랜지스터(610)가 방전하는 전류(Id)의 양이 많기 때문에 초기화 동작이 수행된다.
차단 트랜지스터(640)는 비트라인 선택신호(BSLe)에 따라 메모리 셀 스트링과 페이지 버퍼(600)를 연결시키기 위해 초기화 구간에서 구동된다. 센싱 트랜지스터(650)는 전류원(630)으로부터 노드(S0)에 공급되는 전류(I)에 따라 초기화 구간에서 도통된다. 데이터 래치 회로(660)는 센싱 구간동안 메모리 셀 스트링으로부터 출력되는 출력 데이터를 저장하고 종료 구간에서 래치/출력 제어신호(LATCH)에 따라 출력 데이터를 데이터 라인(DL)으로 출력한다. 반전 트랜지스터(670)는 저장 구간에서 데이터 래치 회로(660)에 저장된 출력 데이터를 반전시킨다. 입력 트랜지스터(681)는 데이터 입력 제어신호(DIN)에 따라 입력 데이터(INDATA)를 데이터 래치 회로(660)에 공급한다. 데이터 출력 버퍼(682)는 본 발명에서 제시한 바와 같이 제1 및 제2 제어신호들(PSETb 및 NSET)에 따라 출력 데이터를 입/출력 트랜지스터(690)로 출력한다. 입/출력 트랜지스터(690)는 신호(YA)에 따라 데이터 라인(DL)으로부터 공급되는 입력 데이터(INDATA)를 신호(YB)에 따라 구동되는 트랜지스터(700)를 통해 데이터 래치 회로(660)로 공급하고, 데이터 래치 회로(660)로부터 공급되는 출력 데이터를 데이터 라인(DL)으로 출력한다. 또한, 소거 검증을 위한 신호(EVER)를 반전시키는 인버터(710)의 출력 신호에 따라 구동되는 PMOS 트랜지스터(720)에 의해 전원 전압(Vcc)이 데이터 라인(DL)에 공급되고, 프로그램 검증을 위한 신호(PVER)에 의해 구동되는 NMOS 트랜지스터(730)에 의해 데이터 라인(DL)에 접지 전압(Vss)이 공급된다.
상술한 바와 같이 본 발명에 의하면 데이터의 출력과 함께 프로그램 검증 및 소거 검증을 실시할 수 있는 데이터 출력 버퍼를 사용하고, 프로그램 및 소거 검증을 위한 추가적인 트랜지스터를 필요로 하지 않아 면적을 감소시킬 수 있다.

Claims (4)

  1. 메모리 셀 스트링으로부터 출력되는 출력 데이터를 저장하고 래치/출력 제어 신호에 따라 출력 데이터를 데이터 라인으로 출력하기 위한 데이터 래치 회로;
    리셋 신호, 프로그램 신호, 프리차지 신호 및 비트라인 선택 신호에 따라 상기 데이터 래치 회로를 제어하기 위한 제어 회로;
    데이터 입력 제어신호에 따라 입력 데이터를 상기 데이터 래치 회로에 공급하기 위한 입력 회로;
    상기 래치 회로의 출력 데이터 및 프로그램 검증을 위한 신호에 따라 발생되는 제1 제어 신호와, 상기 래치 회로의 출력 데이터 및 소거 검증을 위한 신호에 따라 발생되는 제1 제어 신호에 따라 상기 래치 회로의 출력 데이터를 출력하기 위한 데이터 출력 버퍼; 및
    상기 프로그램 검증 및 소거 검증을 위한 신호들에 따라 상기 데이터 라인의 전위를 조절하기 위한 스위치를 포함하는 페이지 버퍼.
  2. 제 1 항에 있어서, 상기 데이터 출력 버퍼는 상기 출력 데이터와 상기 프로그램 검증을 위한 신호를 입력하여 상기 제 1 제어 신호를 출력하기 위한 제 1 NOR 게이트;
    상기 출력 데이터와 상기 소거 검증을 위한 신호를 입력하기 위한 제 2 NOR 게이트;
    상기 제 2 NOR 게이트의 출력 신호를 반전시켜 상기 제 2 제어 신호를 출력하기 위한 인버터;
    상기 제 1 및 제 2 제어 신호에 따라 상기 데이터 래치 회로의 출력 신호를 반전시키기 위한 삼상 인버터를 포함하는 페이지 버퍼.
  3. 제 2 항에 있어서, 상기 삼상 인버터는 전원 단자와 출력 단자 사이에 직렬 접속된 제 1 및 제 2 PMOS 트랜지스터; 및
    상기 출력 단자와 접지 단자 사이에 직렬 접속된 제 1 및 제 2 NMOS 트랜지스터를 포함하며, 상기 제 1 PMOS 트랜지스터는 상기 제 1 제어 신호에 따라 구동되고, 상기 제 2 NMOS 트랜지스터는 상기 제 2 제어 신호에 따라 구동되는 페이지 버퍼.
  4. 제 1 항에 있어서, 상기 스위치는 상기 소거 검증을 위한 신호를 반전시키기 위한 인버터;
    전원 단자와 상기 데이터 라인 사이에 접속되어 상기 인버터의 출력 신호에 따라 구동되는 PMOS 트랜지스터; 및
    상기 데이터 라인과 접지 단자 사이에 접속되어 상기 프로그램 검증을 위한 신호에 따라 구동되는 NMOS 트랜지스터를 포함하는 페이지 버퍼.
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