KR20040100671A - 페이지 버퍼 및 반도체 메모리 장치 - Google Patents

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KR20040100671A
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Abstract

본 발명은 페이지 버퍼 및 반도체 메모리 장치에 관한 것으로, 프로그램 검증 동작 속도를 제어하기 위하여 프로그램 검증 동작시 디스챠지되고 있는 비트라인의 전위를 빠르게 디스챠지시켜 프로그램 검증 동작 속도를 개선시킬 수 있는 페이지 버퍼 및 반도체 메모리 장치를 개시한다.

Description

페이지 버퍼 및 반도체 메모리 장치{Page buffer and semiconductor memory device}
본 발명은 페이지 버퍼 및 반도체 메모리 장치에 관한 것으로, 특히 프로그램 검증 동작 속도를 개선시켜 프로그램 타임을 감소시킬수 있는 페이지 버퍼 및 반도체 메모리 장치에 관한 것이다.
최근, 전기적으로 프로그램(program)과 소거(erase)가 가능하며, 일정 주기로 데이터(data)를 재작성하는 리프레시(refresh) 기능이 필요 없는 반도체 메모리 소자의 수요가 증가하고 있다. 그리고, 많은 데이터를 저장할 수 있는 대용량 메모리 소자(memory device)의 개발을 위해서 메모리 소자의 고집적화 기술이 개발되고 있다.
이러한 메모리 소자의 고집적화를 위해 복수개의 메모리 셀(memory cell)들이 직렬로 접속되어 한 개의 스트링(string)을 구성하고, 두 개의 스트링이 한개의 콘택(contact)을 공유하는 난드형 플래시 메모리 소자(NAND flash memory device)가 개발되었다. 난드형 플래시 메모리 소자의 소거 및 프로그램은 F-N 터널링(tunneling) 방식을 이용하여 플로팅 게이트(floating gate)에 전자를 주입하거나 방출하면서 메모리 셀의 문턱전압(threshold voltage)을 제어함으로써 이루어진다.
따라서, 소거된 셀은 플로팅 게이트의 전자가 방출되어 음(negative)의 문턱전압을 가지며, 이때 소거된 셀의 위상(state)을 온-셀(on-cell)이라 한다. 그리고, 프로그램된 셀은 플로팅 게이트로 전자가 주입되어 양(positive)의 문턱전압을 가지며, 이때 프로그램된 셀의 위상을 오프-셀(off-cell)이라 한다. 그러나, 난드형 플래시 메모리 소자의 경우 전하 이득(gain)이나 전하 손실(loss)에 의한 불량이 발생하며, 이러한 특성과 관련하여 여러가지 검증을 수행하고 있다. 이러한 정상적인 프로그램 여부(온/오프의 여부)를 검증(verify)하기 위하여 페이지 버퍼(page buffer)가 사용된다.
도 1은 종래 기술에 따른 페이지 버퍼의 회로 구성을 설명하기 위하여 도시한 회로도이다. 이하에서 설명되는 트랜지스터에 있어서, 'P'는 PMOS 트랜지스터를 가리키고, 'N'은 NMOS 트랜지스터를 가리키며, 'HN'은 고전압 NMOS 트랜지스터를 가리킨다.
도 1을 참조하면, 종래 기술에 따른 페이지 버퍼(20)는 프리챠지 트랜지스터(P1), 전달 트랜지스터(N1), 센싱 트랜지스터(N4), 반전 트랜지스터(N5), 비트라인 선택부(22), 데이터 래치부(24) 및 데이터 입/출력부(26)로 구성된다.
비트라인 선택부(22)는 이븐(even)/오드(odd) 비트라인 바이어스 신호(DISCHe 및 DISCHo)를 이용하여 인접한 이븐(even) 비트라인(BLe)과 오드(odd) 비트라인(BLo)들 중 어느 하나를 선택한다. 이를 위해, 비트라인 선택부(22)는 이븐 비트라인(BLe)과 오드 비트라인(BLo) 간에 이븐 비트 라인 선택트랜지스터(HN2)와 오드 비트라인 선택트랜지스터(HN3)가 직렬접속된다. 또한, 이븐/오드 비트라인 선택신호(BSLe 및 BSLo)의 제어에 의해 노드(SO)와 이븐 비트라인(BLe)을 접속시키는 접속 트랜지스터(HN1)와, 노드(SO)와 오드 비트라인(BLo)을 접속시키는 접속 트랜지스터(HN4)로 구성된다.
데이터 래치부(24)는 센싱 구간동안 예컨대 셀 스트링(12)으로부터 출력되는 출력 데이터를 래치(latch)한 후 래치신호(LATCH)의 제어에 의해 상기 출력 데이터를 데이터 입/출력부(26)로 출력한다. 이를 위해, 데이터 래치부(24)는 트랜지스터(P2 및 N2)로 이루어진 제1 반전기와, 트랜지스터(P3 및 N3)로 이루어진 제2 반전기로 구성된다. 또한, 데이터 입력시(data IN) 래치 인에이블 바신호(Latch ENable bar; LENb)의 제어에 의해 데이터 래치부(24)를 인에이블(enable) 또는 디스인에이블(disenable)시키는 인에이블 트랜지스터(P4)로 구성된다.
데이터 입/출력부(26)는 데이터 라인(도시하지 않음)으로부터 공급되는 입력 데이터를 데이터 래치부(24)로 공급하거나, 데이터 래치부(24)로부터 공급되는 출력 데이터를 데이터 라인으로 출력한다. 이를 위해, 데이터 입/출력부(26)는 데이터 입력 인에이블 신호(DLAT)의 제어에 의해 제어되는 입력 트랜지스터(N7)와, 데이터 출력 인에이블 신호(PENb 및 NEN)의 제어에 의해 제어되는 트랜지스터(P5 및 N9)와, 출력 데이터를 출력단(YA)으로 출력하도록 트랜지스터(P6 및 N8)로 이루어진 제3 반전기로 구성된다.
일반적으로, 도 1에 도시된 메모리 셀 어레이(10)의 모든 셀들은 프로그램 동작 전에 소거(erase)된 상태로 유지된다. 이에 따라, 선택된 워드라인에 해당하는 모든 소거된 셀(이하, '소거 셀' 이라 함)은 페이지 버퍼의 노드(Q)의 전압에 의해 프로그램 여부가 결정된다. 프로그램 동작시 선택된 워드라인에 해당하는 소거 셀에 대해서는 프로그램 동작이 수행된다. 그러나, 프로그램 동작 후에도 선택된 워드라인에 해당하는 소거 셀은 프로그램되지 않고 소거된 상태로 유지되는 경우가 발생한다.
이러한 이유로, 프로그램 동작 후에 프로그램 검증(program verify) 동작을 수행하여 제대로 해당 소거 셀이 프로그램이 되어 있는지 확인한다. 만일, 프로그램 동작을 통해 프로그램되어야 할 소거 셀이 프로그램되지 않았을 경우에는 해당 소거 셀에 대해 다시 재프로그램을 수행한다. 이러한 동작은 반복적으로 이루어진다. 그러나, 이러한 동작이 반복적으로 이루어지는 경우 이미 프로그램된 셀(이하, '프로그램 셀'이라 함)의 경우에도 다시 프로그램 동작이 이루어지는 문제가 발생된다. 따라서, 페이지 버퍼의 데이터 입/출력부(26)를 통해 외부에서 데이터를 입력받아 노드(Q)를 '0V'에서 '1.8V'로 바꾸어 줌으로써 다음번 재프로그램 동작시 그 프로그램 셀에 대해서는 프로그램 동작이 수행되지 않도록 한다. 이와 같이, 메모리 셀 어레이(10)의 모든 페이지(page)에 대한 프로그램이 완료되면, 프로그램 동작을 종료한다.
상기에서 설명한 바와 같이, 프로그램 동작후 프로그램 검증 동작이 수행된다. 이러한 프로그램 검증 동작은 리드(read) 동작으로 수행된다. 예컨대, 이븐 비트라인(BLe<0>)을 프리챠지(pre-charge)시킨다. 만일, 선택된 그 셀이 소거 셀인 경우에는 이븐 비트라인(BLe<0>)의 전압이 접지전압(Vss)으로 디스챠지(dis-charge)된다. 반면, 프로그램 셀인 경우에는 프리챠지된 전압으로 그대로 유지된다. 일정 시간 후, 이븐 비트라인 선택신호(BSLe)를 인에이블시켜 노드(SO)와 이븐 비트라인(BLe<0>)을 전기적으로 연결한다. 이에 따라, 선택된 워드라인에 해당하는셀이 소거 셀인 경우 그 셀에 의해 이븐 비트라인(BLe<0>)은 이미 디스챠지가 진행되고 있는 중이므로 페이지 버퍼의 노드(SO)에서도 디스챠지가 시작되고, 일정 시간 후 이븐 비트라인(BLe<0>)의 전위와 같은 전위가 되며 디스챠지를 계속진행한다.
이와 같이, 페이지 버퍼에서는 프로그램 검증 동작시 리드 동작이 프로그램 셀과 소거 셀에 있어서 동시에 진행된다. 특히, 소거 셀 리드 동작시 노드(SO)가 접지전압(Vss) 레벨 근처까지 기다린 후 래치신호(LATCH)를 인에이블시켜야 하는데, 노드(SO) 및 이븐 비트라인(BLe<0>)이 접지전압(Vss) 레벨 근처까지 디스챠지되는데에는 많은 시간이 필요하다. 이러한 디스챠지 타임(discharge time)은 프로그램 타임의 지연을 유발시킨다. 더우기, 난드형 플래시 메모리 소자의 경우 셀 스트링이 길어지면, 이러한 디스챠지 타임이 프로그램 타임을 결정하는 주요한 원인이 된다.
따라서, 본 발명은 상기에서 설명한 종래 기술의 문제점을 해결하기 위해 안출된 것으로서, 프로그램 검증 동작 속도를 개선시켜 프로그램 타임을 감소시킬수 있는 페이지 버퍼를 제공하는데 그 목적이 있다.
도 1은 종래기술에 따른 반도체 메모리 장치의 페이지 버퍼의 회로도이다.
도 2는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 페이지 퍼퍼의 회로도이다.
도 3은 도 2에 도시된 페이지 버퍼의 동작을 설명하기 위하여 도시한 타이밍도이다.
〈도면의 주요 부분에 대한 부호의 설명〉
10, 110 : 메모리 셀 어레이 12, 112 : 셀 스트링
20, 120 : 페이지 버퍼 22, 122 : 비트라인 선택부
24, 124 : 데이터 래치부 26, 126 : 데이터 입출력부
128 : 프로그램 검증 동작 속도 제어부
상술한 목적을 구현하기 위하여, 본 발명의 일측면에 따르면, 셀 스트링을구성하는 다수의 메모리 셀로 이루어진 메모리 셀 어레이와 노드 사이에 접속되고, 상기 셀 스트링이 각각 접속되는 비트라인들 중 어느 하나를 선택하는 비트라인 선택부와, 전원전압원으로부터 공급되는 전원전압을 상기 노드로 공급하기 위한 전원전압 공급부와, 상기 노드와 접속되며, 센싱구간 동안 상기 비트라인 선택부를 통해 상기 셀 스트링의 선택된 메모리 셀로부터 출력되는 출력 데이터를 래치한 후 래치신호와 상기 비트라인 선택부의 출력단의 전위에 따라 상기 출력 데이터를 출력하는 데이터 래치부와, 상기 데이터 래치부로부터 공급된 상기 출력 데이터를 데이터 라인으로 출력하거나, 상기 데이터 라인으로부터 입력된 입력 데이터를 상기 데이터 래치부로 공급하는 데이터 입/출력부와, 프로그램 검증 동작을 위한 프로그램 검증 동작신호와 상기 데이터 래치부의 입력단으로 입력되는 입력신호에 따라 상기 노드의 전위를 접지전압원으로 빠르게 디스챠지시키기 위한 프로그램 검증 동작 속도 제어부를 포함하는 페이지 버퍼를 제공한다.
본 발명의 다른 측면에 따르면, 다수의 메모리 셀 스트링과, 센싱구간 동안 각 셀 스트링에 연결된 비트라인을 통해 상기 셀 스트링의 선택된 메모리 셀로부터 출력되는 출력 데이터를 래치한 후 래치신호에 따라 상기 출력 데이터를 출력하는 데이터 래치부로 이루어진 페이지 버퍼를 포함하는 반도체 메모리 장치에 있어서, 상기 페이지 버퍼는, 선택된 비트라인의 소거셀의 프로그램 검증 모드시 프로그램 검증 동작 신호와 상기 데이터 래치부의 입력단으로 입력되는 입력신호에 따라 디스챠지되고 있는 상기 선택된 비트라인의 전위를 빠르게 디스챠지시켜 프로그램 검증 동작 속도를 증가시키는 프로그램 검증 동작 속도 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치를 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명의 바람직한 실시예에 따른 페이지 버퍼를 설명하기 위하여 도시한 회로도이다. 이하에서 설명되는 트랜지스터에 있어서, 'P'는 PMOS 트랜지스터를 가리키고, 'N'은 NMOS 트랜지스터를 가리키며, 'HN'은 고전압 NMOS 트랜지스터를 가리킨다.
도 2를 참조하면, 본 발명의 바람직한 실시예에 따른 페이지 버퍼(120)는 프리챠지 트랜지스터(P1), 전달 트랜지스터(N1), 센싱 트랜지스터(N4), 반전 트랜지스터(N5), 방전 트랜지스터(N6), 비트라인 선택부(122), 데이터 래치부(124), 데이터 입/출력부(126) 및 프로그램 검증 동작 속도 제어부(이하, '제어부'라 함)(128)를 포함한다.
비트라인 선택부(122)는 이븐/오드 비트라인 바이어스 신호(DISCHe 및 DISCHo)를 이용하여 인접한 이븐 비트라인(BLe)과 오드 비트라인(BLo) 중 어느 하나를 선택한다. 이를 위해, 비트라인 선택부(122)는 이븐 비트라인(BLe)과 오드 비트라인(BLo) 간에 이븐 비트라인 선택트랜지스터(HN2)와 오드 비트라인 선택트랜지스터(HN3)가 직렬접속된다. 또한, 이븐/오드 비트라인 선택신호(BSLe 및 BSLo)의제어에 의해 노드(SO)와 이븐 비트라인(BLe<0>)을 접속시키는 접속 트랜지스터(HN1)와, 노드(SO)와 오드 비트라인(BLo<0>)을 접속시키는 접속 트랜지스터(HN4)로 구성된다.
데이터 래치부(124)는 센싱 구간동안 예컨대 셀 스트링(112)으로부터 출력되는 출력 데이터를 래치한 후 래치신호(LATCH)의 제어에 의해 상기 출력 데이터를 데이터 입/출력부(126)로 출력한다. 이를 위해, 데이터 래치부(124)는 트랜지스터(P2 및 N2)로 이루어진 제1 반전기와, 트랜지스터(P3 및 N3)로 이루어진 제2 반전기로 구성된다. 또한, 데이터 입력시 래치 인에이블 바신호(LENb)의 제어에 의해 데이터 래치부(124)를 인에이블 또는 디스인에이블시키는 인에이블 트랜지스터(P4)로 구성된다.
데이터 입/출력부(126)는 데이터 라인으로부터 공급되는 입력 데이터를 데이터 래치부(124)로 공급하거나, 데이터 래치부(124)로부터 공급되는 출력 데이터를 데이터 라인으로 출력한다. 이를 위해, 데이터 입/출력부(126)는 데이터 입력 인에이블 신호(DLAT)의 제어에 의해 제어되는 입력 트랜지스터(N7)와, 데이터 출력 인에이블 신호(PENb 및 NEN)의 제어에 의해 제어되는 트랜지스터(P5 및 N9)와, 출력 데이터를 출력단(YA)으로 출력하도록 트랜지스터(P6 및 N8)로 이루어진 제3 반전기로 구성된다.
제어부(128)는 노드(SO)가 일정한 전압 레벨 이하로 떨어지는 경우 이를 검출하여 강제로 노드(SO)의 전위를 접지전압(Vss)으로 강하시킴으로써 디스챠지되고 있는 선택된 비트라인을 디스챠지동작을 도와 빠르게 디스챠지시켜 디스챠지 타임을 감소시킨다. 이를 위해, 제어부(128)는 프로그램 검증 동작 신호(PGM_VFY)와 노드(Qb)로 입력되는 신호를 부정 논리합하는 노아 게이트(NOR)와, 노아 게이트(NOR)의 출력신호에 의해 제어되는 트랜지스터(N10)를 포함한다.
이하에서는 도 3을 참조하여 도 2에 도시된 본 발명의 바람직한 실시예에 따른 페이지 버퍼의 검증 동작을 설명하면 다음과 같다. 여기서는 설명의 편의를 위해 비트라인들 중 이븐 비트라인(BLe<0>)이 선택된 것을 일례로 들어 설명하기로 한다.
도 3을 참조하면, to~t1 구간에는, 이븐 비트라인 선택신호(BSLe)를 인에이블시켜(1.6V 인가) 접속 트랜지스터(HN1)를 턴-온시킴으로써 노드(SO)와 이븐 비트라인(BLe<0>)을 접속시킨다. 반대로, 도시되진 않았지만, 오드 비트라인 선택신호(BSLo)를 인에이블시켜 접속 트랜지스터(HN4)를 턴-온시킴으로써 노드(SO)와 오드 비트라인(BLo<0>)을 접속시킨다. 이로써, 이븐 비트라인(BLe<0>) 및 오드 비트라인(BLo<0>)의 전압은 노드(SO)의 전위, 즉 접지전압(Vss; GND)으로 초기화된다.
이런 초기화상태 후, 도시되진 않았지만, 이븐 비트라인 바이어스 신호(DISCHe)가 '로우(LOW; 0)'가 되어 이븐 비트라인 선택트랜지스터(HN2)가 턴-오프됨으로써 이븐 비트라인(BLe<0>)(즉, 선택 비트라인)은 초기화상태, 즉 접지전압(Vss) 상태로 그대로 유지된다. 반면, 오드 비트라인(DISCHo)는 '하이(HIGH; 1)'가 되어 오드 비트라인 선택트랜지스터(HN3)가 턴-온됨으로써 접지전압(Vss) 상태인 비트라인 바이어스 전압(VIRPWR)에 의해 오드 비트라인(BLo<0>)(즉, 비선택 비트라인)이 계속해서 접지전압(Vss)으로 유지된다.
t1~t2 구간은 선택된 이븐 비트라인(BLe<0>)을 전원전압(Vcc) 레벨로 프리챠지시키는 구간으로서, 이 구간에서는 프리챠지 바신호(PRECHb)를 '하이' 상태에서 '로우' 상태로 천이시켜 프리챠지 트랜지스터(P1)를 턴-온시킴으로써 노드(SO)와 선택된 이븐 비트라인(BLe<0>)을 프리챠지시킨다. 이때, 도 3에 도시된 바와 같이 이븐 비트라인 선택신호(BSLe)의 전위가 '1.6V' 이므로, 이븐 비트라인(BLe<0>)의 전위는 '1.0V(1.6V-0.6V(HN1의 Vth))'로 서서히 프리챠지되고, 노드(SO)는 프리챠지 트랜지스터(P1)를 통해 전원전압(Vss)이 인가됨으로써 대략 '1.8V'로 프리챠지된다. 한편, t1에서 스트링 선택 라인(String Select Line; SSL)과 접지 선택 라인(Ground Select Line; GSL)으로는 전압 강하(Voltage drop) 없이 노드(SO)로부터 이븐 비트라인(BLe<0>)으로 전하를 공급하기 위하여 'Vcc+Vth(SST 또는 GSL)' 이상의 전압이 공급된다.
t2~t3 구간에는, 이븐 비트라인 선택신호(BLSe)를 접지전압(Vss)으로 떨어뜨려 접속 트랜지스터(HN1)를 턴-오프시킴으로써 노드(SO)와 이븐 비트라인(BLe<0>) 사이를 전기적으로 차단한다. 이 차단과 동시에 워드라인(WL)을 통해 선택된 셀이 소거된 셀(erase cell)인 경우에는 이븐 비트라인(BLe<0>)의 전위는 디스챠지(bitline discharge)가 시작되고, 노드(SO)의 전압은 프리챠지 바신호(PRECHb)에 의해 전원전압(Vcc)으로 유지된다.
t3~t4 구간에는, 프리쟈지 바신호(PRECHb)를 '로우'에서 '하이'로 천이시켜 프리챠지 트랜지스터(P1)를 턴-오프시킴으로써 더 이상 노드(SO)에 전원전압(Vcc)을 공급하지 않고, 노드(SO)를 전원전압(Vcc) 상태로 플로팅(floating)시킨다. 한편, 이 구간에서도 이븐 비트라인(BLe<0>)은 계속해서 디스챠지된다.
t4~t5 구간에는, 이븐 비트라인 선택신호(BSLe)를 '1.2V'로 상승시킨 후 일정 시간이 경과하면 이븐 비트라인(BLe<0>)의 전위는 '0.6V(1.2V-0.6V(HN1의 Vth))'까지 프리챠지된다. 이때, 접속 트랜지스터(HN1)는 이븐 비트라인 선택신호(BSLe)에 의해 턴-온되고, 이에 따라, 노드(SO)와 이븐 비트라인(BLe<0>)은 서로 전기적으로 접속된다. 이로써, 노드(SO)와 이븐 비트라인(BLe<0>)은 동일 전위가 된다. 한편, 노드(Qb)가 '로우' 상태로 계속해서 유지되는 상태에서 프로그램 검증 동작 신호(PGM_VFY)가 '하이' 상태에서 '로우' 상태로 천이(도시된 'A')하면, 노아게이트(NOR)의 출력신호는 '로우' 상태에서 '하이' 상태로 천이하게 된다. 이에 인하여, 트랜지스터(N10)는 턴-온된다. 이로써, 노드(SO)와 이븐 비트라인(BLe<0>)의 전위는 도시된 'B'와 같이 트랜지스터들(N10)을 통해 접지전압원(VSS)으로 빠르게 디스챠지된다. 이 동작은, 노드(Qb)가 '로우' 상태를 유지하는 상태에서 프로그램 검증 동작 신호(PGM_VFY)가 '하이' 상태에서 '로우' 상태로 천이하는 순간 동작된다.
t5~t6 구간은 센스 앰프(sense AMP)가 센싱하는 구간으로서, 래치신호(LATCH)를 '하이'로 하여 반전 트랜지스터(N5)를 턴-온시킨다. 그러나, 노드(SO)의 전위가 접지전압(Vss)으로 유지되기 때문에 노드(SO)의 전위를 입력으로 하는 센싱 트랜지스터(N4)는 턴-오프 상태가 된다. 이에 따라, 데이터 래치부(124)의 노드(Q)와 노드(Qb)의 전위는 그대로 유지된다. 이로써, 본 발명의 바람직한 실시예에 따른 페이지 버퍼(120)을 사용하면 도시된 바와 같이 래치신호(LATCH)를 'Tsave'만큼 앞당길 수있다. 결국, 본 발명을 통해서는 소거셀의 독출 타임을 감소시킬 수 있다. 반면, 워드라인(WL)에 의해 선택된 셀이 프로그램 셀일 경우에는 노드(SO)가 '하이'가 되어 래치신호(LATCH)가 '하이'인 경우 노드(Q)와 노드(Qb)의 전압은 바뀌게 된다. 한편, 도 2에 도시된 신호들 중 도 3에 도시되지 않은 신호들은 모두 '로우' 상태로 유지된다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명은 프로그램 검증 동작 속도를 제어하기 위하여 프로그램 검증 동작시 디스챠지되고 있는 비트라인의 전위를 빠르게 디스챠지시켜 프로그램 검증 동작 속도를 개선시킬 수 있다. 이로써 전체적인 프로그램 타임을 감소시킬수 있다.

Claims (6)

  1. 셀 스트링을 구성하는 다수의 메모리 셀로 이루어진 메모리 셀 어레이와 노드 사이에 접속되고, 상기 셀 스트링이 각각 접속되는 비트라인들 중 어느 하나를 선택하는 비트라인 선택부;
    전원전압원으로부터 공급되는 전원전압을 상기 노드로 공급하기 위한 전원전압 공급부;
    상기 노드와 접속되며, 센싱구간 동안 상기 비트라인 선택부를 통해 상기 셀 스트링의 선택된 메모리 셀로부터 출력되는 출력 데이터를 래치한 후 래치신호와 상기 비트라인 선택부의 출력단의 전위에 따라 상기 출력 데이터를 출력하는 데이터 래치부;
    상기 데이터 래치부로부터 공급된 상기 출력 데이터를 데이터 라인으로 출력하거나, 상기 데이터 라인으로부터 입력된 입력 데이터를 상기 데이터 래치부로 공급하는 데이터 입/출력부; 및
    프로그램 검증 모드시 프로그램 검증 동작신호와 상기 데이터 래치부의 입력단으로 입력되는 입력신호에 따라 디스챠지되고 있는 상기 노드의 전위를 접지전압원으로 빠르게 디스챠지시키기 위한 프로그램 검증 동작 속도 제어부를 포함하는 것을 특징으로 하는 페이지 버퍼.
  2. 제 1 항에 있어서, 상기 프로그램 검증 동작 속도 제어부는,
    상기 프로그램 검증 동작신호와 상기 데이터 래치부의 입력신호를 부정 논리합하여 출력하는 노아 게이트; 및
    상기 노드와 상기 접지전압원 사이에 접속되며, 상기 노아 게이트의 출력신호에 따라 턴-온되는 트랜지스터를 포함하는 것을 특징으로 하는 페이지 버퍼.
  3. 제 2 항에 있어서, 상기 트랜지스터는,
    상기 프로그램 검증 동작신호와 상기 데이터 래치부의 입력신호가 모두 '로우' 상태일 경우 턴-온되는 것을 특징으로 하는 페이지 버퍼.
  4. 다수의 메모리 셀 스트링과, 센싱구간 동안 각 셀 스트링에 연결된 비트라인을 통해 상기 셀 스트링의 선택된 메모리 셀로부터 출력되는 출력 데이터를 래치한 후 래치신호에 따라 상기 출력 데이터를 출력하는 데이터 래치부로 이루어진 페이지 버퍼를 포함하는 반도체 메모리 장치에 있어서,
    상기 페이지 버퍼는,
    선택된 비트라인의 소거셀의 프로그램 검증 모드시 프로그램 검증 동작 신호와 상기 데이터 래치부의 입력단으로 입력되는 입력신호에 따라 디스챠지되고 있는 상기 선택된 비트라인의 전위를 빠르게 디스챠지시켜 프로그램 검증 동작 속도를증가시키는 프로그램 검증 동작 속도 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4 항에 있어서, 상기 프로그램 검증 동작 속도 제어부는,
    상기 프로그램 검증 동작신호와 상기 데이터 래치부의 입력신호를 부정 논리합하여 출력하는 노아 게이트; 및
    상기 노아 게이트의 출력신호에 따라 턴-온되어 디스챠지되는 상기 비트라인의 전위를 빠르게 디스챠지시키는 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 4 항에 있어서, 상기 트랜지스터는,
    상기 프로그램 검증 동작신호와 상기 데이터 래치부의 입력신호가 모두 '로우' 상태일 경우 턴-온되는 것을 특징으로 하는 반도체 메모리 장치.
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