KR20100129081A

KR20100129081A - 불휘발성 메모리 소자의 프로그램 방법

Info

Publication number: KR20100129081A
Application number: KR1020090047839A
Authority: KR
Inventors: 박영수
Original assignee: 주식회사 하이닉스반도체
Priority date: 2009-05-29
Filing date: 2009-05-29
Publication date: 2010-12-08
Also published as: KR101003928B1

Abstract

본 발명은 하나 이상의 비트라인에 연결되는 페이지 버퍼의 제 1 및 제 2 래치에 프로그램할 데이터를 래치하는 단계; 프로그램 펄스에 따라 상기 페이지 버퍼와 비트라인 사이에 연결되는 전압 센싱을 위한 스위칭 소자에 제 1 전압 레벨을 갖는 제 1 센싱전압을 인가한 상태에서, 프로그램을 위해 선택된 제 1 비트라인과 상기 제 2 래치를 연결하여 상기 제 1 비트라인의 전압을 변경하는 단계; 및 상기 스위칭 소자에 프로그램 펄스에 따라 변경되는 제 2 센싱전압을 인가한 상태에서, 상기 제 1 비트라인의 전압을 상기 제 1 래치에 저장된 데이터 상태에 따라 변경한 후, 프로그램을 수행하고, 제 1 및 제 2 검증전압을 이용해서 프로그램 검증을 수행한 결과를 상기 제 1 및 제 2 래치에 각각 저장하는 프로그램 및 검증 단계를 포함하고, 상기 제 2 센싱전압은 제 2 전압레벨부터 제 3 전압 레벨까지 상기 프로그램 펄스에 따라 스텝전압만큼 낮아지는 전압인 것을 특징으로 하는 불휘발성 메모리 소자의 프로그램 방법을 제공한다.

센싱 제어신호, PBSEN, 더블 검증, 리프로그램

Description

불휘발성 메모리 소자의 프로그램 방법{Method of programming a non volatile memory device}

본 발명은 불휘발성 메모리 소자의 프로그램 방법에 관한 것이다.

전기적으로 프로그램(program)과 소거(erase)가 가능하며, 전원(Power)이 공급되지 않는 상태에서도 데이터가 소거되지 않고 저장 가능한 불휘발성 메모리 소자의 수요가 증가하고 있다. 그리고 많은 수의 데이터(data)를 저장할 수 있는 대용량 메모리 소자의 개발을 위해서 메모리 셀의 고집적화 기술이 개발되고 있다. 불휘발성 메모리 소자는 복수개의 메모리 셀들이 직렬로 연결되어 한 개의 스트링(string)으로 구성되고, 복수개의 스트링들이 하나의 메모리 셀 어레이(memory cell array)를 구성한다.

불휘발성 메모리 소자의 스트링은 비트라인과 소오스 라인 사이에 복수개의 메모리 셀들이 직렬로 연결되는 구조이다. 이러한 스트링 구조로 인해서 비트라인과 소오스 라인의 컨텍트(Contact) 개수가 줄어들면서 메모리 셀의 크기를 작게하여 고용량의 메모리를 구현할 수 있다.

또한, 하나의 메모리 셀에 저장되는 데이터 비트의 개수가 두 비트 이상인 멀티 레벨 셀(Multi Level Cell)의 개발로 메모리 용량을 늘릴 수 있다.

멀티 레벨 셀은 0V 이하의 문턱전압을 갖는 메모리 셀들을 두개 이상의 문턱전압 분포가 되도록 프로그램한다. 예를 들어 두 비트를 저장할 수 있는 멀티 레벨 셀이 프로그램되면 소거 상태의 문턱전압 분포를 포함하여 4개의 문턱전압 분포가 나타난다.

메모리 셀에 저장할 수 있는 비트의 개수가 늘어날 수록, 문턱전압 분포의 개수도 늘어난다. 문턱전압 분포의 개수가 늘어나면, 이웃하는 문턱전압 분포와의 거리가 좁아지게 된다.

따라서 주변 환경에 따라 메모리 셀의 문턱전압이 변경되는 경우에 서로 이웃하는 문턱전압 분포가 겹쳐서 데이터의 신뢰성을 잃게 된다.

따라서 문턱전압 분포가 여러 개로 늘어나면서 문턱전압 분포의 폭을 좁혀서 데이터의 신뢰성을 높이기 위한 여러 가지 방법이 개발되고 있다.

따라서 본 발명이 이루고자 하는 기술적 과제는 프로그램을 수행할 때 비트라인에 인가하는 전압의 레벨을 조절함으로써 문턱전압 분포의 폭을 좁혀 데이터의 신뢰성을 높일 수 있는 불휘발성 메모리 소자의 프로그램 방법을 제공하는데 있다.

본 발명의 다른 특징에 따른 불휘발성 메모리 소자의 프로그램 방법은,

하나 이상의 비트라인에 연결되는 페이지 버퍼의 제 1 및 제 2 래치에 프로그램할 데이터를 래치하는 단계; 프로그램 펄스에 따라 상기 페이지 버퍼와 비트라인 사이에 연결되는 전압 센싱을 위한 스위칭 소자에 제 1 전압 레벨을 갖는 제 1 센싱전압을 인가한 상태에서, 프로그램을 위해 선택된 제 1 비트라인과 상기 제 2 래치를 연결하여 상기 제 1 비트라인의 전압을 변경하는 단계; 및 상기 스위칭 소자에 프로그램 펄스에 따라 변경되는 제 2 센싱전압을 인가한 상태에서, 상기 제 1 비트라인의 전압을 상기 제 1 래치에 저장된 데이터 상태에 따라 변경한 후, 프로그램을 수행하고, 제 1 및 제 2 검증전압을 이용해서 프로그램 검증을 수행한 결과를 상기 제 1 및 제 2 래치에 각각 저장하는 프로그램 및 검증 단계를 포함하고, 상기 제 2 센싱전압은 제 2 전압레벨부터 제 3 전압 레벨까지 상기 프로그램 펄스에 따라 스텝전압만큼 낮아지는 전압인 것을 특징으로 한다.

상기 제 2 래치의 데이터에 따라 상기 제 1 비트라인의 전압을 변경시키는 것은, 상기 제 1 비트라인을 프리차지하는 단계; 및 상기 제 1 센싱전압을 인가하 여 상기 스위칭 소자를 턴온시키고, 상기 제 2 래치의 데이터 상태에 따라 상기 제 1 비트라인의 프리차지 전압을 유지시키거나, 디스차지시키는 단계를 포함한다.

상기 제 1 비트라인이 0V 상태에서, 상기 스위칭 소자에 인가되는 제 2 센싱전압의 전압 레벨이 낮을수록, 상기 제 1 비트라인에 프리차지되는 전압레벨이 낮아지는 것을 특징으로 한다.

상기 페이지 버퍼의 제 1 및 제 2 래치에 프로그램할 데이터를 래치하는 단계에서 상기 제 1 및 제 2 래치에 저장되는 데이터가 같은 데이터인 것을 특징으로 한다.

메모리 셀들이 연결되는 복수개의 비트라인과, 하나 이상의 비트라인과 전압 센싱을 위한 스위칭 소자를 통해 각각 연결되고 제 1 및 제 2 래치를 포함하는 페이지 버퍼들을 포함하는 불휘발성 메모리 소자가 제공되는 단계; 프로그램 명령에 따라 상기 페이지 버퍼의 제 1 및 제 2 래치에 프로그램할 데이터를 래치하는 단계; 제 1 프로그램 펄스에 따라 상기 스위칭 소자에 제 1 전압 레벨을 갖는 제 1 센싱전압을 인가한 상태에서, 프로그램을 위해 선택된 제 1 비트라인과 상기 제 2 래치를 연결하여 상기 제 1 비트라인이 전압을 변경하는 단계; 상기 스위칭 소자에 제 2 전압 레벨을 갖는 제 2 센싱전압을 인가한 상태에서, 상기 제 1 비트라인의 전압을 상기 제 1 래치에 저장된 데이터 상태에 따라 변경한 후, 프로그램을 수행하고, 제 1 및 제 2 검증전압을 이용해서 프로그램 검증을 수행한 결과를 상기 제 1 및 제 2 래치에 각각 저장하는 프로그램 및 검증 단계; 제 2 프로그램 펄스에 따 라 상기 스위칭 소자에 제 1 전압 레벨을 갖는 제 1 센싱전압을 인가한 상태에서, 프로그램을 위해 선택된 제 1 비트라인과 상기 제 2 래치를 연결하여 상기 제 1 비트라인이 전압을 변경하는 단계; 및 상기 스위칭 소자에 상기 제 2 전압 레벨보다 설정된 스텝전압보다 제 3 전압 레벨을 갖는 제 2 센싱전압을 인가한 상태에서, 상기 제 1 비트라인의 전압을 상기 제 1 래치에 저장된 데이터 상태에 따라 변경한 후, 프로그램을 수행하고, 제 1 및 제 2 검증전압을 이용해서 프로그램 검증을 수행한 결과를 상기 제 1 및 제 2 래치에 각각 저장하는 프로그램 및 검증 단계를 포함한다.

상기 제 2 래치의 데이터에 따라 상기 제 1 비트라인의 전압을 변경시키는 것은, 상기 제 1 비트라인을 프리차지하는 단계; 및 상기 제 1 센싱전압을 인가하여 상기 스위칭 소자를 턴온시키고, 상기 제 2 래치의 데이터 상태에 따라 상기 제 1 비트라인의 프리차지 전압을 유지시키거나, 디스차지시키는 단계를 포함한다.

상기 제 2 센싱전압은 상기 제 2 전압레벨부터 제 4 전압 레벨까지 상기 프로그램 펄스에 따라 스텝전압만큼 낮아지는 전압인 것을 특징으로 한다.

이상에서 설명한 바와 같이, 본 발명에 따른 불휘발성 메모리 소자의 프로그램 방법은 프로그램을 진행할 때, 메모리 셀에 저장되는 데이터의 상태에 따라서 비트라인에 인가하는 전압 레벨을 조절할 수 있도록 함으로써 문턱전압 분포의 폭을 좁혀 데이터 신뢰성을 높인다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 1a는 본 발명의 실시 예에 따른 불휘발성 메모리 소자를 나타낸다.

도 1a를 참조하면, 불휘발성 메모리 소자(100)는 메모리 셀 어레이(110)와 페이지 버퍼부(120)를 포함한다.

메모리 셀 어레이(110)는 복수개의 메모리 블록(BK)들을 포함한다.

각각의 메모리 블록(BK)은 다수의 셀 스트링(CS)들을 포함한다.

셀 스트링(CS) 각각은 비트라인들(Bit Line)에 연결된다. 비트라인은 이븐 비트라인(Even Bit Line; BLe)과 오드 비트라인(Odd Bit Line; BLo)으로 나뉜다. 하나의 이븐 비트라인(BLe)과 오드 비트라인(BLo)은 하나의 쌍을 이룬다.

셀 스트링(CS)은 드레인 선택 트랜지스터(Drain Select Transistor; DST)와 소오스 선택 트랜지스터(Source Select Transistor; SST)의 사이에 제 1 내지 제 32 메모리 셀(C0 내지 C31)이 직렬로 연결된다.

드레인 선택 트랜지스터(DST)의 드레인이 비트라인(BLe 또는 BLo)이 연결된다. 그리고 소오스 선택 트랜지스터(SST)의 소오스는 공통 소오스 라인(Source Line; SL)에 연결된다.

제 1 내지 제 32 메모리 셀(C0 내지 C31)의 게이트는 각각 제 1 내지 제 32 워드라인(WL0 내지 WL31)에 연결된다.

그리고 페이지 버퍼부(120)는 하나 이상의 비트라인에 연결되는 페이지 버퍼(PB)들을 포함한다.

각각의 페이지 버퍼(PB)는 선택되는 메모리 셀에 데이터를 프로그램하거나, 선택된 메모리 셀에 저장된 데이터를 독출할 때 동작한다.

도 1b는 도 1a의 페이지 버퍼를 나타낸다.

도 1b를 참조하면, 페이지 버퍼(PB)는 비트라인 선택부(121), 센싱부(122), 프리차지부(123) 및 래치부(129)를 포함한다. 그리고 래치부(126)는 제 1 데이터 전송부(124), 제 1 래치부(125), 제 2 데이터 전송부(126), 제 2 래치부(127) 및 데이터 센싱부(128)를 포함한다.

비트라인 선택부(121)는 페이지 버퍼(PB)가 도1a에 나타난 바와 같이 이븐 비트라인(BLe)과 오드 비트라인(BLo)에 연결된 경우, 이븐 또는 오드 비트라인을 선택하여 연결한다. 본 발명의 실시 예에 따른 도1b의 페이지 버퍼(PB)에서는 이븐 비트라인(BLe)에 연결되는 구성만을 나타내었다.

센싱부(122)는 이븐 비트라인(BLe)의 전압 레벨을 센싱 하여 센싱노드(SO)에 반영하거나, 센싱 제어신호(PBSEN)의 전압 레벨을 제어함으로써 이븐 비트라인(BLe)의 프리차지 전압 레벨을 제어한다.

프리차지부(123)는 센싱노드(SO)를 프리차지하고, 래치부(129)는 센싱노드(SO)의 전압 레벨에 따른 데이터를 래치하거나, 래치되어 있는 데이터를 센싱노드(SO)로 전달한다.

제 1 및 제 2 데이터 전송부(124, 126)는 각각 제 1 래치부(125) 및 제 2 래치부(127)에 저장되어 있는 데이터를 센싱노드(SO)로 전송하기 위해 동작한다. 제 1 및 제 2 래치부(125, 127)는 각각 래치회로와 스위칭 소자를 포함하여 선택된 메모리 셀에 프로그램할 데이터를 저장하거나, 센싱노드(SO)가 전압 레벨에 따른 데이터를 저장한다.

제 1 래치부(125)는 캐시 래치로서 프로그램할 데이터를 입력받거나, 독출된 데이터를 출력하는 래치부이고, 제 2 래치부(127)는 실제로 프로그램할 데이터가 저장되거나, 독출 되는 데이터가 저장되는 메인 래치의 역할을 한다.

데이터 센싱부(128)는 센싱노드(SO)의 전압 레벨을 센싱 하여 제 1 및 제 2 래치부(125, 127)의 데이터가 변경될 수 있게 한다.

페이지 버퍼(PB)의 회로를 보다 상세히 설명하면, 페이지 버퍼(PB)는 제 1 내지 제 9 NMOS 트랜지스터(N1 내지 N9), 제 1 PMOS 트랜지스터(P1) 및 제 1 및 제 2 래치(L1, L2)를 포함한다.

제 1 및 제 2 NMOS 트랜지스터(N1, N2)는 이븐 비트라인(BLe)과 센싱노 드(SO)의 사이에 직렬로 연결된다. 제 1 NMOS 트랜지스터(N1)의 게이트에는 이븐 비트라인 선택신호(BSEL)가 입력되고, 제 2 NMOS 트랜지스터(N2)에는 센싱 제어신호(PBSEN)가 입력된다.

제 1 PMOS 트랜지스터(P1)는 전원전압(VCC) 입력단과 센싱노드(SO)의 사이에 연결되고, 제 1 PMOS 트랜지스터(P1)의 게이트에는 프리차지 제어신호(PRECHSO_N)가 입력된다.

제 3 NMOS 트랜지스터(N3)는 센싱노드(SO)와 노드(QC_N)의 사이에 연결되고, 제 3 NMOS 트랜지스터(N3)의 게이트에는 제 1 데이터 전송신호(CTRANS_N)가 입력된다.

제 1 래치(L1)는 두 개의 인버터로 구성되는 래치회로로써 노드(QC)와 노드(QC_N)의 사이에 연결된다. 그리고 제 2 래치(L2)도 두 개의 인버터로 구성되는 래치회로로써 노드(QM)와 노드(QM_N)의 사이에 연결된다.

제 4 NMOS 트랜지스터(N4)는 노드(QC)와 노드(K1)의 사이에 연결되고, 제 5 NMOS 트랜지스터(N5)는 노드(QC_N)와 노드(K1)의 사이에 연결된다. 제 4 NMOS 트랜지스터(N4)의 게이트에는 제 1 리셋 신호(CRST)가 입력되고, 제 5 NMOS 트랜지스터(N5)의 게이트에는 제 1 세트 신호(CSET)가 입력된다.

제 6 NMOS 트랜지스터(N6)는 센싱노드(SO)와 노드(QM_N)의 사이에 연결되고, 제 6 NMOS 트랜지스터(N6)의 게이트에는 제 2 데이터 전송신호(MTRANS_N)가 입력된다.

제 7 NMOS 트랜지스터(N7)는 노드(QM)와 노드(K1)의 사이에 연결되고, 제 8 NMOS 트랜지스터(N8)는 노드(QM_N)와 노드(K1)의 사이에 연결된다. 제 7 NMOS 트랜지스터(N7)의 게이트에는 제 2 리셋 신호(MRST)가 입력되고, 제 8 NMOS 트랜지스터(N8)의 게이트에는 제 2 세트신호(MSET)가 입력된다.

제 9 NMOS 트랜지스터(N9)는 노드(K1)와 접지노드 사이에 연결되고, 제 9 NMOS 트랜지스터(N9)의 게이트는 센싱노드(SO)에 연결된다.

상기한 불휘발성 메모리 소자(100)는 프로그램되는 메모리 셀의 문턱전압 분포의 폭을 좁게 만들기 위해서 리프로그램(reprogram)을 사용한다.

불휘발성 메모리 소자(100)의 프로그램 동작을 좀 더 상세히 설명하면 다음과 같다.

도 2는 프로그램 동작에 따른 메모리 셀들의 문턱전압 분포 모습을 나타낸다.

도 2를 참조하면, 메모리 셀들의 문턱전압은 소거 셀 상태인 제 1 문턱전압 분포(130)에서 프로그램을 진행함에 따라 제 2 또는 제 3 문턱전압 분포(220, 230)에 포함되도록 문턱전압이 변경된다.

제 2 문턱전압 분포(220)는 일반적인 프로그램 동작을 수행했을 경우에 나타나는 문턱전압 분포이고, 제 3 문턱전압 분포(230)는 리프로그램 동작을 수행했을 경우에 나타나는 문턱전압 분포이다.

일반적 프로그램 방식은 이미 공지된 기술이므로 상세한 설명을 생략한다.

리프로그램 방식은 페이지 버퍼(PB)의 제 1 및 제 2 래치부(125, 127)를 이용해서 프로그램을 하는 것과 동시에 제 1 및 제 2 검증전압(PV0, PV1)을 이용한 더블 검증을 수행한다.

즉, 리프로그램을 위해서는 제 1 및 제 2 래치부(125, 127)를 모두 사용한다. 제 1 래치(L1)에는 실제로 프로그램할 데이터가 저장되고, 제 2 래치(L2)에는 메모리 셀에 저장되어야 하는 데이터가 저장된다. 즉 메모리 셀에 저장되어 이후의 독출을 수행했을 때 읽혀져야 하는 데이터는 제 2 래치(L2)에 저장되고, 프로그램 동작을 수행하기 위한 프로그램 데이터는 제 1 래치(L1)에 저장된다.

프로그램 동작을 시작하기 전에 모든 비트라인들(BLe 및 BLo)은 전원전압(VCC) 레벨로 프리차지 상태이다.

그리고 예를 들어 이븐 비트라인(BLe)을 선택하기 위하여, 이븐 비트라인 선택신호(BSEL)는 하이 레벨로 입력되어 제 1 NMOS 트랜지스터(N1)가 턴온된다. 이때 이븐 비트라인 선택신호(BSEL)는 4.5V 정도로 인가된다. 그리고 센싱 제어신호(PBSEN)가 4.5V 레벨로 인가되어 제 2 NMOS 트랜지스터(N2)도 턴온된다.

그리고 제 2 데이터 전송신호(MTRANS_N)를 하이 레벨로 인가하여 제 6 NMOS 트랜지스터(N6)가 턴온된다.

노드(QM_N)가 로우 레벨 상태이면, 이븐 비트라인(BLe)에 프리차지된 전압은 모두 디스차지된다. 그러나 노드(QM_N)가 하이 레벨이면 이븐 비트라인(BLe)은 프리차지된 전압 레벨이 유지된다.

그리고 제 2 데이터 전송신호(MTRANS_N)를 로우 레벨로 변경시킨다.

이후에는 센싱 제어신호(PBSEN)를 1.2V ~ 1.5V 의 전압 레벨을 갖도록 입력한 상태에서 제 1 데이터 전송신호(CTRANS_N)를 하이 레벨로 인가하여 제 3 NMOS 트랜지스터(N3)를 턴온시킨다.

노드(QC_N)가 하이 레벨 상태이면, 센싱노드(SO)의 전압 레벨은 VCC-Vth(Vth는 제 3 NMOS 트랜지스터의 문턱전압)가 된다. 그리고 이븐 비트라인(BLe)은 전원전압(VCC) 또는 0V 상태이다.

이븐 비트라인(BLe)이 전원전압(VCC) 레벨이고, 노드(QC_N)가 하이 레벨이면, 센싱 제어신호(PBSEN)가 1.2V~1.5V의 전압 레벨로 인가되어도 Vgs<Vth 의 조건에 의해서 제 2 NMOS 트랜지스터(N2)는 턴 오프 상태를 유지한다. 따라서 이븐 비트라인(BLe)은 프리차지된 상태로 유지된다.

이븐 비트라인(BLe)이 전원전압(VCC) 레벨이고, 노드(QC_N)가 로우 레벨이면, 센싱 제어신호(PBSEN)가 1.2V~1.5V의 전압 레벨로 인가됨에 따라 제 2 NMOS 트랜지스터(N2)가 턴온되어 이븐 비트라인(BLe)은 0V 레벨로 디스차지된다.

한편, 이븐 비트라인(BLe)이 0V 레벨이고, 노드(QC_N)가 하이 레벨이면, 센싱 제어신호(PBSEN)가 1.2V~1.5V의 전압 레벨로 인가됨에 따라 이븐 비트라인(BLe)에 0.5V 정도의 전압이 전달된다.

이븐 비트라인(BLe)이 0V 레벨이고, 노드(QC_N)가 로우 레벨이면, 센싱 제어신호(PBSEN)가 1.2V~1.5V의 전압 레벨로 인가되어도 이븐 비트라인(BLe)은 0V 레벨을 유지하게 된다.

상기와 같이 제 1 및 제 2 래치부(125, 127)의 데이터 상태에 따른 비트라인 전압의 변경을 이용하여 리프로그램을 수행하고 또한 하나의 문턱전압 분포에 대해서 두 개의 검증전압을 이용하는 더블 검증을 수행한다.

즉, 도 2에 나타난 바와 같이 제 3 문턱전압 분포(230)에 포함되도록 프로그램하는 경우에, 제 1 및 제 2 검증전압(PV0, PV1)을 이용해서 두 번의 프로그램 검증을 한다. 도 2의 제 2 문턱전압 분포(220)는 리프로그램 방식을 사용하지 않고, 두 번의 프로그램을 하지 않는 경우에 문턱전압 분포이다.

리프로그램을 수행한 후, 제 1 검증전압(PV0)에 대해서 패스된 메모리 셀들은 비트라인에 0.5V 정도의 전압을 인가함으로써 프로그램되는 속도가 느려지게 한다. 비트라인에 0.5V의 전압을 인가하는 것은 제 1 검증전압(PV0)에 대한 검증 결과를 제 1 래치부(125)에 저장함으로써 가능하다.

즉, 제 1 검증전압(PV0)에 패스되는 메모리 셀들이 포함되는 비트라인과 연결된 페이지 버퍼(PB)의 노드(QC_N)는 하이 레벨이 된다. 그러나 아직 프로그램이 완료되지 않았기 때문에 노드(QM_N)는 로우 레벨이다.

따라서 상기의 설명한 바와 같이, 노드(QM_N)는 로우 레벨이고, 노드(QC_N)는 하이 레벨이면 비트라인에 0.5V가 제공된다. 비트라인이 0.5V 정도인 상태에서 프로그램이 진행되면, 메모리 셀이 프로그램되는 속도가 느려진다.

상기한 리프로그램 방식으로 프로그램하는 경우에는 제 1 검증전압(PV0)에 패스된 메모리 셀들의 프로그램 속도를 줄여서 문턱전압 분포를 좁힌다. 이때 처음부터 프로그램되는 속도가 느린 슬로우 셀(Slow Cell)인 경우에 제 1 검증전압(PV0)에 대해 패스된 이후에는 프로그램 속도가 더욱더 느려지게 된다.

따라서 프로그램이 진행되는 속도가 너무 느려지고, 상대적으로 프로그램 속도가 빠른 메모리 셀들은 슬로우 셀 때문에 프로그램 펄스를 많이 맞아야 해서 프 로그램 문턱전압 분포가 오히려 안 좋아질 수 있다.

따라서 본 발명의 실시 예에서는 다음과 같이 센싱 제어신호(PBSEN)의 전압 레벨을 제어하여 프로그램 속도를 조절한다.

도 3은 본 발명의 실시 예에 따른 프로그램 동작에서 제공되는 센싱 제어신호의 전압 레벨 변경을 나타낸다.

도 3을 참조하면, 도 1a의 불휘발성 메모리 소자(100)가 리프로그램 방식으로 프로그램을 진행할 때, 메인 래치인 제 2 래치부(127)의 데이터를 이용해서 비트라인 전압을 프리차지할 때의 센싱 제어신호(PBSEN)는 4.5V로 하고, 캐시 래치인 제 1 래치부(125)의 데이터를 이용해서 비트라인 전압을 변경시킬 때의 센싱 제어신호(PBSEN)는 제 1 전압(V0)에서 제 2 전압(V1)사이에서 설정된 스텝 전압만큼 변경 시킨다.

좀 더 상세히 상기의 도1b를 참조하여 설명하면 다음과 같다.

먼저 프로그램을 위해서 이븐 비트라인(BLe)을 선택한다. 그리고 노드(QC_N)와 노드(QM_N)는 로우 레벨인 것으로 가정한다.

제 1 프로그램 펄스가 인가됨에 따라, 센싱 제어신호(PBSEN)를 4.5V로 인가하여 제 2 NMOS 트랜지스터(N2)를 턴온시키고, 노드(QM_N)의 데이터 상태에 따라 이븐 비트라인(BLe)의 전압을 인가한다. 앞서 노드(QM_N)는 로우 레벨 상태인 것으로 가정했기 때문에, 이븐 비트라인(BLe)은 0V로 유지된다.

그리고 센싱 제어신호(PBSEN)를 제 1 전압(V0)으로 인가한 상태에서 노드(QC_N)를 이븐 비트라인(BLe)과 연결한다. 노드(QC_N)고 로우 레벨 상태이므로 이븐 비트라인(BLe)은 0V가 유지된다.

이어서 프로그램 전압이 인가되어 프로그램 동작을 시작한다. 프로그램 이후에는 제 1 검증전압(PV0)과 제 2 검증전압(PV1)을 이용한 제 1 검증 및 제 2 검증을 수행한다.

제 1 및 제 2 검증이 패스되지 않으면, 노드(QM_N)와 노드(QC_N)의 상태에 따라 이븐 비트라인(BLe)의 전압을 설정하고, 프로그램 펄스에 따른 프로그램을 진행한다. 이때 프로그램 펄스가 인가될 때마다 노드(QC_N)의 데이터 상태에 따라 이븐 비트라인(BLe)의 전압을 변경하는 과정에서 센싱 제어신호(PBSEN)의 전압레벨을 설정된 스텝 전압(Vstep)만큼 낮춘다. 따라서 프로그램 펄스의 개수가 K 이면, 센싱 제어신호(PBSEN)는 수학식 1과 같다.

j 번째 프로그램 펄스가 인가되어 프로그램을 진행한 후, 제 1 검증결과가 패스되면 노드(QC_N)는 하이 레벨로 변경된다. 그러나 아직 제 2 검증은 패스되지 않았기 때문에 다음번 프로그램 펄스가 인가된다.

j+1번째 프로그램 펄스가 인가되면, 먼저 센싱 제어신호(PBSEN)가 4.5V로 인가되고, 노드(QM_N)의 상태에 따라 이븐 비트라인(BLe)이 0V가 된다. 그리고 센싱 제어신호(PBSEN)의 전압 레벨이 수학식 2와 같다.

메모리 셀의 프로그램 속도에 따라서 상기 j 가 결정된다. j가 커질수록 메모리 셀의 프로그램 속도는 진다. 따라서 느린 메모리 셀일 수록 센싱 제어신호(PBSEN)의 전압 레벨을 낮게 하여 프로그램 속도가 너무 느려지지 않도록 제어할 수 있다.

반면에 프로그램 속도가 빠른 메모리 셀일수록 센싱 제어신호(PBSEN)의 전압 레벨이 높아져서 프로그램 속도가 느려진다. 따라서 프로그램 속도가 빠른 메모리 셀과 프로그램 속도가 느린 메모리 셀의 프로그램 속도를 어느 정도 동일하게 제어해 줄 수 있다. 따라서 문턱전압 분포의 폭이 보다 좁게 만들어질 수 있다.

도 4a는 센싱 제어신호의 전압 레벨을 변경하지 않은 경우의 메모리 셀의 프로그램 속도를 나타내고, 도 4b는 센싱 제어신호의 전압 레벨을 변경하는 경우의 메모리 셀의 프로그램 속도를 나타낸다.

도 4a를 참조하면, 노드(QC_N)의 데이터 상태를 비트라인에 반영할 때의 센싱 제어신호(PBSEN)의 전압 레벨을 1.2V~1.5V로 고정했을 때의 메모리 셀의 프로그램 속도 변화를 도시한 것이다.

프로그램 속도가 빠른 패스트 셀(Fast Cell)과 프로그램 속도가 느린 슬로우 셀(Slow Cell)을 비교하면, 제 1 검증(PV0)에 대해서 프로그램 패스가 된 후 패스트 셀이나 슬로우 셀의 프로그램 속도가 느려지는 정도가 같다.

즉 패스트 셀의 프로그램 속도가 느려지기는 하지만, 슬로우 셀의 프로그램 속도가 상대적으로 더 느려지기 때문에 슬로우 셀이 제 2 검증에 패스될 때까지 패스트 셀이 계속해서 프로그램 전압을 인가받게 된다.

이에 반하여 본 발명의 실시 예에 따라 센싱 제어신호(PBSEN)의 전압 레벨을 스텝 전압(Vstep)만큼 낮추어 제공하는 경우 도 4b와 같이 프로그램 속도가 달라진다.

패스트 셀의 경우에는 제 1 검증에서 패스되는 시점이 슬로우 셀보다 빠르기 때문에 비트라인에 프로그램 속도가 느려지는 정도가 슬로우 셀보다 크다. 이유는 앞서 설명한 바와 같이, 제 1 검증에 패스되는 시점이 패스트 셀이 슬로우 셀보다 빠르기 때문에 센싱 제어신호(PBSEN)의 전압 레벨 패스트 셀이 슬로우 셀보다 높다. 이에 따라 선택된 비트라인에 인가되는 전압이 패스트 셀이 좀 더 높기 때문에 슬로우 셀보다 프로그램 속도가 느려지는 정도가 크다.

따라서 도 4b에 패스트 셀의 프로그램 속도가 슬로우 셀에 비해서 느려지고, 다시 빨리지는 변화를 보임으로써 메모리 셀들의 프로그램 속도를 조절한다. 따라서 메모리 셀들이 프로그램되는 속도에 따라 센싱 제어신호(PBSEN)의 전압 레벨을 조절하여 프로그램 속도가 적절히 제어됨으로써 문턱전압 분포가 좁아질 수 있다.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

도 1b는 도 1a의 페이지 버퍼를 나타낸다.

도 4a는 센싱 제어신호의 전압 레벨을 변경하지 않은 경우의 메모리 셀의 프로그램 속도를 나타낸다.

도 4b는 센싱 제어신호의 전압 레벨을 변경하는 경우의 메모리 셀의 프로그램 속도를 나타낸다.

*도면의 주요 부분의 간단한 설명*

100 : 불휘발성 메모리 소자 110 : 메모리 셀 어레이

120 : 페이지 버퍼부

Claims

하나 이상의 비트라인에 연결되는 페이지 버퍼의 제 1 및 제 2 래치에 프로그램할 데이터를 래치하는 단계;

프로그램 펄스에 따라 상기 페이지 버퍼와 비트라인 사이에 연결되는 전압 센싱을 위한 스위칭 소자에 제 1 전압 레벨을 갖는 제 1 센싱전압을 인가한 상태에서, 프로그램을 위해 선택된 제 1 비트라인과 상기 제 2 래치를 연결하여 상기 제 1 비트라인의 전압을 변경하는 단계; 및

상기 스위칭 소자에 프로그램 펄스에 따라 변경되는 제 2 센싱전압을 인가한 상태에서, 상기 제 1 비트라인의 전압을 상기 제 1 래치에 저장된 데이터 상태에 따라 변경한 후, 프로그램을 수행하고, 제 1 및 제 2 검증전압을 이용해서 프로그램 검증을 수행한 결과를 상기 제 1 및 제 2 래치에 각각 저장하는 프로그램 및 검증 단계를 포함하고,

상기 제 2 센싱전압은 제 2 전압레벨부터 제 3 전압 레벨까지 상기 프로그램 펄스에 따라 스텝전압만큼 낮아지는 전압인 것을 특징으로 하는 불휘발성 메모리 소자의 프로그램 방법.
제 1항에 있어서,

상기 제 2 래치의 데이터에 따라 상기 제 1 비트라인의 전압을 변경시키는 것은,

상기 제 1 비트라인을 프리차지하는 단계; 및

상기 제 1 센싱전압을 인가하여 상기 스위칭 소자를 턴온시키고, 상기 제 2 래치의 데이터 상태에 따라 상기 제 1 비트라인의 프리차지 전압을 유지시키거나, 디스차지시키는 단계를 포함하는 불휘발성 메모리 소자의 프로그램 방법.
제 1항에 있어서,

상기 제 1 비트라인이 0V 상태에서,

상기 스위칭 소자에 인가되는 제 2 센싱전압의 전압 레벨이 낮을수록, 상기 제 1 비트라인에 프리차지되는 전압레벨이 낮아지는 것을 특징으로 하는 불휘발성 메모리 소자의 프로그램 방법.
제 1항에 있어서,

상기 페이지 버퍼의 제 1 및 제 2 래치에 프로그램할 데이터를 래치하는 단계에서 상기 제 1 및 제 2 래치에 저장되는 데이터가 같은 데이터인 것을 특징으로 하는 불휘발성 메모리 소자의 프로그램 방법.
메모리 셀들이 연결되는 복수개의 비트라인과, 하나 이상의 비트라인과 전압 센싱을 위한 스위칭 소자를 통해 각각 연결되고 제 1 및 제 2 래치를 포함하는 페이지 버퍼들을 포함하는 불휘발성 메모리 소자가 제공되는 단계;

프로그램 명령에 따라 상기 페이지 버퍼의 제 1 및 제 2 래치에 프로그램할 데이터를 래치하는 단계;

제 1 프로그램 펄스에 따라 상기 스위칭 소자에 제 1 전압 레벨을 갖는 제 1 센싱전압을 인가한 상태에서, 프로그램을 위해 선택된 제 1 비트라인과 상기 제 2 래치를 연결하여 상기 제 1 비트라인이 전압을 변경하는 단계;

상기 스위칭 소자에 제 2 전압 레벨을 갖는 제 2 센싱전압을 인가한 상태에서, 상기 제 1 비트라인의 전압을 상기 제 1 래치에 저장된 데이터 상태에 따라 변경한 후, 프로그램을 수행하고, 제 1 및 제 2 검증전압을 이용해서 프로그램 검증을 수행한 결과를 상기 제 1 및 제 2 래치에 각각 저장하는 프로그램 및 검증 단계;

제 2 프로그램 펄스에 따라 상기 스위칭 소자에 제 1 전압 레벨을 갖는 제 1 센싱전압을 인가한 상태에서, 프로그램을 위해 선택된 제 1 비트라인과 상기 제 2 래치를 연결하여 상기 제 1 비트라인이 전압을 변경하는 단계; 및

상기 스위칭 소자에 상기 제 2 전압 레벨보다 설정된 스텝전압보다 제 3 전압 레벨을 갖는 제 2 센싱전압을 인가한 상태에서, 상기 제 1 비트라인의 전압을 상기 제 1 래치에 저장된 데이터 상태에 따라 변경한 후, 프로그램을 수행하고, 제 1 및 제 2 검증전압을 이용해서 프로그램 검증을 수행한 결과를 상기 제 1 및 제 2 래치에 각각 저장하는 프로그램 및 검증 단계

를 포함하는 불휘발성 메모리 소자의 프로그램 방법.
제 5항에 있어서,

상기 제 2 래치의 데이터에 따라 상기 제 1 비트라인의 전압을 변경시키는 것은,

상기 제 1 비트라인을 프리차지하는 단계; 및

상기 제 1 센싱전압을 인가하여 상기 스위칭 소자를 턴온시키고, 상기 제 2 래치의 데이터 상태에 따라 상기 제 1 비트라인의 프리차지 전압을 유지시키거나, 디스차지시키는 단계를 포함하는 불휘발성 메모리 소자의 프로그램 방법.
제 5항에 있어서,

상기 제 1 비트라인이 0V 상태에서,

상기 스위칭 소자에 인가되는 제 2 센싱전압의 전압 레벨이 낮을수록, 상기 제 1 비트라인에 프리차지되는 전압레벨이 낮아지는 것을 특징으로 하는 불휘발성 메모리 소자의 프로그램 방법.
제 5항에 있어서,

상기 페이지 버퍼의 제 1 및 제 2 래치에 프로그램할 데이터를 래치하는 단계에서 상기 제 1 및 제 2 래치에 저장되는 데이터가 같은 데이터인 것을 특징으로 하는 불휘발성 메모리 소자의 프로그램 방법.
제 5항에 있어서,

상기 제 2 센싱전압은 상기 제 2 전압레벨부터 제 4 전압 레벨까지 상기 프 로그램 펄스에 따라 스텝전압만큼 낮아지는 전압인 것을 특징으로 하는 불휘발성 메모리 소자의 프로그램 방법.