KR101115623B1 - 불휘발성 메모리 장치 및 이의 동작 방법 - Google Patents

불휘발성 메모리 장치 및 이의 동작 방법 Download PDF

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Abstract

본 발명은 데이터가 저장되는 다수의 래치들; 상기 래치들 중, 선택된 래치에 저장된 데이터를 공통노드로 전달하는 셋/리셋 회로; 상기 공통노드에 전달된 데이터를 제1 센싱노드로 전달하기 위한 전달회로; 상기 제1 센싱노드로 전달된 데이터를 비트라인으로 전달하기 위한 비트라인 전송회로; 상기 제1 센싱노드에 전달된 데이터를 제2 센싱노드로 전달하기 위한 센싱회로; 및 상기 제2 센싱노드에 전달된 데이터에 따라 상기 공통노드의 전위를 변경하는 디스차지회로를 포함하는 불휘발성 메모리 장치 및 이의 동작 방법으로 이루어진다.

Description

불휘발성 메모리 장치 및 이의 동작 방법{Non-volatile memory device and operation method thereof}
본 발명은 불휘발성 메모리 장치 및 이의 동작 방법에 관한 것으로, 특히, 페이지 버퍼에 관한 것이다.
도 1은 종래 기술에 따른 페이지 버퍼를 설명하기 위한 회로도이다.
페이지 버퍼는 비트라인 선택회로(BL Selector; 11), 비트라인 전송회로(12), 프리차지 회로(13), 데이터 전송회로(14), 래치 회로(15), 셋/리셋 회로(16), 데이터 입출력 회로(17) 및 디스차지 회로(18)를 포함한다.
비트라인 선택회로(11)는 메모리 셀 어레이(미도시)와 연결된 비트라인(BL)을 선택하기 위한 회로이다.
비트라인 전송회로(12)는 비트라인 전송신호(BLCLAMP)에 따라 비트라인 선택회로(11)로부터 선택된 비트라인(BL)과 센싱노드(SO)를 전기적으로 연결한다. 비트라인 전송회로(12)는 비트라인 전송신호(BLCLAMP)에 따라 동작하는 NMOS 트랜지스터(T1)로 구현된다.
프리차지 회로(13)는 프리차지 신호(PRECHb)에 따라 전원전압(Vcc)을 센싱노드(SO)로 전달한다. 프리차지 회로(13)는 전원전압 단자(Vcc)와 센싱노드(SO) 사이에 연결되며 프리차지 신호(PRECHb)에 따라 동작하는 PMOS 트랜지스터(T2)로 구현된다.
데이터 전송회로(14)는 래치 회로(15)에 저장된 데이터에 따라 비트라인(BL)을 프리차지하기 위한 전압을 센싱노드(SO)로 전달하거나, 래치 회로(15)에 저장된 데이터를 서로 다른 래치로 전달한다. 각각의 래치는 한 쌍을 이루는 인버터들로 이루어진다. 래치 회로(15)는 데이터가 저장되는 다수의 래치들을 포함한다. 따라서, 다수의 래치들에 입력된 데이터를 센싱노드(SO)에 전달하기 위하여 데이터 전송회로(14)는 다수의 스위치 소자들(T3~T10)로 이루어진다. 스위치 소자들(T3~T1)은 스위치 신호들(S3~S10)에 따라 동작하는 NMOS 트랜지스터들를 포함한다.
셋/리셋 회로(16)는 래치 회로(15)에 포함된 래치들을 셋업(set) 또는 리셋(reset)하기 위한 회로로써, 각각의 래치들과 공통소스(CON) 사이에 연결된 다수의 NMOS 트랜지스터들(T11~T18)로 이루어진다. 셋업을 위한 NMOS 트랜지스터들(T12, T14, T16 및 T18) 각각은 셋업신호들(CSET, MSET, TSET 및 FSET)에 따라 동작한다. 셋업신호들(CSET, MSET, TSET 및 FSET)에 따라 각 래치들의 QC, QM, QT 및 QF 노드의 전위가 정해진다. 리셋을 위한 NMOS 트랜지스터들(T11, T13, T15 및 T17) 각각은 리셋신호들(CRST, MRST, TRST 및 FRST)에 따라 동작한다. 리셋신호들(CRST, MRST, TRST 및 FRST)에 따라 각 래치들의 QC_N, QM_N, QT_N 및 QF_N 노드의 전위가 정해진다.
데이터 입출력 회로(17)는 래치 회로(15)에 포함된 래치들 중 어느 하나의 래치와 연결되어, 데이터를 래치에 입력하거나 래치에 입력된 데이터를 외부로 출력한다. 데이터 입출력 회로(17)가 QC 노드 및 QC_N 노드가 포함된 래치와 연결된 경우, 입출력 신호(CS)에 따라 QC 노드와 데이터 라인(DL)을 연결하는 NMOS 트랜지스터(T20) 및 QC_N 노드와 데이터 라인(DL/)을 연결하는 NMOS 트랜지스터(T21)를 포함한다.
디스차지 회로(18)는 공통노드(CON)와 접지단자(Vss) 사이에 연결되어, 센싱노드(SO)의 전위에 따라 공통노드(CON)를 디스차지하기 위한 NMOS 트랜지스터(T19)로 이루어진다.
한편, 페이지 버퍼에 포함된 트랜지스터의 개수가 증가할수록, 각각의 트랜지스터들을 동작시키기 위한 신호들의 개수도 증가되므로, 동작 방법이 점차 복잡해 질 수 있다. 또한, 트랜지스터들의 개수가 증가할수록 칩(chip)의 크기가 증가하기 때문에 불휘발성 메모리 장치의 크기가 증가된다.
본 발명이 해결하려는 과제는, 페이지 버퍼에 포함된 트랜지스터들의 개수를 줄임으로써, 동작을 간소화하고 칩의 크기를 감소시키고자 한다.
본 발명의 일 실시 예에 따른 불휘발성 메모리 장치는, 데이터가 저장되는 다수의 래치들; 상기 래치들 중, 선택된 래치에 저장된 데이터를 공통노드로 전달하는 셋/리셋 회로; 상기 공통노드에 전달된 데이터를 제1 센싱노드로 전달하기 위한 전달회로; 상기 제1 센싱노드로 전달된 데이터를 비트라인으로 전달하기 위한 비트라인 전송회로; 상기 제1 센싱노드에 전달된 데이터를 제2 센싱노드로 전달하기 위한 센싱회로; 및 상기 제2 센싱노드에 전달된 데이터에 따라 상기 공통노드의 전위를 변경하는 디스차지회로를 포함한다.
상기 센싱회로는 센싱신호에 따라 상기 제1 센싱노드와 상기 제2 센싱노드를 연결하는 NMOS 트랜지스터로 구현된다.
상기 프리차지 회로는 프리차지 신호에 따라 가변전압이 인가되는 단자와 상기 제2 센싱노드를 연결하여 상기 제2 센싱노드를 디스차지하는 NMOS 트랜지스터로 구현된다.
상기 가변전압은 전원전압 또는 접지전압이다.
상기 디스차지 회로는 상기 제2 센싱노드의 전위에 따라 상기 공통노드를 디스차지하는 NMOS 트랜지스터로 구현된다.
상기 전송회로는 전송신호에 따라 상기 공통노드에 인가된 전압을 상기 제1 센싱노드로 전달하는 NMOS 트랜지스터로 구현된다.
상기 래치들 중, 어느 하나의 래치에 연결되어 데이터를 입력 또는 출력하기 위한 데이터 입출력 회로를 더 포함한다.
상기 셋/리셋 회로는 상기 래치들과 각각 연결된 리셋 스위치 및 셋업 스위치를 포함한다.
본 발명의 다른 실시 예에 따른 불휘발성 메모리 장치는, 데이터가 저장되는 다수의 래치들; 상기 래치들 중, 선택된 래치에 저장된 데이터를 공통노드로 전달하는 셋/리셋 회로; 상기 공통노드에 전달된 데이터를 센싱노드로 전달하기 위한 전달회로; 상기 센싱노드로 전달된 데이터를 비트라인으로 전달하기 위한 비트라인 전송회로; 및 상기 센싱노드에 전달된 데이터에 따라 상기 공통노드의 전위를 변경하는 디스차지회로를 포함한다.
상기 프리차지 회로는 프리차지 신호에 따라 전원단자와 상기 센싱노드를 연결하여 상기 센싱노드를 프리차지하는 PMOS 트랜지스터로 구현된다.
상기 디스차지 회로는 상기 공통노드와 접지단자 사이에 직렬로 연결된 센싱 스위치 및 디스차지 스위치를 포함한다.
상기 센싱 스위치는 센싱신호에 따라 상기 공통노드와 상기 디스차지 스위치를 연결하는 NMOS 트랜지스터로 구현된다.
상기 디스차지 스위치는 센싱노드의 전위에 따라 상기 센싱 스위치와 접지단자를 연결하는 NMOS 트랜지스터로 구현된다.
상기 전송회로는 전송신호에 따라 상기 공통노드에 인가된 전압을 상기 센싱노드로 전달하는 NMOS 트랜지스터로 구현된다.
상기 래치들 중, 어느 하나의 래치에 연결되어 데이터를 입력 또는 출력하는 데이터 입출력 회로를 더 포함한다.
상기 셋/리셋 회로는 상기 래치들과 각각 연결된 리셋 스위치들 및 셋업 스위치들을 포함한다.
본 발명의 일 실시 예에 따른 불휘발성 메모리 장치의 동작 방법은, 제1 센싱노드와 제2 센싱노드 사이에 연결된 센싱 스위치, 상기 제1 센싱노드와 공통노드 사이에 연결된 전송 스위치, 상기 제2 센싱노드의 전위에 따라 상기 공통노드를 디스차지하는 디스차지 스위치, 데이터가 입력되며 입력된 데이터를 상기 공통노드로 전송하는 다수의 래치들을 포함하는 페이지 버퍼를 제공하는 단계; 상기 래치들 중 어느 하나에 데이터를 입력하는 단계; 상기 래치에 입력된 데이터를 상기 공통노드로 전송하는 단계; 상기 센싱 스위치 및 상기 디스차지 스위치를 비활성화시키고, 상기 전송 스위치를 활성화시켜 상기 공통노드로 전송된 데이터를 상기 제1 센싱노드로 전송하는 단계; 및 상기 제1 센싱노드에 전달된 데이터에 따라 선택된 비트라인을 프리차지 또는 디스차지하는 단계를 포함한다.
상기 래치들 중 어느 하나에 데이터를 입력하는 단계는, 상기 래치들 중 데이터 입출력 회로와 연결된 어느 하나의 래치에 데이터를 입력하는 단계; 및 상기 데이터 입출력 회로와 연결된 래치에서 입력받은 데이터를 다른 래치로 전송하는 단계를 포함한다.
상기 데이터 입출력 회로와 연결된 래치에서 입력받은 데이터를 다른 래치로 전송하는 단계는, 상기 디스차지 스위치를 비활성화시키고, 상기 데이터 입출력 회로와 연결된 래치로부터 상기 공통노드로 데이터를 전송하는 단계; 상기 전송 스위치를 활성화시켜 상기 공통노드에 전송된 데이터를 상기 제1 센싱노드로 전송하는 단계; 상기 전송 스위치를 비활성화시키고, 상기 센싱 스위치를 활성화시켜 상기 제1 센싱노드에 전송된 데이터를 상기 제2 센싱노드로 전송하는 단계; 상기 제2 센싱노드에 전송된 데이터에 따라 상기 디스차지 스위치를 동작시켜 상기 공통노드를 디스차지하거나 이전 상태를 유지시키는 단계; 및 데이터가 입력될 래치와 상기 공통노드를 연결하는 단계를 포함한다.
본 발명의 다른 실시 예에 따른 불휘발성 메모리 장치의 동작 방법은, 센싱노드와 공통노드 사이에 연결된 전송 스위치, 상기 센싱노드의 전위에 따라 동작하는 디스차지 스위치, 상기 공통노드와 상기 디스차지 스위치 사이에 연결되며 센싱신호에 따라 동작하는 센싱 스위치, 데이터가 입력되며 입력된 데이터를 상기 공통노드로 전송하는 다수의 래치들을 포함하는 페이지 버퍼를 제공하는 단계; 상기 래치들 중 어느 하나에 데이터를 입력하는 단계; 상기 래치에 입력된 데이터를 상기 공통노드로 전송하는 단계; 상기 센싱 스위치를 비활성화시키고, 상기 전송 스위치를 활성화시켜 상기 공통노드로 전송된 데이터를 상기 센싱노드로 전송하는 단계; 및 상기 센싱노드에 전달된 데이터에 따라 선택된 비트라인을 프리차지 또는 디스차지하는 단계를 포함한다.
상기 래치들 중 어느 하나에 데이터를 입력하는 단계는, 상기 래치들 중 데이터 입출력 회로와 연결된 어느 하나의 래치에 데이터를 입력하는 단계; 및 상기 데이터 입출력 회로와 연결된 래치에서 입력받은 데이터를 다른 래치로 전송하는 단계를 포함한다.
상기 데이터 입출력 회로와 연결된 래치에서 입력받은 데이터를 다른 래치로 전송하는 단계는, 상기 센싱 스위치를 비활성화시키고, 상기 데이터 입출력 회로와 연결된 래치로부터 상기 공통노드로 데이터를 전송하는 단계; 상기 전송 스위치를 활성화시켜 상기 공통노드에 전송된 데이터를 상기 센싱노드로 전송하는 단계; 상기 센싱 스위치를 활성화시켜 상기 디스차지 스위치에 따라 상기 공통노드를 디스차지하거나 이전 상태를 유지시키는 단계; 및 데이터가 입력될 래치와 상기 공통노드를 연결하는 단계를 포함한다.
본 발명에 따라, 페이지 버퍼에 포함되는 트랜지스터들의 개수를 줄일 수 있으므로, 동작에 필요한 신호들의 개수 또한 감소시킬 수 있고, 이에 따라, 동작 방법을 간소화할 수 있다. 또한, 트랜지스터 개수를 감소시킴으로써, 페이지 버퍼의 크기를 감소시킬 수 있고, 이로 인해 불휘발성 메모리 장치의 크기를 감소시킬 수 있다.
도 1은 종래 기술에 따른 페이지 버퍼를 설명하기 위한 회로도이다.
도 2는 본 발명에 따른 불휘발성 메모리 장치를 설명하기 위한 블럭도이다.
도 3은 본 발명의 일 실시 예에 따른 페이지 버퍼를 설명하기 위한 회로도이다.
도 4a 및 도 4b는 도 3에 도시된 페이지 버퍼의 동작 방법을 설명하기 위한 타이밍도이다.
도 5는 본 발명의 다른 실시 예에 따른 페이지 버퍼를 설명하기 위한 회로도이다.
도 6a 및 도 6b는 도 5에 도시된 페이지 버퍼의 동작 방법을 설명하기 위한 타이밍도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명에 따른 불휘발성 메모리 장치를 설명하기 위한 블럭도이다.
본 발명의 실시예에 따른 불휘발성 메모리 장치는 메모리 셀 어레이(110), 메모리 셀 어레이(110)에 포함된 메모리 셀들의 프로그램 동작 또는 리드 동작을 수행하도록 구성된 동작 회로 그룹(130, 140, 150, 160) 및 동작 회로 그룹(130, 140, 150, 160)을 제어하도록 구성된 제어 회로(Control Circuit; 120)를 포함한다.
NAND 플래시 메모리 장치의 경우, 동작 회로 그룹은 전압 발생 회로(Voltage generator; 130), 로우 디코더(Row decoder; 140), 페이지 버퍼 그룹(150) 및 입출력 회로(I/O Circuit; 160)를 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 블록들을 포함한다. 도 2에는 그 중 하나의 메모리 블록이 도시되어 있다. 각각의 메모리 블록은 다수의 스트링들(ST0~STk)을 포함한다. 각각의 스트링(ST0)은 공통 소스 라인(CSL)에 연결되는 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(Ca0~Can), 그리고 비트라인(BL1)에 연결되는 드레인 셀렉트 트랜지스터(DST)로 구성된다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(Ca0~Can)의 게이트들은 워드라인들(WL0~WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다. 스트링들(ST1~STk)은 대응하는 비트라인들(BL1 내지 BLk)과 각각 연결되고 공통 소스 라인(CSL)과 공통으로 연결된다.
제어 회로(120)는 명령신호(CMD)에 응답하여 내부적으로 프로그램 동작 신호(PGM), 리드 동작 신호(READ) 또는 소거 동작 신호(ERASE)를 출력하고, 동작의 종류에 따라 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들을 제어하기 위한 제어 신호들(PB SIGNALS, LATSEN(또는, SENLAT), TRANTOSO)을 출력한다. 또한, 제어 회로(120)는 어드레스 신호(ADD)에 응답하여 내부적으로 로우 어드레스 신호(RADD)를 출력한다.
전압 공급 회로(130, 140)는 제어 회로(120)의 신호들(READ, PGM, ERASE, RADD)에 따라 메모리 셀들의 프로그램 동작, 소거 동작 또는 리드 동작에 필요한 동작 전압들을 선택된 메모리 블록의 드레인 셀렉트 라인(DSL), 워드라인들(WL0~WLn) 및 소스 셀렉트 라인(SSL)으로 공급한다. 이러한 전압 공급 회로는 전압 발생 회로(130) 및 로우 디코더(140)를 포함한다.
전압 발생 회로(130)는 제어 회로(120)의 내부 명령 신호인 동작 신호들(PGM, READ, ERASE)에 응답하여 메모리 셀들을 프로그램, 리드 또는 소거하기 위한 동작 전압들을 글로벌 라인들로 출력하며, 메모리 셀들을 프로그램하거나 리드하는 경우 프로그램 또는 리드를 위한 동작 전압들(예, Vpgm, Vpass, Vpass)을 글로벌 라인들로 출력한다.
로우 디코더(140)는 제어 회로(120)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 발생 회로(130)에서 발생된 동작 전압들을 메모리 셀 어레이(110)의 메모리 블록들 중 선택된 메모리 블록의 스트링들(ST1 내지 STk)로 전달한다. 즉, 동작 전압들은 선택된 메모리 블록의 로컬 라인들(DSL, WL[n:0], SSL)로 인가된다.
페이지 버퍼 그룹(150)은 비트라인들(BL1 내지 BLk)과 각각 연결되는 페이지 버퍼들(PB1~PBm)을 포함한다. 제어 회로(120)로부터 출력되는 제어 신호들(PB SIGNALS, LATSEN(또는, SENLAT), TRANTOSO)에 응답하여 메모리 셀들(Ca0,..., Ck0)에 데이터를 저장하는데 필요한 전압을 비트라인들(BL1 내지 BLk)에 각각 인가한다. 구체적으로, 페이지 버퍼 그룹(150)은 메모리 셀들(Ca0,..., Ck0)의 프로그램 동작, 소거 동작 또는 리드 동작 시 비트라인들(BL1 내지 BLk)을 프리차지 하거나, 비트라인들(BL1 내지 BLk)의 전압 변화에 따라 검출된 메모리 셀들(Ca0,..., Ck0)의 문턱전압 레벨에 대응하는 데이터를 래치한다. 즉, 페이지 버퍼그룹(150)은 메모리 셀들(Ca0,..., Ck0)에 저장되는 데이터에 따라 비트라인들(BL1 내지 BLk)의 전압을 조절하고, 메모리 셀들(Ca0,..., Ck0)에 저장된 데이터를 검출한다.
입출력 회로(160)는 프로그램 동작 시 외부로부터 입력된 데이터를 페이지 버퍼 그룹(150)으로 입력하기 위하여 제어 회로(120)의 제어에 따라 데이터(DATA)를 페이지 버퍼 그룹(150)의 페이지 버퍼들(PB1~PBm)에 차례대로 전달하면 페이지 버퍼들(PB1~PBm)은 입력된 데이터를 내부 래치에 저장한다. 또한, 리드 동작 시 입출력 회로(160)는 페이지 버퍼 그룹(150)의 페이지 버퍼들(PB1~PBm)로부터 전달된 데이터(DATA)를 외부로 출력한다.
상기 불휘발성 메모리 장치 중에서, 페이지 버퍼 그룹(150)에 포함된 다수의 페이지 버퍼들(PB1~PBm) 중 어느 하나의 페이지 버퍼(PBm)를 구체적으로 설명하도록 한다.
도 3은 본 발명의 일 실시 예에 따른 페이지 버퍼를 설명하기 위한 회로도이다.
페이지 버퍼(PBm)는 비트라인 선택회로(301), 비트라인 전송회로(302), 제1 디스차지 회로(303), 센싱회로(304), 전송회로(305), 래치 회로(306), 셋/리셋 회로(307), 데이터 입출력 회로(308) 및 제2 디스차지 회로(309)를 포함한다.
비트라인 선택회로(301)는 메모리 셀 어레이(도 2의 110)와 연결된 비트라인들(BL)을 선택하기 위한 회로이다.
비트라인 전송회로(302)는 비트라인 선택회로(301)를 통해 선택된 비트라인과 제1 센싱노드(SO1)를 연결하기 위한 회로로써, 비트라인 선택회로(301)와 제1 센싱노드(SO1) 사이에 연결되어 비트라인 전송신호(BLCLAMP)에 따라 동작하는 NMOS 트랜지스터(N1)로 구현된다.
제1 디스차지 회로(303)는 제1 디스차지 회로(303)는 접지단자와 제2 센싱노드(SO2) 사이에 연결되어 디스차지 신호(DICHSO)에 따라 동작하는 NMOS 트랜지스터(N2)로 구현된다. 제1 디스차지 회로(303)는 디스차지 신호(DICHSO)에 따라 접지단자(Vss)와 제2 센싱노드(SO2)를 연결하여 제2 센싱노드(SO2)를 디스차지한다.
센싱회로(304)는 제1 센싱노드(SO1)와 제2 센싱노드(SO2) 사이에 연결되며, 센싱신호(LATSEN)에 따라 동작하는 NMOS 트랜지스터(N14)로 구현된다. 센싱회로(304)는 비트라인(BL)을 프리차지하는 동작 시, 제1 센싱노드(SO1)와 제2 센싱노드(SO2)를 차단하는 기능을 하거나, 데이터 전송 동작 시 제1 센싱노드(SO1)에 인가된 전압을 제2 센싱노드(SO2)로 전달하는 기능을 한다.
전송회로(305)는 제1 센싱노드(SO1)와 공통노드(CON) 사이에 연결되며, 전송신호(TRANTOSO)에 따라 동작하는 NMOS 트랜지스터(N15)로 구현된다.
래치 회로(306)는 다수의 래치들(LAT1~LAT4)을 포함한다. 본 발명의 실시 예에서는 4개의 래치들을 포함한 래치 회로(306)를 설명하도록 한다. 제1 래치(LAT1)는 제1 인버터(I1) 및 제2 인버터(I2)로 이루어진다. 제1 인버터(I1)의 출력단과 제2 인버터(I2)의 입력단이 연결되고, 제2 인버터(I2)의 출력단과 제1 인버터(I1)의 입력단이 연결되도록 구성된다. 제1 인버터(I1)의 입력단과 연결된 노드(node)를 제1 노드(QC)라고 하고, 제1 인버터(I1)의 출력단과 연결된 노드를 제2 노드(QC_N)라고 한다. 특히, 제1 래치(LAT1)는 데이터 입출력 회로(308)와 연결되며, 데이터 입출력 회로(308)로부터 전달된 데이터를 저장하거나, 입력된 데이터를 데이터 입출력 회로(308)로 전달한다. 또한, 제2 래치(LAT1)는 데이터 입출력 회로(308)로 부터 전달받은 데이터를 다른 래치로 전달하기도 한다. 상술한 데이터 입출력 회로(308)에 대해서는 후술하도록 한다.
제2 래치(LAT2)는 제3 인버터(I3) 및 제4 인버터(I4)로 이루어진다. 제3 인버터(I3)의 출력단과 제4 인버터(I4)의 입력단이 연결되고, 제4 인버터(I4)의 출력단과 제3 인버터(I3)의 입력단이 연결되도록 구성된다. 제3 인버터(I3)의 입력단과 연결된 노드(node)를 제3 노드(QM)라고 하고, 제3 인버터(I3)의 출력단과 연결된 노드를 제4 노드(QM_N)라고 한다. 제3 래치(LAT3)는 제5 인버터(I5) 및 제6 인버터(I6)로 이루어진다. 제5 인버터(I5)의 출력단과 제6 인버터(I6)의 입력단이 연결되고, 제6 인버터(I6)의 출력단과 제5 인버터(I5)의 입력단이 연결되도록 구성된다. 제5 인버터(I5)의 입력단과 연결된 노드(node)를 제5 노드(QT)라고 하고, 제5 인버터(I5)의 출력단과 연결된 노드를 제6 노드(QT_N)라고 한다. 제4 래치(LAT4)는 제7 인버터(I7) 및 제8 인버터(I8)로 이루어진다. 제7 인버터(I7)의 출력단과 제8 인버터(I8)의 입력단이 연결되고, 제8 인버터(I8)의 출력단과 제7 인버터(I7)의 입력단이 연결되도록 구성된다. 제7 인버터(I7)의 입력단과 연결된 노드(node)를 제7 노드(QF)라고 하고, 제7 인버터(I7)의 출력단과 연결된 노드를 제8 노드(QF_N)라고 한다.
셋/리셋 회로(307)는 래치 회로(306)에 포함된 제1 내지 제4 래치들(LAT1~LAT4)을 셋업(set) 또는 리셋(reset)하거나, 데이터를 전달하기 위한 회로로써, 제1 내지 제4 래치들(LAT1~LAT4)과 공통소스(CON) 사이에 연결된 다수의 스위치 소자들(N3~M10)로 이루어진다. 각각의 스위치 소자들(N3~N10)은 NMOS 트랜지스터로 구현된다. 각각의 스위치 소자들(N3~N10)을 구체적으로 설명하면 다음과 같다.
제1 리셋 스위치 소자(N3)는 제1 노드(QC)과 공통노드(CON) 사이에 연결되며 제1 리셋신호(CRST)에 따라 동작한다. 제1 셋업 스위치 소자(N4)는 제2 노드(QC_N)와 공통노드(CON) 사이에 연결되며 제1 셋업신호(CSET)에 따라 동작한다. 제2 리셋 스위치 소자(N5)는 제3 노드(QM)과 공통노드(CON) 사이에 연결되며 제2 리셋신호(MRST)에 따라 동작한다. 제2 셋업 스위치 소자(N6)는 제4 노드(QM_N)와 공통노드(CON) 사이에 연결되며 제2 셋업신호(MSET)에 따라 동작한다. 제3 리셋 스위치 소자(N7)는 제5 노드(QT)과 공통노드(CON) 사이에 연결되며 제3 리셋신호(TRST)에 따라 동작한다. 제3 셋업 스위치 소자(N8)는 제6 노드(QT_N)와 공통노드(CON) 사이에 연결되며 제3 셋업신호(TSET)에 따라 동작한다. 제4 리셋 스위치 소자(N9)는 제7 노드(QF)과 공통노드(CON) 사이에 연결되며 제4 리셋신호(FRST)에 따라 동작한다. 제4 셋업 스위치 소자(N10)는 제8 노드(QF_N)와 공통노드(CON) 사이에 연결되며 제4 셋업신호(FSET)에 따라 동작한다.
데이터 입출력 회로(308)는 래치 회로(306)에 포함된 래치들 중 제1 래치(LAT1)와 연결되어 제1 래치(LAt1)에 데이터를 입력하거나, 제1 래치(LAT1)에 입력된 데이터를 출력하는 기능을 한다. 데이터 입출력 회로(308)는 제1 입출력 스위치(N12) 및 제2 입출력 스위치(N13)를 포함한다. 제1 입출력 스위치(N12)는 제1 노드(QC)와 제1 데이터 라인(DL) 사이에 연결되어 입출력 신호(CS)에 따라 동작한다. 제2 입출력 스위치(N13)는 제2 노드(QC_N)와 제2 데이터 라인(DL/) 사이에 연결되어 입출력 신호(CS)에 따라 동작한다. 제1 데이터 라인(DL)에는 제2 데이터 라인(DL/)으로 전달되는 신호의 반전된 신호가 전달된다. 즉, 제1 래치(LAT1)에 데이터를 입력하는 동작 시, 제1 데이터 라인(DL)과 제2 데이터 라인(DL/)에는 서로 반전된 신호들이 전달된다.
제2 디스차지 회로(309)는 공통노드(CON)와 접지단자(Vss) 사이에 연결되며, 제2 센싱노드(SO2)의 전위에 따라 공통노드(CON)를 디스차지하는 NMOS 트랜지스터(N11)로 이루어진다.
도 4a 및 도 4b는 도 3에 도시된 페이지 버퍼의 동작 방법을 설명하기 위한 타이밍도이다.
도 4a를 참조하여 래치에 저장된 데이터에 따라 비트라인(BL)을 프리차지하는 방법을 설명하면 다음과 같다.
비트라인 전송신호(BLCLAMP), 가변전압(SOBIAS), 프리차지 신호(PRECHb), 제1 내지 제4 리셋 신호(CRST, MRST, TRST 및 FRST), 제1 내지 제4 셋업 신호(CSET, MSET, TSET 및 FSET), 전송신호(TRANTOSO) 및 센싱신호(LATSEN)를 로우로 유지시킨다.
T1 시점에서, 프리차지 신호(PRECHb)를 하이(high)로 바꾸어 프리차지 회로(303)의 NMOS 트랜지스터(N2)가 턴온(turn on)시킨다. 이에 따라, 제2 센싱노드(SO2)가 디스차지(discharge)되고, 제2 디스차지 회로(309)의 NMOS 트랜지스터(N11)는 턴오프(turn off)된다. 이때, 센싱신호(304)를 로우(low)로 유지시켜 제1 센싱노드(SO1)와 제2 센싱노드(SO2)가 전기적으로 차단되도록 한다. T2 시점에서, 프리차지 신호(PRECHb)를 로우로 천이시킨다. 제2 래치(LAT2)에 '1' 데이터가 입력되어 있는 경우, 즉 제4 노드(QM_N)에 하이 레벨의 전압이 인가되어 있는 경우에 T3 시점에서 제2 셋업신호(MSET), 전송신호(TRANTOSO) 및 비트라인 전송신호(BLCLAMP)를 하이로 바꾼다. 제2 셋업신호(MSET)를 하이로 변경하면, 제4 노드(QM_N)에 인가되어 있는 하이 레벨의 전압이 공통노드(CON)로 전달된다. 전송신호(TRANTOSO)에 의해 NMOS 트랜지스터(N15)가 턴온되어 있으므로, 공통노드(CON)와 제1 센싱노드(SO1)가 연결되고, 비트라인 센싱신호(BLCLAMP)가 하이이므로 비트라인 선택회로(301)에서 선택된 비트라인(BL)과 제1 센싱노드(SO1)가 연결된다. 따라서, 제2 래치(LAT2)에 입력된 하이 레벨의 전압이 공통노드(CON) 및 제1 센싱노드(SO1)을 통해 선택된 비트라인(BL)으로 전달된다. 따라서, 선택된 비트라인(BL)을 프리차지할 수 있다. 본 발명의 실시 예에서는 제2 래치(LAT2)의 제4 노드(QM_N)에 하이 레벨의 데이터가 입력된 경우를 예로 들었으나, 제1, 제3 또는 제4 래치들(제1, 제3 또는 제4)의 제2, 제6 또는 제8 노드(QC_N, QT_N 또는 QF_N)에 입력된 데이터가 하이(high)인 경우에는 해당 래치의 셋업 스위치 소자들(N4, N8 또는 N10)에 하이의 셋업신호(CSET, TSET 또는 FSET)를 인가하여 공통노드(CON)에 하이 레벨의 전압을 전달할 수 있다. T4 시점에서, 제2 셋업신호(MSET), 전송신호(TRANTOSO) 및 비트라인 전송신호(BLCLAMP)를 로우로 바꾼다. 상술한 방법에 따라, 제2 래치(LAT2)에 '0' 데이터가 입력되어 있는 경우에는 비트라인(BL)을 디스차지할 수 있다.
도 4b를 참조하여 제2 래치(LAT2)의 데이터를 제1 래치(LAT1)로 전송하는 방법을 설명하면 다음과 같다.
가변전압(SOBIAS), 프리차지 신호(PRECHb), 제1 내지 제4 리셋 신호(CRST, MRST, TRST 및 FRST), 제1 내지 제4 셋업 신호(CSET, MSET, TSET 및 FSET), 전송신호(TRANTOSO) 및 센싱신호(LATSEN)를 로우로 유지시킨다.
T1 시점에서, 프리차지 신호(PRECHb)를 하이로 바꾸어 제2 센싱노드(SO2)에 로우 레벨의 가변전압(SOBIAS)을 전달시킨다. 제2 센싱노드(SO2)의 전위가 로우가 되면, 디스차지 회로(309)의 NMOS 트랜지스터(N11)는 턴오프된다. T2 시점에서, 프리차지 신호(PRECHb)를 로우로 바꾸고, T3 시점에서 제2 셋업신호(MSET) 및 전송신호(TRANTOSO)를 하이로 바꾸어 제2 래치(LAT2)에 저장된 데이터를 제1 센싱노드(SO1)로 전달한다. T4 시점에서, 제2 셋업신호(MSET) 및 전송신호(TRANTOSO)를 로우로 바꾸어 제1 센싱노드(SO1)와 공통노드(CON)를 차단시킨다. T5 시점에서, 센싱신호(LATSEN)를 하이로 바꾸어 제1 센싱노드(SO1)에 전달된 데이터를 제2 센싱노드(SO2)로 전달한다. 전송신호(LATSEN)가 하이를 유지하고 있는 상태에서 제1 리셋신호(CRST)를 하이로 바꾸어 제1 노드(QC)와 공통노드(CON)를 연결한다. 제2 센싱노드(SO2)에 전달된 데이터에 따라, 디스차지 회로(309)의 NMOS 트랜지스터(N11)가 턴온 또는 턴오프 된다. 디스차지 회로(309)의 NMOS 트랜지스터(N11)가 턴온 되면 공통노드(CON)가 디스차지되므로 제1 래치(LAT1)에 제2 래치(LAT2)의 데이터가 전달된다. 또는, 디스차지 회로(309)의 NMOS 트랜지스터(N11)가 턴오프 되면 제1 래치(LAT1)는 이전에 저장된 데이터를 유지하게 된다.
도면에는 도시되어 있지 않지만, 도 4a 및 4b에서 설명한 동작 방법을 적용하여 프로그램, 리드 및 소거 동작을 수행할 수 있다.
도 5는 본 발명의 다른 실시 예에 따른 페이지 버퍼를 설명하기 위한 회로도이다.
페이지 버퍼(PBm)는 비트라인 선택회로(501), 비트라인 전송회로(502), 프리차지 회로(503), 전송회로(504), 래치 회로(505), 셋/리셋 회로(506), 데이터 입출력 회로(507) 및 디스차지 회로(508)를 포함한다.
비트라인 선택회로(501)는 메모리 셀 어레이(도 2의 110)와 연결된 비트라인들(BL)을 선택하기 위한 회로이다.
비트라인 전송회로(502)는 비트라인 선택회로(501)를 통해 선택된 비트라인과 센싱노드(SO)를 연결하기 위한 회로로써, 비트라인 선택회로(501)와 센싱노드(SO) 사이에 연결되어 비트라인 전송신호(BLCLAMP)에 따라 동작하는 NMOS 트랜지스터(D1)로 구현된다.
프리차지 회로(503)는 프리차지 신호(PRECHb)에 따라 전원단자(Vcc)와 센싱노드(SO)를 연결하여 센싱노드(SO)를 프리차지하기 위한 회로이다. 이를 위하여, 프리차지 회로(503)는 전원단자(Vcc)와 센싱노드(SO) 사이에 연결되어 프리차지 신호(PRECHb)에 따라 동작하는 PMOS 트랜지스터(D2)로 구현된다.
전송회로(504)는 센싱노드(SO)와 공통노드(CON) 사이에 연결되며, 전송신호(TRANTOSO)에 따라 동작하는 NMOS 트랜지스터(D13)로 구현된다.
래치 회로(305)는 다수의 래치들(LAT1~LAT4)을 포함한다. 본 발명의 실시 예에서는 4개의 래치들을 포함한 래치 회로(505)를 설명하도록 한다. 제1 래치(LAT1)는 제1 인버터(I1) 및 제2 인버터(I2)로 이루어진다. 제1 인버터(I1)의 출력단과 제2 인버터(I2)의 입력단이 연결되고, 제2 인버터(I2)의 출력단과 제1 인버터(I1)의 입력단이 연결되도록 구성된다. 제1 인버터(I1)의 입력단과 연결된 노드(node)를 제1 노드(QC)라고 하고, 제1 인버터(I1)의 출력단과 연결된 노드를 제2 노드(QC_N)라고 한다. 특히, 제1 래치(LAT1)는 데이터 입출력 회로(507)와 연결되며, 데이터 입출력 회로(507)로부터 전달된 데이터를 저장하거나, 입력된 데이터를 데이터 입출력 회로(507)로 전달한다. 또한, 제2 래치(LAT1)는 데이터 입출력 회로(507)로 부터 전달받은 데이터를 다른 래치로 전달하기도 한다. 상술한 데이터 입출력 회로(507)에 대해서는 후술하도록 한다.
제2 래치(LAT2)는 제3 인버터(I3) 및 제4 인버터(I4)로 이루어진다. 제3 인버터(I3)의 출력단과 제4 인버터(I4)의 입력단이 연결되고, 제4 인버터(I4)의 출력단과 제3 인버터(I3)의 입력단이 연결되도록 구성된다. 제3 인버터(I3)의 입력단과 연결된 노드(node)를 제3 노드(QM)라고 하고, 제3 인버터(I3)의 출력단과 연결된 노드를 제4 노드(QM_N)라고 한다. 제3 래치(LAT3)는 제5 인버터(I5) 및 제6 인버터(I6)로 이루어진다. 제5 인버터(I5)의 출력단과 제6 인버터(I6)의 입력단이 연결되고, 제6 인버터(I6)의 출력단과 제5 인버터(I5)의 입력단이 연결되도록 구성된다. 제5 인버터(I5)의 입력단과 연결된 노드(node)를 제5 노드(QT)라고 하고, 제5 인버터(I5)의 출력단과 연결된 노드를 제6 노드(QT_N)라고 한다. 제4 래치(LAT4)는 제7 인버터(I7) 및 제8 인버터(I8)로 이루어진다. 제7 인버터(I7)의 출력단과 제8 인버터(I8)의 입력단이 연결되고, 제8 인버터(I8)의 출력단과 제7 인버터(I7)의 입력단이 연결되도록 구성된다. 제7 인버터(I7)의 입력단과 연결된 노드(node)를 제7 노드(QF)라고 하고, 제7 인버터(I7)의 출력단과 연결된 노드를 제8 노드(QF_N)라고 한다.
셋/리셋 회로(506)는 래치 회로(505)에 포함된 제1 내지 제4 래치들(LAT1~LAT4)을 셋업(set) 또는 리셋(reset)하거나, 데이터를 전달하기 위한 회로로써, 제1 내지 제4 래치들(LAT1~LAT4)과 공통소스(CON) 사이에 연결된 다수의 스위치 소자들(D3~D10)로 이루어진다. 각각의 스위치 소자들(D3~D10)은 NMOS 트랜지스터로 구현된다. 각각의 스위치 소자들(D3~D10)을 구체적으로 설명하면 다음과 같다.
제1 리셋 스위치 소자(D3)는 제1 노드(QC)과 공통노드(CON) 사이에 연결되며 제1 리셋신호(CRST)에 따라 동작한다. 제1 셋업 스위치 소자(D4)는 제2 노드(QC_N)와 공통노드(CON) 사이에 연결되며 제1 셋업신호(CSET)에 따라 동작한다. 제2 리셋 스위치 소자(D5)는 제3 노드(QM)과 공통노드(CON) 사이에 연결되며 제2 리셋신호(MRST)에 따라 동작한다. 제2 셋업 스위치 소자(D6)는 제4 노드(QM_N)와 공통노드(CON) 사이에 연결되며 제2 셋업신호(MSET)에 따라 동작한다. 제3 리셋 스위치 소자(D7)는 제5 노드(QT)과 공통노드(CON) 사이에 연결되며 제3 리셋신호(TRST)에 따라 동작한다. 제3 셋업 스위치 소자(D8)는 제6 노드(QT_N)와 공통노드(CON) 사이에 연결되며 제3 셋업신호(TSET)에 따라 동작한다. 제4 리셋 스위치 소자(D9)는 제7 노드(QF)과 공통노드(CON) 사이에 연결되며 제4 리셋신호(FRST)에 따라 동작한다. 제4 셋업 스위치 소자(D10)는 제8 노드(QF_N)와 공통노드(CON) 사이에 연결되며 제4 셋업신호(FSET)에 따라 동작한다.
데이터 입출력 회로(507)는 래치 회로(505)에 포함된 래치들 중 제1 래치(LAT1)와 연결되어 제1 래치(LAt1)에 데이터를 입력하거나, 제1 래치(LAT1)에 입력된 데이터를 출력하는 기능을 한다. 데이터 입출력 회로(507)는 제1 입출력 스위치(D14) 및 제2 입출력 스위치(D15)를 포함한다. 제1 입출력 스위치(D14)는 제1 노드(QC)와 제1 데이터 라인(DL) 사이에 연결되어 입출력 신호(CS)에 따라 동작한다. 제2 입출력 스위치(D15)는 제2 노드(QC_N)와 제2 데이터 라인(DL/) 사이에 연결되어 입출력 신호(CS)에 따라 동작한다. 제1 데이터 라인(DL)에는 제2 데이터 라인(DL/)으로 전달되는 신호의 반전된 신호가 전달된다. 즉, 제1 래치(LAT1)에 데이터를 입력하는 동작 시, 제1 데이터 라인(DL)과 제2 데이터 라인(DL/)에는 서로 반전된 신호들이 전달된다.
디스차지 회로(508)는 공통노드(CON)와 접지단자(Vss) 사이에서 직렬로 연결된 센싱 스위치(D11) 및 디스차지 스위치(D12)를 포함한다. 센싱 스위치(D11)는 센싱신호(SENLAT)에 따라 동작하는 NMOS 트랜지스터로 구현되며, 디스차지 스위치(D12)는 센싱노드(SO)의 전위에 따라 동작하는 NMOS 트랜지스터로 구현된다.
도 6a 및 도 6b는 도 5에 도시된 페이지 버퍼의 동작 방법을 설명하기 위한 타이밍도이다.
도 6a를 참조하여 래치에 저장된 데이터에 따라 비트라인(BL)을 프리차지하는 방법을 설명하면 다음과 같다.
비트라인 전송신호(BLCLAMP), 제1 내지 제4 리셋 신호(CRST, MRST, TRST 및 FRST), 제1 내지 제4 셋업 신호(CSET, MSET, TSET 및 FSET), 전송신호(TRANTOSO) 및 센싱신호(SENLAT)를 로우(low)로 유지시키고, 프리차지 신호(PRECHb)는 하이(high)로 유지시킨다.
T1 시점에서, 제2 셋업신호(MSET), 전송신호(TRANTOSO) 및 비트라인 전송신호(BLCLAMP)를 하이로 바꾼다. 이에 따라, 제2 래치(LAT2)의 제4 노드(QM_N), 공통노드(CON), 센싱노드(SO) 및 비트라인(BL)이 연결된다. 따라서, 제4 노드(QM_N)에 하이 레벨의 전압이 인가되어 있으면 비트라인 선택 회로(501)에서 선택된 비트라인(BL)이 프리차지된다. 만약, 제4 노드(QM_N)에 로우 레벨의 전압이 인가되어 있으면 비트라인(BL)은 디스차지된다. T2 시점에서, 제2 셋업신호(MSET), 전송신호(TRANTOSO) 및 비트라인 전송신호(BLCLAMP)를 로우로 바꾼다.
도 6b를 참조하여 제2 래치(LAT2)의 데이터를 제1 래치(LAT1)로 전송하는 방법을 설명하면 다음과 같다.
프리차지 신호(PRECHb)는 하이로 유지하고, 제1 내지 제4 리셋 신호(CRST, MRST, TRST 및 FRST), 제1 내지 제4 셋업 신호(CSET, MSET, TSET 및 FSET), 전송신호(TRANTOSO) 및 센싱신호(LATSEN)는 로우를 유지시킨다.
T1 시점에서, 제2 래치(LAT2)에 입력된 데이터를 센싱노드(SO)로 전달하기 위하여 제2 셋업신호(MSET) 및 전송신호(TRANTOSO)를 하이로 바꾼다. T2 시점에서 다시 제2 셋업신호(MSET) 및 전송신호(TRANTOSO)를 로우로 바꾼다. T3 시점에서 센싱신호(SENLAT)를 하이로 바꾸면 센싱노드(SO)에 전달된 데이터에 따라 공통노드(CON)가 디스차지되거나 이전 상태를 유지한다. T4 시점에서, 제1 리셋신호(CRST)를 하이로 바꾸면, 공통노드(CON)의 전위에 따라 제1 래치(LAT1)에 데이터가 입력된다. T5 시점에서 제1 리셋신호(CRST)를 로우로 바꾸고, T6 시점에서 센싱신호(SENLAT)를 로우로 천이시킨다.
상술한 페이지 버퍼(PBm)의 동작 방법을 조합하여 프로그램, 리드 및 소거 동작을 수행할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
301, 501 : 비트라린 선택회로 302, 502 : 비트라인 전송회로
303 : 제1 디스차지 회로 309 : 제2 디스차지 회로
503 : 프리차지 회로 304 : 센싱회로
305, 504 : 전송회로 306, 505 : 래치 회로
307, 506 : 셋/리셋 회로 308, 507 : 데이터 입출력 회로
508 : 디스차지 회로

Claims (22)

  1. 데이터가 저장되는 다수의 래치들;
    상기 래치들 중, 선택된 래치에 저장된 데이터를 공통노드로 전달하는 셋/리셋 회로;
    상기 공통노드에 전달된 데이터를 제1 센싱노드로 전달하기 위한 전달회로;
    상기 제1 센싱노드로 전달된 데이터를 비트라인으로 전달하기 위한 비트라인 전송회로;
    상기 제1 센싱노드에 전달된 데이터를 제2 센싱노드로 전달하기 위한 센싱회로; 및
    상기 제2 센싱노드에 전달된 데이터에 따라 상기 공통노드의 전위를 변경하는 디스차지회로를 포함하는 불휘발성 메모리 장치.
  2. 제1항에 있어서,
    상기 센싱회로는 센싱신호에 따라 상기 제1 센싱노드와 상기 제2 센싱노드를 연결하는 NMOS 트랜지스터로 구현되는 불휘발성 메모리 장치.
  3. 제1항에 있어서,
    상기 프리차지 회로는 프리차지 신호에 따라 가변전압이 인가되는 단자와 상기 제2 센싱노드를 연결하여 상기 제2 센싱노드를 디스차지하는 NMOS 트랜지스터로 구현되는 불휘발성 메모리 장치.
  4. 제3항에 있어서,
    상기 가변전압은 전원전압 또는 접지전압인 불휘발성 메모리 장치.
  5. 제1항에 있어서,
    상기 디스차지 회로는 상기 제2 센싱노드의 전위에 따라 상기 공통노드를 디스차지하는 NMOS 트랜지스터로 구현되는 불휘발성 메모리 장치.
  6. 제1항에 있어서,
    상기 전송회로는 전송신호에 따라 상기 공통노드에 인가된 전압을 상기 제1 센싱노드로 전달하는 NMOS 트랜지스터로 구현되는 불휘발성 메모리 장치.
  7. 제1항에 있어서,
    상기 래치들 중, 어느 하나의 래치에 연결되어 데이터를 입력 또는 출력하기 위한 데이터 입출력 회로를 더 포함하는 불휘발성 메모리 장치.
  8. 제1항에 있어서,
    상기 셋/리셋 회로는 상기 래치들과 각각 연결된 리셋 스위치 및 셋업 스위치를 포함하는 불휘발성 메모리 장치.
  9. 데이터가 저장되는 다수의 래치들;
    상기 래치들 중, 선택된 래치에 저장된 데이터를 공통노드로 전달하는 셋/리셋 회로;
    상기 공통노드에 전달된 데이터를 센싱노드로 전달하기 위한 전달회로;
    상기 센싱노드로 전달된 데이터를 비트라인으로 전달하기 위한 비트라인 전송회로; 및
    상기 센싱노드에 전달된 데이터에 따라 상기 공통노드의 전위를 변경하는 디스차지회로를 포함하는 불휘발성 메모리 장치.
  10. 제9항에 있어서,
    상기 프리차지 회로는 프리차지 신호에 따라 전원단자와 상기 센싱노드를 연결하여 상기 센싱노드를 프리차지하는 PMOS 트랜지스터로 구현되는 불휘발성 메모리 장치.
  11. 제9항에 있어서,
    상기 디스차지 회로는 상기 공통노드와 접지단자 사이에 직렬로 연결된 센싱 스위치 및 디스차지 스위치를 포함하는 불휘발성 메모리 장치.
  12. 제11항에 있어서,
    상기 센싱 스위치는 센싱신호에 따라 상기 공통노드와 상기 디스차지 스위치를 연결하는 NMOS 트랜지스터로 구현되는 불휘발성 메모리 장치.
  13. 제11항에 있어서,
    상기 디스차지 스위치는 센싱노드의 전위에 따라 상기 센싱 스위치와 접지단자를 연결하는 NMOS 트랜지스터로 구현되는 불휘발성 메모리 장치.
  14. 제9항에 있어서,
    상기 전송회로는 전송신호에 따라 상기 공통노드에 인가된 전압을 상기 센싱노드로 전달하는 NMOS 트랜지스터로 구현되는 불휘발성 메모리 장치.
  15. 제9항에 있어서,
    상기 래치들 중, 어느 하나의 래치에 연결되어 데이터를 입력 또는 출력하는 데이터 입출력 회로를 더 포함하는 불휘발성 메모리 장치.
  16. 제9항에 있어서,
    상기 셋/리셋 회로는 상기 래치들과 각각 연결된 리셋 스위치들 및 셋업 스위치들을 포함하는 불휘발성 메모리 장치.
  17. 제1 센싱노드와 제2 센싱노드 사이에 연결된 센싱 스위치, 상기 제1 센싱노드와 공통노드 사이에 연결된 전송 스위치, 상기 제2 센싱노드의 전위에 따라 상기 공통노드를 디스차지하는 디스차지 스위치, 데이터가 입력되며 입력된 데이터를 상기 공통노드로 전송하는 다수의 래치들을 포함하는 페이지 버퍼를 제공하는 단계;
    상기 래치들 중 어느 하나에 데이터를 입력하는 단계;
    상기 래치에 입력된 데이터를 상기 공통노드로 전송하는 단계;
    상기 센싱 스위치 및 상기 디스차지 스위치를 비활성화시키고, 상기 전송 스위치를 활성화시켜 상기 공통노드로 전송된 데이터를 상기 제1 센싱노드로 전송하는 단계; 및
    상기 제1 센싱노드에 전달된 데이터에 따라 선택된 비트라인을 프리차지 또는 디스차지하는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
  18. 제17항에 있어서,
    상기 래치들 중 어느 하나에 데이터를 입력하는 단계는,
    상기 래치들 중 데이터 입출력 회로와 연결된 어느 하나의 래치에 데이터를 입력하는 단계; 및
    상기 데이터 입출력 회로와 연결된 래치에서 입력받은 데이터를 다른 래치로 전송하는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
  19. 제18항에 있어서,
    상기 데이터 입출력 회로와 연결된 래치에서 입력받은 데이터를 다른 래치로 전송하는 단계는,
    상기 디스차지 스위치를 비활성화시키고, 상기 데이터 입출력 회로와 연결된 래치로부터 상기 공통노드로 데이터를 전송하는 단계;
    상기 전송 스위치를 활성화시켜 상기 공통노드에 전송된 데이터를 상기 제1 센싱노드로 전송하는 단계;
    상기 전송 스위치를 비활성화시키고, 상기 센싱 스위치를 활성화시켜 상기 제1 센싱노드에 전송된 데이터를 상기 제2 센싱노드로 전송하는 단계;
    상기 제2 센싱노드에 전송된 데이터에 따라 상기 디스차지 스위치를 동작시켜 상기 공통노드를 디스차지하거나 이전 상태를 유지시키는 단계; 및
    데이터가 입력될 래치와 상기 공통노드를 연결하는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
  20. 센싱노드와 공통노드 사이에 연결된 전송 스위치, 상기 센싱노드의 전위에 따라 동작하는 디스차지 스위치, 상기 공통노드와 상기 디스차지 스위치 사이에 연결되며 센싱신호에 따라 동작하는 센싱 스위치, 데이터가 입력되며 입력된 데이터를 상기 공통노드로 전송하는 다수의 래치들을 포함하는 페이지 버퍼를 제공하는 단계;
    상기 래치들 중 어느 하나에 데이터를 입력하는 단계;
    상기 래치에 입력된 데이터를 상기 공통노드로 전송하는 단계;
    상기 센싱 스위치를 비활성화시키고, 상기 전송 스위치를 활성화시켜 상기 공통노드로 전송된 데이터를 상기 센싱노드로 전송하는 단계; 및
    상기 센싱노드에 전달된 데이터에 따라 선택된 비트라인을 프리차지 또는 디스차지하는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
  21. 제20항에 있어서,
    상기 래치들 중 어느 하나에 데이터를 입력하는 단계는,
    상기 래치들 중 데이터 입출력 회로와 연결된 어느 하나의 래치에 데이터를 입력하는 단계; 및
    상기 데이터 입출력 회로와 연결된 래치에서 입력받은 데이터를 다른 래치로 전송하는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
  22. 제21항에 있어서,
    상기 데이터 입출력 회로와 연결된 래치에서 입력받은 데이터를 다른 래치로 전송하는 단계는,
    상기 센싱 스위치를 비활성화시키고, 상기 데이터 입출력 회로와 연결된 래치로부터 상기 공통노드로 데이터를 전송하는 단계;
    상기 전송 스위치를 활성화시켜 상기 공통노드에 전송된 데이터를 상기 센싱노드로 전송하는 단계;
    상기 센싱 스위치를 활성화시켜 상기 디스차지 스위치에 따라 상기 공통노드를 디스차지하거나 이전 상태를 유지시키는 단계; 및
    데이터가 입력될 래치와 상기 공통노드를 연결하는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
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