KR101967895B1 - 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 구동 방법 - Google Patents

비휘발성 메모리 장치 및 비휘발성 메모리 장치의 구동 방법 Download PDF

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Abstract

본 발명에 따른 비휘발성 메모리 장치는 프리차지 동작 시, 공통 소스 라인에 제공되는 전압에 기초하여 비트 라인을 프리차지하되, 선택 워드 라인에 연결된 비휘발성 메모리 셀의 프로그램 상태에 따라서 비트 라인의 프리차지 여부가 결정되어 프리차지를 위한 전류 또는 전압 소모를 최소화한다. 비휘발성 메모리 장치는 공통 소스 라인과 비트 라인 사이에 연결된 복수의 비휘발성 메모리 셀 들 및 공통 소스 라인에 연결된 스트링 선택 트랜지스터를 각각 포함하는 메모리 스트링들, 및 프리차지 동작 시, 스트링 선택 트랜지스터의 게이트 단자에 제1 전압을 제공하고, 공통 소스 라인에 제2 전압을 제공하는 프리차지 구동 회로를 포함하며, 스트링 선택 트랜지스터는 제1 전압에 응답하여 제2 전압을 메모리 스트링에 제공하여 비트 라인을 프리차지한다.

Description

비휘발성 메모리 장치 및 비휘발성 메모리 장치의 구동 방법 {non-volatile memory device and method of driving the same}
본 발명은 비휘발성 메모리 장치에 관한 것으로, 더욱 상세하게는 프리차지(Precharge) 동작 시, 전원 손실을 최소화하기 위한 프리차지 구동 회로를 포함하는 비휘발성 메모리 장치 및 이의 구동 방법에 관한 것이다.
최근 전자 기기의 소형화에 따라 휴대하기 쉬우면서도 전원의 소모를 최소화하는 연구가 활발히 진행되고 있다.
플래시 메모리와 같은 비휘발성 메모리 장치의 경우, 비트라인에 복수의 메모리 셀들이 스트링(string) 형태로 연결되어 있으며, 하나의 페이지 단위로 기입, 즉 프로그램 되거나, 하나의 블록 단위로 소거되는 등으로 동작한다.
하나의 페이지 단위로 동작하게 되는 경우, 하나의 워드 라인에 연결된 다수의 비트 라인들에 대하여 프리차지가 수행되어 비트 라인 프리차지를 위한 전원 소모가 커진다.
본 발명이 이루고자 하는 기술적 과제는 비휘발성 메모리 장치에 기입된 데이터를 읽는 경우, 스트링 선택 트랜지스터를 통하여 공통 소스 라인에 제공된 전압을 메모리 스트링에 제공함으로써 비트 라인을 프리차지하며, 페이지 단위의 모든 비트 라인들을 프리차지하는 것이 아니라, 선택 메모리 셀의 프로그램 상태에 따라 프리차지 여부를 결정함으로써 프리차지에 소모되는 전류를 최소화하는 것이다.
또한, 본 발명이 이루고자 하는 기술적 과제는 비휘발성 메모리 장치의 프로그램 동작 내에 포함된 검증 동작에서도 페이지 단위의 모든 비트 라인을 프리차지하지 않고 선택 메모리 셀의 프로그램 상태에 따라서 비트 라인을 프리차지함으로써 순차적으로 검증 동작을 수행하는 프로그램 동작의 전체 시간을 줄이는 것이다.
본 발명의 일부 실시예들에 따른 비휘발성 메모리 장치는 공통 소스 라인과 비트 라인 사이에 연결된 복수의 비휘발성 메모리 셀 들 및 상기 공통 소스 라인에 연결된 스트링 선택 트랜지스터를 각각 포함하는 메모리 스트링들과 프리차지 동작 시, 상기 스트링 선택 트랜지스터의 게이트 단자에 제1 전압을 제공하고, 상기 공통 소스 라인에 제2 전압을 제공하는 프리차지 구동 회로를 포함하며, 상기 스트링 선택 트랜지스터는 상기 제1 전압에 응답하여 상기 제2 전압을 상기 메모리 스트링에 제공하여 상기 비트 라인을 프리차지한다. 실시예에 따라, 비트 라인은 선택 워드 라인에 연결된 비휘발성 메모리 셀의 문턱 전압이 상기 선택 워드 라인에 인가되는 워드 라인 선택 전압보다 작은 경우, 또는 상기 선택 워드 라인에 연결된 비휘발성 메모리 셀이 프로그램 상태인 경우, 프리차지될 수 있다.
본 발명의 일부 실시예들에 따른 비휘발성 메모리 장치의 구동 방법은 공통 소스 라인과 비트 라인 사이에 연결된 복수의 비휘발성 메모리 셀 들 및 상기 공통 소스 라인에 연결된 스트링 선택 트랜지스터를 각각 포함하는 메모리 스트링들을 포함하며, 상기 복수의 비휘발성 메모리 셀들은 복수의 워드 라인들과 연결된 비휘발성 메모리 장치에 있어서, 프리차지 동작 시, 상기 스트링 선택 트랜지스터에 제1 전압을 제공하고, 상기 공통 소스 라인에 제2 전압을 제공하며, 상기 복수의 워드 라인들 중에서 선택 워드 라인에 워드 라인 선택 전압을 인가하는 단계, 및 상기 제1 전압에 응답하여 상기 제2 전압을 상기 메모리 스트링에 제공하여 상기 비트 라인을 프리차지하는 단계를 포함한다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치는 프리차지 동작 시에 동일한 비트라인에 연결된 메모리 셀들 중에서 소거 셀들, 또는 선택 워드 라인에 인가되는 워드 라인 선택 전압보다 작은 문턱 전압을 가지는 비휘발성 메모리 셀들에 연결된 비트 라인만을 프리차지 하여, 프리차지에 소요되는 시간을 최소화하여 동작 시간을 줄일 수 있다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치는 프리차지에 소요되는 전원을 줄일 수 있어, 휴대용 전원을 요구하는 전자 기기에 사용될 수 있다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치의 구동 방법은 읽기 및 검증 동작에 요구되는 프리차지 시간을 최소화할 수 있어 비휘발성 메모리 장치의 전체 동작 시간을 줄일 수 있다.
아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 2는 도 1의 비휘발성 메모리 장치의 일부를 보다 상세하게 도시한 도면이다.
도 3은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 동작 특성을 나타내는 전압 파형도이다.
도 4a는 비휘발성 메모리 셀이 SLC(Single level cell)인 경우, 도 4b는 비휘발성 메모리 셀이 MLC(Multi level cell)인 경우, 문턱 전압 분포를 나타내는 그래프이다.
도 5는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 구동 방법을 설명하기 위한 흐름도이다.
도 6은 비휘발성 메모리 장치가 MLC 비휘발성 메모리 셀들을 포함하는 경우의 비휘발성 메모리 장치의 구동 방법의 일 실시예를 설명하기 위한 흐름도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 비휘발성 메모리 장치(10)는 제어부(100), 전압 생성기(200), 로우 디코더(300), 메모리 셀 어레이(400), 페이지 버퍼(500) 및 데이터 입출력부(600)를 포함할 수 있다.
제어부(100)는 호스트와 같은 외부 장치로부터 어드레스 또는 커맨드 등과 같은 외부 제어 신호(ECON)를 수신하고, 비휘발성 메모리 장치(10)의 읽기(Read), 기입(Write), 검증(Verify) 등과 같은 동작을 제어하기 위한 내부 제어 신호를 생성할 수 있다. 내부 제어 신호들은 전압 생성기(200)에 제공되는 전압 제어 신호(VCON), 로우 디코더(300)에 제공되는 로우 제어 신호(RCON), 프리차지 구동 회로(350)에 제공되는 프리차지 제어 신호(PRECHb) 및 페이지 버퍼(500)에 제공되는 데이터 제어 신호(DCON)를 포함할 수 있다. 또한, 실시예에 따라, 제어부(100)는 데이터 입출력부(600)에 워드 라인 선택 전압(Vswl)의 값을 제공하여 비트 라인(BL)에 기입된 데이터를 판단할 수 있도록 한다.
실시예에 따라, 제어부(100)에서 수신하는 외부 제어 신호(ECON)는 어드레스 신호(ADDR) 및 커맨드 신호(CMD)를 포함할 수 있다. 어드레스 신호(ADDR)는 로우 어드레스 신호(RADDR) 및 칼럼 어드레스 신호(CADDR)로서 로우 디코더(300) 및 칼럼 디코더(도시되지 않음)에 제공될 수 있다. 어드레스 신호(ADDR)는 특정한 비휘발성 메모리 셀에 대한 액세스를 지정하는 역할을 할 수 있다. 예를 들어, 로우 어드레스 신호(RADDR)에 기초하여 선택 워드 라인과 비선택 워드 라인이 결정된다.
커맨드 신호(CMD)는 비휘발성 메모리 장치(10)의 동작을 지정한다. 이에 따라, 제어부(100)는 프로그램 동작 신호(PGM), 읽기 동작 신호(READ), 소거 동작 신호(ERASE) 등을 생성할 수 있다.
전압 생성기(200)는 전압 제어 신호(VCON)를 수신하여 프로그램 전압(Vpgm), 패스 전압(Vpass), 독출 전압(Vread), 검증 전압(Vvrf), 전원 전압(Vcc) 등을 제공할 수 있다. 또한, 본 발명의 일 실시예에 따른 전압 생성기(200)는 메모리 셀 어레이(400)에 포함된 비휘발성 메모리 셀들의 분포 상태에 따라 상이한 전압들을 생성하여 선택 워드 라인 및 비선택 워드 라인에 제공할 수 있다. 이러한 전압 생성에 대해서는 도 4a 및 4b를 참조하여 후술하도록 한다.
로우 디코더(300)는 전압 생성기(200)로부터 수신된 전압을 메모리 셀 어레이(400)에 제공한다. 로우 디코더(300)는 프리차지 구동 회로(350)를 포함할 수 있으며, 프리차지 구동 회로(350)는 스트링 선택 라인(SSL)에 제1 전압(V1)을 제공하고, 공통 소스 라인(CSL)에 제2 전압(V2)을 제공할 수 있다. 예를 들어, 제2 전압(V2)은 전원 전압(VDD)에 상응할 수 있으며, 제1 전압(V1)은 워드 라인을 활성화시키는 전압과 다른 전압 레벨을 가질 수 있다.
또한, 프리차지 구동 회로(350)는 선택 워드 라인과 비선택 워드 라인에 대하여 비휘발성 메모리 셀의 문턱 전압 분포에 따라 상이한 워드 라인 선택 전압 및 워드 라인 비선택 전압을 제공할 수 있다.
또한, 실시예에 따라 프리차지 구동 회로(350)는 로우 디코더(300)에 포함되지 않고, 별도로 구현될 수도 있다.
메모리 셀 어레이(400)의 구성은 도 2를 함께 참조하여 설명하도록 한다. 메모리 셀 어레이(400)는 복수의 메모리 스트링들(STRe0, STRo0, ..., STRom)을 포함한다. 각 메모리 스트링(STRe0, STRo0, ..., STRom)은 비트 라인들(BLo0, BLe0, ..., BLem)과 공통 소스 라인(CSL) 사이에 직렬로 연결된 드레인 선택 트랜지스터(DST), 비휘발성 메모리 셀들(MCn, ..., MC1, MC0) 및 소스 선택 트랜지스터(SST)를 포함한다. 홀수 비트 라인(BLo)에 연결된 메모리 스트링은 홀수 메모리 스트링, 짝수 비트 라인(BLe)에 연결된 메모리 스트링은 짝수 메모리 스트링이라고 하며, 홀수 메모리 스트링(STRo)과 짝수 메모리 스트링(STRe)은 메모리 스트링 쌍을 형성하여, 페이지 버퍼(500)에 연결된다. 즉, 하나의 메모리 스트링 쌍과 하나의 페이지 버퍼 회로가 연결된다.
페이지 버퍼(500)는 데이터 제어 신호(DCON)에 기초하여, 기입 동작 시에 메모리 셀 어레이(400)의 상응하는 비트 라인들에 기입 전압(Vcc) 또는 접지 전압(Vss)을 제공하여 비휘발성 메모리 셀의 문턱 전압을 조절하여 프로그램하거나, 읽기 동작 시에 비트 라인의 전류 또는 전압을 감지할 수 있다.
종래의 비휘발성 메모리 장치는 페이지 버퍼(500)와 비트 라인을 전기적으로 연결하여 직접적으로 전원 전압을 비트 라인에 제공하여 모든 비트 라인을 프리차지 하였다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치(10)는 프리차지 동작 시, 페이지 버퍼(500)의 전원 전압과 비트 라인 사이의 전기적 경로를 차단한다. 따라서 페이지 버퍼(500)를 통하여 모든 비트 라인이 프리차지하는 동작이 수행되지 않고, 공통 소스 라인(CSL)을 통하여 프리차지 동작이 수행되도록 한다.
구체적으로 설명하면, 프리차지 동작 시, 프리차지 구동 회로(350)를 통하여 제공된 제1 전압(V1)에 응답하여 턴-온된 스트링 선택 트랜지스터(SST)를 따라서 공통 소스 라인(CSL)에 제공된 전원 전압을 통하여 비트 라인이 프리차지된다.
프리차지 동작 시, 드레인 선택 트랜지스터(DST) 또한 턴-온 상태이기 때문에 스트링 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이의 비휘발성 메모리 셀들(MC0, MC1, ..., MCn)에는 경로가 생성될 수 있다. 이 경우, 비선택 워드 라인들에는 워드 라인 비선택 전압이 제공되어 모두 턴-온되고, 선택 워드 라인에는 워드 라인 선택 전압이 제공된다. 다만, 워드 라인 선택 전압은 선택 워드 라인에 연결된 비휘발성 메모리 셀의 문턱 전압에 따라서 선택 워드 라인에 연결된 비휘발성 메모리 셀이 턴-온되거나, 턴-오프될 수 있다.
본 발명의 일 실시예에 따른 메모리 셀 어레이(400)에 포함된 비휘발성 메모리 셀은 프로그램된 경우, 워드 라인 선택 전압보다 큰 문턱 전압을 가질 수 있으며, 소거된 상태인 경우에는 워드 라인 선택 전압보다 작은 문턱 전압을 가질 수 있다. 따라서, 워드 라인 선택 전압에 따라 턴-온 또는 턴-오프되는 지에 따라서 비휘발성 메모리 셀의 프로그램 여부를 판단할 수 있다.
예를 들어, 선택 워드 라인에 연결된 비휘발성 메모리 셀이 턴-온된 경우, 메모리 스트링에 직렬로 연결된 드레인 선택 트랜지스터(DST), 스트링 선택 트랜지스터(SST) 및 비휘발성 메모리 셀들이 모두 턴-온되어 비트 라인에는 제1 전압(V1)과 스트링 선택 트랜지스터(SST)의 문턱 전압(Vt)의 차이에 상응하는 전압(V1-Vt)이 프리차지된다.
이와는 달리, 선택 워드 라인에 연결된 비휘발성 메모리 셀이 턴-오프된 경우, 공통 소스 라인(CSL)과 비트 라인 사이의 경로가 차단되어 비트 라인은 프리차지되지 않는다.
이후 읽기 동작 시, 페이지 버퍼(500)를 통하여 비트 라인의 전압을 감지하는 과정에서 비트 라인이 프리차지되어 V1-Vt의 전압 레벨을 가진다면, 해당하는 비트 라인과 선택 워드 라인 사이에 연결된 비휘발성 메모리 셀은 소거 상태인 것이고, 프리차지 되지 않아 접지 전압(Vss) 레벨을 가진다면, 해당하는 비트 라인과 선택 워드 라인 사이에 연결된 비휘발성 메모리 셀은 프로그램 상태인 것으로 판단한다.
따라서 메모리 셀의 프로그램 여부에 관계없이 모든 비트 라인들을 프리차지 시킨 종래의 비휘발성 메모리 장치과 달리, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치(10)는 특정한 비휘발성 메모리 셀의 프로그램 여부에 따라서 비트 라인의 프리차지 여부가 결정되기 때문에 프리차지에 소요되는 전류를 최소화할 수 있다. 실시예에 따라, 비휘발성 메모리 셀이 하나의 비트(bit)만을 저장하는 SLC (Single level cell)인 경우, 확률적으로 비휘발성 메모리 셀은 프로그램 상태 또는 소거 상태 중에서 하나의 상태를 가질 것이기 때문에 프리차지에 필요한 전류를 종래의 경우보다 1/2로 감소될 수 있다.
도 2는 도 1의 비휘발성 메모리 장치의 일부를 보다 상세하게 도시한 도면이다. 도 2에서 메모리 셀 어레이(400)에 포함된 메모리 스트링은 편의상 홀수 메모리 스트링과 짝수 메모리 스트링의 하나의 메모리 스트링 쌍만을 도시하였다. 또한, 하나의 메모리 스트링 쌍과 연결되는 하나의 페이지 버퍼 회로를 표현하기 위하여, 편의상 페이지 버퍼(500)에 포함되는 복수의 페이지 버퍼 회로들 중 하나의 페이지 버퍼 회로만을 도시하였다.
프리차지 구동 회로(350)는 프리차지 제어 신호(PRECH_CON)에 기초하여 스트링 선택 라인(SSL) 및 공통 소스 라인(CSL)에 제1 전압(V1)과 제2 전압(V2)을 각각 공급할 수 있다. 제1 전압(V1)과 제2 전압(V2)은 도 1에 도시된 전압 생성기(200)로부터 제공될 수 있으며, 제1 전압(V1)은, 드레인 선택 트랜지스터(DST)를 활성화시키기 위한 전압이나 워드 라인을 활성화시키는 전압과 상이한 전압 레벨을 가질 수 있다. 또한, 제2 전압(V2)은 전원 전압(VDD) 레벨을 가질 수 있다. 또한, 이와 구분하기 위하여 드레인 선택 트랜지스터(DST)를 활성화시키기 위한 전압은 제3 전압(V3)이라 지칭한다.
또한, 프리차지 구동 회로(350)는 메모리 셀 어레이(400)의 복수의 워드 라인들(WL0, ..., WLn) 및 드레인 선택 라인(DSL)에 제공되는 전압을 제공할 수도 있다. 워드 라인들(WL0, ..., WLn) 및 드레인 선택 라인(DSL)에 제공되는 전압은 메모리 셀 어레이(400)에 포함된 비휘발성 메모리 셀의 기입 특성, 예를 들어, 하나의 비휘발성 메모리 셀에 기입할 수 있는 비트 수와 데이터가 기입된 비휘발성 메모리의 문턱 전압 분포 특성 등에 따라 상이해질 수 있다. 이에 대해서는 도 4a 및 4b를 참조하여 후술하도록 한다.
본 발명에서 설명하는 프리차지 동작은 비휘발성 메모리 셀의 프로그램 검증 동작을 위하여 실시하는 프리차지 동작, 비휘발성 메모리 셀에 기입된 데이터를 읽기 위한 읽기 동작을 위한 프리차지 동작, 및 비휘발성 메모리 셀의 소거 검증 동작을 위하여 실시되는 비트라인의 프리차지 동작을 포함할 수 있다.
홀수 비트 라인(BLo)과 공통 소스 라인(CSL) 사이에는 드레인 선택 트랜지스터(DSTo), 비휘발성 메모리 셀들(MCno, ..., MC0o) 및 스트링 선택 트랜지스터(SSTo)이 직렬로 연결되어 있다. 이들을 통칭하여 홀수 메모리 스트링(STRo)이라고 한다.
짝수 비트 라인(BLe)과 공통 소스 라인(CSL) 사이에는 드레인 선택 트랜지스터(DSTe), 비휘발성 메모리 셀들(MCne, ..., MC0e) 및 스트링 선택 트랜지스터(SSTe)가 직렬로 연결되어 짝수 메모리 스트링(STRe)을 이룬다.
드레인 선택 트랜지스터(DSTo, DSTe)는 드레인 선택 라인(DSL)에 의하여, 소스 선택 트랜지스터(SSTo, SSTe)는 소스 선택 라인(SSL)에 게이트 단자가 연결되어 턴-온 또는 턴-오프된다. 또한, 소스 선택 트랜지스터(SSTe, SSTo)는 공통 소스 라인(CSL)에 제1 단자가 연결되어 소스 선택 라인(SSL)의 전압에 응답하여 공통 소스 라인(CSL)의 전압을 메모리 셀들(MC0o, MC0e)에 제공할 수 있다.
페이지 버퍼(500)는 비트 라인들(BLe, BLo)과 연결되어 비트 라인들에 전압을 제공하거나, 비트 라인들의 전압 또는 전류를 감지할 수 있다.
제1 NMOS 트랜지스터(MN1) 및 제2 NMOS 트랜지스터(MN2)는 비트 라인 쌍(BLo, BLe)의 전압 레벨을 방전하는 역할을 한다. 제1 NMOS 트랜지스터(MN1)와 제2 NMOS 트랜지스터(MN2)는 비트 라인 쌍(BLo, BLe)에 직렬로 연결되어 있으며, 제1 NMOS 트랜지스터(MN1)와 제2 NMOS 트랜지스터(MN2) 사이의 노드에는 접지 전압(VSS) 또는 가상 전압원(VIRPWR)이 연결될 수 있다. 디스차지 신호들(DISo, DISe)에 기초하여 비트 라인들(BLo, BLe) 중 적어도 하나의 비트 라인을 디스차지 시키거나, 가상 전압원(VIRPWR)을 제공하여 비트 라인들(BLo, BLe)을 프리차지할 수 있다.
제3 NMOS 트랜지스터(MN3) 및 제4 NMOS 트랜지스터(MN4)는 비트 라인 연결 스위치 소자들로 비트 라인 선택 신호들(BSLo, BSLe)에 각각 응답하여 활성화된다. 상술한 바와 같이, 종래의 비휘발성 메모리 장치에서는 프리차지 동작 시, 비트 라인 선택 신호들(BSLo, BSLe) 중 적어도 하나가 활성화되어 페이지 버퍼(500)로부터 전원 전압(VDD)을 수신하여 비트 라인(BL0, BLe)에 제공하여 프리차지 동작을 수행하였다. 그러나 본 발명의 일 실시예에 있어서, 프리차지 동작 시에 비트 라인 선택 신호들(BSLo, BSLe)은 모두 비활성화된다.
제1 PMOS 트랜지스터(MP1)는 프리차지 활성화 신호(PRECHb)에 응답하여 전원 전압(VDD)을 감지 노드(S0)로 제공할 수 있다. 종래의 프리차지 동작의 경우, 제1 PMOS 트랜지스터(MP1)가 전원 전압(VDD)을 제공하고, 비트 라인 연결 스위치 소자들이 턴-온 또는 턴-오프됨으로써 비트 라인들(BLo, BLe)과의 직접 경로를 제공하여, 프리차지 동작을 수행하였다. 그러나 본 발명의 일 실시예에 따른 비휘발성 메모리 장치(10)에서는, 프리차지 동작 시, 프리차지 활성화 신호(PRECHb)에 응답하여 감지 노드(S0)에만 전원 전압(VDD)이 제공될 뿐, 전원 전압(VDD)이 비트 라인들(BLo, BLe)에 제공되지는 않는다.
제5 NMOS 트랜지스터(MN5)는 프로그램 신호(PGM)에 응답하여 감지 노드(S0)와 입출력 노드(Q)를 전기적으로 연결한다. 예를 들어, 프로그램 동작 시, 프로그램을 원하는 데이터가 입출력 노드(Q)로 제공되면, 제5 NMOS 트랜지스터(MN5)는 이를 감지 노드(S0)로 제공하여 비트 라인(BLo, BLe)으로 데이터를 기입하는 역할을 한다.
입출력 노드(Q)는 데이터 래치를 사이에 두고 반전 입출력 노드(QN)와 전기적으로 연결되어 있으며, 입출력 노드(QN)는 리셋 신호(RST)에 응답하여 활성화되는 제8 NMOS 트랜지스터(MN8)에 의하여 접지 전압(VSS)으로 초기화될 수 있다.
제6 NMOS 트랜지스터(MN6)는 반전 입출력 노드(QN)와 연결된 제1 단자 및 감지 노드(S0)와 연결된 게이트를 포함한다. 제7 NMOS 트랜지스터(MN7)는 제6 NMOS 트랜지스터(MN6)의 제2 단자와 접지 전압(VSS) 사이에 연결되며, 읽기 신호(READ)에 응답하여 동작한다. 결국 제6 NMOS 트랜지스터(MN6)와 제7 NMOS 트랜지스터(MN7)는 읽기 신호(READ)에 응답하여 감지 노드(S0)의 전압을 반전 입출력 노드(QN)에 제공할 수 있다.
제5 내지 제7 NMOS 트랜지스터들(MN5, MN6, MN7)과 데이터 래치는 읽기 신호(READ)에 응답하여 비트 라인의 전압을 감지하여 입출력 노드(Q)에 제공하는 바, 이들을 감지 출력부(510)로 나타낸다.
도 3은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 동작 특성을 나타내는 전압 파형도이다.
도 1 내지 도 3을 참조하여, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 동작을 설명하도록 한다.
초기 상태에서, 복수의 워드 라인들(WL), 드레인 선택 라인(DSL) 및 스트링 선택 라인(SSL), 공통 소스 라인(CSL)은 접지 전압(VSS) 레벨을 가진다. 리셋 신호(RST)에 응답하여 입출력 단자(Q)와 반전 입출력 단자(QN)가 초기화된다. 또한, 디스차지 신호(DISe, DISo)를 활성화하여 비트 라인 쌍(BLo, BLe)이 초기화된다.
또한 비트 라인 선택 신호(BSLe, BSLo)는 비활성화되어 디스차지 스위치를 제외한 페이지 버퍼와 비트 라인 사이의 연결은 차단된다.
t1 시점에서, 프리차지 활성화 신호(PRECHb)가 논리 상태 ＇로우＇로 활성화되면, 제1 PMOS 트랜지스터(MP1)가 턴-온되어 감지 노드(S0)는 전원 전압(VDD) 레벨로 증가한다. 그러나 비트 라인 연결 수단인 제3 NMOS 트랜지스터(MN3) 및 제4 NMOS 트랜지스터(MN4)가 턴-오프되어 있으므로, 전원 전압(VDD)이 비트 라인들(BLe, BLo)로 제공되지는 않는다.
또한, 스트링 선택 라인(SSL)에는 제1 전압(V1)이 제공되고, 공통 소스 라인(CSL)에는 제2 전압(V2)이 제공된다. 제1 전압(V1)과 제2 전압(V2)은 전압 생성기(200)에서 생성되어 프리차지 구동 회로(350)를 통하여 제공될 수 있다.
예를 들어, 제2 전압(V2)은 전원 전압(VDD)과 실질적으로 동일한 전압 레벨을 가질 수 있으며, 제1 전압(V1)은 실제로 비트 라인에 프리차지되어야 하는 전압 레벨에 따라 상이하게 조절될 수 있다. 제1 전압(V1)은 제어부(100)를 통하여 그 값이 제어될 수 있다.
또한 드레인 선택 라인(DSL)에는 제1 전압(V1)보다 큰 제3 전압(V3)이 제공될 수 있다. 제3 전압(V3)은 드레인 선택 트랜지스터(DST)의 문턱 전압보다 큰 값을 가질 수 있다.
또한 메모리 셀 어레이(400)에 연결된 복수의 워드 라인들 중에서 선택 워드 라인에는 워드 라인 선택 전압(Vswl)이 제공되고, 비선택 워드 라인에는 워드 라인 비선택 전압(Vuswl)이 제공된다. 예를 들어, 워드 라인 선택 전압(Vswl)은 접지 전압(VSS)과 동일한 전압 레벨을 가질 수 있고, 워드 라인 비선택 전압(Vuswl)은 프로그램 상태에 있는 비휘발성 메모리 셀들을 모두 턴-온 시킬 수 있도록 비휘발성 메모리 셀의 프로그램 상태의 문턱 전압들보다 큰 전압 레벨을 가질 수 있다.
짝수 디스차지 신호(DISe)가 비활성화되고, 홀수 디스차지 신호(DISo)는 활성화 상태를 유지하기 때문에, 공통 소스 라인(CSL)에 제2 전압(V2)이 제공되더라도, 홀수 비트 라인(BLo)은 프리차지되지 않는다.
따라서 짝수 비트 라인(BLe)에 연결된 스트링 선택 트랜지스터(SSTe)와 드레인 선택 트랜지스터(DSTe) 및 비선택 워드 라인에 연결된 비휘발성 메모리 셀들이 모두 턴-온된다. 선택 워드 라인에 연결된 비휘발성 메모리 셀이 턴-온된다면, 짝수 메모리 스트링 전체에 전류 경로가 형성되어 제1 전압(V1)과 스트링 선택 트랜지스터의 문턱 전압(Vt)의 차이에 상응하는 전압이 짝수 비트 라인(BLe)에 프리차지된다. 예를 들어, 선택 워드 라인에 연결된 비휘발성 메모리 셀의 문턱 전압이 워드 라인 선택 전압보다 작은 경우, 비트 라인이 프리차지된다. 달리 말하면, 선택 워드 라인에 연결된 비휘발성 메모리 셀이 소거 상태인 경우, 비트 라인이 프리차지된다.
반대로, 선택 워드 라인에 연결된 비휘발성 메모리 셀의 문턱 전압이 워드 라인 선택 전압보다 큰 경우, 선택 워드 라인에 연결된 비휘발성 메모리 셀이 턴-오프되어, 짝수 메모리 스트링(STRe)의 일부 경로가 끊기기 때문에 공통 소스 라인(CSL)으로부터 비트 라인(BLe)의 전기적 경로가 차단되어 비트 라인은 프리차지되지 않는다.
결론적으로, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 프리차지 동작 시, 선택 워드 라인에 연결된 비휘발성 메모리 셀을 제외한 비휘발성 메모리 셀들이 워드 라인 비선택 전압에 응답하여 모두 턴-온 상태가 되도록 하고, 드레인 선택 트랜지스터(DST) 및 스트링 선택 트랜지스터(SST)를 턴-온 시킨다. 그 이후, 선택 워드 라인에 대하여 프로그램 상태, 예를 들어 SLC에서는 프로그램 상태인지 소거 상태인지를 알아볼 수 있는 구분이 되는 전압 값을 제공하여 문턱 전압 값에 따라 턴-온 또는 턴-오프되도록 한다. 선택 워드 라인에 연결된 비휘발성 메모리 셀이 워드 라인 선택 전압(Vswl)보다 작은 문턱 전압을 가지는 경우, 공통 소스 라인(CSL)과 비트 라인(BL)이 전기적으로 연결되어 비트 라인(BL)이 프리차지되지만, 선택 워드 라인에 연결된 비휘발성 메모리 셀이 워드 라인 선택 전압(Vswl)보다 큰 문턱 전압을 가지는 경우, 비트 라인(BL)은 프리차지되지 않는다.
따라서 선택된 비휘발성 메모리 셀의 문턱 전압에 따라서 비트 라인의 프리차지 여부가 결정된다. 결국, 비휘발성 메모리 셀의 프로그램 상태와 관계없이 모든 비트 라인들을 프리차지하는 종래의 비휘발성 메모리 장치보다, 프리차지에 소요되는 전류 또는 전압을 줄일 수 있다. 특히, NAND 플래시 메모리 장치의 경우, 프리차지에 따른 기입, 읽기, 또는 검증 동작들이 하나의 워드 라인에 대한 페이지 단위로 이루어지기 때문에 프리차지 동작은 한 페이지에 연결된 다수의 비트 라인에 수행되게 된다. 따라서 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 경우, 비트 라인 프리차지를 위한 전류 또는 전압의 감소 효과가 극대화될 수 있다.
짝수 비트 라인(BLe)이 프리차지되어 소거 셀과 프로그램 셀의 전압 차이가 발생된 t2 시점에서, 스트링 선택 라인(SSL)에 접지 전압(VSS)이 제공되어 스트링 선택 트랜지스터(SST)가 턴-오프되고, 공통 소스 라인(CSL)도 접지 전압(VSS)으로 천이한다. 따라서 비트 라인(BLe)과 공통 소스 라인(CSL) 사이의 전기적 연결이 차단된다. 이에 따라서 비트 라인(BLe)은 플로팅(floating) 상태가 됨으로써 프리차지 동작이 모두 종료된다.
t3 시점에서, 프리차지 활성화 신호(PRECHb)가 비활성화되어 감지 노드(S0)는 프리차지 동작 동안과 동일한 전원 전압(VDD)을 유지하지만, 짝수 비트 라인 선택 신호(BSLe)가 활성화되어 프리차지된 비트 라인(BLe)의 전압을 감지한다. 짝수 비트 라인(BLe)이 프리차지된 경우, 감지 노드(S0)의 전압은 전원 전압(VDD)과 동일한 전압을 유지할 것이지만, 짝수 비트 라인(BLe)이 프리차지되지 않은 경우, 감지 노드(S0)는 접지 전압(VSS) 레벨로 방전된다. 따라서 도시한 바와 같이 프리차지된 경우, 즉, 선택 워드 라인에 연결된 비휘발성 메모리 셀이 소거 상태인 경우와, 프리차지되지 않는 경우, 즉 선택 워드 라인에 연결된 비휘발성 메모리 셀이 프로그램 상태인 경우, 감지 노드(S0)의 전압 값이 상이해진다.
이후, t4 시점에서 읽기 신호(READ)가 활성화된 경우, 감지 노드(S0)의 전압에 따라서 래치를 통하여 입출력 노드(Q)의 전압이 결정된다.
상술한 설명은 비휘발성 메모리 셀이 SLC인 경우를 설명한 것으로, 워드 라인 비선택 전압(Vuswl)은 비휘발성 메모리 셀이 프로그램 상태인 경우들의 문턱 전압보다 큰 경우이고, 워드 라인 선택 전압(Vswl)은 접지 전압(VSS)과 실질적으로 동일하다. 또한 비휘발성 메모리 셀의 상태를 판단하기 위해서는 프로그램 또는 소거 여부만 판단하는 것으로 충분하다.
도 4a는 비휘발성 메모리 셀이 SLC인 경우, 문턱 전압 분포를 나타내는 그래프이다. 도 4a 및 도 4b에서 X 축은 문턱 전압(V)을 나타내고, Y 축은 셀의 개수를 나타낸다.
비휘발성 메모리 셀이 SLC인 경우, 소거 상태(E)와 프로그램 상태(P)만을 구분하도록 워드 라인 선택 전압(Vswl)이 접지 전압(VSS)과 실질적으로 동일한 전압 레벨을 가지도록 한다. 또한, 워드 라인 비선택 전압(Vuswl)은 비휘발성 메모리 셀들의 상태와 관계없이 턴-온 상태가 되도록 모든 비휘발성 메모리 셀들의 문턱 전압보다 큰 값을 가지도록 설정된다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치(10)에 있어서, 워드 라인 선택 전압(Vswl)과 워드 라인 비선택 전압(Vuswl)은 제어부(100)에서 결정하여 전압 생성 제어 신호(VCON)를 생성하고, 이에 따라서 전압 생성기(200)에서 생성되어 제공될 수 있다.
도 4b는 비휘발성 메모리 셀들이 2 비트 이상의 데이터를 저장하는 MLC인 경우를 설명하기 위한 도면이다.
도 4b를 참조하면, 비휘발성 메모리 셀들은 4 가지 상태에 따른 문턱 전압 분포를 가진다. S1 내지 S4 상태를 구분하기 위하여 제1 내지 제3 워드 라인 선택 전압(Vswl1, Vswl2, Vswl3)을 가질 수 있다. 다만, 워드 라인 비선택 전압(Vuswl)은 모든 비휘발성 메모리 셀들의 문턱 전압 분포보다 큰 전압을 가질 수 있다.
예를 들어, 선택된 비휘발성 메모리 셀이 S3 상태에 있는 경우, 즉 선택된 비휘발성 메모리 셀의 문턱 전압이 S3 영역에 위치한 경우에는 제3 워드 라인 선택 전압(Vswl3)이 선택 워드 라인에 공급되는 경우에만 선택된 비휘발성 메모리 셀이 턴-온되고, 이에 따라서 비트 라인(BL)이 프리차지 된다.
제1 및 제2 워드 라인 선택 전압(Vswl1, Vswl2)이 선택 워드 라인에 제공된 경우에는 비트 라인(BL)이 프리차지되지 않기 때문에 실제로 읽기 신호(READ)가 활성화되어 감지 노드(S0) 및 입출력 노드(Q)를 통하여 비트 라인의 전압을 감지한다고 하였을 때는 비트 라인의 전압이 접지 전압(VSS) 레벨을 가진다. 이후에 제3 워드 라인 선택 전압(Vswl3)이 제공되어 비트 라인(BL)이 프리차지된 이후에야 감지 노드(S0) 및 입출력 노드(Q)의 전압이 제1 전압(V1)과 스트링 선택 트랜지스터(SST)의 문턱 전압의 차이에 비례하는 전압 레벨을 가지게 된다.
다른 예를 들어서, 선택된 비휘발성 메모리 셀이 S2 상태에 있는 경우, 즉 선택된 비휘발성 메모리 셀의 문턱 전압이 S2 영역에 위치한 경우를 설명한다. 선택된 비휘발성 메모리 셀은 제2 및 제3 워드 라인 선택 전압(Vswl2, Vswl3)이 선택 워드 라인에 공급되는 경우에 턴-온되어, 비트 라인(BL)이 프리차지 된다. 선택 워드 라인에 제1 워드 라인 선택 전압(Vswl1)이 제공되면 선택된 비휘발성 메모리 셀은 턴-오프되어 비트 라인(BL)은 프리차지되지 않는다.
따라서 프리차지 동작 시, 제1 워드 라인 선택 전압(Vswl1)이 제공되면, 읽기 동작 시에 감지 노드(S0) 및 입출력 노드(Q)는 접지 전압 레벨을 가지고, 제2 및 제3 워드 라인 선택 전압들(Vswl2, Vswl3)이 제공되면, 감지 노드(S0) 및 입출력 노드(Q)는 제1 전압(V1)과 스트링 선택 트랜지스터(SST)의 문턱 전압의 차이에 비례하는 전압 레벨을 가진다.
또한, 선택된 비휘발성 메모리 셀이 S4 상태에 있는 경우, 제1 내지 제3 워드 라인 선택 전압들(Vswl1, Vswl2, Vswl3)을 모두 제공하여도 비트 라인이 프리차지되는 경우는 없다.
따라서 비휘발성 메모리 셀이 MLC인 경우, 워드 라인 선택 전압(Vswl)의 값과 이에 따른 입출력 노드(Q)의 전압에 따라서 데이터가 결정될 수 있다. 결국 비휘발성 메모리 셀들이 MLC인 경우에는 한 번의 프리차지와 이에 따른 프리차지 여부에 기초하여서는 비휘발성 메모리 셀에 기입된 데이터를 판단할 수 없는 경우가 있다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치(10)의 데이터 입출력부(600)는 워드 라인 선택 전압(Vswl)과 입출력 노드(Q)에서 감지된 전압에 기초하여 비휘발성 메모리 셀에 기입된 데이터를 판단한다.
도 5는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 구동 방법을 설명하기 위한 흐름도이다.
도 5를 참조하면, 프리차지 동작 시, 스트링 선택 라인(SSL)에는 제1 전압(V1), 공통 소스 라인(CSL)에는 제2 전압, 선택 워드 라인에는 워드 라인 선택 전압(Vswl), 비선택 워드 라인에는 워드 라인 비선택 전압(Vuswl)이 제공된다 (단계 S510). 실시예에 따라, 드레인 선택 라인(DSL)에는 제3 전압(V3)이 제공될 수 있다.
각각의 전압들은 도 1의 제어부(100)의 전압 생성 제어 신호(VCON) 또는 프리차지 제어 신호(PRECH_CON)에 기초하여 제어될 수 있다.
프리차지 구동 회로(350)를 통하여 위와 같은 전압들이 제공되면, 프리차지 활성화 신호(PRECHb) 등과 같은 프리차지 동작을 나타내는 신호에 응답하여 비트 라인에는 제1 전압(V1)과 스트링 선택 트랜지스터(SST)의 문턱 전압의 차이에 비례하는 전압이 프리차지된다 (단계 S520).
다만, 비트 라인에 전압이 프리차지되는 단계에 있어서, 비트 라인의 프리차지의 실제 수행 여부는 선택 워드 라인에 연결된 비휘발성 메모리 셀의 문턱 전압과 워드 라인 선택 전압(Vswl)의 관계에 따라서 결정된다. 구체적으로 설명하면, 워드 라인 선택 전압(Vswl)이 선택 워드 라인에 연결된 비휘발성 메모리 셀의 문턱 전압보다 큰 경우에만 비트 라인이 실제로 프리차지된다.
읽기 신호(READ)와 같은 읽기 동작을 나타내는 신호에 응답하여, 비트 라인의 전압을 감지하여 출력한다 (단계 S530).
다만, 비휘발성 메모리 셀이 MLC인 경우, 비트 라인의 프리차지 여부에만 기초하여서 실제로 비휘발성 메모리 셀에 기입된 데이터를 결정할 수는 없다. 이는 도 4b를 참조하여 설명한 바 있다. 따라서 비트 라인의 전압을 감지하여 출력하는 단계 이후에, 비휘발성 메모리 셀의 데이터를 판단하는 단계를 더 포함할 수 있다.
도 6은 비휘발성 메모리 장치가 MLC 비휘발성 메모리 셀들을 포함하는 경우의 비휘발성 메모리 장치의 구동 방법의 일 실시예를 설명하기 위한 흐름도이다.
도 6을 참조하면 단계 S510 내지 단계 S530은 도 5와 실질적으로 동일하나, 비트 라인에서 감지된 전압과 워드 라인 선택 전압(Vswl)에 기초하여 선택 워드 라인에 연결된 비휘발성 메모리 셀의 데이터를 판단하는 단계 (단계 S540)를 더 포함한다.
상술한 바와 같이, 워드 라인 선택 전압(Vswl)에 기초하여 선택 워드 라인에 연결된 비휘발성 메모리 셀이 턴-온되어 비트 라인이 프리차지된 경우와, 턴-오프되어 비트 라인이 프리차지되지 않은 경우는, 비휘발성 메모리 셀에 저장되는 비트 수에 따라 문턱 전압 분포가 달라질 수 있으며, 이에 기초하여 데이터를 최종적으로 결정한다.
도 1에서 비휘발성 메모리 장치(10)에 포함된 별도의 데이터 입출력부(600)에서 비휘발성 메모리 셀에 기입된 데이터를 판단할 수 있다. 예를 들어, 다수의 워드 라인 선택 전압들(Vswl)에 기초하여 비트 라인의 프리차지 여부가 상이하게 변경되는 경계 영역에 해당 비휘발성 메모리 셀의 문턱 전압이 포함되는 것으로 판단한다. 구체적으로 도 4b에서 제2 워드 라인 선택 전압(Vswl2)에 응답해서는 비트 라인이 프리차지되지 않았으나, 제3 워드 라인 선택 전압(Vswl3)에 응답해서는 비트 라인이 프리차지된 경우, 선택 워드 라인에 연결된 비휘발성 메모리 셀은 제2 워드 라인 선택 전압(Vswl2)과 제3 워드 라인 선택 전압(Vswl3)의 사이에 있는 S3 상태에 해당하여 데이터 ＇01＇이 기입된 것으로 판단한다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 구동 방법은, 프리차지 동작과 이에 따른 읽기 동작에 적용될 수 있으므로, 프로그램 동작 중 증가형 스텝 펄스 프로그램(ISPP, Incremental Step Pulse Program)의 사이의 검증 동작에도 사용될 수 있다. 따라서 한 번의 프로그램 과정에서 다수의 검증 동작을 요구하는 비휘발성 메모리 장치에 있어서, 프리차지 동작에 필요로 하는 전류 또는 전압을 최소화할 수 있다.
설명한 바와 같이 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 공통 소스 라인(CSL) 및 스트링 선택 라인(SSL)에 제공되는 전압을 제어하여 공통 소스 라인(CSL)을 통하여 비트 라인을 프리차지할 수 있으며, 실질적으로 프리차지가 수행되는 것은 선택 워드 라인에 연결된 비휘발성 메모리 장치의 문턱 전압에 따라 결정될 수 있다. 결국 이러한 방식에 따라서 복잡한 구성을 추가하지 않고도 프리차지에 소요되는 전류 또는 전압을 줄일 수 있다.
나아가, 본 발명의 일 실시예들에 따른 비휘발성 메모리 장치의 구동 방법은 페이지 단위로 모든 비트 라인들을 프리차지하지 않고 선택된 비휘발성 메모리 장치의 문턱 전압에 따라서 프리차지가 수행되고, 비트 라인의 프리차지 여부에 따라서 데이터가 결정되기 때문에 전체 메모리의 동작 속도를 향상시킬 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
10 : 비휘발성 메모리 장치
100 : 제어부
200 : 전압 생성기
300 : 로우 디코더
400 : 메모리 셀 어레이
500 : 페이지 버퍼

Claims (20)

  1. 공통 소스 라인과 비트 라인 사이에 연결된 복수의 비휘발성 메모리 셀 들 및 상기 공통 소스 라인에 연결된 스트링 선택 트랜지스터를 각각 포함하는 메모리 스트링들; 및
    프리차지 동작 시, 상기 스트링 선택 트랜지스터의 게이트 단자에 제1 전압을 제공하고, 상기 공통 소스 라인에 제2 전압을 제공하는 프리차지 구동 회로를 포함하며,
    상기 스트링 선택 트랜지스터는 상기 제1 전압에 응답하여 상기 제2 전압을 상기 메모리 스트링에 제공하여 상기 비트 라인을 프리차지하고,
    상기 제1 전압은 상기 비트 라인에 연결된 드레인 선택 트랜지스터를 활성화시키기 위한 전압 및 워드 라인을 활성화시키는 전압과 상이한 전압 레벨을 가지는 것을 특징으로 하는 비휘발성 메모리 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 1에 있어서,
    상기 메모리 스트링들은 복수의 워드 라인들에 연결되며, 선택 워드 라인에 연결된 비휘발성 메모리 셀의 문턱 전압이 상기 선택 워드 라인에 인가되는 워드 라인 선택 전압보다 작은 경우, 상기 비트 라인이 프리차지되는 것을 특징으로 하는 비휘발성 메모리 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 2에 있어서,
    상기 비트 라인은 상기 제1 전압과 상기 스트링 선택 트랜지스터의 문턱 전압의 차이에 비례하는 전압으로 프리차지되는 것을 특징으로 하는 비휘발성 메모리 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 1에 있어서,
    상기 메모리 스트링들은 복수의 워드 라인들에 연결되며, 선택 워드 라인에 연결된 비휘발성 메모리 셀이 프로그램된 경우, 상기 비트 라인은 프리차지되지 않는 것을 특징으로 하는 비휘발성 메모리 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 2에 있어서,
    상기 복수의 워드 라인들 중에서 비선택 워드 라인들에는 워드 라인 비선택 전압이 인가되며, 상기 워드 라인 선택 전압은 접지 전압에 상응하는 것을 특징으로 하는 비휘발성 메모리 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 1에 있어서,
    상기 메모리 스트링들은 짝수 메모리 스트링과 홀수 메모리 스트링들이 각각 메모리 스트링 쌍을 이루며, 각 메모리 스트링 쌍에 연결된 페이지 버퍼들을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 6에 있어서,
    상기 페이지 버퍼는,
    읽기 신호에 응답하여 상기 비트 라인의 전압을 감지하는 것을 특징으로 하는 비휘발성 메모리 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 7에 있어서,
    상기 페이지 버퍼는,
    상기 비트 라인의 전압을 감지하여 상기 비트 라인이 프리차지된 경우와 프리차지되지 않은 경우로 나누어 출력하는 감지 출력부를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 8에 있어서,
    상기 감지된 비트 라인 전압과 워드 라인 선택 전압에 기초하여 선택된 비휘발성 메모리 장치의 데이터를 판단하는 데이터 입출력부를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 1에 있어서,
    상기 비휘발성 메모리 셀은 SLC (Single level cell) 및 MLC (Multi level cell)을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 10에 있어서,
    상기 비휘발성 메모리 셀이 MLC인 경우,
    상기 프리차지 구동 회로는 MLC 문턱 전압 분포 특성에 기초하여 생성된 워드 라인 선택 전압을 선택 워드 라인에 인가하는 것을 특징으로 하는 비휘발성 메모리 장치.
  12. 공통 소스 라인과 비트 라인 사이에 연결된 복수의 비휘발성 메모리 셀 들 및 상기 공통 소스 라인에 연결된 스트링 선택 트랜지스터를 각각 포함하는 메모리 스트링들을 포함하며, 상기 복수의 비휘발성 메모리 셀들은 복수의 워드 라인들과 연결된 비휘발성 메모리 장치에 있어서,
    프리차지 동작 시, 상기 스트링 선택 트랜지스터에 제1 전압을 제공하고, 상기 공통 소스 라인에 제2 전압을 제공하며, 상기 복수의 워드 라인들 중에서 선택 워드 라인에 워드 라인 선택 전압을 인가하는 단계; 및
    상기 제1 전압에 응답하여 상기 제2 전압을 상기 메모리 스트링에 제공하여 상기 비트 라인을 프리차지하는 단계를 포함하고,
    상기 제1 전압은 상기 비트 라인에 연결된 드레인 선택 트랜지스터를 활성화시키기 위한 전압 및 워드 라인을 활성화시키는 전압과 상이한 전압 레벨을 가지는 것을 특징으로 하는 비휘발성 메모리 장치의 구동 방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 12에 있어서,
    상기 비트 라인을 프리차지하는 단계는,
    상기 선택 워드 라인에 연결된 비휘발성 메모리 셀의 문턱 전압이 상기 워드 라인 선택 전압보다 작은 경우에 상기 비트 라인을 프리차지하고, 상기 선택 워드 라인에 연결된 비휘발성 메모리 셀의 문턱 전압이 상기 워드 라인 선택 전압보다 큰 경우에 상기 비트 라인을 프리차지하지 않는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 구동 방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 12에 있어서,
    상기 비트 라인은 상기 제1 전압과 상기 스트링 선택 트랜지스터의 문턱 전압의 차이에 비례하는 전압으로 프리차지되는 것을 특징으로 하는 비휘발성 메모리 장치의 구동 방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 12에 있어서,
    읽기 동작 시, 상기 비트 라인의 전압을 감지하여 출력하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 구동 방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 15에 있어서,
    상기 감지된 비트 라인의 전압 및 상기 워드 라인 선택 전압에 기초하여 상기 선택 워드 라인에 연결된 비휘발성 메모리 셀의 데이터를 판단하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 구동 방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 12에 있어서,
    상기 선택 워드 라인에 연결된 비휘발성 메모리 셀이 소거 상태인 경우에 상기 비트 라인을 프리차지하고, 상기 선택 워드 라인에 연결된 비휘발성 메모리 셀이 프로그램 상태인 경우에 상기 비트 라인을 프리차지하지 않는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 구동 방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 12에 있어서,
    상기 비휘발성 메모리 셀이 MLC(Multi level cell)인 경우,
    상기 워드 라인 선택 전압을 상기 MLC의 상태 분포에 따라 제어하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 구동 방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 18 있어서,
    상기 워드 라인 선택 전압을 제어하는 단계는,
    다수의 문턱 전압 분포 영역들을 가지는 MLC에 있어서, 문턱 전압 분포 영역 사이의 전압을 워드 라인 선택 전압으로 결정하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 구동 방법.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 19에 있어서,
    비선택 워드 라인에 대하여 상기 다수의 문턱 전압 분포 영역들보다 큰 워드 라인 비선택 전압을 인가하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 구동 방법.
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