KR102222594B1 - 비휘발성 메모리 장치, 그것의 소거 방법, 및 그것을 포함하는 메모리 시스템 - Google Patents

비휘발성 메모리 장치, 그것의 소거 방법, 및 그것을 포함하는 메모리 시스템 Download PDF

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Abstract

복수의 셀 스트링을 포함하고, 각 셀 스트링은 기판과 수직인 방향으로 적층된 복수의 메모리 셀들, 상기 복수의 메모리 셀들과 상기 기판의 사이에 제공되는 접지 선택 트랜지스터, 그리고, 상기 복수의 메모리 셀들과 비트 라인 사이에 제공되는 스트링 선택 트랜지스터들을 포함하는 비휘발성 메모리 장치의 소거 방법은, 제1 시간 동안, 상기 스트링 선택 트랜지스터들에 연결된 제1 스트링 선택 라인에 프리차지 전압을 인가하는 단계, 제2 시간 동안, 상기 제1 스트링 선택 라인을 플로팅하는 단계 및 상기 제1 시간 이후에, 상기 기판에 소거 전압을 인가하는 단계를 포함한다.

Description

비휘발성 메모리 장치, 그것의 소거 방법, 및 그것을 포함하는 메모리 시스템{NONVOLATILE MEMORY DEVICE, ERASING METHOD THEREOF AND MEMORY SYSTEM INCLUDING THE SAME}
본 발명은 반도체 메모리에 관한 것으로, 더 상세하게는 비휘발성 메모리 장치, 그것의 소거 방법, 및 그것을 포함하는 메모리 시스템에 관한 것이다.
스토리지 장치는 컴퓨터, 스마트폰, 스마트 패드 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 스토리지 장치는 하드 디스크 드라이브(HDD, Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치, 솔리드 스테이트 드라이브(SSD, Solid State Drive), 메모리 카드 등과 같이 반도체 메모리, 특히 비휘발성 메모리 장치에 데이터를 저장하는 장치를 포함한다.
비휘발성 메모리 장치는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등을 포함한다.
반도체 제조 기술이 발전되면서, 비휘발성 메모리 장치의 고용량화가 진행되고 있다. 비휘발성 메모리 장치의 고용량화는, 비휘발성 메모리 장치의 메모리 셀의 수를 증가시키는 방법, 또는 비휘발성 메모리 장치의 하나의 메모리 셀에 저장되는 비트 수를 증가시키는 방법을 통해 달성될 수 있다. 특히, 하나의 메모리 셀에 저장되는 비트 수를 증가시키는 경우, 동일한 사이즈의 반도체 메모리의 저장 용량이 배수로 증가된다. 그러나, 하나의 메모리 셀에 저장되는 비트 수가 증가되면, 메모리 셀에 데이터를 프로그램하거나 메모리 셀로부터 데이터를 읽을 때에 추가적인 동작이 필요하고, 따라서 비휘발성 메모리 장치의 동작 속도가 감소하는 단점이 있다.
본 발명의 스트링 선택 트랜지스터 또는 메모리 셀의 문턱 전압 감소 현상을 보완하는 메모리 장치, 그것의 소거 방법 및 그것을 포함하는 메모리 시스템을 제공하는 데 있다.
본 발명의 실시 예에 따른 복수의 셀 스트링을 포함하고, 각 셀 스트링은 기판과 수직인 방향으로 적층된 복수의 메모리 셀들, 상기 복수의 메모리 셀들과 상기 기판의 사이에 제공되는 접지 선택 트랜지스터, 그리고, 상기 복수의 메모리 셀들과 비트 라인 사이에 제공되는 스트링 선택 트랜지스터들을 포함하는 비휘발성 메모리 장치의 소거 방법은, 제1 시간 동안, 상기 스트링 선택 트랜지스터들에 연결된 제1 스트링 선택 라인에 프리차지 전압을 인가하는 단계, 제2 시간 동안, 상기 제1 스트링 선택 라인을 플로팅하는 단계 및 상기 제1 시간 이후에, 상기 기판에 소거 전압을 인가하는 단계를 포함한다.
실시 예로서, 상기 제1 스트링 선택 라인은, 상기 워드 라인들에 인접하며, 제1 스트링 선택 트랜지스터들에 연결되고, 상기 제1 스트링 선택 라인보다 위에 위치하는 제2 스트링 선택 트랜지스터들에 연결된 제2 스트링 선택 라인을 포함하고, 상기 제1 스트링 선택 라인은 소거 동작 시, 상기 제1 시간 동안 프리차지되며, 이 후, 상기 기판의 전압 변화에 따라 상기 제1 스트링 선택 라인 및 상기 제2 스트링 선택 라인을 플로팅한다.
실시 예로서, 상기 제1 스트링 선택 라인의 전압 레벨은 상기 제2 스트링 선택 라인의 전압 레벨보다 크다.
실시 예로서, 상기 워드 라인들과 상기 제1 스트링 선택 라인 사이에 제1 더미 메모리 셀들에 연결된 제1 더미 워드 라인들이 연결되고, 상기 제1 더미 워드 라인들에 워드 라인 소거 전압을 인가한다.
실시 예로서, 상기 접지 선택 라인과 상기 워드 라인들 사이에 복수의 제2 더미 메모리 셀들에 연결된 제2 더미 워드 라인들이 연결되고, 상기 제2 더미 워드 라인들 중 상기 접지 선택 라인에 인접한 더미 워드 라인을 상기 접지 선택 라인과 동시에 플로팅한다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치는 기판 및 상기 기판 상에 제공되는 복수의 셀 스트링들을 포함하고, 상기 복수의 셀 스트링들 각각은 상기 기판과 수직한 방향으로 적층된 복수의 셀 트랜지스터들을 포함하는 메모리 셀 어레이, 접지 선택 라인, 워드 라인들, 더미 워드 라인들 그리고 스트링 선택 라인들을 통해 상기 복수의 셀 스트링들에 연결되는 어드레스 디코더, 비트 라인들을 통해 상기 복수의 셀 스트링들에 연결되는 읽기 및 쓰기 회로 및 소거 동작 시 사전에 정해진 시간 동안, 상기 스트링 선택 라인들 중 상기 워드 라인들에 인접한 제1 스트링 선택 라인에 프리차지 전압을 인가하고, 이 후, 상기 기판에 소거 전압을 인가하고, 상기 소거 전압에 따라 상기 제1 스트링 선택 라인이 플로팅되도록 상기 어드레스 디코더에 전압들을 인가하는 전압 발생기를 포함한다.
실시 예로서, 상기 어드레스 디코더는 상기 제1 스트링 선택 라인보다 위에 위치한 제2 스트링 선택 라인을 상기 제1 스트링 선택 라인과 동시에 플로팅하도록 구성된다.
실시 예로서, 상기 메모리 셀 어레이는 복수의 서브 블록들을 포함한다.
실시 예로서, 상기 어드레스 디코더는 상기 복수의 서브 블록들 중 선택된 서브 블록의 워드 라인들에는 접지 전압을 인가하고, 상기 소거 동작 시 사전에 정해진 시간 동안 비 선택된 서브 블록에서 상기 선택된 서브 블록과 인접한 워드 라인에는 프리차지 전압을 인가하고, 이 후, 상기 기판에 소거 전압이 인가되면, 상기 비 선택된 서브 블록의 모든 워드 라인을 플로팅하도록 구성된다.
본 발명의 실시 예에 따른 메모리 시스템은 비휘발성 메모리 장치 및 상기 비휘발성 메모리 장치를 제어하도록 구성되는 컨트롤러를 포함하고, 상기 비휘발성 메모리 장치는, 기판 및 상기 기판 상에 제공되는 복수의 셀 스트링들을 포함하고, 상기 복수의 셀 스트링들 각각은 상기 기판과 수직한 방향으로 적층된 복수의 셀 트랜지스터들을 포함하는 메모리 셀 어레이, 접지 선택 라인, 워드 라인들, 더미 워드 라인들 그리고 스트링 선택 라인들을 통해 상기 복수의 셀 스트링들에 연결되는 어드레스 디코더, 비트 라인들을 통해 상기 복수의 셀 스트링들에 연결되는 읽기 및 쓰기 회로 및 소거 동작 시 사전에 정해진 시간 동안, 상기 스트링 선택 라인들 중 상기 워드 라인들에 인접한 제1 스트링 선택 라인에 프리차지 전압을 인가하고, 상기 기판에 소거 전압을 인가하고, 상기 소거 전압에 따라, 상기 제1 스트링 선택 라인을 플로팅되도록 상기 어드레스 디코더에 전압들을 인가하는 전압 발생기를 포함한다.
이상과 같은 본 발명의 실시 예에 따르면, 목적은 스트링 선택 라인 또는 워드 라인의 프리차지 동작을 통해 프린징 필드에 트랩되는 홀들의 양을 감소시킴으로써, 스트링 선택 트랜지스터 또는 메모리 셀의 문턱 전압 감소 현상을 줄일 수 있는 비휘발성 메모리 장치 그것의 소거 방법 및 그것을 포함하는 메모리 시스템을 제공할 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 2는 도 1에 도시된 플래시 메모리를 예시적으로 도시한 블록도이다.
도 3은 도 2에 도시된 메모리 셀 어레이를 보여주는 블록도이다.
도 4는 본 발명의 실시 예에 따른 메모리 블록(BLKi)을 보여주는 회로도이다.
도 5는 도 4의 메모리 블록(BLKi)에 대응하는 구조의 제1 실시 예(BLKi_1)를 보여주는 사시도이다.
도 6은 도 5의 메모리 블록(BLKi_1)의 선(I-I')에 따른 단면도이다.
도 7은 도 6의 트랜지스터 구조(TS)를 보여주는 단면도이다.
도 8은 본 발명의 제1 실시 예에 따른 소거 동작 시 발생하는 홀 트랩을 설명하기 위한 회로도이다.
도 9는 일반적인 소거 방법에 따른 전압 변화를 보여주는 타이밍도이다.
도 10은 본 발명의 제1 실시 예에 따른 소거 방법을 설명하기 위한 순서도이다.
도 11은 본 발명의 실시 예에 따른 복수의 스트링 선택 라인들의 전압조절 방법을 보여주는 순서도이다.
도 12은 본 발명의 제1 실시 예를 따른 소거 방법에 의한 전압 변화를 보여주는 타이밍도이다.
도 13은 본 발명의 제2 실시 예에 따른 소거 동작 시 발생하는 홀 트랩을 설명하기 위한 회로도이다.
도 14는 본 발명의 제2 실시 예를 따른 소거 방법에 의한 전압 변화를 보여주는 타이밍도이다.
도 15는 본 발명의 제3 실시 예에 따른 소거 동작 시 발생하는 홀 트랩을 설명하기 위한 회로도이다.
도 16은 본 발명의 제3 실시 예를 따른 소거 방법에 의한 전압 변화를 보여주는 타이밍도이다.
도 17은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 18은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
아래에서, 비휘발성 메모리 장치의 프로그램 방법이 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 용도에 따라 수정되거나 변경될 수 있다.
실시 예의 설명에 있어서, 각 층의 "위(상)/아래(하)(on/under)"에 형성되는 것으로 기재되는 경우에 있어, 위(상)/아래(하)는 직접적으로(directly) 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다. 한 요소 또는 층이 다른 요소 또는 층에 "연결되는", "결합되는", 또는 "인접하는" 것으로 언급되는 때에는, 다른 요소 또는 층에 직접적으로 연결되거나, 결합되거나, 또는 인접하는 것일 수 있고, 혹은 그 사이에 끼워지는 요소 또는 층이 존재할 수 있음이 이해될 것이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시 예를 첨부된 도면을 참조하여 설명할 것이다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다. 도 1을 참조하면, 메모리 시스템(1000)은 플래시 메모리(1100) 및 메모리 컨트롤러(1200)를 포함한다. 도 1에 도시된 메모리 시스템(1000)은 메모리 카드, USB 메모리, 및 SSD등과 같은 플래시 메모리를 기반으로 하는 데이터 저장 매체가 모두 포함될 수 있다.
도 1을 참조하면, 플래시 메모리(1100)는 메모리 셀 어레이(1110) 및 제어 로직(1160)을 포함한다. 메모리 셀 어레이(1110)는 복수의 메모리 블록들을 포함할 수 있으며, 복수 복수의 메모리 블록들은 기판과 수직 방향으로 형성된 3차원 구조(또는 수직 구조)를 갖는다. 제어 로직(1160)은 커맨드(CMD), 어드레스(ADDR), 및 제어 신호(CTRL)를 이용하여, 플래시 메모리(1100)의 프로그램, 읽기, 소거 등의 동작을 제어할 수 있다.
메모리 컨트롤러(1200)는 호스트의 요청에 응답하여 플래시 메모리(1100)에 대한 읽기, 쓰기, 소거 동작 등을 제어할 수 있다. 메모리 컨트롤러(1200)는 호스트 인터페이스(1210), 플래시 인터페이스(1220), 제어 유닛(1230), 램(1240) 및 ECC 회로(1250)를 포함한다.
메모리 컨트롤러(1200)는 호스트 인터페이스(1210)를 통해 호스트와 데이터 등을 주고 받고, 플래시 인터페이스(1220)를 통해 플래시 메모리(1100)와 데이터 등을 주고 받는다. 호스트 인터페이스(1210)는 PATA 버스(parallel AT attachment bus), SATA 버스(serial AT attachment bus), SCSI, USB, PCIe(PCI express)등을 통해 호스트와 연결될 수 있다.
제어 유닛(1230)은 플래시 메모리(1100)에 대한 전반적인 동작(예를 들면, 읽기, 쓰기, 파일 시스템 관리, 배드 페이지 관리 등)을 제어할 수 있다. 제어 유닛(1230)에는 중앙처리장치(CPU), 프로세서(processor), SRAM, DMA, 제어기 등이 포함될 수 있다.
RAM(1240)은 제어 유닛(1230)의 제어에 따라 동작하며, 워크 메모리(work memory), 버퍼 메모리(buffer memory), 캐시 메모리(cache memory), 등으로 사용될 수 있다. RAM(1240)이 워크 메모리로 사용되는 경우에, 제어 유닛(1230)에 의해서 처리되는 데이터가 임시 저장된다. RAM(1240)이 버퍼 메모리로 사용되는 경우에는, 호스트에서 플래시 메모리(1100)로 또는 플래시 메모리(1100)에서 호스트로 전송될 데이터를 버퍼링하는데 사용된다. RAM(1240)잉 캐시 메모리로 사용되는 경우에는 저속의 플래시 메모리(1100)가 고속으로 동작하도록 한다.
ECC 회로(1250)는 플래시 메모리(1100)로부터 수신된 데이터의 페일 비트(fail bit) 또는 에러 비트(error bit)를 정정하기 위한 에러 정정 코드(ECC; Error Correction Code)를 생성한다. ECC 회로(1250)는 플래시 메모리(1100)로 제공되는 데이터의 에러 정정 인코딩을 수행하여, 페리티(parity) 비트가 부가된 데이터를 형성한다. 페리티 비트는 플래시 메모리(100)에 저장될 수 있다.
한편, ECC 회로(1250)는 플래시 메모리(1100)로부터 출력된 데이터에 대하여 에러 정정 디코딩을 수행할 수 있다. ECC 회로(1250)는 페리티를 사용하여 에러를 정정할 수 있다. ECC 회로(1250)는 LDPC(low density parity check) 코드, BHC 코드, turbo 코드, 리드-솔로몬(Reed-Solomon) 코드, convolution 코드, RSC(recursive systematic) 코드, TCM(trellis-coded modulation), BCM(block coded modulation)등의 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.
ECC 회로(1250)는 에러 정정 허용 범위를 갖는다. 예를 들면, ECC 회로(1250)는 2 키로바이트(Kbyte)의 페이지 데이터에 대하여 최대 40 비트(bit)의 에러를 정정할 수 있다. 이 경우에 ECC 회로(1250)가 에러를 정정할 수 있는 최대 허용 범위는 40 비트이다. 즉, ECC 회로(1250)는 40비트보다 많은 에러가 발생하는 경우에 그 페이지의 에러를 정정할 수 없다. 이와 같은 에러를 정정할 수 없는 페이지를 불량 페이지(defected page)라 한다. 불량 페이지에서 에러가 발생한 메모리 셀을 불량 셀(defected cell)이라고 한다.
본 발명의 실시 예에 따른 플래시 메모리(1100)는 소거 동작 시, 정해진 시간 동안 메모리 셀 어레이에 연결된 스트링 선택 라인(미도시)을 프리차지(precharge)할 수 있다.
도 2는 도 1에 도시된 플래시 메모리를 예시적으로 도시한 블록도이다. 도 2를 참조하면 플래시 메모리(1100)는 메모리 셀 어레이(1110), 어드레스 디코더(1120), 페이지 버퍼 회로(1130), 데이터 입출력 회로(1140), 전압 발생기(1150), 및 제어 로직(1160)을 포함한다.
메모리 셀 어레이(1110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각각의 메모리 블록들은 3차원 구조(또는 수직 구조)를 가질 수 있다. 2차원 구조(또는 수평구조)를 갖는 메모리 블록에서는, 메모리 셀들이 기판과 수평 방향으로 형성된다. 그러나, 3차원 구조를 갖는 메모리 블록에서는, 메모리 셀들이 기판과 수직 방향으로 형성된다.
어드레스 디코더(1120)는 선택 라인(SSL, GSL) 또는 워드 라인(WLs)을 통해 메모리 셀 어레이(1110)와 연결된다. 어드레스 디코더(1120)는 전압 발생기(1150)로부터 워드 라인 전압(VWL)을 입력받고, 제어 로직(1160)에 의해 제어된다. 어드레스 디코더(1120)는 프로그램 또는 읽기 전압이 제공된다.
페이지 버퍼 회로(1130)는 비트 라인(BLs)을 통해 메모리 셀 어레이(1110)와 연결된다. 페이지 버퍼 회로(1130)는 복수의 페이지 버퍼(미도시)로 구성될 수 있다. 페이지 버퍼에는 하나의 비트 라인이 연결되거나, 두 개 또는 그 이상의 비트 라인이 연결될 수 있다. 페이지 버퍼 회로(1130)는 선택된 페이지에 프로그림될 데이터나 선택된 페이지로부터 읽은 데이터를 임시로 저장할 수 있다.
데이터 입출력 회로(1140)는 내부적으로는 데이터 라인(DL)을 통해 페이지 버퍼 회로(1130)와 연결되고, 외부적으로는 입출력 라인(I/O)을 통해 메모리 컨트롤러(도 1 참조, 1200)와 연결된다. 데이터 입출력 회로(1140)는 프로그램 동작 시, 메모리 컨트롤러(1200)로부터 프로그램 데이터(program data)를 입력받고, 읽기 동작 시, 읽기 데이터(read data)를 메모리 컨트롤러(1200)로 제공한다.
전압 발생기(1150)는 메모리 컨트롤러(1200)로부터 전원(PWR)을 입력받고, 데이터를 읽거나 쓰는 데 필요한 워드 라인 전압(VWL)을 발생할 수 있다. 워드 라인 전압(VWL)은 어드레스 디코더(1120)로 제공된다. 전압 발생기(1150)는 전원 전압(Vcc)보다 높은 고전압(HV, High Voltage)을 발생할 수 있다. 고전압은 프로그램 동작 시에는 프로그램 전압(Vpgm)이나 패스 전압(Vpass) 등으로 사용되고, 읽기 동작 시에는 읽기 전압(Vread)으로 사용되고, 소거 동작 시에는 소거 전압(Verase)으로 사용될 수 있다.
도 2의 예에서, 전압 발생기(1150)는 Vpgm 발생기(1151), Vpass 발생기(1152) Vsl 발생기(1153)를 포함한다. Vpgm 발생기(1151)는 프로그램 동작 시에 선택 워드 라인에 제공되는 프로그램 전압(Vpgm)을 생성한다. 프로그램 전압(Vpgm)은 프로그램 루프가 진행됨에 따라 증가할 수 있다. Vpass 발생기(1152)는 프로그램 동작 시에 선택 및 비 선택 워드 라인에 제공되는 패스 전압(Vpass)을 생성한다. 패스 전압(Vpass)은 일반적으로 프로그램 루프가 진행되도 일정하게 유지된다. Vsl 발생기(1153)는 스트링 선택 라인(SSL)이나 접지 선택 라인(GSL)으로 제공되는 선택 라인 전압(selection line voltage)을 생성한다.
제어 로직(1160)은 메모리 컨트롤러(1200)로부터 제공되는 커맨드(CMD), 어드레스(ADDR), 및 제어 신호(CTRL)를 이용하여, 플래시 메모리(1100)의 프로그램, 읽기, 소거 등의 동작을 제어할 수 있다. 예를 들면, 제어 로직(1160)은 프로그램 동작 시에 어드레스 디코더(1120)를 제어함으로써 선택 워드 라인으로 프로그램 전압(Vpgm)이 제공되도록 하고, 페이지 버퍼 회로(1130) 및 데이터 입출력 회로(1140)를 제어함으로써 선택 페이지에 프로그램 데이터가 제공되도록 할 수 있다.
도 1 및 도 2를 참조하면, 본 발명의 실시 예에 따른 전압 발생기(1150)는 소거 동작 시, 사전에 정해진 시간 동안 스트링 선택 라인(SSL)을 프리차지할 수 있다. 스트링 선택 라인(SSL)을 프리차지 함으로써, 워드 라인들(WLs)로부터 많은 양의 홀들이 스트링 선택 라인(SSL)으로 이동하는 lateral spreading 현상을 방지할 수 있다.
도 3은 도 2에 도시된 메모리 셀 어레이를 보여주는 블록도이다. 도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록(BLK)은 3차원 구조(또는 수직 구조)를 갖는다. 예를 들면, 각 메모리 블록(BLK)은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함한다. 예를 들면, 각 메모리 블록(BLK)은 제 2 방향을 따라 신장된 복수의 낸드 스트링들(NS)을 포함한다. 예를 들면, 제 1 및 제 3 방향들을 따라 복수의 낸드 스트링들(NS)이 제공될 것이다.
각 낸드 스트링(NS)은 비트 라인(BL), 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 워드 라인들(WL), 그리고 공통 소스 라인(CSL)에 연결된다. 즉, 각 메모리 블록은 복수의 비트 라인들(BL), 복수의 스트링 선택 라인들(SSL). 복수의 접지 선택 라인들(GSL), 복수의 워드 라인들(WL), 그리고 공통 소스 라인(CSL)에 연결될 것이다. 메모리 블록들(BLK1~BLKz)은 도 4를 참조하여 더 상세하게 설명된다.
도 4는 본 발명의 실시 예에 따른 메모리 블록(BLKi)을 보여주는 회로도이다. 예시적으로, 도 3의 메모리 셀 어레이(110)의 메모리 블록들(BLK1~BLKz) 중 하나가 도 4에 도시된다.
도 3 및 도 4를 참조하면, 메모리 블록(BLKi)은 복수의 셀 스트링들(CS11~CS41, CS12~CS42)을 포함한다. 복수의 셀 스트링들(CS11~CS41, CS12~CS42)은 행 방향 및 열 방향을 따라 배열되어, 행들 및 열들을 형성할 수 있다.
각 셀 스트링은 접지 선택 트랜지스터(GST), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터(SST)를 포함한다. 각 셀 스트링의 접지 선택 트랜지스터(GST), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터(SST)는 기판과 수직인 높이 방향으로 적층될 수 있다.
복수의 셀 스트링들(CS11~CS41, CS12~CS42)의 행들은 서로 다른 스트링 선택 라인들(SSL1~SSL4)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)의 스트링 선택 트랜지스터들(SST)은 스트링 선택 라인(SSL1)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 스트링 선택 트랜지스터들(SST)은 스트링 선택 라인(SSL2)에 공통으로 연결된다. 셀 스트링들(CS31, CS32)의 스트링 선택 트랜지스터들(SST)은 스트링 선택 라인(SSL3)에 공통으로 연결된다. 셀 스트링들(CS41, CS42)의 스트링 선택 트랜지스터들(SST)은 스트링 선택 라인(SSL4)에 공통으로 연결된다.
복수의 셀 스트링들(CS11~CS41, CS12~CS42)의 열들은 서로 다른 비트 라인들(BL1, BL2)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11~CS41)의 스트링 선택 트랜지스터들(SST)은 비트 라인(BL1)에 공통으로 연결된다. 셀 스트링들(CS12~CS42)의 스트링 선택 트랜지스터들(SST)은 비트 라인(BL2)에 공통으로 연결된다.
복수의 셀 스트링들(CS11~CS41, CS12~CS42)의 행들은 서로 다른 접지 선택 라인(GSL1~GSL4)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)의 접지 선택 트랜지스터들(GST)은 접지 선택 라인(GSL1)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 접지 선택 트랜지스터들(GST)은 접지 선택 라인(GSL2)에 공통으로 연결된다. 셀 스트링들(CS31, CS32)의 접지 선택 트랜지스터들(GST)은 접지 선택 라인(GSL3)에 공통으로 연결된다. 셀 스트링들(CS41, CS42)의 접지 선택 트랜지스터들(GST)은 접지 선택 라인(GSL4)에 공통으로 연결된다.
기판(또는 접지 선택 트랜지스터들(GST))으로부터 동일한 높이에 위치한 메모리 셀들은 하나의 워드 라인에 공통으로 연결되고, 서로 다른 높이에 위치한 메모리 셀들은 서로 다른 워드 라인들(WL1~WL6)에 각각 연결될 수 있다. 예를 들어, 메모리 셀들(MC1)은 워드 라인(WL1)에 공통으로 연결된다. 메모리 셀들(MC2)은 워드 라인(WL2)에 공통으로 연결된다. 메모리 셀들(MC3)은 워드 라인(WL3)에 공통으로 연결된다. 메모리 셀들(MC4)은 워드 라인(WL4)에 공통으로 연결된다. 메모리 셀들(MC5)은 워드 라인(WL5)에 공통으로 연결된다. 메모리 셀들(MC6)은 워드 라인(WL6)에 공통으로 연결된다.
셀 스트링들(CS11~CS41, CS12~CS42)의 접지 선택 트랜지스터들(GST)은 공통 소스 라인(CSL)에 공통으로 연결된다.
도 4에 도시된 메모리 블록(BLKi)은 예시적인 것이다. 셀 스트링들의 행들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 행들의 수가 변경됨에 따라, 셀 스트링들의 행들에 연결되는 스트링 선택 라인들의 수, 그리고 하나의 비트 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다. 셀 스트링들의 행들의 수가 변경됨에 따라, 셀 스트링들의 행들에 연결되는 접지 선택 라인들의 수 또한 변경될 수 있다.
셀 스트링들의 열들의 수는 증가 또는 감소할 수 있다. 셀 스트링들의 열들의 수가 변경됨에 따라, 셀 스트링들의 열들에 연결되는 비트 라인들의 수, 그리고 하나의 스트링 선택 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 높이는 증가 또는 감소할 수 있다. 예를 들어, 셀 스트링들 각각에 적층되는 메모리 셀들의 수는 증가 또는 감소될 수 있다. 셀 스트링들 각각에 적층되는 메모리 셀들의 수가 변경됨에 따라, 워드 라인들의 수 또한 변경될 수 있다. 예를 들어, 셀 스트링들 각각에 제공되는 스트링 선택 트랜지스터 또는 접지 선택 트랜지스터의 수는 증가될 수 있다. 셀 스트링들 각각에 제공되는 스트링 선택 트랜지스터 또는 접지 선택 트랜지스터의 수가 변경됨에 따라, 스트링 선택 라인 또는 접지 선택 라인의 수 또한 변경될 수 있다. 스트링 선택 트랜지스터 또는 접지 선택 트랜지스터의 수가 증가하면, 스트링 선택 트랜지스터들 또는 접지 선택 트랜지스터들은 메모리 셀들(MC1~MC6)과 같은 형태로 적층될 수 있다.
예시적으로, 쓰기 및 읽기는 셀 스트링들(CS11~CS41, CS12~CS42)의 행의 단위로 수행될 수 있다. 접지 선택 라인들(GSL1~GSL4)에 의해 셀 스트링들(CS11~CS41, CS12~CS42)이 하나의 행들의 단위로 선택되고, 스트링 선택 라인들(SSL1~SSL4)에 의해 셀 스트링들(CS11~CS41, CS12~CS42)이 하나의 행 단위로 선택될 수 있다. 또한, 접지 선택 라인들(GSL1~GSL4)은 적어도 두 개의 접지 선택 라인들(GSL1~GSL2 또는 GSL3~GSL4)을 하나의 단위로 전압이 인가될 수 있다. 접지 선택 라인들(GSL1~GSL4)은 전체를 하나의 단위로 전압이 인가될 수 있다.
셀 스트링들(CS11~CS41, CS12~CS42)의 선택된 행에서, 쓰기 및 읽기는 페이지의 단위로 수행될 수 있다. 페이지는 하나의 워드 라인에 연결된 메모리 셀들의 하나의 행일 수 있다. 셀 스트링들(CS11~CS41, CS12~CS42)의 선택된 행에서, 메모리 셀들은 워드 라인들(WL1~WL6)에 의해 페이지의 단위로 선택될 수 있다.
도 5는 도 4의 메모리 블록(BLKi)에 대응하는 구조의 제1 실시 예(BLKi_1)를 보여주는 사시도이다. 도 6은 도 5의 메모리 블록(BLKi_1)의 선(I-I')에 따른 단면도이다. 도 5 및 도 6을 참조하면, 메모리 블록(BLKi_1)은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함한다.
우선, 기판(111)이 제공된다. 예시적으로, 기판(111)은 제 1 타입 불순물로 도핑된 실리콘 물질을 포함할 것이다. 예를 들면, 기판(111)은 p 타입 불순물로 도핑된 실리콘 물질을 포함할 것이다. 예를 들면, 기판(111)은 p 타입 웰(예를 들면, 포켓 p 웰)일 것이다. 이하에서, 기판(111)은 p 타입 실리콘인 것으로 가정한다. 그러나 기판(111)은 p 타입 실리콘으로 한정되지 않는다.
기판(111) 상에, 제 1 방향을 따라 신장된 복수의 도핑 영역들(311~314)이 제공된다. 예를 들면, 복수의 도핑 영역들(311~314)은 기판(111)과 상이한 제 2 타입을 가질 것이다. 예를 들면, 복수의 도핑 영역들(311~314)은 n-타입을 가질 것이다. 이하에서, 제 1 내지 제 4 도핑 영역들(311~314)은 n-타입인 것으로 가정한다. 그러나 제 1 내지 제 4 도핑 영역들(311~314)은 n-타입인 것으로 한정되지 않는다.
제 1 및 제 2 도핑 영역들(311, 312) 사이에 대응하는 기판(111) 상의 영역에서, 제 1 방향을 따라 신장되는 복수의 절연 물질들(112)이 제 2 방향을 따라 순차적으로 제공된다. 예를 들면, 복수의 절연 물질들(112) 및 기판(111)은 제 2 방향을 따라 미리 설정된 거리만큼 이격되어 제공될 것이다. 예를 들면, 복수의 절연 물질들(112)은 각각 제 2 방향을 따라 미리 설정된 거리만큼 이격되어 제공될 것이다. 예시적으로, 절연 물질들(112)은 실리콘 산화물(Silicon Oxide)을 포함할 것이다.
제 1 및 제 2 도핑 영역들(311, 312) 사이에 대응하는 기판(111) 상의 영역에서, 제 1 방향을 따라 순차적으로 배치되며 제 2 방향을 따라 절연 물질들(112)을 관통하는 복수의 필라들(113)이 제공된다. 예시적으로, 복수의 필라들(113) 각각은 절연 물질들(112)을 관통하여 기판(111)과 연결될 것이다.
예시적으로, 각 필라(113)는 복수의 물질들로 구성될 것이다. 예를 들면, 각 필라(113)의 표면층(114)은 제 1 타입으로 도핑된 실리콘 물질을 포함할 것이다. 예를 들면, 각 필라(113)의 표면층(114)은 기판(111)과 동일한 타입으로 도핑된 실리콘 물질을 포함할 것이다. 이하에서, 각 필라(113)의 표면층(114)은 p-타입 실리콘을 포함하는 것으로 가정한다. 그러나 각 필라(113)의 표면층(114)은 p-타입 실리콘을 포함하는 것으로 한정되지 않는다.
각 필라(113)의 내부층(115)은 절연 물질로 구성된다. 예를 들면, 각 필라(113)의 내부층(115)은 실리콘 산화물(Silicon Oxide)을 포함할 것이다.
팔라(113)와 절연 물질들(112) 사이에 대응하는 기판(111) 상의 영역에서, 제 1 방향을 따라 순차적으로 배치되며 제 2 방향을 따라 절연막(116)이 제공된다. 예시적으로, 절연막(116)의 두께는 절연 물질들(112) 사이의 거리의 1/2 보다 작을 것이다. 즉, 절연 물질들(112) 중 제 1 절연 물질의 하부면에 제공된 절연막(116), 그리고 제 1 절연 물질 하부의 제 2 절연 물질의 상부면에 제공된 절연막(116) 사이에, 절연 물질들(112) 및 절연막(116) 이외의 물질이 배치될 수 있는 영역이 제공될 것이다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 영역에서, 도전 물질들(211~291)이 제공된다. 예를 들면, 기판(111)에 인접한 절연 물질(112) 및 기판(111) 사이에 제 1 방향을 따라 신장되는 도전 물질(211)이 제공된다. 더 상세하게는, 기판(111)에 인접한 절연 물질(112)의 하부면의 기판(111)에, 제 1 방향으로 신장되는 도전 물질(211)이 제공된다.
절연 물질들(112) 중 특정 절연 물질 상부면 및 특정 절연 물질 상부에 배치된 절연 물질의 하부면 사이에, 제 1 방향을 따라 신장되는 도전 물질이 제공된다. 예시적으로, 절연 물질들(112) 사이에, 제 1 방향으로 신장되는 복수의 도전 물질들(221~281)이 제공된다. 또한, 절연 물질들(112) 상의 영역에 제 1 방향을 따라 신장되는 도전 물질(291)이 제공된다. 예시적으로, 제 1 방향으로 신장된 도전 물질들(211~291)은 금속 물질일 것이다. 예시적으로, 제 1 방향으로 신장된 도전 물질들(211~291)은 폴리 실리콘 등과 같은 도전 물질들일 것이다.
제 2 및 제 3 도핑 영역들(312, 313) 사이의 영역에서, 제 1 및 제 2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공될 것이다. 예시적으로, 제 2 및 제 3 도핑 영역들(312, 313) 사이의 영역에서, 제 1 방향으로 신장되는 복수의 절연 물질들(112), 제 1 방향을 따라 순차적으로 배치되며 제 3 방향을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(113) 및 절연막(116), 복수의 절연 물질들(112), 그리고 제 1 방향을 따라 신장되는 복수의 도전 물질들(212~292)이 제공된다.
제 3 및 제 4 도핑 영역들(313, 314) 사이의 영역에서, 제 1 및 제 2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공될 것이다. 예시적으로, 제 3 및 제 4 도핑 영역들(312, 313) 사이의 영역에서, 제 1 방향으로 신장되는 복수의 절연 물질들(112), 제 1 방향을 따라 순차적으로 배치되며 제 3 방향을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(113) 및 절연막(116), 복수의 절연 물질들(112), 그리고 제 1 방향을 따라 신장되는 복수의 도전 물질들(213~293)이 제공된다.
복수의 필라들(113) 상에 드레인들(320)이 각각 제공된다. 예시적으로, 드레인들(320)은 제 2 타입으로 도핑된 실리콘 물질들일 것이다. 예를 들면, 드레인들(320)은 n 타입으로 도핑된 실리콘 물질들일 것이다. 이하에서, 드레인들(320)는 n-타입 실리콘을 포함하는 것으로 가정한다. 그러나 드레인들(320)은 n-타입 실리콘을 포함하는 것으로 한정되지 않는다. 예시적으로, 각 드레인(320)의 폭은 대응하는 필라(113)의 폭 보다 클 수 있다. 예를 들면, 각 드레인(320)은 대응하는 필라(113)의 상부면에 패드 형태로 제공될 수 있다.
드레인들(320) 상에, 제 3 방향으로 신장된 도전 물질들(331~333)이 제공된다. 도전 물질들(331~333)은 제 1 방향을 따라 순차적으로 배치된다. 도전 물질들(331~333) 각각은 대응하는 영역의 드레인들(320)과 연결된다. 예시적으로, 드레인들(320) 및 제 3 방향으로 신장된 도전 물질(333)은 각각 콘택 플러그들(contact plug)을 통해 연결될 수 있다. 예시적으로, 제 3 방향으로 신장된 도전 물질들(331~333)은 금속 물질들일 것이다. 예시적으로, 제 3 방향으로 신장된 도전 물질들(331~333)은 폴리 실리콘 등과 같은 도전 물질들일 것이다.
도 5 및 도 6에서, 각 필라(113)는 절연막(116) 및 제 1 방향을 따라 신장되는 복수의 도체 라인들(211~291, 212~292, 213~293)과 함께 낸드 스트링(NS)을 형성한다. 낸드 스트링(NS)은 복수의 트랜지스터 구조들(TS)을 포함한다. 트랜지스터 구조(TS)는 도 7을 참조하여 더 상세하게 설명된다.
메모리 블록(BLKi_1)은 복수의 필라들(113)을 포함한다. 즉, 메모리 블록(BLKi_1)은 복수의 낸드 스트링들(NS)을 포함한다. 더 상세하게는, 메모리 블록(BLKi_1)은 제 2 방향(또는 기판과 수직인 “‡향)으로 신장된 복수의 낸드 스트링들(NS)을 포함한다.
각 낸드 스트링(NS)은 제 2 방향을 따라 배치되는 복수의 트랜지스터 구조들(TS)을 포함한다. 각 낸드 스트링(NS)의 복수의 트랜지스터 구조들(TS) 중 적어도 하나는 스트링 선택 트랜지스터(SST)로 동작한다. 각 낸드 스트리(NS)의 복수의 트랜지스터 구조들(TS) 중 적어도 하나는 접지 선택 트랜지스터(GST)로 동작한다.
게이트들(또는 제어 게이트들)은 제 1 방향으로 신장된 도전 물질들(211~291, 212~292, 213~293)에 대응한다. 즉, 게이트들(또는 제어 게이트들)은 제 1 방향으로 신장되어 워드 라인들, 그리고 적어도 두 개의 선택 라인들(예를 들면, 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL))을 형성한다.
제 3 방향으로 신장된 도전 물질들(331~333)은 낸드 스트링들(NS)의 일단에 연결된다. 예시적으로, 제 3 방향으로 신장된 도전 물질들(331~333)은 비트 라인들(BL)로 동작한다. 즉, 하나의 메모리 블록(BLKi_1)에서, 하나의 비트 라인(BL)에 복수의 낸드 스트링들이 연결된다.
제 1 방향으로 신장된 제 2 타입 도핑 영역들(311~314)이 낸드 스트링들의 타단에 제공된다. 제 1 방향으로 신장된 제 2 타입 도핑 영역들(311~314)은 공통 소스 라인들(CSL)로 동작한다.
요약하면, 메모리 블록(BLKi_1)은 기판(111)에 수직인 방향(제 2 방향)으로 신장된 복수의 낸드 스트링들을 포함하며, 하나의 비트 라인(BL)에 복수의 낸드 스트링들(NS)이 연결되는 낸드 플래시 메모리 블록(예를 들면, 전하 포획형)으로 동작한다.
도 4 및 도 5에서, 제 1 방향으로 신장되는 도체 라인들은 8개의 층, 16개의 층, 또는 복수의 층에 제공될 수 있다. 즉, 하나의 낸드 스트링에서, 트랜지스터는 8개, 16개, 또는 복수 개일 수 있다.
도 4 및 도 5에서, 메모리 블록(BLKi_1)에서, 하나의 비트 라인(BL)에 m 개의 낸드 스트링들(NS)이 연결될 수 있다. 이때, 하나의 비트 라인(BL)에 연결되는 낸드 스트링들(NS)의 수만큼, 제 1 방향으로 신장되는 도전 물질들(211~291, 212~292, 213~293)의 수 및 공통 소스 라인들(311~314)의 수 또한 조절될 것이다.
도 4 및 도 5에서, 제 1 방향으로 신장된 하나의 도전 물질에, n 개의 낸드 스트링들(NS)이 연결될 수 있다. 이때, 제 1 방향으로 신장된 하나의 도전 물질에 연결되는 낸드 스트링들(NS)의 수만큼, 비트 라인들(331~333)의 수 또한 조절될 것이다.
도 4 및 도 5에 도시된 바와 같이, 메모리 셀(MC)의 높이에 따라 필라(113)의 폭이 변화한다. 예시적으로, 공정상의 특성 또는 오차에 의해 필라(113)의 폭이 변화할 것이다. 예를 들면, 메모리 셀(MC)의 높이가 감소할수록, 즉 스트링 선택 라인(SSL) 및 워드 라인(WL) 사이의 거리가 증가할수록, 필라(113)의 폭은 감소한다.
도 7은 도 6의 트랜지스터 구조(TS)를 보여주는 단면도이다. 도 5 내지 도 7을 참조하면, 절연막(116)은 적어도 세 개의 서브 절연막들(117, 118, 119)을 포함한다.
필라(113)의 p-타입 실리콘(114)은 바디(body)로 동작할 것이다. 필라(113)에 인접한 제1 서브 절연막(117)은 터널링 절연막으로 동작할 것이다. 예를 들면, 필라(113)에 인접한 제1 서브 절연막(117)은 열산화막을 포함할 것이다.
제2 서브 절연막(118)은 전하 저장막으로 동작할 것이다. 예를 들면, 제2 서브 절연막(118)은 전하 포획층으로 동작할 것이다. 예를 들면 제2 서브 절연막(118)은 질화막 또는 금속 산화막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)을 포함할 것이다.
도전 물질(233)에 인접한 제 3 서브 절연막(119)은 블로킹 절연막으로 동작할 것이다. 예시적으로, 제1 방향으로 신장된 도전 물질(233)과 인접한 제3 서브 절연막(119)은 단일층 또는 다층으로 형성될 수 있다. 제3 서브 절연막(119)은 제1 및 제2 서브 절연막들(117, 118)보다 높은 유전상수를 갖는 고유전막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)일 수 있다.
도전 물질(233)은 게이트(또는, 제어 게이트)로 동작할 것이다. 즉, 게이트(또는 제어 게이트, 233), 블로킹 절연막(119), 전하 저장막(118), 터널링 절연막(117), 그리고 바디(114)는 트랜지스터(또는, 메모리 셀 트랜지스터 구조)를 형성할 것이다. 예시적으로, 제1 내지 제3 서브 절연막들(117~119)은 ONO(ocxide-nitride-oxide)를 구성할 수 있다. 이하에서, 필라(113)의 p-타입 실리콘(114)을 제2 방향의 바디라고 부르기로 한다.
필라(113)는 터널링 절연막으로 동작하는 실리콘 산화막(117), 전하 저장막으로 동작하는 실리콘 질화막(118), 및 블로킹 절연막으로 동작하는 실리콘 산화막(119)을 포함한다. 게이트(또는, 제어 게이트) 및 바디(114) 사이의 전압 차이로 인해, 게이트(또는, 제어 게이트) 및 바디(114) 사이에 전계(electric field)가 형성된다. 형성된 전계는 터널링 절연막(117), 전하 저장막(118), 및 블로킹 절연막(119)에 분배된다.
분배된 전계 중 터널링 절연막(117)에 분배된 전계가 Fowler-Nordheim 터널링을 유발한다. 즉, 터널링 절연막(117)에 분배되는 전계에 의해, 메모리 셀(MC)이 프로그램 또는 소거된다. 프로그램 동작 시에 전하 저장막(118)에 포획되는 전하의 양 또는 소거 동작 시에 전하 저장막으로 유출되는 전하의 양은 터널링 절연막(117)에 분배되는 전계에 따라 결정될 것이다.
전계는 터널링 절연막(117), 전하 저장막(118), 및 블로킹 절연막(119) 각각의 정전 용량(capacitance)에 기반하여 터널 절연막(117), 전하 저장막(118), 그리고 블로킹 절연막(119)에 분배된다. 필라(113)의 폭이 감소할수록, 터널링 절연막(117)의 블로킹 절연막(119)에 대한 면적 비율이 감소한다. 이에 따라, 터널링 절연막(117)의 정전 용량의 블로킹 절연막(119)의 정전 용량에 대한 비율은 감소한다. 터널링 절연막(117)의 정전 용량의 블로킹 절연막(119)의 정전 용량에 대한 비율이 감소할 수록, 터널링 절연막(117)에 분배되는 전계가 증가한다.
따라서, 필라(113)의 폭이 감소할수록, 프로그램 동작 시에 전하 저장막(118)에 포획되는 전하의 양 및 소거 동작 시에 전하 저장막(118)으로부터 유출되는 전하의 양이 증가한다. 즉, 필라(118)의 폭의 차이에 의해, 터널링 효과의 크기가 변화하며, 프로그램 동작 또는 소거 동작 시에 메모리 셀들(MC1~MC7)의 문턱 전압의 변화량이 변화한다. 필라(113)의 폭의 변화에 따른 터널링 효과(또는, 문턱 전압의 변화량)의 차이를 보상하기 위하여, 워드 라인 전압들의 레벨들이 조절될 수 있다.
도 8은 본 발명의 제1 실시 예에 따른 소거 동작 시 발생하는 홀 트랩을 설명하기 위한 회로도이다. 도 8을 참조하면, 메모리 블록(BLK)은 복수의 비트 라인들(BL1 ~ BLr, r은 2 이상의 정수)에 연결된 복수의 스트링들을 포함한다. 본 발명의 설명을 위해, 하나의 스트링은 두 개의 스트링 선택 트랜지스터들(SST1, SST2) 및 네 개의 더미 메모리 셀들(DMC1~DMC4)을 포함한다고 가정한다.
각각의 스트링(String)은 복수의 스트링 선택 트랜지스터들(SST1, SST2), 복수의 더미 메모리 셀들(DMC1~DMC4), 복수의 메모리 셀들(MC1~MCm, m은 2 이상의 정수) 및 적어도 하나의 접지 선택 트랜지스터(GST)를 포함할 수 있다. 복수의 메모리 셀들(MC1~MCm) 각각은 하나 또는 그 이상의 비트의 데이터를 저장할 수 있다.
복수의 워드 라인들(WL1~WLm)의 각각에는 복수의 메모리 셀들이 연결될 수 있다. 복수의 워드 라인들(WL1~WLm) 각각에 연결된 복수의 메모리 셀들을 페이지(Page)라 한다. 복수의 워드 라인들(WL1~WLm) 각각에는 구동에 필요한 워드 라인 전압들(예를 들어, 프로그램 전압, 패스 전압, 읽기 전압, 읽기 패스 전압 등)이 인가될 수 있다. 프로그램 및 읽기 동작은 페이지 단위로 이루어진다.
스트링 선택 라인들(SSLd, SSLu) 각각에는 스트링 선택 트랜지스터들(SST1, SST2)가 연결될 수 있다. 스트링 선택 라인들(SSLd, SSLu)에는 스트링 선택 트랜지스터들(SST1, SST2)을 제어하기 위한 스트링 선택 전압이 인가될 수 있다.
접지 선택 라인(GSL)에는 적어도 하나의 접지 선택 트랜지스터(GST)가 연결될 수 있다. 접지 선택 라인(GSL)에는 적어도 하나의 접지 선택 트랜지스터(GST)를 제어하기 위한 접지 선택 전압이 인가될 수 있다.
메모리 블록(BLK)에는 복수의 패스 트랜지스터들(PTs)이 연결될 수 있다. 복수의 패스 트랜지스터들(PTs)은 블록 워드 라인(BLKWL)에 연결될 수 있다. 복수의 패스 트랜지스터들(PTs)은 블록 워드 라인(BLKWL)에 인가된 전압에 응답하여 소스 라인들(미도시)을 워드 라인들(WL1~WLm)에 연결할 수 있다. 복수의 패스 트랜지스터들(PTs) 각각은 고전압용 트랜지스터일 수 있다.
소거 동작은 메모리 블록(BLK) 단위로 수행될 수 있다. 도 3 내지 도 7을 참조하면, 소거 동작 시에, 스트링 선택 라인들(SSLd, SSLu)은 플로팅 된다. 제2 내지 제4 더미 워드 라인들(DWL2~DWL4) 및 복수의 워드 라인들(WL1~WLm)에는 워드 라인 소거 전압이 인가된다. 워드 라인 소거 전압은 접지 전압(Vss)일 수 있다. 제1 더미 워드 라인(DWL1) 및 접지 선택 라인(GSL)은 플로팅된다. 그리고, 기판(111)에 소거 전압(Vers)이 인가된다.
기판(111) 및 채널막들(114)은 동일한 도전형을 갖는다. 따라서, 기판(111)에 인가되는 소거 전압(Vers)은 채널막들(114)로 전달된다. 예시적으로, 소거 전압(Vers)은 고전압일 것이다.
접지 선택 라인(GSL) 제1 더미 워드 라인(DWL1), 및 스트링 선택 라인들(SSLd, SSLu)은 플로팅 상태이다. 따라서, 채널막들(114)의 전압이 변화할 때, 접지 선택 라인(GSL) 제1 더미 워드 라인(DWL1), 및 스트링 선택 라인들(SSLd, SSLu)은 커플링의 영향을 받는다. 즉, 채널막들(114)의 전압이 소거 전압(Vers)으로 상승할 때, 접지 선택 라인(GSL) 제1 더미 워드 라인(DWL1) 및 스트링 선택 라인들(SSLd, SSLu)의 전압 또한 상승한다. 따라서, 접지 선택 라인(GSL), 제1 더미 워드 라인(DWL1), 스트링 선택 라인들(SSLd, SSLu)은 소거 방지된다.
워드 라인들(WL1~WLm) 및 제2 내지 제4 더미 워드 라인들(DWL2~DWL4)에 워드 라인 소거 전압(Vss)이 인가된다. 채널막들(114)과 워드 라인들(WL1~WLm), 및 제2 내지 제4 더미 워드 라인들(DWL2~DWL4) 사이의 전압 차이에 의해, 메모리 셀들(MC1~MCm)에서 Fowler-Nordheim 터널링이 발생한다. 따라서, 메모리 셀들(MC1~MCm) 및 제2 내지 제4 더미 메모리 셀들(DMC2~DMC4)은 소거된다.
제1 스트링 선택 라인(SSLd)에 인접한 제4 더미 워드 라인(DWL4)에 연결된 더미 메모리 셀들(DMC4)을 소거할 때, 제1 스트링 선택 트랜지스터(SST1)와 제4 더미 메모리 셀(DMC4) 사이에 홀(hole)들이 트랩(trap)될 수 있다. 구체적으로, 이러한 홀 트랩 현상은 절연막(116)의 전하 저장막(118)에서 발생할 수 있다. 제4 더미 메모리 셀(DMC4)과 제1 스트링 선택 트랜지스터(SST1) 사이의 전하 저장막(118) 공간에서 홀 트랩이 발생하는 프린징 필드(Fringing Field)현상이 발생한다. 프린징 필드에 의해 트랩된 홀들은 lateral spreading 되어 제1 스트링 선택 트랜지스터(SST1)로 이동할 수 있다.
이로 인해, 제1 스트링 선택 라인(SSLd)의 제1 선택 트랜지스터들(SST1)의 문턱 전압이 감소하는 현상이 발생한다. 제1 선택 트랜지스터들(SST1)의 문턱 전압이 감소하면, 제1 스트링 선택 라인(SSLd)에서 누설 전류가 발생할 수 있다. 누설 전류가 발생하면, 프로그램 시, 비선택 스트링의 부스팅 레벨(boostiong level)이 감소하여 프로그램 동작이 제대로 수행되지 않는다.
도 9는 일반적인 소거 방법에 따른 전압 변화를 보여주는 타이밍도이다. 도 8 및 도 9를 참조하면, 제1 시간(t1)에서, 블록 워드 라인(BLKWL)에는 제1 턴-온 전압(VDD)이 인가된다. 제1 턴-온 전압은 전원 전압일 수 있다.
제 1 시간(t1)에서, 기판(PPWELL)에는 소거 전압(Vers)이 인가된다. 기판(PPWELL)에 소거 전압(Vers)이 인가되면, 제1 및 제2 스트링 선택 라인들(SSLd, SSLu)은 플로팅 상태가 된다. 제1 및 제2 스트링 선택 라인들(SSLd, SSLu)의 전압 기울기가 상승한다. 제2 내지 제4 더미 워드 라인들(DWL2~DWL4) 및 워드 라인들(WLs: WL1~WLm)에 워드 라인 소거 전압(VSS)이 인가된다.
제2 시간(t2)에서, 제1 더미 워드라인(DWL1) 및 접지 선택 라인(GSL)은 플로팅 상태가 된다. 제1 더미 워드라인(DWL1) 및 접지 선택 라인(GSL)의 전압 기울기가 상승한다.
제3 시간(t3)에서, 제1 및 제2 스트링 선택 라인들(SSLd, SSLu)의 전압은 제1 플로팅 전압(αVers)까지 상승한다. 그리고, 제1 더미 워드라인(DWL1) 및 접지 선택 라인(GSL)의 전압은 제2 플로팅 전압(βVers)까지 상승한다. 본 발명의 실시 예에 따라, 제1 플로팅 전압(αVers)은 소거 전압(Vers)보다 낮은 전압이다. 또한 제2 플로팅 전압(βVers)은 제1 플로팅 전압(αVers)보다 낮은 전압이다.
예시적으로, 블록 워드 라인(BLKWL)의 전압은 스트링 선택 라인들(SSLd, SSLu)의 전압보다 높거나 같아지도록 제어된다.
예시적으로, 블록 워드 라인(BLKWL), 스트링 선택 라인들(SSLd, SSLu)의 전압 상승 기울기가 기판(PPWELL)의 전압 기울기보다 작아지도록 제어된다.
스트링 선택 트랜지스터들(SST1, SST2)이 프로그램되지 않도록, 스트링 선택 라인들(SSLd, SSLu)의 전압들, 더 상세하게는, 스트링 선택 라인들(SSLd, SSLu)의 전압 상승 기울기들이 제어된다. 예를 들면, 스트링 선택 라인들(SSLd, SSLu)의 전압들이 기판(PPWELL)의 전압보다 높아지지 않도록, 스트링 선택 라인들(SSLd, SSLu)의 전압 상승 기울기들이 제어될 수 있다.
스트링 선택 트랜지스터들(SST1, SST2)이 소거되지 않도록, 스트링 선택 라인들(SSLd, SSLu)의 전압들, 더 상세하게는 스트링 선택 라인들(SSLd, SSLu)의 전압 상승 기울기들이 제어된다. 예를 들면, 스트링 선택 라인들(SSLd, SSLu)의 전압들이 기판(PPWELL)의 전압보다 특정 레벨 이상 낮아지지 않도록, 스트링 선택 라인들(SSLd, SSLu)의 전압 상승 기울기들이 제어될 수 있다.
워드 라인들(WLs)에 인가되는 접지 전압(VSS)과 기판(PPWELL)에 인가되는 소거 전압(Vers) 사이의 전압 차이로 인해, 메모리 셀들(MC1~MCm)은 소거된다. 이와 같은 소거 방법을 사용하면, 제4 더미 메모리 셀(DMC4)과 제1 스트링 선택 트랜지스터(SST1) 사이의 전하 저장막(118) 공간은 프린징 필드현상으로 인해, 많은 양의 홀들이 트랩된다. 따라서, 트랩된 홀들은 제1 스트링 선택 트랜지스터(SST1)로 이동하여 문턱 전압을 감소시킨다. 이로 인해, 프로그램 시, 산포의 열화 현상이 발생한다.
도 10은 본 발명의 제1 실시 예에 따른 소거 방법을 설명하기 위한 순서도이다. 도 8 및 도 10을 참조하면, S110 단계에서, 워드 라인들(WLs) 및 더미 워드 라인들(DWL2~DWL4)에는 워드 라인 소거 전압(VSS)이 인가된다. S120 단계에서, 스트링 선택 라인(SSL)에는 프리차지 전압(Vpre)이 인가된다. S130 단계에서, 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)은 플로팅 된다. S140 단계에서, 기판(PPWELL)에는 소거 전압(Vers)이 인가된다.
소거 동작 시, 홀들의 lateral spreading 현상이 발생할 수 있다. 구체적으로, lateral spreading 현상에 의해 제4 더미 메모리 셀(DMC4)로부터 많은 양의 홀들이 스트링 선택 트랜지스터(SST)로 이동하면, 스트링 선택 라인(SSL)의 문턱 전압이 감소한다. 스트링 선택 트랜지스터(SST)의 문턱 전압이 감소하면, 프로그램 시, 스트링 선택 라인(SSL)의 누설 전류로 인해 부스팅 레벨이 감소한다 따라서, 프로그램 동작이 제대로 수행되지 않는다.
본 발명의 실시 예에 따라, 스트링 선택 라인(SSL)을 프리차지 함으로써, 스트링 선택 트랜지스터(SST) 쪽으로 트랩되는 홀들의 양을 감소시킬 수 있다.
도 11은 본 발명의 실시 예에 따른 복수의 스트링 선택 라인들의 전압조절 방법을 보여주는 순서도이다. 도 8, 도 10 및 도 11을 참조하면, S210 단계에서, 제1 스트링 선택 라인(SSLd)에 프리차지 전압(Vpre)이 인가된다. S220 단계에서, 제1 및 2 스트링 선택 라인(SSLd, SSLu)은 플로팅 된다. 제1 스트링 선택 라인(SSLd)은 프리차지 전압(Vpre)이 인가된 후, 플로팅된다. 그러므로, 제1 스트링 선택 라인(SSLd)의 전압은 제3 플로팅 전압(Vpre+αVers)까지 상승한다.
본 발명의 실시 예에 따른 소거 방법은 제1 스트링 선택 라인(SSLd)을 프리차지함으로서, 트랩되는 홀들의 양을 감소시킨다. 구체적으로, 소거 동작 시 정해진 시간 동안 스트링 선택 라인(SSLd)에 프리차지 전압(Vpre)을 인가하고, 이후, 플로팅한다. 따라서, 제1 스트링 선택 라인(SSLd)에는 제3 플로팅 전압(Vpre+αVers)이 흐르게 된다. 따라서, 제1 스트링 선택 라인(SSLd)은 제2 스트링 선택 라인(SSLu)보다 높은 레벨의 전압이 흐르게 된다.
도 12는 본 발명의 제1 실시 예를 따른 소거 방법에 의한 전압 변화를 보여주는 타이밍도이다. 도 4 내지 도 12를 참조하면, 제1 시간(t1')에서, 블록 워드 라인(BLKWL)에는 제2 턴-온 전압(Vpre+Vtn)이 인가된다. 제1 스트링 라인(SSLd)에는 프리차지 전압(Vpre)이 인가된다. 이로 인해, 제1 스트링 라인(SSLd)은 소거 동작 이전에 프리차지 전압(Vpre)으로 프리차지(precharge)된다. 제2 턴-온 전압(Vpre+Vtn)은 제1 스트링 선택 라인(SSLd)에 프리차지 전압(Vpre)을 인가하기 위해, 선택 트랜지스터들(PTs)의 게이트 문턱 전압(Vtn)에 프리차지 전압(Vpre)을 더한 전압이다.
제2 시간(t2')에서, 블록 워드 라인(BLKWL)의 전압은 접지 전압(VSS)으로 감소한다.
제3 시간(t3')에서, 블록 워드 라인(BLKWL)에는 제1 턴-온 전압(VDD)이 인가된다. 기판(PPWELL)에는 소거 전압(Vers)이 인가된다. 제1 및 제2 스트링 선택 라인들(SSLd, SSLu)은 플로팅 상태가 된다 따라서, 제1 및 제2 스트링 선택 라인들(SSLd, SSLu)은 기판(PPWELL)에 인가된 소거 전압(Vers)에 따라, 전압이 상승한다. 제1 시간(t1')에서 제3 시간(t3')까지 제1 스트링 선택 라인(SSLd)이 프리차지되는 시간(Precharge Time)이다.
제4 시간(t4')에서 제1 더미 워드 라인(DWL) 및 접지 선택 라인(GSL)은 플로팅 상태가 된다. 제1 더미 워드 라인(DWL) 및 접지 선택 라인(GSL)은 기판(PPWELL)에 인가된 소거 전압(Vers)에 따라 전압이 상승한다.
제5 시간(t5')에서, 제2 스트링 선택 라인(SSLu)의 전압은 제1 플로팅 전압(αVers)에 도달한다. 제1 스트링 선택 라인(SSLd)의 전압은 제3 플로팅 전압(Vpre+αVers)에 도달한다. 제3 플로팅 전압(Vpre+αVers)은 프리차지 전압(Vpre)에 제1 플로팅 전압(αVers) 만큼 상승한 전압이다. 예시적으로, 제1 스트링 선택 라인(SSLd) 의 전압 레벨은 제2 스트링 선택 라인(SSLu)의 전압 레벨보다 크도록 제어된다.
제5 시간(t5')에서, 제1 더미 워드 라인(DWL1) 및 접지 선택 라인(GSL)의 전압은 제2 플로팅 전압(βVers)에 도달한다. 기판(PPWELL)의 전압은 소거 전압(Vers)에 도달한다. 예시적으로, 제1 플로팅 전압(VDD)과 소거 전압(Vers) 사이의 전압 차이로 인해 스트링 선택 트랜지스터들(SST1, SST2)이 소거되지 않도록, 플로팅 전압이 제어된다. 예를 들면, 플로팅 전압은 소거 전압(Vers)의 1/2 레벨을 기준으로 특정 범위 내의 레벨을 갖도록 제어된다.
워드 라인들(WLs)에 인가되는 워드 라인 소거 전압(VSS)과 기판(PPWELL)에 인가되는 소거 전압(Vers) 사이의 전압 차이로 인해, 메모리 셀들(MC1~MCm)은 소거된다.
도 8 및 도 12를 참조하면, 제1 스트링 선택 라인(SSLd)은 프리차지 전압(Vpre)으로 프리차지된다. 이로 인해, 소거 동작 시, 제4 더미 메모리 셀(DMC4)과 제1 스트링 선택 트랜지스터(SST1) 사이의 전하 저장막(118)에 트랩되는 홀들을 감소시킬 수 있다. 구체적으로, 제4 더미 메모리 셀(DMC4)에서 제1 스트링 선택 트랜지스터(SST1)로 트랩되는 홀들을 감소시킬 수 있다. 제1 스트링 선택 워드 라인(SSLd)에 제1 플로팅 전압(αVers)보다 높은 제3 플로팅 전압(Vpre+αVers)이 흐름으로써, 트랩되는 홀들을 감소시킬 수 있다. 따라서, 트랩되는 홀들이 제1 스트링 선택 트랜지스터(SST1)로 퍼지는 lateral spreading 현상을 감소시킬 수 있다.
도 13은 본 발명의 제2 실시 예에 따른 소거 동작 시 발생하는 홀 트랩을 설명하기 위한 회로도이다. 도 7, 도 8 및 도 13을 참조하면, 메모리 블록(BLK)은 서브 블록들(SB1, SB2)로 구분될 수 있다. 본 발명의 설명을 위해, 메모리 블록(BLK)은 두 개의 서브 블록들(SB1, SB2)로 구분된다고 가정한다. 각각의 서브 블록들(SB1, SB2)은 워드 라인 방향으로 구분될 수 있다. 서브 블록들(SB1, SB2)은 메모리 블록(BLK) 내에서 각각 독립적으로 소거될 수 있다.
예시적으로, 제1 서브 블록(SB1)은 제1 및 제2 더미 워드 라인들(DWL1, DWL2)에 연결된 더미 메모리 셀들과 제1 내지 제9 워드 라인들(WL1~WL9)에 연결된 메모리 셀들을 포함할 수 있다. 제2 서브 블록(SB2)은 제10 내지 제m 워드 라인들(WL10~WLm)에 연결된 메모리 셀들과 제3 및 제4 더미 워드 라인들(DWL3, DWL4)에 연결된 더미 메모리 셀들을 포함할 수 있다. 제1 및 제2 서브 블록들(SB1, SB2) 사이에는 적어도 하나 이상의 더미 워드 라인(DWL)에 연결된 더미 메모리 셀들(DMCs)을 포함할 수 있다.
예시적으로, 제1 서브 블록(SB1)에 소거 동작을 수행할 때, 제1 서브 블록(SB1)은 선택된 서브 블록이라 한다. 소거되지 않는 제2 서브 블록(SB2)은 비 선택된 서브 블록이라 한다.
예시적으로, 제1 서브 블록(SB1)을 소거할 때, 제9 메모리 셀(MC9)과 제10 메모리 셀(MC10) 사이의 전하 저장막(118)에서, 홀 트랩 현상이 발생하는 프린징 필드 현상이 발생한다. 소거 동작 시, 제9 워드 라인(WL9)에 연결된 메모리 셀들로부터 많은 양의 홀들이 트랩될 수 있다. 트랩된 홀들이 제10 워드 라인(WL10)에 연결된 메모리 셀들로 이동하는 lateral spreading 현상에 따라 제10 워드 라인(WL10)에 연결된 메모리 셀들의 문턱 전압이 감소할 수 있다.
도 14는 본 발명의 제2 실시 예를 따른 소거 방법에 의한 전압 변화를 보여주는 타이밍도이다. 도 12 내지 도 14를 참조하면, 제1 서브 블록(SB1)에 소거 동작을 수행할 때, 홀 트랩을 방지하기 위해 인가하는 전압에 대한 타이밍도를 보여준다.
제1 시간(t1')에서, 블록 워드 라인(BLKWL)에는 제2 턴-온 전압(Vpre+Vtn)이 인가된다. 제10 워드 라인(WL10)에는 프리차지 전압(Vpre)이 인가된다. 제2 턴-온 전압(Vpre+Vtn)은 제10 워드 라인(WL10)에 프리차지 전압(Vpre)을 인가하기 위해, 블록 워드 라인(BLKWL)의 선택 트랜지스터들 (PTs)의 게이트 문턱 전압(Vtn)에 프리차지 전압(Vpre)을 더한 전압이다.
제2 시간(t2')에서, 블록 워드 라인(BLKWL)의 전압은 접지 전압(VSS)으로 감소한다.
제3 시간(t3')에서, 블록 워드 라인(BLKWL)에는 제1 턴-온 전압(VDD)이 인가된다. 스트링 선택 라인들(SSLd, SSLu), 제3 및 제4 더미 워드 라인들(DWL3, DWL4), 제10내지 제m 워드 라인들(WL11~WLm)은 플로팅 된다. 기판(PPWELL)에는 소거 전압(Vers)이 인가된다. 기판(PPWELL)에 소거 전압(Vers)이 인가됨에 따라, 스트링 선택 라인들(SSLd, SSLu), 제3 및 제4 더미 워드 라인들(DWL3, DWL4), 제10내지 제m 워드 라인들(WL11~WLm)의 전압은 상승한다. 제1 시간(t1')에서 제3 시간(t3')까지 제10 워드 라인(WL10)이 프리차지되는 시간(Precharge Time)이다.
제4 시간(t4')에서, 제1 더미 워드 라인(DWL1) 및 접지 선택 라인(GSL)은 플로팅 된다. 기판(PPWELL)에 소거 전압(Vers)이 인가됨에 따라, 제1 더미 워드 라인(DWL1) 및 접지 선택 라인(GSL)의 전압은 상승한다.
제5 시간(t5')에서, 스트링 선택 라인들(SSLd, SSLu)은 제1 플로팅 전압(αVers)에 도달한다. 제 11 내지 제m 워드 라인들(WL11~WLm)은 제1 플로팅 전압(αVers)에 도달한다. 제10 워드 라인(WL10)은 제3 플로팅 전압(Vpre+αVers)에 도달한다. 제3 플로팅 전압(Vpre+αVers)은 프리차지 전압(Vpre)에 제1 플로팅 전압(αVers)만큼 증가한 전압이다.
제5 시간(t5')에서, 제1 더미 워드 라인(DWL1) 및 접지 선택 라인(GSL)은 제2 플로팅 전압(βVers)에 도달한다. 기판(PPWELL)의 전압은 소거 전압(Vers)에 도달한다.
소거 동작 시, 제1 서브 블록(SB1)은 소거된다. 제1 서브 블록(SB1)에 가장 인접한 워드 라인인 제10 워드 라인(WL10)은 프리차지 전압(Vpre)을 인가하여 lateral spreading 현상을 방지한다. 구체적으로, 프리차지 전압(Vpre) 인가를 통해, 제10 워드 라인(WL10)은 제1 플로팅 전압(αVers)보다 높은 레벨의 제3 플로팅 전압(Vpre+αVers)까지 전압이 상승된다. 따라서, 제9 워드 라인(WL9)에 연결된 메모리 셀들과 제10 워드 라인(WL10) 에 연결된 메모리 셀들 사이에서 트랩되는 홀들의 양을 감소시킬 수 있다.
도 15는 본 발명의 제3 실시 예에 따른 소거 동작 시 발생하는 홀 트랩을 설명하기 위한 회로도이다. 도 7, 도 8, 도 12 내지 도 15를 참조하면, 예시적으로, 제2 서브 블록(SB2)에 소거 동작을 수행할 때, 제2 서브 블록을 선택된 서브 블록(SB2)이라 한다. 소거 동작이 수행되지 않는 제1 서브 블록(SB1)은 비 선택된 서브 블록(SB1)이라 한다.
예시적으로, 제2 서브 블록(SB2)이 소거될 때, 제9 워드 라인(WL9)에 연결된 메모리 셀들과 제10 워드 라인(WL10)에 연결된 메모리 셀들 사이의 전하 저장막(118)에서, 홀 트랩 현상이 발생할 수 있다. 또한, 제4 더미 메모리 셀들(DMC4)과 제1 스트링 선택 트랜지스터들(SST1) 사이의 전하 저장막(118)에서 홀 트랩 현상이 발생할 수 있다.
소거 동작 시, 제10 워드 라인(WL10)에 연결된 메모리 셀들로부터 많은 양의 홀들이 트랩될 수 있다. 트랩된 홀들이 제9 워드 라인(WL9)에 연결된 메모리 셀들로 이동하는 lateral spreading 현상에 따라 제9 워드 라인(WL9)에 연결된 메모리 셀들의 문턱 전압이 감소할 수 있다. 또한, 제4 더미 워드 라인(DWL4)에 연결된 더미 메모리 셀들(DMC4)로부터 많은 양의 홀들이 제1 스트링 선택 라인(SSLd)에 연결된 스트링 선택 트랜지스터들(SST1) 트랩될 수 있다.
도 16은 본 발명의 제3 실시 예를 따른 소거 방법에 의한 전압 변화를 보여주는 타이밍도이다. 도 12 내지 도 15를 참조하면, 제1 시간(t1')에서, 제3 시간(t3') 동안, 제1 스트링 선택 라인(SSLd)과 제9 워드 라인(WL9)에는 프리차지 전압(Vpre)이 인가된다.
제3 시간(t3')에서, 제1 스트링 선택 라인(SSLd)과 제9 워드 라인(WL9)은 플로팅된다. 기판(PPWELL)에 소거 전압(Vers)이 인가된다. 기판(PPWELL)에 소거 전압(Vers)이 인가됨에 따라, 제1 스트링 선택 라인(SSLd)과 제9 워드 라인(WL9)의 전압은 상승한다. 제1 내지 제8 워드 라인들(WL1~WL8), 및 제2 더미 워드 라인(DWL2)의 전압도 상승한다. 제4 시간(t4’)에서 제1 더미 워드 라인(DWL1) 및 접지 선택 라인(GSL)은 플로팅된다. 기판(PPWELL)에 소거 전압(Vers)이 인가됨에 따라, 제1 더미 워드 라인(DWL1) 및 접지 선택 라인(GSL)의 전압은 상승한다.
제5 시간(t5’)에서, 제9 워드 라인(WL9)의 전압은 제3 플로팅 전압(Vpre+αVers)에 도달한다. 제1 내지 제8 워드 라인들(WL1~WL8) 및 제2 더미 워드 라인(DWL2)의 전압은 제1 플로팅 전압(αVers)에 도달하게 된다.
제3 플로팅 전압(Vpre+ αVers)에 도달함에 따라, 제10 워드 라인(WL10)에 연결된 메모리 셀들과 제9 워드 라인(WL9)에 연결된 메모리 셀들 사이의 전하 저장막(118)에서 트랩되는 홀들의 양을 감소시킬 수 있다. 또한, 제4 더미 워드 라인(DWL4)에 연결된 더미 메모리 셀들과 제1 스트링 선택 라인(SSLd)에 연결된 제1 스트링 선택 트랜지스터 사이의 전하 저장막(118)에서 트랩되는 홀들의 양을 감소시킬 수 있다.
도 17은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다. 도 17을 참조하면, 메모리 시스템(2000)은 비휘발성 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 비휘발성 메모리 장치(2100)는 복수의 비휘발성 메모리 칩들을 포함한다. 복수의 비휘발성 메모리 칩들은 복수의 그룹들로 분할된다. 복수의 비휘발성 메모리 칩들의 그룹들 각각은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 예시적으로, 복수의 비휘발성 메모리 칩들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다.
비휘발성 메모리 칩들 각각은 기판(111) 상에 제공되는 복수의 셀 스트링들(CS11, CS12, CS21, CS22)을 포함하고, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 기판(111)과 수직한 방향으로 적층된 복수의 셀 트랜지스터들(CT)을 포함한다. 비휘발성 메모리 칩들 각각은 소거 전압(Vers)이 인가되는 것에 응답하여 스트링 선택 라인들(SSL1, SSL2) 및 접지 선택 라인(GSL)의 전압들을 제어하도록 구성된다.
컨트롤러(2200)는 호스트(Host) 및 비휘발성 메모리 장치(2100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(2200)는 비휘발성 메모리 장치(2100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(2200)는 비휘발성 메모리 장치(1100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(2200)는 비휘발성 메모리 장치(2100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(2200)는 비휘발성 메모리 장치(2100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(2200)는 비휘발성 메모리 장치(2100)에 제어 신호(CTRL) 및 어드레스(ADDR)를 제공하도록 구성된다. 컨트롤러(2200)로부터 제공되는 제어 신호(CTRL) 및 어드레스(ADDR)에 응답하여, 비휘발성 메모리 장치(2100)는 읽기, 쓰기, 그리고 소거 동작을 수행하도록 구성된다.
컨트롤러(2200) 및 비휘발성 메모리 장치(2100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(2000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
도 17에서, 하나의 채널에 복수의 비휘발성 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 비휘발성 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형될 수 있다.
도 17의 메모리 장치(2100)는 도1 내지 도 16을 통해 설명한 스트링 선택 라인을 프리차지하는 구성을 포함할 수 있다.
도 18은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다. 도 18을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 18에서, 비휘발성 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 비휘발성 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다.
도 18에서, 도 17을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 예시적으로, 컴퓨팅 시스템(3000)은 도 17을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
1000, 2000: 메모리 시스템
1100, 2100: 플래시 메모리
1200, 2200: 메모리 컨트롤러
3000: 컴퓨팅 시스템
3100: CPU
3200: RAM
3300: 사용자 인터페이스
3400: 전원
3500: 버스

Claims (10)

  1. 복수의 셀 스트링을 포함하고, 각 셀 스트링은 기판과 수직인 방향으로 적층된 복수의 메모리 셀들, 상기 복수의 메모리 셀들과 상기 기판의 사이에 제공되는 접지 선택 트랜지스터, 그리고, 상기 복수의 메모리 셀들과 비트 라인 사이에 제공되는 제1 및 제2 스트링 선택 트랜지스터들을 포함하는 비휘발성 메모리 장치의 소거 방법에 있어서:
    제1 시간 동안, 상기 제1 스트링 선택 트랜지스터에 연결된 제1 스트링 선택 라인에 프리차지 전압을 인가하는 단계;
    제2 시간 동안, 상기 제1 스트링 선택 라인을 플로팅하는 단계; 및
    상기 제1 시간 이후에, 상기 기판에 소거 전압을 인가하는 단계를 포함하고,
    제2 스트링 선택 라인은 상기 제2 스트링 선택 트랜지스터에 연결되고, 워드 라인들은 상기 복수의 메모리 셀들과 연결되고, 상기 제1 스트링 선택 라인은 상기 워드 라인들과 인접하고,
    상기 제2 시간 동안, 상기 제1 스트링 선택 라인의 전압 레벨은 상기 제1 스트링 선택 라인보다 위에 위치한 제2 스트링 선택 라인의 전압 레벨보다 큰 소거 방법.
  2. 제 1 항에 있어서,
    상기 제1 스트링 선택 라인은 소거 동작 시, 상기 제1 시간 동안 프리차지되며, 이 후, 상기 기판의 전압 변화에 따라 상기 제1 스트링 선택 라인 및 상기 제2 스트링 선택 라인을 플로팅하는 소거 방법.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 워드 라인들과 상기 제1 스트링 선택 라인 사이에 제1 더미 메모리 셀들에 연결된 제1 더미 워드 라인들이 연결되고, 상기 제1 더미 워드 라인들에 워드 라인 소거 전압을 인가하는 소거 방법.
  5. 제 1 항에 있어서,
    상기 접지 선택 트랜지스터에 연결된 접지 선택 라인과 상기 워드 라인들 사이에 복수의 제2 더미 메모리 셀들에 연결된 제2 더미 워드 라인들이 연결되고, 상기 제2 더미 워드 라인들 중 상기 접지 선택 라인에 인접한 더미 워드 라인을 상기 접지 선택 라인과 동시에 플로팅하는 소거 방법.
  6. 기판 및 상기 기판 상에 제공되는 복수의 셀 스트링들을 포함하고, 상기 복수의 셀 스트링들 각각은 상기 기판과 수직한 방향으로 적층된 복수의 셀 트랜지스터들을 포함하는 메모리 셀 어레이;
    접지 선택 라인, 워드 라인들, 더미 워드 라인들 그리고 스트링 선택 라인들을 통해 상기 복수의 셀 스트링들에 연결되는 어드레스 디코더;
    비트 라인들을 통해 상기 복수의 셀 스트링들에 연결되는 읽기 및 쓰기 회로; 및
    소거 동작 시 사전에 정해진 시간 동안, 상기 스트링 선택 라인들 중 상기 워드 라인들에 인접한 제1 스트링 선택 라인에 프리차지 전압을 인가하고, 이 후, 상기 기판에 소거 전압을 인가하고, 상기 소거 전압에 따라 상기 제1 스트링 선택 라인이 플로팅되도록 상기 어드레스 디코더에 전압들을 인가하는 전압 발생기를 포함하고,
    상기 기판에 소거 전압을 인가한 후에, 상기 제1 스트링 선택 라인의 전압 레벨은 상기 제1 스트링 선택 라인보다 위에 위치한 제2 스트링 선택 라인의 전압 레벨보다 큰 비휘발성 메모리 장치.
  7. 제 6 항에 있어서,
    상기 어드레스 디코더는 상기 제2 스트링 선택 라인을 상기 제1 스트링 선택 라인과 동시에 플로팅하도록 구성되는 비휘발성 메모리 장치.
  8. 제 6 항에 있어서,
    상기 메모리 셀 어레이는 복수의 서브 블록들을 포함하는 비휘발성 메모리 장치.
  9. 제 8 항에 있어서,
    상기 어드레스 디코더는 상기 복수의 서브 블록들 중 선택된 서브 블록의 워드 라인들에는 접지 전압을 인가하고, 상기 소거 동작 시 사전에 정해진 시간 동안 비 선택된 서브 블록에서 상기 선택된 서브 블록과 인접한 워드 라인에는 프리차지 전압을 인가하고, 이 후, 상기 기판에 소거 전압이 인가되면, 상기 비 선택된 서브 블록의 모든 워드 라인을 플로하도록 구성되는 비휘발성 메모리 장치.
  10. 비휘발성 메모리 장치; 및
    상기 비휘발성 메모리 장치를 제어하도록 구성되는 컨트롤러를 포함하고,
    상기 비휘발성 메모리 장치는,
    기판 및 상기 기판 상에 제공되는 복수의 셀 스트링들을 포함하고, 상기 복수의 셀 스트링들 각각은 상기 기판과 수직한 방향으로 적층된 복수의 셀 트랜지스터들을 포함하는 메모리 셀 어레이;
    접지 선택 라인, 워드 라인들, 더미 워드 라인들 그리고 스트링 선택 라인들을 통해 상기 복수의 셀 스트링들에 연결되는 어드레스 디코더;
    비트 라인들을 통해 상기 복수의 셀 스트링들에 연결되는 읽기 및 쓰기 회로; 및
    소거 동작 시 사전에 정해진 시간 동안, 상기 스트링 선택 라인들 중 상기 워드 라인들에 인접한 제1 스트링 선택 라인에 프리차지 전압을 인가하고, 상기 기판에 소거 전압을 인가하고, 상기 소거 전압에 따라, 상기 제1 스트링 선택 라인을 플로팅되도록 상기 어드레스 디코더에 전압들을 인가하는 전압 발생기를 포함하고,
    상기 기판에 소거 전압을 인가한 후에, 상기 제1 스트링 선택 라인의 전압 레벨은 상기 제1 스트링 선택 라인보다 위에 위치한 제2 스트링 선택 라인의 전압 레벨보다 큰 메모리 시스템.
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10671529B2 (en) 2010-08-20 2020-06-02 Samsung Electronics Co., Ltd. Address scheduling methods for non-volatile memory devices with three-dimensional memory cell arrays
KR102272238B1 (ko) * 2014-09-02 2021-07-06 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법
US9620509B1 (en) * 2015-10-30 2017-04-11 Taiwan Semiconductor Manufacturing Co., Ltd. Static random access memory device with vertical FET devices
US9728266B1 (en) * 2016-07-08 2017-08-08 Micron Technology, Inc. Memory device including multiple select gates and different bias conditions
WO2018076239A1 (en) * 2016-10-27 2018-05-03 Micron Technology, Inc. Erasing memory cells
KR20180068583A (ko) * 2016-12-14 2018-06-22 삼성전자주식회사 더미 셀을 가지는 불휘발성 메모리 장치 및 이를 포함하는 메모리 시스템
US11232841B2 (en) 2017-09-05 2022-01-25 Samsung Electronics Co., Ltd. Methods of operating memory devices based on sub-block positions and related memory system
KR102336659B1 (ko) * 2017-09-05 2021-12-07 삼성전자 주식회사 데이터 신뢰성을 향상시키기 위한 메모리 동작을 수행하는 메모리 장치, 이를 포함하는 메모리 시스템 및 메모리 장치의 동작 방법
CN109754837A (zh) * 2017-11-07 2019-05-14 三星电子株式会社 具有三维存储单元阵列的非易失存储器件的地址调度方法
KR102374103B1 (ko) * 2018-01-16 2022-03-14 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 소거 방법
KR102434922B1 (ko) * 2018-03-05 2022-08-23 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
KR102388068B1 (ko) * 2018-03-12 2022-04-19 삼성전자주식회사 비휘발성 메모리 장치의 데이터 소거 방법 및 이를 수행하는 비휘발성 메모리 장치
KR20200084262A (ko) 2019-01-02 2020-07-10 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
US11880582B2 (en) 2019-01-02 2024-01-23 SK Hynix Inc. Memory device having improved program and erase operations and operating method of the memory device
US10910060B1 (en) * 2019-09-12 2021-02-02 Sandisk Technologies Llc Select line voltage waveform real-time monitor for non-volatile memory
CN113345489B (zh) * 2021-06-28 2023-08-08 长江存储科技有限责任公司 存储器及其操作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070230253A1 (en) 2006-03-29 2007-10-04 Jin-Ki Kim Non-volatile semiconductor memory with page erase
US20120051143A1 (en) 2010-08-26 2012-03-01 Chi Weon Yoon Nonvolatile memory device, operating method thereof and memory system including the same
US20130182502A1 (en) 2010-11-16 2013-07-18 Byeong-in Cheo Operating Methods of Nonvolatile Memory Devices

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3866460B2 (ja) * 1998-11-26 2007-01-10 株式会社東芝 不揮発性半導体記憶装置
JP4156986B2 (ja) 2003-06-30 2008-09-24 株式会社東芝 不揮発性半導体記憶装置
JP4287235B2 (ja) 2003-10-09 2009-07-01 株式会社東芝 不揮発性半導体記憶装置
US7522457B2 (en) * 2005-03-31 2009-04-21 Sandisk Corporation Systems for erase voltage manipulation in non-volatile memory for controlled shifts in threshold voltage
KR100754894B1 (ko) * 2005-04-20 2007-09-04 삼성전자주식회사 더미 메모리 셀을 가지는 낸드 플래시 메모리 장치
US7499338B2 (en) * 2006-10-13 2009-03-03 Sandisk Corporation Partitioned soft programming in non-volatile memory
US7511996B2 (en) 2006-11-30 2009-03-31 Mosaid Technologies Incorporated Flash memory program inhibit scheme
KR101444491B1 (ko) 2007-02-07 2014-09-24 컨버전트 인텔렉츄얼 프로퍼티 매니지먼트 인코포레이티드 소스 측 비대칭 사전 충전 프로그래밍 방식
KR100895855B1 (ko) * 2007-05-18 2009-05-06 삼성전자주식회사 메모리 셀들의 소거 속도 편차를 줄이는 플래시 메모리장치 및 그것의 소거 방법
KR100909968B1 (ko) * 2007-06-12 2009-07-29 삼성전자주식회사 구동방식을 개선한 입체 구조의 플래시 메모리 장치 및 그구동방법
KR101226685B1 (ko) 2007-11-08 2013-01-25 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법.
KR101076072B1 (ko) 2008-08-01 2011-10-21 주식회사 하이닉스반도체 플래시 소자의 소거 동작 방법
JP2010073246A (ja) 2008-09-17 2010-04-02 Toshiba Corp 不揮発性半導体記憶装置
KR101015757B1 (ko) 2009-05-29 2011-02-22 주식회사 하이닉스반도체 불휘발성 메모리 장치의 동작 방법
KR101658479B1 (ko) * 2010-02-09 2016-09-21 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
US9324440B2 (en) * 2010-02-09 2016-04-26 Samsung Electronics Co., Ltd. Nonvolatile memory devices, operating methods thereof and memory systems including the same
US8553466B2 (en) 2010-03-04 2013-10-08 Samsung Electronics Co., Ltd. Non-volatile memory device, erasing method thereof, and memory system including the same
US9536970B2 (en) 2010-03-26 2017-01-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
KR20110132767A (ko) 2010-06-03 2011-12-09 삼성전자주식회사 비휘발성 메모리 장치, 이의 프리차지 전압 제어방법 및 이를 포함하는 장치들
KR101605911B1 (ko) 2010-07-09 2016-03-23 에스케이하이닉스 주식회사 불휘발성 메모리 소자 및 그 소거방법
KR101682666B1 (ko) 2010-08-11 2016-12-07 삼성전자주식회사 비휘발성 메모리 장치, 그것의 채널 부스팅 방법, 그것의 프로그램 방법 및 그것을 포함하는 메모리 시스템
KR101762828B1 (ko) * 2011-04-05 2017-07-31 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 동작 방법
KR101811035B1 (ko) * 2011-09-30 2017-12-21 삼성전자주식회사 불휘발성 메모리 및 그것의 소거 방법
KR101897826B1 (ko) * 2012-01-30 2018-09-12 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
US9171627B2 (en) * 2012-04-11 2015-10-27 Aplus Flash Technology, Inc. Non-boosting program inhibit scheme in NAND design
KR101967895B1 (ko) 2012-05-02 2019-04-11 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 구동 방법
US8760928B2 (en) 2012-06-20 2014-06-24 Macronix International Co. Ltd. NAND flash biasing operation
US8885420B2 (en) * 2013-01-02 2014-11-11 Sandisk Technologies Inc. Erase for non-volatile storage
KR20150091687A (ko) * 2014-02-03 2015-08-12 에스케이하이닉스 주식회사 반도체 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070230253A1 (en) 2006-03-29 2007-10-04 Jin-Ki Kim Non-volatile semiconductor memory with page erase
KR101453573B1 (ko) * 2006-03-29 2014-10-23 컨버전트 인텔렉츄얼 프로퍼티 매니지먼트 인코포레이티드 페이지 소거를 갖는 비휘발성 반도체 메모리
US20120051143A1 (en) 2010-08-26 2012-03-01 Chi Weon Yoon Nonvolatile memory device, operating method thereof and memory system including the same
US20130182502A1 (en) 2010-11-16 2013-07-18 Byeong-in Cheo Operating Methods of Nonvolatile Memory Devices

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