KR102358463B1

KR102358463B1 - 불휘발성 메모리 장치의 동작 방법

Info

Publication number: KR102358463B1
Application number: KR1020140141719A
Authority: KR
Inventors: 심선일; 임준성; 강진규; 김의도; 윤장근
Original assignee: 삼성전자주식회사
Priority date: 2014-10-20
Filing date: 2014-10-20
Publication date: 2022-02-07
Also published as: KR20160046954A; US20160111165A1; US9679659B2

Abstract

본 발명의 실시 예에 따른 복수의 소거 루프들을 순차적으로 수행하여 복수의 메모리 블록들 중 적어도 하나의 메모리 블록을 소거하는 불휘발성 메모리 장치의 동작 방법은 복수의 소거 루프들 중 적어도 하나의 소거 루프를 수행하는 단계; 적어도 하나의 소거 루프가 수행된 이후에 적어도 하나의 메모리 블록을 포스트-프로그램하는 단계; 및 복수의 소거 루프들 중 나머지 소거 루프들을 수행하는 단계를 포함하되, 나머지 소거 루프들 각각이 수행될 때, 포스트-프로그램이 수행되지 않는 동작 방법.

Description

불휘발성 메모리 장치의 동작 방법{METHOD OF OPERATING NONVOLATILE MEMORY DEVICE}

본 발명은 반도체 메모리에 관한 것으로 더욱 상세하게는 불휘발성 메모리 장치의 동작 방법에 관한 것이다.

반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불 휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.

휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불 휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불 휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다.

플래시 메모리 장치는 대용량, 저소음, 저전력의 장점을 갖기 때문에, 다양한 분야에서 사용된다. 플래시 메모리 장치는 기판에 소거 전압을 인가하여 메모리 셀들의 문턱 전압을 낮춤으로써 메모리 블록들을 소거할 수 있다. 그러나, 플래시 메모리 장치에 포함된 복수의 메모리 블록들, 복수의 메모리 셀들 각각의 물리적 위치 또는 물리적 특성이 서로 상이하기 때문에, 소거된 메모리 셀들의 문턱 전압 산포의 범위가 넓게 퍼지는 문제점이 발생한다. 이러한 소거 상태는 깊은 소거(Deep erase)라 불린다. 깊은 소거 상태의 메모리 셀들은 매우 낮은 문턱 전압을 갖기 때문에 이후의 프로그램 동작시 프로그램 속도가 저하되거나 또는 프로그램된 이후에 데이터 유지 능력이 감소하게 된다.

본 발명의 목적은 소거 메모리 블록의 메모리 셀들의 문턱 전압 산포(즉, 소거 산포)를 개선하여 향상된 신뢰성을 갖는 불휘발성 메모리 장치 및 그것의 동작 방법을 제공하는데 있다.

본 발명의 실시 예에 따른 복수의 소거 루프들을 순차적으로 수행하여 복수의 메모리 블록들 중 적어도 하나의 메모리 블록을 소거하는 불휘발성 메모리 장치의 동작 방법은 상기 복수의 소거 루프들 중 적어도 하나의 소거 루프를 수행하는 단계; 상기 적어도 하나의 소거 루프가 수행된 이후에 상기 적어도 하나의 메모리 블록을 포스트-프로그램하는 단계; 및 상기 복수의 소거 루프들 중 나머지 소거 루프들을 수행하는 단계를 포함하되, 상기 나머지 소거 루프들 각각이 수행될 때, 상기 포스트-프로그램이 수행되지 않는다.

실시 예로서, 상기 적어도 하나의 소거 루프가 수행된 이후에 상기 적어도 하나의 메모리 블록을 포스트-프로그램하는 단계는, 상기 적어도 하나의 메모리 블록과 연결된 복수의 워드라인들에 포스트 프로그램 전압을 인가하는 단계를 포함한다.

실시 예로서, 상기 적어도 하나의 소거 루프가 수행된 이후에 상기 적어도 하나의 메모리 블록을 포스트-프로그램하는 단계는, 복수의 프로그램 루프들을 순차적으로 수행하여 상기 적어도 하나의 메모리 블록을 포스트-프로그램하는 단계를 포함한다.

실시 예로서, 상기 나머지 소거 루프들을 수행하는 단계는, 상기 적어도 하나의 메모리 블록의 문턱 전압 산포를 검출하는 단계; 상기 검출된 문턱 전압 산포를 기반으로 소거 전압 증가량을 조절하는 단계; 및 상기 조절된 소거 전압 증가량을 기반으로 상기 수행되지 않은 나머지 소거 루프들을 수행하는 단계를 포함한다.

실시 예로서, 상기 적어도 하나의 메모리 블록의 문턱 전압 산포를 검출하는 단계는, 소거 기준 워드라인과 연결된 메모리 셀들 중 오프 셀 전압보다 높은 문턱 전압을 갖는 오프-셀들의 개수를 검출하는 단계를 포함하고, 상기 소거 기준 워드라인은 상기 적어도 하나의 메모리 블록과 연결된 복수의 워드라인들 중 적어도 하나의 워드라인을 가리킨다.

실시 예로서, 상기 검출된 문턱 전압 산포를 기반으로 소거 전압 증가량을 조절하는 단계는 상기 검출된 오프-셀들의 개수를 기반으로 상기 소거 전압 증가량을 조절하는 단계를 포함한다.

실시 예로서, 상기 검출된 문턱 전압 산포를 기반으로 소거 전압 증가량을 조절하는 단계는 상기 검출된 오프-셀들의 개수를 기반으로 소거 전압의 펄스폭을 조절하는 단계를 포함한다.

실시 예로서, 상기 조절된 소거 전압 증가량을 기반으로 상기 수행되지 않은 나머지 소거 루프들을 수행하는 단계는 상기 조절된 소거 전압 증가량을 기반으로 상기 적어도 하나의 메모리 블록과 연결된 복수의 워드라인들의 전압을 제어하는 단계를 포함한다.

실시 예로서, 상기 조절된 소거 전압 증가량을 기반으로 상기 적어도 하나의 메모리 블록과 연결된 복수의 워드라인들의 전압을 제어하는 단계는 상기 복수의 워드라인들을 복수의 존들로 분류하고, 상기 분류된 복수의 존들 각각에 포함된 워드라인들의 전압들을 각각 제어하는 단계를 포함한다.

실시 예로서, 상기 복수의 메모리 블록들 각각은 복수의 스트링들을 포함하고, 상기 복수의 스트링들 각각은 기판과 수직한 방향으로 적층된 복수의 메모리 셀들을 포함하고, 상기 복수의 메모리 셀들 각각은 전하 트랩 플래시 메모리 셀이다.

본 발명의 다른 실시 예에 따른 기판 상에 형성된 복수의 메모리 블록들 중 적어도 하나의 메모리 블록을 소거하는 불휘발성 메모리 장치의 소거 방법은 제1 소거 전압을 상기 기판으로 인가하는 단계; 소거 검증 전압을 상기 적어도 하나의 메모리 블록과 연결된 복수의 워드라인들에 인가하여 상기 적어도 하나의 메모리 블록의 소거 상태를 검증하는 단계; 상기 복수의 워드라인들에 포스트 프로그램 전압을 인가하여 상기 적어도 하나의 메모리 블록을 포스트-프로그램하는 단계; 상기 제1 소거 전압보다 소거 전압 증가량만큼 높은 제2 소거 전압을 상기 기판에 인가하는 단계; 상기 소거 검증 전압을 상기 적어도 하나의 메모리 블록과 연결된 복수의 워드라인들에 인가하여 상기 적어도 하나의 메모리 블록의 소거 상태를 검증하는 단계; 상기 제2 소거 전압보다 상기 소거 전압 증가량만큼 높은 제3 소거 전압을 상기 기판에 인가하는 단계; 및 상기 소거 검증 전압을 상기 적어도 하나의 메모리 블록과 연결된 복수의 워드라인들에 인가하여 상기 적어도 하나의 메모리 블록의 소거 상태를 검증하는 단계를 포함한다.

실시 예로서, 상기 소거 검증 전압을 상기 적어도 하나의 메모리 블록과 연결된 복수의 워드라인들에 인가하여 상기 적어도 하나의 메모리 블록의 소거 상태가 검증된 경우, 소거 동작을 종료하는 단계를 더 포함한다.

실시 예로서, 상기 제1 소거 전압보다 상기 소거 전압 증가량만큼 높은 제2 소거 전압을 상기 기판에 인가하는 단계가 수행되기 이전에, 상기 적어도 하나의 메모리 블록의 문턱 전압 산포를 검출하는 단계를 더 포함한다.

실시 예로서, 상기 적어도 하나의 메모리 블록의 문턱 전압 산포를 검출하는 단계는 소거 기준 워드라인과 연결된 메모리 셀들 중 오프셀 전압보다 높은 문턱 전압을 갖는 오프-셀들의 개수를 검출하는 단계를 포함하고, 상기 소거 기준 워드라인은 상기 적어도 하나의 메모리 블록과 연결된 복수의 워드라인들 중 적어도 하나를 가리킨다.

실시 예로서, 상기 검출된 문턱 전압 산포를 기반으로 상기 소거 전압 증가량을 조절하는 단계를 더 포함한다.

실시 예로서, 상기 검출된 오프-셀들의 개수를 기반으로 상기 소거 전압 증가량을 조절하는 단계는, 상기 검출된 오프-셀들의 개수가 증가할수록 상기 소거 전압 증가량을 증가시키고, 상기 검출된 오프-셀들의 개수가 감소할수록 상기 소거 전압 증가량을 감소시키는 단계를 포함한다.

실시 예로서, 상기 검출된 문턱 전압 산포를 기반으로 상기 소거 전압 증가량을 조절하는 단계는 상기 검출된 오프-셀들의 개수를 기반으로 상기 제2 및 제3 소거 전압들의 펄스폭들을 조절하는 단계를 포함한다.

실시 예로서, 상기 검출된 오프-셀들의 개수를 기반으로 상기 제2 및 제3 소거 전압들의 펄스폭들을 조절하는 단계는 상기 검출된 오프-셀들의 개수가 증가할수록 상기 제2 및 제3 소거 전압들의 펄스폭들을 증가시키고, 상기 검출된 오프-셀들의 개수가 감소할수록 상기 제2 및 제3 소거 전압들의 펄스폭들을 감소시키는 단계를 포함한다.

본 발명의 또 다른 실시 예에 따른 복수의 소거 루프들을 수행하여 복수의 메모리 블록들 중 적어도 하나의 메모리 블록을 소거하는 불휘발성 메모리 장치의 소거 방법은 포스트-프로그램 방식을 기반으로 상기 복수의 소거 루프들 중 적어도 하나의 소거 루프를 수행하는 단계; 및 오프셀 전압을 기반으로 상기 적어도 하나의 메모리 블록의 문턱 전압 산포를 검출하고, 상기 검출된 문턱 전압 산포를 기반으로 상기 복수의 소거 루프들 중 나머지 소거 루프들을 수행하는 단계를 포함하되, 상기 복수의 소거 루프들 각각은 소거 전압을 인가하는 소거 단계 및 소거 검증 전압을 기반으로 상기 적어도 하나의 메모리 블록의 소거 상태를 검증하는 소거 검증 단계를 포함한다.

실시 예로서, 상기 포스트-프로그램 방식을 기반으로 상기 복수의 소거 루프들 중 적어도 하나의 소거 루프를 수행하는 단계는 상기 적어도 하나의 소거 루프를 수행하는 도중에 상기 적어도 하나의 메모리 블록이 소거 패스되는 경우, 상기 적어도 하나의 메모리 블록을 포스트-프로그램하는 단계를 포함한다.

실시 예로서, 상기 나머지 소거 루프들을 수행하는 단계는 상기 적어도 하나의 소거 루프가 수행된 이후에 상기 적어도 하나의 메모리 블록의 문턱 전압 산포를 검출하는 단계; 상기 검출된 문턱 전압 산포를 기반으로 소거 전압 증가량을 조절하는 단계; 및 상기 조절된 소거 전압 증가량을 기반으로 상기 나머지 소거 루프들을 수행하는 단계를 포함한다.

실시 예로서, 상기 나머지 소거 루프들을 수행하는 단계는 상기 적어도 하나의 소거 루프가 수행된 이후에 상기 적어도 하나의 메모리 블록의 문턱 전압 산포를 검출하는 단계; 상기 검출된 문턱 전압 산포를 기반으로 소거 전압의 펄스폭을 조절하는 단계; 및 상기 조절된 소거 전압의 펄스폭을 기반으로 상기 나머지 소거 루프들을 수행하는 단계를 포함한다.

실시 예로서, 상기 나머지 소거 루프들을 수행하는 단계는 상기 적어도 하나의 소거 루프가 수행된 이후에 상기 적어도 하나의 메모리 블록의 문턱 전압 산포를 검출하는 단계; 상기 검출된 문턱 전압 산포를 기반으로 상기 적어도 하나의 메모리 블록과 연결된 복수의 워드라인들의 전압들을 제어하여 상기 나머지 소거 루프들을 수행하는 단계를 포함한다.

본 발명에 따르면, 제1 소거 방식을 기반으로 적어도 하나의 소거 루프를 수행하고, 제2 소거 방식을 기반으로 나머지 소거 루프들을 수행함으로써 소거된 메모리 블록의 메모리 셀들의 문턱 전압 산포(즉, 소거 산포)가 개선되기 때문에, 향상된 신뢰성을 갖는 불휘발성 메모리 장치 및 그것의 동작 방법이 제공된다.

도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 도 1에 도시된 메모리 셀 어레이에 포함된 복수의 메모리 블록들 중 제1 메모리 블록을 보여주는 회로도이다.
도 3 및 도 4는 불휘발성 메모리 장치의 소거 동작을 설명하기 위한 도면들이다.
도 4는 복수의 메모리 셀들의 문턱 전압 산포를 보여주는 산포도들이다.
도 5는 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 소거 동작을 보여주는 순서도이다.
도 6은 도 5의 불휘발성 메모리 장치의 동작을 더욱 상세하게 보여주는 순서도이다.
도 7은 도 6에 도시된 동작 방법을 상세하게 설명하기 위한 타이밍도이다.
도 8은 도 6에 도시된 동작 방법에 따른 메모리 셀들의 문턱 전압 산포를 보여주는 산포도들이다.
도 9 및 도 10은 본 발명이 다른 실시 예에 따른 불휘발성 메모리 장치의 동작을 설명하기 위한 타이밍도 및 산포도들이다.
도 11 은 본 발명의 또 다른 실시 예에 따른 불휘발성 메모리 장치의 소거 방법을 보여주는 순서도이다.
도 12 내지 도 14는 도 12에 도시된 불휘발성 메모리 장치의 동작 방법을 상세하게 설명하기 위한 도면들이다.
도 15는 본 발명의 또 다른 실시 예에 따른 불휘발성 메모리 장치의 동작 방법을 보여주는 순서도이다.
도 16은 도 15의 불휘발성 메모리 장치의 동작 방법을 설명하기 위한 타이밍도이다.
도 17 및 도 18은 본 발명의 또 다른 실시 예에 따른 불휘발성 메모리 장치의 동작을 설명하기 위한 도면들이다.
도 19는 도 18의 불휘발성 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 20은 본 발명의 또 다른 실시 예에 따른 불휘발성 메모리 시스템의 동작을 보여주는 순서도이다.
도 21 내지 도 23은 본 발명의 또 다른 실시 예에 따른 3차원 메모리 블록을 보여주는 도면들이다.
도 24는 도 23의 셀 트랜지스터들(MT) 중 하나를 보여주는 확대도이다.
도 25는 도 21 내지 도 24를 참조하여 설명된 3차원 메모리 블록을 예시적으로 보여주는 등가 회로도이다.
도 26은 본 발명에 따른 불휘발성 메모리 장치가 적용된 불휘발성 메모리 시스템을 예시적으로 보여주는 블록도이다.
도 27은 본 발명의 실시 예들에 따른 불휘발성 메모리 시스템이 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 28은 본 발명에 따른 불휘발성 메모리 시스템이 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 29는 본 발명에 따른 불휘발성 메모리 시스템이 적용된 사용자 시스템을 보여주는 블록도이다.

이하에서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세하게 설명하기 위하여 본 발명의 실시 예들을 첨부된 도면들을 참조하여 설명하기로 한다.

본 발명에 따른 불휘발성 메모리 장치는 복수의 소거 루프들을 수행하여 메모리 블록을 소거할 수 있다. 불휘발성 메모리 장치는 제1 소거 방식을 기반으로 복수의 소거 루프들 중 일부 소거 루프들을 수행하고, 제2 소거 방식을 기반으로 나머지 소거 루프들을 수행할 수 있다. 즉, 불휘발성 메모리 장치는 적어도 2가지 이상의 소거 방식들을 사용하여 소거 동작을 수행할 수 있다. 따라서, 소거된 메모리 셀들의 문턱 전압 산포가 개선(즉, 문턱 전압 산포 범위가 좁아지는 것)되므로, 향상된 신뢰성을 갖는 불휘발성 메모리 장치 및 그것의 소거 방법이 제공된다.

도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다. 도 1을 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 제어 로직 및 전압 발생기(130), 및 입출력 회로(140)를 포함한다.

메모리 셀 어레이(110)는 복수의 메모리 블록들을 포함할 수 있다. 복수의 메모리 블록들 각각은 복수의 셀 스트링들을 포함할 수 있다. 복수의 셀 스트링들 각각은 복수의 메모리 셀들을 포함할 수 있다. 복수의 메모리 셀들 각각은 워드라인(WL)과 연결된다. 복수의 메모리 셀들 각각은 1-비트를 저장하는 싱글 레벨 셀(SLC; Single Level Cell) 또는 적어도 2-비트를 저장하는 멀티 레벨 셀(MLC; Multi Level Cell)일 수 있다. 예시적으로, 복수의 메모리 블록들 각각은 기판과 수직한 방향으로 적층된 3차원 구조를 가질 수 있다. 예시적으로, 복수의 메모리 셀들 각각은 전하 트랩 플래시(CTF; charge trap flash) 메모리 셀일 수 있다.

예시적으로, 메모리 셀 어레이(110)는 반도체 기판(미도시) 상에 형성될 수 있다. 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들 중 적어도 하나의 메모리 블록이 소거될 때, 기판으로 소거 전압이 인가될 수 있다.

어드레스 디코더(120)는 스트링 선택 라인들(SSL), 복수의 워드라인들(WL), 및 접지 선택 라인들(GSL)을 통해 메모리 셀 어레이(110)와 연결된다. 어드레스 디코더(120)는 외부 장치(예를 들어, 메모리 컨트롤러, 호스트, AP 등)로부터 어드레스(ADDR)를 수신하고, 수신된 어드레스(ADDR)를 디코딩하여 스트링 선택 라인들(SSL), 복수의 워드라인들(WL), 및 접지 선택 라인들(GSL)을 구동할 수 있다. 예를 들어, 어드레스 디코더(120)는 수신된 어드레스(ADDR)를 디코딩하고, 디코딩된 어드레스를 기반으로 복수의 워드라인들(WL) 중 적어도 하나를 선택할 수 있다. 어드레스 디코더(120)는 선택된 워드라인의 전압을 제어할 수 있다.

제어 로직 및 전압 발생기(130)는 외부 장치로부터 커맨드(CMD) 및 제어 신호(CTRL)를 수신하고, 수신된 신호들에 응답하여 어드레스 디코더(120), 및 입출력 회로(140)를 제어할 수 있다. 예를 들어, 제어 로직 및 전압 발생기(130)는 외부 장치로부터 수신된 데이터(DATA)가 메모리 셀 어레이(110)에 기입되도록 어드레스 디코더(120), 및 입출력 회로(140)를 제어할 수 있다. 또는 제어 로직 및 전압 발생기(130)는 메모리 셀 어레이(110)에 저장된 데이터(DATA)가 외부 장치로 출력되도록 어드레스 디코더(120), 및 입출력 회로(140)를 제어할 수 있다. 또는 제어 로직 및 전압 발생기(130)는 메모리 셀 어레이(110)의 복수의 메모리 블록들 중 적어도 하나의 블록이 소거되도록 어드레스 디코더(120), 및 입출력 회로(140)를 제어할 수 있다.

제어 로직 및 전압 발생기(130)는 불휘발성 메모리 장치(100)가 동작하는데 요구되는 다양한 전압들을 생성할 수 있다. 예를 들어, 제어 로직 및 전압 발생기(130)는 복수의 프로그램 전압들, 복수의 패스전압들, 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들, 복수의 검증 전압들, 복수의 소거 전압들, 복수의 소거 검증 전압들과 같은 다양한 전압들을 생성할 수 있다. 예시적으로, 제어 로직 및 전압 발생기(130)는 복수의 메모리 블록들 중 적어도 하나의 블록이 소거되도록 메모리 셀 어레이(110)(또는 기판)로 복수의 소거 전압들을 공급할 수 있다.

입출력 회로(140)는 복수의 비트라인들(BL)을 통해 메모리 셀 어레이(110)와 연결된다. 입출력 회로(140)는 외부 장치와 데이터(DATA)를 교환할 수 있다. 입출력 회로(140)는 제어 로직 및 전압 발생기(130)의 제어에 따라 동작할 수 있다.

예시적으로, 입출력 회로(140)는 외부로부터 데이터를 수신하고, 수신된 데이터를 메모리 셀 어레이(110)에 기입한다. 입출력 회로(140)는 메모리 셀 어레이(110)로부터 데이터를 읽고, 읽어진 데이터를 외부에 전달할 수 있다. 예시적으로, 입출력 회로(140)는 페이지 버퍼(또는 페이지 레지스터), 열 선택 회로, 데이터 버퍼 등과 같은 구성 요소들을 포함할 수 있다. 다른 예로서, 읽기 및 쓰기 회로(140)는 감지 증폭기, 쓰기 드라이버, 열 선택 회로, 데이터 버퍼 등과 같은 구성 요소들을 포함할 수 있다.

본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)는 증가형 스텝 펄스 소거(ISPE; Increment Step Pulse Erase) 방식에 따라 메모리 블록들을 소거할 수 있다. ISPE 방식은 복수의 소거 루프들을 수행하여 메모리 블록을 소거하는 방식을 가리킨다. 복수의 소거 루프들 각각은 소거 전압(Vers)을 기판에 인가하는 소거 단계(erase step); 및 소거될 메모리 블록과 연결된 워드라인들에 소거 검증 전압을 인가하여 소거될 메모리 블록의 소거 상태를 검증하는 소거 검증 단계(erase verify step)를 포함할 수 있다.

불휘발성 메모리 장치(100)는 복수의 소거 루프들을 순차적으로 수행하여 메모리 블록을 소거한다. 이 때, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)는 제1 소거 방식을 기반으로 적어도 하나의 소거 루프를 수행하고, 제1 소거 방식과 다른 제2 소거 방식을 기반으로 나머지 소거 루프들을 수행할 수 있다.

예시적으로, 제1 소거 방식은 선-프로그램(pre-program) 및 포스트-프로그램(post-program)과 같이 소거된 메모리 블록의 메모리 셀들의 문턱 전압 산포(이하에서, '소거 산포'라 칭한다.)를 개선하기 위한 방법들을 포함한다. 제2 소거 방식은 일반적인 소거 방식(즉, 소거 단계 및 소거 검증 단계로 구성된 소거 루프들을 수행하는 소거 방식), 또는 워드라인 전압 제어(wordline voltage control), 또는 소거 전압 증가량 제어와 같이 소거된 메모리 블록의 소거 산포를 개선하기 위한 소거 방식들을 포함할 수 있다. 예시적으로, 제1 소거 방식을 기반으로 수행되는 소거 루프들의 횟수는 제2 소거 방식을 기반으로 수행되는 소거 루프들의 횟수보다 적을 수 있다. 예시적으로, 제1 소거 방식에 따라 수행되는 소거 루프의 수행 시간은 제2 소거 방식에 따라 수행되는 소거 루프의 수행시간보다 길 수 있다.

예시적으로, 제어 로직 및 전압 발생기(130)는 제1 소거 관리부(131) 및 제2 소거 관리부(132)를 포함할 수 있다. 제1 소거 관리부(131)는 제1 소거 방식에 따라 수행되는 소거 루프들을 수행 또는 관리할 수 있고, 제2 소거 관리부(132)는 제2 소거 방식에 따라 수행되는 소거 루프들을 수행 또는 관리할 수 있다. 예시적으로, 제1 및 제2 소거 관리부들(131, 132)은 하드웨어 또는 소프트웨어 형태로 제공될 수 있다.

즉, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)는 1회의 소거 동작(erase operation)에서 적어도 2가지 이상의 소거 방식들을 기반으로 복수의 소거 루프들을 수행한다. 따라서, 소거된 메모리 셀들의 소거 산포가 개선되므로, 향상된 신뢰성을 갖는 불휘발성 메모리 장치 및 그것의 동작 방법이 제공된다.

도 2는 도 1에 도시된 메모리 셀 어레이에 포함된 복수의 메모리 블록들 중 제1 메모리 블록을 보여주는 회로도이다. 예시적으로, 도 2를 참조하여 제1 메모리 블록(BLK1)이 설명되나, 본 발명의 범위가 이에 한정되는 것은 아니며, 복수의 메모리 블록들은 제1 메모리 블록(BLK1)과 유사한 구조를 가질 수 있다.

도 2를 참조하면, 제1 메모리 블록(BLK1)은 복수의 셀 스트링들(STR)을 포함한다. 복수의 셀 스트링들(STR) 각각은 비트라인(BL)과 연결되고, 복수의 메모리 셀들(MC1~MC9), 스트링 선택 트랜지스터(SST), 및 접지 선택 트랜지스터(GST)를 포함한다. 스트링 선택 라인(SST)은 스트링 선택 라인(SSL)과 연결되고, 복수의 메모리 셀들(MC1~MC9) 각각은 복수의 워드라인들(WL1~WL9)와 각각 연결되고, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)과 연결된다. 스트링 선택 트랜지스터(SST)의 일단은 비트라인(BL)과 연결되고, 접지 선택 트랜지스터(GST)의 일단은 공통 소스 라인(CSL)과 연결되고, 복수의 메모리 셀들(MC1~MC9)은 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 사이에 제공된다. 예시적으로, 복수의 메모리 셀들(MC1~MC9) 각각은 1-비트를 저장하는 싱글 레벨 셀(SLC; Single Level Cell) 또는 적어도 2-비트를 저장하는 멀티 레벨 셀(MLC; Multi Level Cell)일 수 있다. 예시적으로, 제1 메모리 블록(BLK1)은 기판(미도시)상에 형성될 수 있다.

상술된 제1 메모리 블록(BLK1)은 예시적인 것이며, 제1 메모리 블록(BLK1)은 행 또는 열 방향으로 확장 및 축소될 수 있다. 예를 들어, 하나의 셀 스트링(STR)에 포함된 메모리 셀들의 개수가 증가 또는 감소함에 따라 복수의 워드라인들의 개수가 증가 또는 감소될 수 있다. 또는, 제1 메모리 블록에 포함된 셀 스트링들의 개수가 증가 또는 감소함에 따라 복수의 비트라인들(BL)의 개수가 증가 또는 감소될 수 있다. 또는, 하나의 셀 스트링(STR)에 포함된 스트링 선택 트랜지스터(SST)의 개수가 증가함에 따라 스트링 선택 라인의 개수가 증가 또는 감소할 수 있다. 또는 하나의 셀 스트링(STR)에 포함된 접지 선택 트랜지스터(GST)의 개수가 증가함에 따라 접지 선택 라인의 개수가 증가 또는 감소할 수 있다.

도 3 및 도 4는 불휘발성 메모리 장치의 소거 동작을 설명하기 위한 도면들이다. 예시적으로, 도 3은 기판(SUB), 접지 선택 라인(GSL), 복수의 워드라인들(WL), 및 스트링 선택 라인(SSL)으로 인가되는 전압들의 레벨을 보여주는 타이밍도이다. 도 4는 복수의 메모리 셀들의 문턱 전압 산포를 보여주는 산포도들이다. 도 3의 X축은 시간을 가리키고, Y축은 전압 레벨을 가리킨다. 도 4의 X축은 문턱 전압을 가리키고, Y축은 메모리 셀들의 개수를 가리킨다.

이하의 실시 예들에서, 도면 및 설명의 간결성을 위하여, 불휘발성 메모리 장치(100)는 메모리 블록 단위로 소거 동작을 수행하며, 제1 메모리 블록(BLK1)은 소거되기 위하여 선택된 메모리 블록이고, 제1 메모리 블록(BLK1)은 제3 소거 루프(EL3)가 수행된 이후에 소거 완료되는 것(즉, 소거 검증되는 것)으로 가정한다.

그러나, 본 발명의 범위가 이에 한정되는 것은 아니며, 불휘발성 메모리 장치(100)는 서브 블록, 슈퍼 블록, 워드라인, 페이지 단위와 같은 다양한 소거 단위로 소거 동작을 수행할 수 있으며, 제1 메모리 블록(BLK1)이 복수의 소거 루프들을 수행하는 도중에 소거 완료되어 소거 동작이 종료되거나 또는 복수의 소거 루프들을 모두 수행한 이후에도 제1 메모리 블록(BLK1)이 소거 완료되지 않을 수 있다.

또한, 제1 메모리 블록(BLK1)의 메모리 셀들은 3-비트를 저장하는 삼중 레벨 셀(TLC; Triple Level Cell)인 것으로 가정한다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니다.

도 3 및 도 4를 참조하면, 제1 메모리 블록(BLK1)의 메모리 셀들은 소거 상태(E) 및 제1 내지 제7 프로그램 상태들(P1~P7) 중 어느 하나의 상태를 가질 수 있으며, 제1 메모리 블록(BLK1)의 메모리 셀들의 문턱 전압들은 도 4에 도시된 바와 같은 문턱 전압 산포를 형성할 수 있다.

불휘발성 메모리 장치(100)는 제1 메모리 블록(BLK1)의 메모리 셀들이 소거 상태(E)를 갖도록 복수의 소거 루프들(EL)을 수행할 수 있다. 즉, 불휘발성 메모리 장치(100)는 증가형 스텝 펄스 소거(ISPE; incremental step pulse erase) 방식을 기반으로 제1 메모리 블록(BLK1)을 소거할 수 있다.

예를 들어, 불휘발성 메모리 장치(100)는 제1 내지 제3 소거 루프들(EL1~EL3)을 수행하여 제1 메모리 블록(BLK1)을 소거할 수 있다. 제1 내지 제3 소거 루프들(EL1~EL3) 각각은 소거 전압(Vers1, Vers2, Vers3)이 기판(SUB)으로 인가되는 소거 단계(ERS step) 및 소거 검증 전압(Vve)을 사용하여 제1 메모리 블록(BLK1)의 소거 상태를 검증하는 소거 검증 단계(VFY step)를 포함한다.

좀 더 상세한 예로서, 제1 소거 루프(EL1)의 소거 단계(ERS step)에서, 불휘발성 메모리 장치(100)는 기판(SUB)으로 제1 소거 전압(Vers1)을 인가하고, 접지 선택 라인(GSL) 및 스트링 선택 라인(SSL)을 플로팅(floating)시키고, 워드라인들(WL)에 접지 전압(Vss)을 인가한다. 이 때, 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)의 전압 레벨들은 기판(SUB)에 공급된 제1 소거 전압(Vers1) 사이의 커플링 영향에 의해 각각 Vers1' 및 Vers1"의 레벨들로 상승할 수 있다. 이 후, 기판(SUB)에 공급되는 제1 소거 전압(Vers1)은 접지 전압(Vss)으로 하강한다. 이 때, 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)의 전압 레벨들은 기판(SUB)에 공급되는 전압에 의해 접지 전압(Vss)으로 하강한다. 제1 소거 루프(EL1)의 소거 단계(ERS step)에서, 제1 소거 전압(Vers1)에 의해 제1 메모리 블록(BLK1)의 메모리 셀들의 문턱 전압이 낮아질 수 있다.

이 후, 제1 소거 루프(EL1)의 소거 검증 단계(VFY step)에서 복수의 워드라인들(WL)에 소거 검증 전압(Vve)이 인가되고, 접지 선택 라인(GSL) 및 스트링 선택 라인(SSL)에 패스 전압(Vpass)이 인가된다. 예시적으로, 소거 검증 전압(Vve)은 양 전압, 접지 전압, 또는 음 전압일 수 있다. 소거 검증 전압(Vve)은 소거 상태(E)의 문턱 전압 산포의 상한 값일 수 있다. 패스 전압(Vpass)은 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST)를 턴-온시킬 수 있는 고전압일 수 있다.

소거 검증 단계(VFY step)에서, 소거 검증 전압(Vve)보다 높은 문턱 전압을 갖는 메모리 셀들은 턴-오프될 것이다. 즉, 소거 검증 단계(VFY step)에서, 소거 검증 전압(Vve)에 의해 턴-오프되는 메모리 셀들이 검출되는 경우, 제1 메모리 블록(BLK1)이 소거 완료되지 않은 것(즉, 소거 페일(erase fail))으로 판별된다. 소거 검증 단계(VFY step)에서, 소거 검증 전압(Vve)에 의해 모든 메모리 셀들이 턴-온되는 경우, 제1 메모리 블록(BLK1)이 소거 완료된 것(즉, 소거 패스(erase pass))으로 판별된다.

소거 페일(erase fail)된 경우, 불휘발성 메모리 장치(100)는 제2 소거 루프(EL2)를 수행한다. 제2 소거 루프(EL2)의 소거 단계(ERS step)에서 불휘발성 메모리 장치(100)는 기판(SUB)으로 제2 소거 전압(Vers2)을 인가하고, 접지 선택 라인(GSL) 및 스트링 선택 라인(SSL)을 플로팅(floating)시키고, 워드라인들(WL)에 접지 전압(Vss)을 인가한다. 이 때, 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)은 기판(SUB)에 공급된 제2 소거 전압(Vers2)에 의해 각각 Vers2' 및 Vers2"의 전압 레벨들로 상승할 수 있다. 이 후, 기판(SUB)에 공급되는 제2 소거 전압(Vers2)은 접지 전압(Vss)으로 하강한다.

예시적으로, 제2 소거 전압(Vers2)은 제1 소거 전압(Vers1)보다 소거 전압 증가량(△Vers)만큼 높은 레벨의 전압일 수 있다. 소거 전압 증가량(△Vers)은 미리 정해진 레벨일 수 있다.

이 후, 불휘발성 메모리 장치(100)는 제1 소거 루프(EL1)의 검증 단계(VFY step)와 동일하게 검증 동작을 수행할 수 있다.

제2 소거 루프(EL2)가 완료된 이후에도 소거 페일(erase fail)된 경우, 불휘발성 메모리 장치(100)는 제3 소거 루프(EL3)를 수행한다. 제3 소거 루프(EL3)의 소거 단계(ERS step)에서 불휘발성 메모리 장치(100)는 기판(SUB)으로 제3 소거 전압(Vers3)을 인가하고, 접지 선택 라인(GSL) 및 스트링 선택 라인(SSL)을 플로팅(floating)시키고, 워드라인들(WL)에 접지 전압(Vss)을 인가한다. 이 때, 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)은 기판(SUB)에 공급된 제3 소거 전압(Vers3)에 의해 각각 Vers3' 및 Vers3"으로 상승할 수 있다. 이 후, 기판(SUB)에 공급되는 제3 소거 전압(Vers3)은 접지 전압(Vss)으로 하강한다. 예시적으로, 제3 소거 전압(Vers3)은 제2 소거 전압(Vers2)보다 소거 전압 증가량(△Vers)만큼 높은 레벨의 전압일 수 있다. 이 후, 불휘발성 메모리 장치(100)는 제1 소거 루프(EL1)의 검증 단계(VFY step)와 동일하게 검증 동작을 수행한다.

예시적으로, 제1 내지 제3 소거 전압들(Vers1, Vers2, Vers3)은 각각 제1 내지 제3 펄스폭들(Ters1, Ters2, Ters3)을 가질 수 있다. 제1 내지 제3 펄스폭들(Ters1, Ters2, Ters3) 각각은 미리 정해진 값일 수 있다. 즉, 복수의 소거 루프들 각각에서 인가되는 소거 전압들은 미리 정해진 레벨 및 미리 정해진 펄스폭을 가질 수 있다.

상술된 바와 같이 불휘발성 메모리 장치(100)는 제1 메모리 블록(BLK1)의 메모리 셀들이 목표 소거 상태(E)를 갖도록 소거 전압을 미리 정해진 소거 증가량만큼 순차적으로 증가시켜 복수의 소거 루프들을 수행한다. 그러나, 메모리 셀들 및 메모리 블록의 물리적 특성, 메모리 셀들 및 메모리 블록의 위치 등으로 인하여, 소거된 제1 메모리 블록(BLK1)의 메모리 셀들은 소거 상태(E")와 같은 문턱 전압 산포를 가질 수 있다. 소거 상태(E")는 목표 소거 상태(E)와 비교하여 산포 범위가 넓고 하한 값이 낮을 수 있다. 이러한 소거 상태(E")는 "깊은 소거"(deep erase)라 불린다. 깊은 소거(deep erase)가 발생한 경우, 이 후의 프로그램 동작시 프로그램 동작 시간이 증가할 뿐만 아니라, 프로그램된 이 후에 데이터 유지 능력(retention)이 감소될 수 있다.

도 5는 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 소거 동작을 보여주는 순서도이다. 도 1 및 도 5를 참조하면, S110 단계에서, 불휘발성 메모리 장치(100)는 제1 소거 방식(1st erase scheme)을 기반으로 제1 소거 루프(EL1)를 수행할 수 있다. 예를 들어, 불휘발성 메모리 장치(100)는 제1 메모리 블록(BLK1)의 소거 산포(erase distribution)를 모으기 위하여 선-프로그램(pre-program), 포스트-프로그램(post-program), 소거 전압 증가량 조절, 소거 전압 펄스폭 조절, 워드라인 전압 조절 등과 같은 다양한 소거 방식들을 사용할 수 있다. 불휘발성 메모리 장치(100)는 상술된 다양한 소거 방식들 중 어느 하나(즉, 제1 소거 방식)에 따라 제1 소거 루프(EL1)를 수행할 수 있다.

S120 단계에서, 불휘발성 메모리 장치(100)는 제1 메모리 블록(BLK1)이 소거 패스되었는지 판별할 수 있다. 예시적으로, S120 단계의 동작은 S110 단계의 동작 내에 포함될 수 있다. 예시적으로, S120 단계의 동작은 도 3을 참조하여 설명된 소거 검증 단계(VFY step)를 포함할 수 있다.

제1 메모리 블록(BLK1)이 소거 패스되지 않은 경우, S130 단계에서, 불휘발성 메모리 장치(100)는 제2 소거 방식을 기반으로 제2 소거 루프를 수행한다. 예를 들어, S110 단계에서 설명된 바와 같이 불휘발성 메모리 장치(100)는 다양한 소거 방식들을 사용하여 소거 산포를 모을 수 있다. 불휘발성 메모리 장치(100)는 제1 소거 방식과 다른 제2 소거 방식에 따라 제2 소거 루프(EL2)를 수행할 수 있다.

S140 단계에서, 불휘발성 메모리 장치(100)는 제1 메모리 블록(BLK1)이 소거 패스되었는지 판별할 수 있다. 예시적으로, S140 단계의 동작은 S130 단계의 동작 내에 포함될 수 있다. 예시적으로, S140 단계의 동작은 도 3을 참조하여 설명된 소거 검증 단계(VFY step)를 포함할 수 있다.

제1 메모리 블록(BLK1)이 소거 페일된 경우, S150 단계에서, 불휘발성 메모리 장치(100)는 제2 소거 방식을 기반으로 다음 소거 루프를 수행한다. S160 단계에서, 불휘발성 메모리 장치(100)는 제1 메모리 블록(BLK1)이 소거 패스되었는지 판별할 수 있다. 예시적으로, S160 단계의 동작은 S150 단계의 동작 내에 포함될 수 있다.

제1 메모리 블록(BLK1)이 소거 페일된 경우, S170 단계에서, 불휘발성 메모리 장치(100)는 모든 소거 루프들이 수행되었는지 판별할 수 있다. 수행되지 않은 소거 루프가 존재하는 경우, 불휘발성 메모리 장치(100)는 남은 소거 루프들을 수행하기 위하여 S150 단계 내지 S160 단계를 반복 수행할 수 있다.

예시적으로, S110 단계 내지 S170 단계를 수행하는 도중에 제1 메모리 블록(BLK1)이 소거 패스되거나 또는 모든 소거 루프들이 수행된 경우, 불휘발성 메모리 장치(100)는 소거 동작을 종료할 수 있다. 예시적으로, 복수의 소거 루프들이 모두 수행되거나 또는 제1 메모리 블록(BLK1)이 소거 패스된 경우는 소거 동작 1회가 완료된 것으로 간주된다.

도 6은 도 5의 불휘발성 메모리 장치의 동작을 더욱 상세하게 보여주는 순서도이다. 도 7은 도 6에 도시된 동작 방법을 상세하게 설명하기 위한 타이밍도이다. 도 8은 도 6에 도시된 동작 방법에 따른 메모리 셀들의 문턱 전압 산포를 보여주는 산포도들이다. 도 7의 X축은 시간을 가리키고, Y축은 전압 레벨을 가리킨다. 도 8의 X축은 문턱 전압 레벨을 가리키고, Y축은 메모리 셀들의 개수를 가리킨다.

이하에서, 설명 및 도면의 간결성을 위하여, 제1 메모리 블록(BLK1)은 소거되기 위하여 선택된 메모리 블록이고, 제1 메모리 블록(BLK1)은 제1, 제2, 및 제3 소거 루프들(EL1, EL2, EL3)가 수행된 이후에 소거 완료되는 것(즉, 소거 패스되는 것)으로 가정한다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니며, 제1 메모리 블록(BLK1)은 복수의 소거 루프들을 수행하는 도중에 소거 패스되거나 또는 복수의 소거 루프들을 모두 수행한 이후에도 소거 패스되지 않을 수 있다.

또한, 제1 소거 방식은 포스트-프로그램(post-PGM) 방식인 것으로 가정하고, 제2 소거 방식은 노멀 소거 방식인 것으로 가정한다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.

또한, 제1 소거 방식을 기반으로 제1 소거 루프(EL1)가 수행되고, 제2 소거 방식을 기반으로 제2 및 제3 소거 루프들(EL2, EL3)이 수행되는 것으로 가정한다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니며, 제1 소거 방식을 기반으로 적어도 하나의 소거 루프가 수행될 수 있고, 제2 소거 방식을 기반으로 나머지 소거 루프들이 수행될 수 있다.

도 1 및 도 6 내지 도 8을 참조하면, 불휘발성 메모리 장치(100)는 제1 소거 방식을 기반으로 제1 소거 루프(EL1)를 수행한다. 예를 들어, S211 단계에서, 불휘발성 메모리 장치(100)는 도 7에 도시된 바와 같이 제1 소거 전압(Vers1)을 기판(SUB)으로 공급할 수 있다. 제1 소거 전압(Vers1)에 의하여 제1 메모리 블록(BLK1)의 메모리 셀들은 도 8에 도시된 바와 같이 제1 소거 상태(E1)를 갖도록 소거될 것이다. 제1 소거 루프(EL1)의 소거 단계(ERS step)는 도 3을 참조하여 설명되었으므로, 이에 대한 상세한 설명은 생략된다.

S212 단계에서, 불휘발성 메모리 장치(100)는 포스트-프로그램(post-PGM)을 수행할 수 있다. 예를 들어, 도 7에 도시된 바와 같이, 워드라인들(WL)에 프로그램 전압(Vpgm)을 인가하고, 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)에 패스 전압(Vpass)을 인가하여 제1 메모리 블록(BLK1)의 메모리 셀들을 포스트-프로그램할 수 있다. 이 경우, 제1 메모리 블록(BLK1)의 메모리 셀들은 도 8에 도시된 바와 같이 제2 소거 상태(E2)를 갖도록 포스트-프로그램될 수 있다. 예시적으로, 포스트-프로그램된 메모리 셀들의 문턱 전압은 소정의 레벨만큼 상승할 수 있다. 또는 포스트-프로그램된 메모리 셀들의 문턱 전압 산포(즉, 제2 소거 상태(E2))는 이전의 메모리 셀들의 문턱 전압 산포(즉, 제1 소거 상태(E1))보다 좁은 범위를 가질 수 있다.

S213 단계에서, 불휘발성 메모리 장치(100)는 제1 메모리 블록(BLK1)이 소거 패스되었는지 판별할 수 있다. 예를 들어, 불휘발성 메모리 장치(100)는 스트링 선택 라인(SSL), 복수의 워드라인들(WL), 및 접지 선택 라인(GSL)에 도 7의 제1 소거 루프(EL1)의 소거 검증 단계(VFY step)에 도시된 바와 같은 전압들을 인가하여 제1 메모리 블록(BLK1)의 소거 패스 여부를 판별할 수 있다.

제1 메모리 블록(BLK1)이 소거 패스되지 않은 경우, 불휘발성 메모리 장치(100)는 제2 소거 루프(EL2)를 수행할 수 있다. 예를 들어, S221 단계에서, 불휘발성 메모리 장치(100)는 기판(SUB)으로 제2 소거 전압(Vers2)을 인가할 수 있다. 제2 소거 전압(Vers2)은 제1 소거 전압(Vers1)보다 소거 전압 증가량(△Vers)만큼 높은 전압일 수 있다. 이 후, S222 단계에서, 불휘발성 메모리 장치(100)는 제1 메모리 블록(BLK1)이 소거 패스되었는지 판별할 수 있다.

이 후, 제1 메모리 블록(BLK1)이 소거 패스되지 않은 경우, 불휘발성 메모리 장치(100)는 제3 소거 루프(EL3)를 수행할 수 있다. 예를 들어, S231 단계에서, 불휘발성 메모리 장치(100)는 기판(SUB)으로 제3 소거 전압(Vers3)을 인가할 수 있다. 제3 소거 전압(Vers3)은 제2 소거 전압(Vers2)보다 소거 전압 증가량(△Vers)만큼 높은 전압일 수 있다. 이 후, S232 단계에서, 불휘발성 메모리 장치(100)는 제1 메모리 블록(BLK1)이 소거 패스되었는지 판별할 수 있다.

S221 단계 내지 S232 단계를 수행함으로써, 제1 메모리 블록(BLK1)의 메모리 셀들은 도 8에 도시된 제3 소거 상태(E3)를 가질 수 있다. 제3 소거 상태(E3)의 소거 산포의 상한 값은 소거 검증 전압(Vve)보다 낮을 수 있다. 즉, 제1 메모리 블록(BLK1)은 소거 패스된다. 이 후, 불휘발성 메모리 장치(100)는 소거 동작을 종료한다.

예시적으로, 제3 소거 상태(E3)의 문턱 전압 산포 범위는 도 4에 도시된 소거 상태(E”)의 문턱 전압 산포 범위보다 좁을 수 있다. 즉, 도 6 내지 도 8을 참조하여 설명된 소거 방법에 따라 메모리 블록을 소거할 경우, 소거 산포가 개선될 수 있다.

상술된 바와 같이, 불휘발성 메모리 장치(100)는 복수의 소거 루프들을 순차적으로 수행하여 메모리 블록을 소거할 수 있다. 이 때, 불휘발성 메모리 장치(100)는 포스트-프로그램 방식을 기반으로 제1 소거 루프(EL1)를 수행하고, 노멀 소거 방식에 따라 나머지 소거 루프들(EL2, EL3)을 수행할 수 있다. 즉, 일부 소거 루프들에서는 포스트-프로그램을 수행하고, 나머지 소거 루프들에서는 포스트 프로그램을 수행하지 않는다.따라서, 종래의 소거 방식과 비교하여 성능(performance)에 대한 손실 없이 메모리 셀들의 소거 산포가 개선될 수 있다.

비록 도 6 내지 도 8에서는 포스트-프로그램(post-PGM)을 수행한 이후에 소거 검증이 수행되는 구성이 도시되어 있으나, 본 발명의 범위가 이에 한정되는 것은 아니다. 예를 들어, 불휘발성 메모리 장치(100)는 제1 소거 루프(EL1)의 소거 검증 단계(VFY step)를 수행한 이후에 포스트 프로그램(post-PGM)을 수행할 수 있다. 또는, 불휘발성 메모리 장치(100)는 제1 소거 루프(EL1)를 수행하기 전에 제1 메모리 블록(BLK1)을 프리-프로그램할 수 있다.

비록 도면에 도시되지는 않았으나, 불휘발성 메모리 장치(100)는 복수의 소거 루프들 중 적어도 하나 이상의 소거 루프를 수행한 이후에 포스트-프로그램(post PGM)을 수행할 수 있다.

도 9 및 도 10은 본 발명이 다른 실시 예에 따른 불휘발성 메모리 장치의 동작을 설명하기 위한 타이밍도 및 산포도들이다. 예시적으로, 도 9의 X축은 시간을 가리키고, Y축은 전압 레벨을 가리킨다. 도 1 및 도 9를 참조하면, 불휘발성 메모리 장치(100)는 제1 메모리 블록(BLK1)을 소거하기 위하여 제1 내지 제3 소거 루프들(EL1~EL3)을 순차적으로 수행할 수 있다. 간결한 설명을 위하여, 제1 내지 제 3 소거 루프들(EL1~EL3)은 도 3 및 도 7을 참조하여 설명되었으므로, 이에 대한 상세한 설명은 생략된다.

도 9에 도시된 타이밍도에 따르면, 불휘발성 메모리 장치(100)는 증가형 스텝 펄스 프로그램(ISPP; incremental step pulse program) 방식을 기반으로 포스트 프로그램(post-PGM)을 수행할 수 있다. 예를 들어, 불휘발성 메모리 장치(100)는 복수의 프로그램 루프들을 수행하여 제1 메모리 블록(BLK1)을 포스트-프로그램할 수 있다. 복수의 프로그램 루프들 각각은 워드라인에 프로그램 전압을 인가하여 메모리 셀들을 프로그래함하는 프로그램 단계 및 프로그램 검증 전압을 워드라인에 인가하여 메모리 셀들의 프로그램 상태를 검증하는 검증 단계를 포함한다.

도 9에 도시된 바와 같이 불휘발성 메모리 장치(100)는 프로그램 전압(Vpgm) 및 프로그램 검증 전압(Vvp)을 반복적으로 워드라인(WL)에 인가하여 제1 메모리 블록(BLK1)의 메모리 셀들이 도 10에 도시된 바와 같이 제2 소거 상태(E2)를 갖도록 프로그램할 수 있다. 예시적으로, 제2 소거 상태(E2)의 문턱 전압 산포 범위는 제1 소거 상태(E1)의 문턱 전압 산포 범위보다 좁을 수 있다. 예시적으로, 제2 소거 상태(E2)의 문턱 전압 산포의 하한 값(lower value)은 프로그램 검증 전압(Vvp)보다 높을 수 있다.

예시적으로, 불휘발성 메모리 장치(100)는 포스트-프로그램된 메모리 셀들을 검증하기 위하여 미리 정해진 프로그램 기준 워드라인(P_ref WL)에 프로그램 검증 전압(Vvp)을 인가할 수 있다.

예시적으로, 프로그램 기준 워드라인(P_ref WL)은 제1 메모리 블록(BLK1)의 복수의 워드라인들(WL1~WL9) 중 어느 하나이거나, 또는 포스트-프로그램 검증을 위하여 추가된 더미 워드라인일 수 있다.

프로그램 기준 워드라인(P_ref WL)이 프로그램 패스될 경우, 포스트 프로그램(post-PGM)이 종료되고, 제2 소거 루프(EL2)가 수행될 수 있다. 검증 전압(Vvp)은 소거 검증 전압(Vve)보다 낮은 레벨의 전압일 수 있다. 검증 전압(Vvp)은 소정의 양 전압, 접지 전압, 또는 소정의 음 전압일 수 있다. 상술된 바와 같이 증가혀 펄스 스텝 프로그램(ISPP) 방식에 따라 포스트 프로그램을 수행함으로써 소거 산포의 개선 효과가 증대될 수 있다.

도 11 은 본 발명의 또 다른 실시 예에 따른 불휘발성 메모리 장치의 소거 방법을 보여주는 순서도이다. S311 단계 내지 S313 단계는 도 6의 S211 단계 내지 S213 단계와 동일하므로, 이에 대한 상세한 설명은 생략된다.

도 1 및 도 11을 참조하면, S313 단계의 판별 결과가 소거 패스되지 않은 것으로 판별된 경우, S320 단계에서, 불휘발성 메모리 장치(100)는 소거 기준 워드라인(ERS_ref. WL)의 오프-셀(OC; off-cell)의 개수를 검출할 수 있다. 예를 들어, 불휘발성 메모리 장치(100)는 소거 기준 워드라인(ERS_ref WL)에 오프-셀 전압(Voc)을 인가하고, 나머지 워드라인들(WL), 접지 선택 라인(GSL), 및 스트링 선택 라인(SSL)에 패스 전압(Vpass)을 인가하여 소거 기준 워드라인(ERS_ref WL)과 연결된 메모리 셀들 중 오프-셀들(OC)의 개수를 검출할 수 있다. 오프-셀은 오프-셀 전압(Voc)보다 높은 문턱 전압을 갖는 메모리 셀들을 가리킨다. 예시적으로, 소거 기준 워드라인(ERS_ref WL)은 제1 메모리 블록(BLK1)과 연결된 복수의 워드라인들(WL1~WL9) 중 적어도 하나를 가리킬 수 있다.

S331 단계에서, 불휘발성 메모리 장치(100)는 검출된 오프-셀들(OC)의 개수을 기반으로 제2 소거 전압(Vers2)을 기판(SUB)으로 인가할 수 있다. 예를 들어, S320 단계에서 검출된 오프-셀들(OC)의 개수는 소거 기준 워드라인(ERS_ref WL)의 메모리 셀들의 문턱 전압 산포에 대한 정보를 포함할 수 있다. 다시 말해서, 검출된 오프-셀들(OC)의 개수는 소거 완료되지 않은 메모리 셀들의 개수를 가리킬 수 있다.

불휘발성 메모리 장치(100)는 검출된 오프-셀의 개수에 따라 소거 전압 증가량(△Vers)을 조절할 수 있다. 예시적으로, 검출된 오프-셀의 개수가 많을수록 소거 전압 증가량(△Vers)은 증가하고, 검출된 오프-셀들(OC)의 개수가 적을수록 소거 전압 증가량(△Vers)은 감소할 수 있다.

불휘발성 메모리 장치(100)는 조절된 소거 전압 증가량(△Vers')을 기반으로 제2 소거 전압(Vers2)을 기판(SUB)에 공급할 수 있다. 즉, 제2 소거 전압(Vers2)은 제1 소거 전압(Vers1)과 비교하여 조절된 소거 전압 증가량(△Vers')만큼 높을 수 있다. 예시적으로, 조절된 소거 전압 증가량(△Vers')은 도 3 및 도 7에 도시된 미리 정해진 소거 전압 증가량(△Vers)과 다를 수 있다.

이 후, S332 단계에서, 불휘발성 메모리 장치(100)는 제1 메모리 블록(BLK1)의 소거 패스 여부를 판별할 수 있다. 소거 패스되지 않은 경우, S342 단계에서, 불휘발성 메모리 장치(100)는 검출된 오프-셀들(OC)의 개수를 기반으로 다음 소거 전압을 기판(SUB)으로 인가할 수 있다. 예를 들어, 불휘발성 메모리 장치(100)는 제3 소거 전압(Vers3)을 기판(SUB)으로 인가할 수 있다. 제3 소거 전압(Vers3)은 제2 소거 전압(Vers2)과 비교하여 조절된 소거 전압 증가량(△Vers')만큼 높을 수 있다.

이 후, S342 단계 및 S350 단계는 도 6의 S232 단계 및 S240 단계와 동일하므로, 이에 대한 설명은 생략된다.

상술된 바와 같이 불휘발성 메모리 장치(100)는 제1 소거 방식(예를 들어, 포스트 프로그램 방식)에 따라 제1 소거 루프(EL1)를 수행하고, 이 후에 제2 소거 방식(예를 들어, 소거 전압 증가량 제어)에 따라 나머지 소거 루프들(EL2, EL3)을 수행함으로써, 제1 메모리 블록(BLK1)의 소거 산포를 개선할 수 있다.

예를 들어, 제1 메모리 블록(BLK1)의 소거시 다른 메모리 블록을 소거할 때와 동일한 소거 전압이 인가되더라도 제1 메모리 블록(BLK1)의 물리적 위치, 물리적 특성으로 인하여 제1 메모리 블록(BLK1)의 메모리 셀들의 소거 산포는 다른 메모리 블록의 소거 산포와 다를 수 있다. 이 때, 소거 동작 도중에, (즉, 제2 소거 루프(EL2) 수행 이전에) 제1 메모리 블록(BLK1)의 문턱 전압 산포를 검출(즉, 오프-셀의 개수를 검출)하여 소거 전압 증가량(△Vers)을 조절함으로써, 제1 메모리 블록(BLK1)의 소거 산포를 개선할 수 있다.

도 12 내지 도 14는 도 12에 도시된 불휘발성 메모리 장치의 동작 방법을 상세하게 설명하기 위한 도면들이다. 예시적으로, 도 12는 불휘발성 메모리 장치의 동작 방법을 설명하기 위한 타이밍도이고, 도 13은 불휘발성 메모리 장치의 동작 방법을 설명하기 위한 산포도들이고, 도 14는 불휘발성 메모리 장치에 포함된 룩-업 테이블을 보여주는 테이블이다. 이하에서, 설명 및 도면의 간결성을 위하여, 제1 메모리 블록(BLK1)은 선택된 메모리 블록이고, 제1 메모리 블록(BLK1)은 제3 소거 루프(EL3)가 수행된 이후에 소거 완료되는 것(즉, 소거 검증되는 것)으로 가정한다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니며, 제1 메모리 블록(BLK1)은 복수의 소거 루프들을 수행하는 도중에 소거 완료되거나 또는 복수의 소거 루프들을 모두 수행한 이후에도 소거 완료되지 않을 수 있다.

도 1 및 도 11 내지 도 14를 참조하면, 불휘발성 메모리 장치(100)는 제1 소거 루프(EL1)를 수행하고, 이후 포스트-프로그램(post-PGM)을 수행할 수 있다. 제1 소거 루프(EL1) 및 포스트 프로그램(post-PGM)은 도 5 내지 도 10을 참조하여 설명되었으므로, 이에 대한 상세한 설명은 생략된다.

이 후, 불휘발성 메모리 장치(100)는 제1 소거 루프(EL1)의 소거 전압 제어 단계(Vers CTRL)에서 소거 기준 워드라인(ERS_ref WL)에 오프-셀 전압(Voc)을 인가하고, 나머지 워드라인들에 패스 전압(Vpass)을 인가하고, 스트링 선택 라인(SSL)에 패스 전압(Vpass)을 인가하고, 접지 선택 라인(GSL)에 패스 전압(Vpass)을 인가하여, 소거 기준 워드라인(ERS_ref WL)의 메모리 셀들 중 오프-셀 전압(Voc)보다 높은 문턱 전압을 갖는 오프-셀들(또는 오프-셀들의 개수)을 검출할 수 있다.

예를 들어, 도 14에 도시된 바와 같이, 제1 소거 루프(EL1)가 수행된 이후, 제1 메모리 블록(BLK1)의 메모리 셀들은 제1 소거 상태(E1)를 가질 수 있다. 이 후, 포스트-프로그램(post-program)된 메모리 셀들은 제2 소거 상태(E2)를 가질 수 있다. 이 때, 불휘발성 메모리 장치(100)는 오프-셀 전압(Voc)을 기반으로 소거 기준 워드라인(ERS_ref WL)을 읽어 오프-셀 전압(Voc)보다 높은 문턱 전압을 갖는 메모리 셀들(즉, 오프-셀들)의 개수를 검출할 수 있다. 예시적으로, 오프-셀 전압(Voc)은 소거 검증 전압(Vve)과 동일할 수 있다. 또는 오프-셀 전압(Voc)은 소거 검증 전압(Vve)보다 높거나 또는 낮을 수 있다.

예시적으로, 소거 기준 워드라인(ERS_ref WL)은 제1 메모리 블록(BLK1)의 워드라인들 중 적어도 하나의 미리 정해진 워드라인을 가리킬 수 있다. 비록 도면에 도시되지는 않았으나, 소거 기준 워드라인(ERS_ref WL)이 적어도 두 개 이상인 경우, 불휘발성 메모리 장치(100)는 소거 기준 워드라인들(ERS_ref WL) 각각에 오프-셀 전압(Voc)을 순차적으로 인가하여 소거 기준 워드라인들(ERS_ref WL) 각각의 오프-셀 개수들을 검출할 수 있다.

이 후, 불휘발성 메모리 장치(100)는 검출된 오프-셀들(OC)의 개수를 기반으로 소거 전압 증가량(△Vers)을 조절할 수 있다. 예를 들어, 불휘발성 메모리 장치(100)는 도 14에 도시된 바와 같은 룩-업 테이블(LUT)을 포함할 수 있다. 예시적으로, 룩-업 테이블(LUT)은 불휘발성 메모리 장치(100)의 별도의 저장 회로(미도시)에 저장되거나, 또는 제어 로직 및 전압 발생기(130, 도 2 참조))에 포함될 수 있다.

룩-업 테이블(LUT)은 오프-셀 개수(OC) 및 소거 전압 증가량(△Vers)의 대응 관계에 대한 정보를 포함할 수 있다. 불휘발성 메모리 장치(100)는 검출된 오프셀(OC)의 개수 및 룩-업 테이블(LUT)을 기반으로 소거 전압 증가량(△Vers')을 조절할 수 있다.

예시적으로, 오프-셀의 개수(OC)가 증가할수록 제1 메모리 블록(BLK1)의 메모리 셀들 중 소거 완료되지 않은 메모리 셀들이 많고, 오프-셀의 개수가 감소할수록 제1 메모리 블록(BLK1)의 메모리 셀들 중 소거 완료되지 않은 메모리 셀들이 적을 수 있다. 소거 완료되지 않은 메모리 셀들이 많은 경우, 빠른 소거 완료를 위하여 더 높은 소거 전압이 요구될 수 있다. 소거 완료되지 않은 메모리 셀들이 적고, 높은 소거 전압이 인가될 경우, 소거된 메모리 셀들의 문턱 전압 산포 범위가 넓어질 수 있다. 따라서, 불휘발성 메모리 장치(100)는 룩-업 테이블(LUT)을 기반으로 오프-셀의 개수가 증가할수록 소거 전압 증가량(△Vers)은 증가하고, 오프-셀의 개수가 감소할수록 소거 전압 증가량(△Vers)은 감소하도록 소거 전압 증가량(△Vers)을 조절할 수 있다.

불휘발성 메모리 장치(100)는 도 12의 제2 소거 루프(EL2)의 소거 단계(ERS step)에서, 조절된 소거 전압 증가량(△Vers')을 기반으로 제2 소거 루프(EL2)에서 제2 소거 전압(Vers2)을 기판(SUB)으로 공급할 수 있다. 이 때, 제2 소거 전압(Vers2)은 제1 소거 전압(Vers1)과 비교하여 조절된 소거 전압 증가량(△Vers')만큼 높을 수 있다. 이 후, 제3 소거 루프(EL3)에서 불휘발성 메모리 장치(100)는 제2 소거 전압(Vers2)보다 조절된 소거 전압(△Vers')만큼 높은 제3 소거 전압(Vers3)을 기판(SUB)으로 인가할 수 있다. 예시적으로, 제2 및 제3 소거 루프들(EL3)은 도 5 내지 도 10을 참조하여 설명되었으므로, 이에 대한 상세한 설명은 생략된다.

상술된 본 발명의 또 다른 실시 예에 따르면, 불휘발성 메모리 장치(100)는 제1 소거 방식(예를 들어, 포스트-프로그램 방식)을 기반으로 제1 소거 루프(EL1)를 수행하고, 이 후에 제2 소거 방식(예를 들어, 소거 전압 증가량 제어 방식)을 기반으로 나머지 소거 루프들을 수행하기 때문에, 소거된 메모리 블록의 소거 산포가 개선된다. 더욱 상세하게는 불휘발성 메모리 장치(100)는 제1 소거 루프(EL1) 이후에 포스트 프로그램 수행할 수 있다. 이 후, 오프-셀 전압(Voc)을 기반으로 소거 기준 워드라인(ERS_ref WL)의 오프-셀들의 개수(OC)를 검출(다시 말해서, 소거 기준 워드라인(ERS_ref WL)의 문턱 전압 산포를 검출)하여 소거 전압 증가량(△Vers)을 조절할 수 있다. 불휘발성 메모리 장치(100)는 조절된 소거 전압 증가량(△Vers')을 기반으로 이 후 소거 루프들을 수행할 수 있다.

예시적으로, 비록 도면에 도시되지는 않았으나, 제2 소거 루프(EL2)가 수행된 이후에 소거 전압 증가량 조절 동작을 수행하여 소거 전압 증가량을 재조절할 수 있다. 즉, 제1 및 제2 소거 전압들(Vers1, Vers2)의 전압 차이 및 제2 및 제3 소거 전압들(Vers2, Vers3)의 차이가 서로 다를 수 있다.

또한, 소거 전압 증가량 조절 동작에 따라 소거 전압 증가량(△Vers) 뿐만 아니라, 소거 전압 펄스폭(Ters) 또한 조절될 수 있다. 예를 들어, 룩-업 테이블(LUT)은 오프-셀의 개수 및 소거 전압 펄스폭(Ters)의 대응관계에 대한 정보를 포함할 수 있다. 불휘발성 메모리 장치(100)는 검출된 오프-셀들의 개수를 기반으로 도 12의 제2 및 제 3 소거 전압들(Vers2, Vers3)과 같이 소거 전압 펄스폭(Ters2, Ters3)을 조절할 수 있다. 예시적으로, 검출된 오프-셀의 개수에 따라 제2 및 제 3 소거 전압들(Vers2, Vers3)의 펄스폭들(Ters2, Ters3)은 증가 또는 감소될 수 있다. 예시적으로, 오프-셀 개수가 많을수록 소거 전압 펄스폭들(Ters2, Ters3)은 증가하고, 오프-셀 개수가 적을수록 소거 전압 펄스폭들(Ters2, Ters3)은 감소할 수 있다.

예시적으로, 불휘발성 메모리 장치(100)는 소거 전압 조절 단계(Vers CTRL)에서 오프-셀들의 개수 대신 온-셀들의 개수를 검출할 수 있다. 온-셀은 기준 전압(즉, 오프-셀 전압)보다 낮은 문턱 전압을 갖는 메모리 셀들을 가리킨다. 이 경우, 불휘발성 메모리 장치(100)는 상술된 바와 유사하게 소거 전압 증가량(△Vers) 또는 소거 전압의 펄스폭(Ters)을 조절할 수 있다. 예를 들어, 온-셀들의 개수가 많을수록 소거 전압 증가량(△Vers) 또는 소거 전압의 펄스폭(Ters)은 감소하고, 온-셀들의 개수가 적을수록 소거 전압 증가량(△Vers) 또는 소거 전압의 펄스폭(Ters)은 증가할 수 있다.

도 15는 본 발명의 또 다른 실시 예에 따른 불휘발성 메모리 장치의 동작 방법을 보여주는 순서도이다. 도 1 및 도 15를 참조하면, S411 단계, S412 단계, S413 단계, 및 S420 단계는 도 11의 S311 단계, S312 단계, S313 단계 및 S320 단계를 참조하여 설명되었으므로, 이에 대한 상세한 설명은 생략된다.

S430 단계에서, 불휘발성 메모리 장치(100)는 검출된 오프셀의 개수를 기반으로 복수의 워드라인들의 전압을 조절할 수 있다. 도 11 내지 도 14를 참조하여 설명된 바와 같이 불휘발성 메모리 장치(100)는 검출된 오프-셀들의 개수를 기반으로 소거 전압 증가량(△Vers')을 조절할 수 있다.

이 때, 불휘발성 메모리 장치(100)는 이 후 소거 루프들에 적용되는 소거 전압 증가량을 조절하는 대신에, 복수의 워드라인들(WL)의 전압을 조절할 수 있다. 예를 들어, 오프-셀들의 개수를 기반으로 조절된 소거 전압 증가량(△Vers')이 미리 정해진 소거 전압 증가량(△Vers)보다 높은 경우, 불휘발성 메모리 장치(100)는 복수의 워드라인들(WL)에 소정의 음 전압을 인가할 수 있다. 오프-셀의 개수를 기반으로 조절된 소거 전압 증가량(△Vers')이 미리 정해진 소거 전압 증가량(△Vers)보다 낮은 경우, 불휘발성 메모리 장치(100)는 복수의 워드라인들(WL)에 소정의 양전압을 인가할 수 있다. 오프-셀의 개수를 기반으로 조절된 소거 전압 증가량(△Vers')이 미리 정해진 소거 전압 증가량(△Vers)과 동일한 경우, 불휘발성 메모리 장치(100)는 복수의 워드라인들(WL)에 접지 전압을 인가할 수 있다.

S441 단계에서, 불휘발성 메모리 장치(100)는 제2 소거 전압(Vers2)을 기판(SUB)으로 인가할 수 있다. 제2 소거 전압(Vers2)은 제1 소거 전압(Vers1)과 비교하여 미리 정해진 소거 전압 증가량(△Vers)만큼 높다. 그러나, S430 단계에서, 검출된 오프-셀의 개수를 기반으로 복수의 워드라인들이 전압이 조절되었으므로, 제1 메모리 블록(BLK1)의 메모리 셀들에 실제 작용되는 소거 전압은 제1 소거 전압(Vers1)보다 조절된 소거 전압 증가량(△Vers')만큼 높은 전압일 수 있다.

이 후, S442 단계, S451 단계, S452 단계, 및 S460 단계는 도 11의 S332 단계, S341 단계, S342 단계, 및 S350 단계를 참조하여 설명되었으므로, 이에 대한 상세한 설명은 생략된다.

도 16은 도 15의 불휘발성 메모리 장치의 동작 방법을 설명하기 위한 타이밍도이다. 도 1, 도 15, 및 도 16을 참조하면, 불휘발성 메모리 장치(100)는 제1 소거 루프(EL1), 포스트-프로그램(post-PGM), 및 소거 전압 제어(Vers CTRL)를 수행할 수 있다. 제1 소거 루프(EL1), 포스트-프로그램(post-PGM), 및 소거 전압 제어(Vers CTRL)는 도 3 내지 도 14를 참조하여 설명되었으므로, 이에 대한 상세한 설명은 생략된다.

도 16에 도시된 바와 같이, 불휘발성 메모리 장치(100)는 제2 소거 루프(EL2)의 소거 단계(ERS step)에서, 소거 기준 워드라인(ERS_ref WL) 및 나머지 워드라인들(Remaining WL)에 워드라인 소거 전압(Vwl_ers)을 인가할 수 있다. 워드라인 소거 전압(Vwl_ers)은 소거 전압 제어(Vers CTRL)에서 검출된 오프-셀 개수를 기반으로 결정된 전압 레벨일 수 있다. 예시적으로, 워드라인 소거 전압(Vwl_ers)은 소정의 양 전압, 접지 전압, 또는 소정의 음 전압일 수 있다.

이 때, 불휘발성 메모리 장치(100)는 제2 소거 전압(Vers2)을 기판(SUB)으로 공급한다. 제2 소거 전압(Vers2)은 제1 소거 전압(Vers1)과 비교하여 미리 정해진 소거 전압 증가량(△Vers)만큼 높다. 즉, 불휘발성 메모리 장치(100)는 소거 전압 증가량(△Vers)을 조절하는 대신에, 복수의 워드라인들(WL)의 전압을 조절하여 소거 단계(ERS step)에서 메모리 셀들에 실제 작용되는 소거 전압을 조절할 수 있다. 이 후, 불휘발성 메모리 장치(100)는 제2 소거 루프(EL2)와 유사하게 제3 소거 루프(EL3)를 수행할 수 있다.

상술된 본 발명의 또 다른 실시 예에 따르면, 불휘발성 메모리 장치(100)는 제1 소거 방식(예를 들어, 포스트-프로그램 방식)을 기반으로 제1 소거 루프를 수행하고, 이 후에 제2 소거 방식(예를 들어, 워드라인 전압 제어 방식)을 기반으로 나머지 소거 루프들을 수행하여 소거된 메모리 블록의 소거 산포를 개선시킬 수 있다. 따라서, 향상된 신뢰성을 갖는 불휘발성 메모리 장치가 제공된다.

도 17 및 도 18은 본 발명의 또 다른 실시 예에 따른 불휘발성 메모리 장치의 동작을 설명하기 위한 도면들이다. 예시적으로, 도 17은 제1 메모리 블록(BLK1)을 보여주는 회로도이고, 도 18은 불휘발성 메모리 장치(100)의 동작을 보여주는 순서도이다.

간결한 설명을 위하여, 도 17의 제1 메모리 블록(BLK1)은 도 2를 참조하여 설명되었으므로, 이에 대한 상세한 설명은 생략된다. 먼저, 도 1 및 도 17을 참조하면, 제1 메모리 블록(BLK1)은 복수의 워드라인들(WL1~WL9)과 연결된다. 제1 메모리 블록(BLK1)은 복수의 존들로 분할될 수 있다. 예를 들어, 제1 내지 제3 워드라인들(WL1~WL3)과 연결된 메모리 셀들은 제1 존(Z1)으로 분류되고, 제4 내지 제6 워드라인들(WL4~WL6)과 연결된 메모리 셀들은 제2 존(Z2)으로 분류되고, 제7 내지 제9 워드라인들(WL7~WL9)과 연결된 메모리 셀들은 제3 존(Z3)으로 분류될 수 있다. 제1 메모리 블록(BLK1)이 복수의 존들으로 분할되는 것은 제1 메모리 블록(BLK1)의 물리적 위치, 물리적 특성, 또는 메모리 셀들의 물리적 위치, 물리적 특성 등에 따라 분류될 수 있다.

예시적으로, 복수의 존들(Z1, Z2, Z3)은 각각은 서브 블록을 가리킬 수 있다. 또는 복수의 존들(Z1, Z2, Z3) 각각은 불휘발성 메모리 장치(100)의 소거 단위를 가리킬 수 있다.

다음으로, 도 1, 도 17, 및 도 18을 참조하면, 불휘발성 메모리 장치(100)는 S511 단계, S512 단계, S520 단계, 및 S530 단계를 수행할 수 있다. S511 단계, S512 단계, 및 S520 단계는 도 11의 S311 단계, S312 단계, 및 S320 단계를 참조하여 설명되었으므로, 이에 대한 상세한 설명은 생략된다.

S530 단계에서, 불휘발성 메모리 장치(100)는 복수의 존들(Z1, Z2, Z3) 각각의 소거 기준 워드라인(ERS_ref WL)의 오프-셀의 개수를 검출할 수 있다. 예를 들어, 도 17을 참조하여 설명된 바와 같이 제1 메모리 블록(BLK1)은 복수의 존들(Z1, Z2, Z3)로 분할될 수 있다. 복수의 존들(Z1, Z2, Z3) 각각은 소거 기준 워드라인(ERS_ref WL)을 포함할 수 있다. 예를 들어, 제1 존(Z1)의 소거 기준 워드라인(ERS_ref WL)은 제1 워드라인(WL1)일 수 있고, 제2 존(Z2)의 소거 기준 워드라인(ERS_ref WL)은 제4 워드라인(WL4)일 수 있고, 제3 존(Z3)의 소거 기준 워드라인(ERS_ref WL)은 제8 워드라인(WL8)일 수 있다. 복수의 존들(Z1, Z2, Z3) 각각의 소거 기준 워드라인(ERS_ref WL)은 미리 정해진 워드라인이거나 또는 랜덤하게 선택되는 워드라인일 수 있다. 불휘발성 메모리 장치(100)는 각 존들(Z1, Z2, Z3)에 포함된 소거 기준 워드라인(ERS_ref WL)의 오프셀들의 개수들을 각각 검출할 수 있다. 예시적으로, 도 12 및 도 16의 소거 전압 제어 단계(Vers CTRL)에 도시된 바와 같이 오프셀 전압(Voc)을 소거 기준 워드라인(ERS_ref WL)에 순차적으로 인가하여 오프셀들의 개수들을 각각 검출할 수 있다.

예시적으로, 복수의 존들(Z1, Z2, Z3) 각각에 포함된 소거 기준 워드라인(ERS_ref WL)은 적어도 두 개 이상일 수 있다. 이 경우, 상술된 바와 마찬가지로, 불휘발성 메모리 장치(100)는 소거 기준 워드라인들(ERS_ref WL) 각각에 순차적으로 오프셀 전압(Voc)을 인가하여 오프셀들의 개수들을 검출할 수 있다.

S540 단계에서, 불휘발성 메모리 장치(100)는 검출된 각 존들(Z1, Z2, Z3)의 오프셀의 개수들을 기반으로 각 존들(Z1, Z2, Z3)의 워드라인들의 전압들을 각각 조절한다. 예를 들어, 도 15 및 도 16을 참조하여 설명된 바와 같이 불휘발성 메모리 장치(100)는 검출된 오프-셀 개수를 기반으로 워드라인 전압을 제어할 수 있다. 이와 유사하게, 불휘발성 메모리 장치(100)는 제1 존(Z1)의 오프셀 개수를 기반으로 제1 존(Z1)에 포함된 제1 내지 제3 워드라인들(WL1~WL3)의 전압들을 제어하고, 제2 존(Z2)의 오프셀 개수를 기반으로 제1 존(Z2)에 포함된 제4 내지 제6 워드라인들(WL4~WL6)의 전압들을 제어하고, 제3 존(Z3)의 오프셀 개수를 기반으로 제3 존(Z3)에 포함된 제7 내지 제9 워드라인들(WL7~WL9)의 전압들을 제어할 수 있다.

S552 단계, S561 단계, S562 단계, 및 S570 단계는 도 15를 참조하여 설명되었으므로, 이에 대한 상세한 설명은 생략된다.

도 19는 도 18의 불휘발성 메모리 장치의 동작을 설명하기 위한 타이밍도이다. 도 19의 X축은 시간을 가리키고, Y축은 전압 레벨을 가리킨다. 도면의 간결성을 위하여, 각 존들(Z1, Z2, Z3)의 소거 기준 워드라인들(ERS_ref WL1, ERS_ref WL2, ERS_ref WL3)을 제외한 일부 워드라인들(WL), 스트링 선택 라인(SSL), 및 접지 선택 라인(GSL)의 전압 레벨들은 도 19에서 생략된다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니며, 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 및 일부 워드라인들(WL)의 전압 레벨들은 도 1 내지 도 17을 참조하여 설명된 전압 레벨들과 유사할 수 있다.

도 1, 도 17 내지 도 19를 참조하면, 불휘발성 메모리 장치(100)는 제1 소거 루프(EL1) 및 포스트-프로그램(post-PGM)을 수행할 수 있다. 이 후, 불휘발성 메모리 장치(100)는, 소거 전압 제어(Vers CTRL) 단계에서, 각 존들(Z1, Z2, Z3)의 소거 기준 워드라인들(ERS_ref WL1, ERS_ref WL2, ERS_ref WL3)의 오프셀을 검출할 수 있다. 예를 들어, 불휘발성 메모리 장치(100)는 각 존들(Z1, Z2, Z3)의 소거 기준 워드라인들(ERS_ref WL1, ERS_ref WL2, ERS_ref WL3)에 순차적으로 오프셀 전압(Voc)을 인가하여 각 존들(Z1, Z2, Z3)에 대응되는 오프셀의 개수들을 검출할 수 있다.

이 후, 불휘발성 메모리 장치(100)는 제2 소거 루프(EL2)의 소거 단계(ERS step)에서 각 존들(Z1, Z2, Z3)의 워드라인들에 각각 워드라인 소거 전압들(Vwl_ers1, Vwl_ers2, Vwl_ers3)을 인가할 수 있다. 이 때, 불휘발성 메모리 장치(100)는 제2 소거 전압(Vers2)을 기판(SUB)에 인가할 수 있다. 제2 소거 전압(Vers2)은 제1 소거 전압(Vers1)과 비교하여 미리 정해진 소거 전압(△Vers)만큼 높을 수 있다.

예시적으로, 워드라인 소거 전압들(Vwl_ers1, Vwl_ers2, Vwl_ers3)은 각 존들(Z1, Z2, Z3)의 오프셀 개수에 따라 서로 다를 수 있다. 예를 들어, 제1 존(Z1)의 오프셀의 개수가 제2 존(Z2)의 오프셀의 개수보다 많을 경우, 제1 존(Z1)으로 인가되는 워드라인 소거 전압(Vwl_ers1)은 제2 존(Z2)으로 인가되는 워드라인 소거 전압(Vwl_ers2)보다 낮을 수 있다.

이 후, 불휘발성 메모리 장치(100)는 제2 소거 루프(EL2)와 유사한 방식으로 제3 소거 루프(EL3)를 수행할 수 있다.

상술된 본 발명의 또 다른 실시 예에 따르면, 불휘발성 메모리 장치(100)는 제1 소거 방식(예를 들어, 포스트 프로그램 방식)을 기반으로 제1 소거 루프를 수행하고, 이후, 제2 소거 방식(예를 들어, 워드라인 전압 제어)을 기반으로 나머지 소거 루프들을 수행할 수 있다. 이 때, 불휘발성 메모리 장치(100)는 소거될 메모리 블록을 복수의 존들로 분류하고, 복수의 존들 각각의 워드라인들을 개별적으로 제어할 수 있다. 따라서, 소거된 메모리 블록의 소거 산포가 개선되므로, 향상된 신뢰성을 갖는 불휘발성 메모리 장치 및 그것의 동작 방법이 제공된다.

도 20은 본 발명의 또 다른 실시 예에 따른 불휘발성 메모리 시스템의 동작을 보여주는 순서도이다. 도 1, 도 2, 및 도 20을 참조하면, S611 단계에서, 불휘발성 메모리 장치(100)는 제1 소거 루프(EL1)를 수행할 수 있다.

이 후, S612 단계에서, 불휘발성 메모리 장치(100)는 제1 메모리 블록(BLK1)이 소거 패스되었는지 판별할 수 있다.

S612 단계에서 소거 패스된 경우, S613 단계에서, 불휘발성 메모리 장치(100)는 포스트-프로그램을 수행할 수 있다.

S612 단계에서 소거 패스되지 않은 경우, S621 내지 S640 단계에서, 불휘발성 메모리 장치(100)는 제2 소거 방식을 기반으로 나머지 소거 루프들을 수행할 수 있다. S621 내지 S640 단계는 도 3 내지 도 19를 참조하여 설명되었으므로, 이에 대한 상세한 설명은 생략된다. 예시적으로, 제2 소거 방식은 노멀 소거 방식, 소거 전압 증가량 제어 방식, 워드라인 전압 제어 방식 등과 같은 방식들을 포함할 수 있다.

상술된 바와 같이, 불휘발성 메모리 장치(100)는 제1 소거 루프의 패스 여부에 따라 포스트 프로그램(post-PGM)을 수행하거나, 또는 제2 소거 방식을 기반으로 나머지 소거 루프들을 수행할 수 있다. 따라서, 소거된 메모리 블록의 소거 산포가 개선되므로, 향상된 신뢰성을 갖는 불휘발성 메모리 장치 및 그것의 동작 방법이 제공된다.

상술된 본 발명의 실시 예들은 예시적인 것이며, 본 발명의 범위가 이에 한정되는 것은 아니다. 예를 들어, 제1 소거 방식을 기반으로 제1 소거 루프가 수행되고, 제2 소거 방식을 기반으로 나머지 소거 루프들이 수행되는 것으로 가정하여 설명되었으나, 본 발명의 범위가 이에 한정되는 것은 아니다. 본 발명의 기술적 사상에 따르면, 제1 소거 방식을 기반으로 복수의 소거 루프들 중 적어도 하나의 소거 루프가 수행되고, 제2 소거 방식을 기반으로 나머지 소거 루프들이 수행될 수 있다.

도 21 내지 도 23은 본 발명의 또 다른 실시 예에 따른 3차원 메모리 블록을 보여주는 도면들이다. 예시적으로, 메모리 블록(BLKa)의 도전층들의 평면도가 도 21에 도시되어 있다. 도 22는 도 21의 메모리 블록(BLKa)의 Ⅰ-Ⅰ' 선에 따른 사시단면도의 예를 보여준다. 도 23은 도 21의 Ⅰ-Ⅰ' 선에 따른 단면도의 예를 보여준다.

도 21 내지 도 23을 참조하면, 메모리 블록(BLKa)은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함한다.

기판(SUB)이 제공된다. 예시적으로, 기판(SUB)은 제 1 도전형(conductive type)을 갖는 웰(well) 일 수 있다. 예를 들면, 기판(11)은 붕소(B, Boron)와 같은 3족 원소가 주입되어 형성된 P 웰 일 수 있다. 예를 들면, 기판(SUB)은 N 웰 내에 제공되는 포켓 P 웰 일 수 있다. 이하에서, 기판(SUB)은 P 웰(또는 포켓 P 웰)인 것으로 가정한다. 그러나, 기판(SUB)은 P 도전형을 갖는 것으로 한정되지 않는다.

기판(SUB) 상에, 제 1 방향을 따라 신장된 복수의 도핑 영역들(311~313)이 제공된다. 복수의 도핑 영역들(311~313)은 기판(SUB) 상에서 제 3 방향을 따라 특정 거리만큼 이격되어 제공된다. 도 21 내지 도 23에 도시된 복수의 도핑 영역들(311~313)은 순차적으로 제 1 도핑 영역(311), 제 2 도핑 영역(312), 그리고 제 3 도핑 영역(313)으로 정의된다.

제 1 내지 제 3 도핑 영역들(311~313)은 기판(SUB)과 상이한 제 2 도전형(conductive type)을 갖는다. 예를 들면, 제 1 내지 제 3 도핑 영역들(311~313)은 N 도전형을 가질 수 있다. 이하에서, 제 1 내지 제 3 도핑 영역들(311~313)은 N 도전형을 갖는 것으로 가정한다. 그러나, 제 1 내지 제 3 도핑 영역들(311~313)은 N 도전형을 갖는 것으로 한정되지 않는다.

제 1 내지 제 3 도핑 영역들(311~313) 중 인접한 두 개의 도핑 영역들 사이에서, 복수의 절연 물질들(312, 312a)이 제 2 방향(즉, 기판과 수직한 방향)을 따라 기판(SUB) 상에 순차적으로 제공된다. 복수의 절연 물질들(212, 312a)은 제 2 방향을 따라 특정 거리만큼 이격되어 제공된다. 복수의 절연 물질들(312, 312a)은 제 1 방향을 따라 신장된다. 예시적으로, 복수의 절연 물질들(212, 212a)은 실리콘 산화막과 같은 절연 물질을 포함할 수 있다. 예시적으로, 복수의 절연 물질들(212, 212a) 중 기판(SUB)과 접촉하는 절연 물질(212a)의 두께는 다른 절연 물질들(212)의 두께보다 얇을 수 있다.

제 1 내지 제 3 도핑 영역들(311~313) 중 인접한 두 개의 도핑 영역들 사이에서, 제 1 방향을 따라 순차적으로 배치되며 제 2 방향을 따라 복수의 절연 물질들(112, 112a)을 관통하는 복수의 필라들(PL11, PL12, PL21, PL22)이 제공된다. 예시적으로, 복수의 필라들(PL11, PL12, PL21, PL22)은 절연 물질들(112, 112a)을 관통하여 기판(SUB)과 접촉할 수 있다.

예시적으로, 복수의 필라들(PL11, PL12, PL21, PL22) 각각은 다층으로 구성될 수 있다. 복수의 필라들(PL11, PL12, PL21, PL22)은 채널막들(114) 및 내부 물질들(215)을 포함할 수 있다. 복수의 필라들(PL11, PL12, PL21, PL22) 각각에서, 내부 물질 및 내부 물질을 둘러싸는 채널막이 제공될 수 있다.

채널막들(214)은 제 1 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 예를 들면, 채널막들(214)은 기판(SUB)과 동일한 도전형 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 이하에서, 채널막들(214)은 P 타입 실리콘을 포함하는 것으로 가정한다. 그러나, 채널막들(114)은 P 타입 실리콘을 포함하는 것으로 한정되지 않는다. 예를 들면, 채널막들(214)은 도전형을 갖지 않는 진성 반도체(intrinsic semiconductor)를 포함할 수 있다.

내부 물질들(115)은 절연 물질을 포함한다. 예를 들면, 내부 물질들(215)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 수 있다. 예를 들면, 내부 물질들(115)은 에어 갭(air gap)을 포함할 수 있다.

제 1 내지 제 3 도핑 영역들(311~313) 중 인접한 두 개의 도핑 영역들 사이에서, 복수의 절연 물질들(212, 212a) 및 복수의 필라들(PL11, PL12, PL21, PL22)의 노출된 표면들 상에 정보 저장막들(116)이 제공된다. 예시적으로, 정보 저장막들(116)의 두께는 절연 물질들(112, 112a) 사이의 거리보다 작을 수 있다.

제 1 내지 제 3 도핑 영역들(311~313) 중 인접한 두 개의 도핑 영역들 사이에서, 정보 저장막들(116)의 노출된 표면들 상에 도전 물질들(CM1~CM8)이 제공된다. 더 상세하게는, 절연 물질들(212, 212a) 중 상층의 절연 물질의 하부 면에 제공된 정보 저장막과 하층의 절연 물질의 상부 면에 제공된 정보 저장막 사이에, 제 1 방향을 따라 신장되는 도전 물질들(CM1~CM8)이 제공된다.

도핑 영역들(311~313) 상에서, 도전 물질들(CM1~CM8) 및 절연 물질들(212, 212a)은 워드라인 컷(WL cut)에 의해 분리될 수 있다. 예시적으로, 도전 물질들(CM1~CM8)은 금속성 도전 물질을 포함 수 있다. 도전 물질들(CM1~CM8)은 폴리 실리콘 등과 같은 비금속성 도전 물질을 포함할 수 있다.

복수의 필라들(PL11, PL12, PL21, PL22) 상에 복수의 드레인들(320)이 제공된다. 예시적으로, 드레인들(320)은 제 2 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 예를 들면, 드레인들(320)은 N 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 이하에서, 드레인들(320)은 N 타입 실리콘을 포함하는 것으로 가정한다. 그러나, 드레인들(320)은 N 타입 실리콘을 포함하는 것으로 한정되지 않는다. 예시적으로, 드레인들(320)은 필라들(PL11, PL12, PL21, PL22)의 채널막들(114)의 상부로 확장될 수 있다.

드레인들(320) 상에, 제 3 방향으로 신장되며, 제 1 방향을 따라 특정 거리만큼 이격된 비트라인들(BL1, BL2)이 제공된다. 비트라인들(BL1, BL2)은 드레인들(320)과 연결된다. 예시적으로, 드레인들(320) 및 비트라인들(BL1, BL2)은 콘택 플러그들(미도시)을 통해 연결될 수 있다. 예시적으로, 비트라인들(BL1, BL2)은 금속성 도전 물질들을 포함할 수 있다. 예시적으로, 비트라인들(BL1, BL2)은 폴리 실리콘 등과 같은 비금속성 도전 물질들을 포함할 수 있다.

이하에서, 메모리 블록(BLKa)의 필라들(PL11, PL12, PL21, PL22)의 행들 및 열들이 정의된다. 예시적으로, 도전 물질들(CM1~CM8)의 분리 여부에 따라, 필라들(PL11, PL12, PL21, PL22)의 행들이 정의된다. 도 5 내지 도 7에서, 도전 물질들(CM1~CM8)은 제 2 도핑 영역(312)을 중심으로 분리되어 있다.

제 1 도핑 영역(311) 및 제 2 도핑 영역(312) 사이에 제공되는 도전 물질들(CM1~CM8)과 정보 저장막들(116)을 통해 결합된 필라들(PL11, PL12)이 제 1 행의 필라들로 정의된다. 제 2 도핑 영역(312) 및 제 3 도핑 영역(313) 사이에 제공되는 도전 물질들(CM1~CM8)과 정보 저장막들(116)을 통해 결합된 필라들(PL21, PL22)이 제 2 행의 필라들로 정의된다.

비트라인들(BL1, BL2)에 따라, 필라들(PL11, PL12, PL21, PL22)의 열들이 정의된다. 제 1 비트라인(BL1)과 드레인(320)을 통해 연결된 필라들(PL11, PL21)이 제 1 열의 필라들로 정의된다. 제 2 비트라인(BL2)과 드레인(320)을 통해 연결된 필라들(PL12, PL22)이 제 2 열의 필라들로 정의된다.

이하에서, 도전 물질들(CM1~CM8)의 높이들이 정의된다. 도전 물질들(CM1~CM8)은 기판(SUB)으로부터의 순서에 따라, 제 1 내지 제 8 높이를 갖는 것으로 정의된다. 기판(SUB)과 가장 인접한 제 1 도전 물질들(CM1)은 제 1 높이를 갖는다. 비트라인들(BL1, BL2)과 가장 인접한 제 8 도전 물질들(CM8)은 제 8 높이를 갖는다.

필라들(PL11, PL12, PL21, PL22) 각각은 인접한 정보 저장막들(116), 그리고 인접한 도전 물질들(CM1~CM8)과 함께 하나의 셀 스트링을 구성한다. 즉, 필라들(PL11, PL12, PL21, PL22)은 정보 저장막들(116) 및 복수의 도전 물질들(CM1~CM8)과 함께 복수의 셀 스트링들을 형성한다.

셀 스트링들 각각은 기판과 수직한 방향으로 적층된 복수의 셀 트랜지스터들(MT)을 포함한다. 셀 트랜지스터들(MT)은 도 24를 참조하여 더 상세하게 설명된다. 예시적으로, 셀 트랜지스터(MT)는 전하 트랩 플래시(CTF; Charge Trap Flash) 메모리 셀일 수 있다.

도 24는 도 23의 셀 트랜지스터들(MT) 중 하나를 보여주는 확대도이다. 예시적으로, 제 1 행 제 1 열의 필라(PL11)에 대응하는 복수의 셀 트랜지스터들(MT) 중 제 5 높이를 갖는 셀 트랜지스터가 도시되어 있다.

도 21 내지 도 24를 참조하면, 셀 트랜지스터(MT)는 제 5 도전 물질(CM5), 제 5 도전 물질(CM5)에 인접한 필라(PL11)의 부분, 그리고 제 5 도전 물질(CM5)과 필라(PL11) 사이에 제공되는 정보 저장막으로 구성된다.

정보 저장막들(116)은 도전 물질들(CM1~CM8) 및 필라(PL11, PL12, PL21, PL22)의 사이로부터 도전 물질들(CM1~CM8)의 상면들 및 하면들로 신장된다. 정보 저장막들(116)은 제 1 내지 제 3 서브 절연막들(217, 218, 219)을 포함한다.

셀 트랜지스터들(MT)에서, 필라들(PL11, PL12, PL21, PL22)의 채널막들(214)은 기판(SUB)과 동일한 P 타입 실리콘을 포함할 수 있다. 채널막들(214)은 셀 트랜지스터들(MT)에서 바디(body)로 동작한다. 채널막들(114)은 기판(111)과 수직한 방향으로 형성되어 있다. 따라서, 필라들(PL11, PL12, PL21, PL22)의 채널막들(214)은 수직 바디로 동작하는 것으로 정의된다. 또한, 필라들(PL11, PL12, PL21, PL22)의 채널막들(114)에 형성되는 채널들은 수직 채널들인 것으로 정의된다.

필라들(PL11, PL12, PL21, PL22)에 인접한 제 1 서브 절연막들(117)은 터널링 절연막들로 동작한다. 예를 들면, 필라들(PL11, PL12, PL21, PL22)에 인접한 제 1 서브 절연막들(217)은 열산화막을 포함할 수 있다. 제 1 서브 절연막들(217)은 실리콘 산화막을 포함할 수 있다.

제 2 서브 절연막들(118)은 전하 저장막들로 동작한다. 예를 들면, 제 2 서브 절연막들(218)은 전하 포획막들로 동작할 수 있다. 예를 들면, 제 2 서브 절연막들(218)은 질화막 또는 금속 산화막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)을 포함할 수 있다. 제 2 서브 절연막들(118)은 실리콘 질화막을 포함할 수 있다.

도전 물질들(CM1~CM8)에 인접한 제 3 서브 절연막들(219)은 블로킹 절연막들로 동작한다. 예시적으로, 제 3 서브 절연막들(219)은 단일층 또는 다층으로 형성될 수 있다. 제 3 서브 절연막들(219)은 제 1 및 제 2 서브 절연막들(217, 218) 보다 높은 유전상수를 갖는 고유전막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)일 수 있다. 제 3 서브 절연막들(119)은 실리콘 산화막을 포함할 수 있다.

예시적으로, 제 1 내지 제 3 서브 절연막들(217~219)은 ONO (oxide-nitride-oxide)를 구성할 수 있다.

복수의 도전 물질들(CM1~CM8)은 게이트들(또는 제어 게이트들)로 동작한다.

즉, 게이트(또는 제어 게이트)로 동작하는 복수의 도전 물질들(CM1~CM8), 블로킹 절연막들로 동작하는 제 3 서브 절연막들(219), 전하 저장막들로 동작하는 제 2 서브 절연막들(118), 터널링 절연막들로 동작하는 제 1 서브 절연막들(217), 그리고 수직 바디로 동작하는 채널막들(214)은 셀 트랜지스터들(MT)로 동작한다. 예시적으로, 셀 트랜지스터들(MT)은 전하 포획형 셀 트랜지스터들일 수 있다.

셀 트랜지스터들(MT)은 높이에 따라 상이한 용도로 사용될 수 있다. 예를 들면, 셀 트랜지스터들(MT) 중 상부에 제공되는 적어도 하나의 셀 트랜지스터는 스트링 선택 트랜지스터(SST)로 사용될 수 있다. 셀 트랜지스터들(MT) 중 하부에 제공되는 적어도 하나의 셀 트랜지스터는 접지 선택 트랜지스터(GST)로 사용될 수 있다. 나머지 셀 트랜지스터들은 메모리 셀 및 더미 메모리 셀로 사용될 수 있다.

도전 물질들(CM1~CM8)은 행 방향(제 1 방향)을 따라 신장되어 복수의 필라들(PL11, PL12 또는 PL21, PL22)에 결합된다. 즉, 도전 물질들(CM1~CM8)은 동일한 행의 필라들(PL11, PL12 또는 PL21, PL22)의 셀 트랜지스터들(MT)을 서로 연결하는 도전 라인들을 구성한다.

예시적으로, 도전 물질들(CM1~CM8)은 높이에 따라 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 워드라인(WL), 또는 더미 워드라인(DWL)으로 사용될 수 있다.

도 25는 도 21 내지 도 24를 참조하여 설명된 3차원 메모리 블록을 예시적으로 보여주는 등가 회로도이다. 도 25를 참조하면, 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11, CS12, CS21, CS22)을 포함한다. 복수의 셀 스트링들(CS11, CS12, CS21, CS22)은 행 방향 및 열 방향을 따라 배열되어 행들 및 열들을 형성할 수 있다.

복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 복수의 셀 트랜지스터들을 포함할 수 있다. 복수의 셀 트랜지스터들은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1~MC8), 및 접지 선택 트랜지스터(GST)를 포함한다. 스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL; String Selection Line)에 연결된다. 스트링 선택 라인(SSL)은 제 1 및 제 2 스트링 선택 라인들(SSL1, SSL2)로 분리된다. 복수의 메모리 셀들(MC1~MC8)은 각각 워드라인들(WL1~WL8)에 연결된다. 동일 높이의 워드라인은 공통으로 연결되어 있다. 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 연결된다. 각 셀 스트링은 비트라인(BL) 및 공통 소스 라인(CSL) 사이에 연결된다. 즉, 스트링 선택 트랜지스터(SST)는 비트라인(BL)과 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)과 연결된다.

동일한 열에 배치된 셀 스트링들은 동일한 비트라인과 연결된다. 예를 들어, 셀 스트링들(CS11, CS21)은 제 1 비트라인(BL1)과 연결된다. 셀 스트링들(CS12, CS22)은 제 2 비트라인(BL2)과 연결된다.

동일한 행에 배치된 셀 스트링들은 동일한 스트링 선택 라인과 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)은 제 1 스트링 선택 라인(SSL1)과 연결된다. 셀 스트링들(CS21, CS22)은 제 2 스트링 선택 라인(SSL2)과 연결된다.

예시적으로, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 기판(미도시)과 수직한 방향으로 적층된다. 예를 들어, 접지 선택 트랜지스터(GST), 복수의 메모리 셀들(MC11~MC8), 및 스트링 선택 트랜지스터(SST)는 기판(미도시)과 수직한 방향으로 적층되어 형성된다. 예시적으로, 복수의 메모리 셀들은 전하 포획 플래시(CTF; Charge Trap Flash) 메모리 셀들로 구성될 수 있다.

도 21 내지 도 25에 도시된 메모리 블록(BLKa)은 예시적인 것이다. 본 발명의 기술적 사상은 도 2에 도시된 메모리 블록(BLKa)에 한정되지 않는다. 예를 들어, 셀 스트링들의 행들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 행들의 수가 변경됨에 따라, 셀 스트링들의 행들에 연결되는 스트링 선택 라인들 또는 접지 선택 라인의 수, 그리고 하나의 비트라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.

셀 스트링들의 열들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 열들의 수가 변경됨에 따라, 셀 스트링들의 열들에 연결되는 비트라인들의 수, 그리고 하나의 스트링 선택 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.

셀 스트링들의 높이는 증가 또는 감소될 수 있다. 예를 들어, 셀 스트링들 각각에 적층되는 메모리 셀들의 수는 증가 또는 감소될 수 있다. 셀 스트링들 각각에 적층되는 메모리 셀들의 수가 변경됨에 따라, 워드라인들의 수 또한 변경될 수 있다. 예를 들어, 셀 스트링들 각각에 제공되는 스트링 선택 트랜지스터 또는 접지 선택 트랜지스터의 수는 증가될 수 있다. 셀 스트링들 각각에 제공되는 스트링 선택 트랜지스터 또는 접지 선택 트랜지스터의 수가 변경됨에 따라, 스트링 선택 라인 또는 접지 선택 라인의 수 또한 변경될 수 있다. 스트링 선택 트랜지스터 또는 접지 선택 트랜지스터의 수가 증가되면, 스트링 선택 트랜지스터들 또는 접지 선택 트랜지스터들은 메모리 셀들(MC1~MC8)과 같은 형태로 적층될 수 있다.

예시적으로, 쓰기 및 읽기는 셀 스트링들(CS11, CS21, CS12, CS22)의 행의 단위로 수행될 수 있다. 스트링 선택 라인들(SSL1, SSL2)에 의해 셀 스트링들(CS11, CS21, CS12, CS22)이 하나의 행 단위로 선택될 수 있다.

셀 스트링들(CS11, CS21, CS12, CS22)의 선택된 행에서, 쓰기 및 읽기는 페이지의 단위로 수행될 수 있다. 페이지는 하나의 워드라인에 연결된 메모리 셀들의 하나의 행일 수 있다. 셀 스트링들(CS11~CS21, CS12~CS22)의 선택된 행에서, 메모리 셀들은 워드라인들(WL1~WL8)에 의해 페이지의 단위로 선택될 수 있다. 예시적으로, 소거는 메모리 블록(BLKa) 단위로 수행될 수 있다.

예시적으로, 도 1 내지 도 20을 참조하여 설명된 불휘발성 메모리 장치(100)의 동작 방법은 도 21 내지 도 25를 참조하여 설명된 메모리 블록(BLKa)에 적용될 수 있다. 예를 들어, 불휘발성 메모리 장치(100)는 메모리 블록(BLKa)을 소거하기 위하여 복수의 소거 루프들을 수행할 수 있다. 이 때, 불휘발성 메모리 장치(100)는 제1 소거 방식(예를 들어, 포스트 프로그램)을 기반으로 제1 소거 루프를 수행하고, 제2 소거 방식(예를 들어, 노멀 소거 방식 소거 전압 증가량 조절 방식, 워드라인 전압 조절 방식 등)을 기반으로 나머지 소거 루프들을 수행할 수 있다.

도 26은 본 발명에 따른 불휘발성 메모리 장치가 적용된 불휘발성 메모리 시스템을 예시적으로 보여주는 블록도이다. 도 26을 참조하면, 불휘발성 메모리 시스템(1000)은 메모리 컨트롤러(1100) 및 불휘발성 메모리 장치(1200)를 포함한다.

메모리 컨트롤러(1100)는 외부 장치(예를 들어, 호스트, AP 등)의 요청에 따라 불휘발성 메모리 장치(1200)를 제어할 수 있다. 예를 들어, 메모리 컨트롤러(1100)는 불휘발성 메모리 장치(1200)에 저장된 데이터(DATA)를 읽기 위하여 어드레스(ADDR), 커맨드(CMD), 및 제어 신호(CTRL)를 불휘발성 메모리 장치(1200)로 전송할 수 있다. 불휘발성 메모리 장치(1200)는 메모리 컨트롤러(1100)로부터 수신된 신호들에 응답하여 데이터(DATA)를 메모리 컨트롤러(1100)로 전달할 수 있다.

메모리 컨트롤러(1100)는 불휘발성 메모리 장치(1200)에 데이터(DATA)를 저장하기 위하여 어드레스(ADDR), 커맨드(CMD), 제어 신호(CTRL), 및 데이터(DATA)를 불휘발성 메모리 장치(1200)로 전송할 수 있다. 불휘발성 메모리 장치(1200)는 메모리 컨트롤러(1100)로부터 수신된 신호들에 응답하여 수신된 데이터(DATA)를 저장할 수 있다.

불휘발성 메모리 장치(1200)는 도 1 내지 도 25을 참조하여 설명된 불휘발성 메모리 장치일 수 있다. 즉, 불휘발성 메모리 장치(1200)는 제1 소거 방식을 기반으로 복수의 소거 루프들 중 적어도 하나를 수행하고, 제2 소거 방식을 기반으로 나머지 소거 루프들을 수행함으로써 소거 동작을 수행할 수 있다.

도 27은 본 발명의 실시 예들에 따른 불휘발성 메모리 시스템이 적용된 메모리 카드 시스템을 보여주는 블록도이다. 도 27을 참조하면, 메모리 카드 시스템(2000)은 컨트롤러(2100), 불휘발성 메모리(2200), 및 커넥터(2300)를 포함한다.

컨트롤러(2100)는 불휘발성 메모리(2200)와 연결된다. 컨트롤러(2100)는 불휘발성 메모리(2200)를 액세스하도록 구성된다. 예를 들어, 컨트롤러(2100)는 불휘발성 메모리(2200)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(2100)는 불휘발성 메모리(2200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(2100)는 불휘발성 메모리(2200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.

예시적으로, 컨트롤러(2100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.

컨트롤러(2100)는 커넥터(2200)를 통해 외부 장치와 통신할 수 있다. 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 컨트롤러(2100)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.

예시적으로, 불휘발성 메모리(2200)는 EPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 불휘발성 메모리 소자들로 구현될 수 있다.

예시적으로, 컨트롤러(2100) 또는 불휘발성 메모리(2200)는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다. 또는, 불휘발성 메모리(2200)는 복수의 불휘발성 메모리 칩들을 포함하고, 복수의 불휘발성 메모리 칩들은 상술된 패키지 방식들을 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.

예시적으로, 컨트롤러(2100) 및 불휘발성 메모리(2200)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(2100) 및 불휘발성 메모리(2200)는 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 컨트롤러(2100) 및 불휘발성 메모리(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(2100) 및 불휘발성 메모리(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.

예시적으로, 불휘발성 메모리(2200)는 도 1 내지 도 25를 참조하여 설명된 불휘발성 메모리 장치일 수 있다. 즉, 불휘발성 메모리 장치(2200)는 도 1 내지 도 25를 참조하여 설명된 소거 동작을 기반으로 메모리 블록들을 소거할 수 있다.

도 28은 본 발명에 따른 불휘발성 메모리 시스템이 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다. 도 28을 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호(SIG)를 주고 받고, 전원 커넥터(3002)를 통해 전원(PWR)을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.

SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호(SIG)는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호(SIG)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.

보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.

버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 불휘발성 메모리들을 포함할 수 있다.

예시적으로, 불휘발성 메모리들(3221~322n)은 불휘발성 메모리 장치(1200)는 도 1 내지 도 25를 참조하여 설명된 불휘발성 메모리 장치일 수 있다. 즉, 불휘발성 메모리들(3221~322n)은 도 1 내지 도 25를 참조하여 설명된 소거 방법을 기반으로 메모리 블록들을 소거할 수 있다.

도 29는 본 발명에 따른 불휘발성 메모리 시스템이 적용된 사용자 시스템을 보여주는 블록도이다. 도 29는 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(3100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.

애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.

메모리 모듈(4200)은 사용자 시스템(30000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR3 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 불휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.

네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, WI-DI 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.

스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 불휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.

예시적으로, 스토리지 모듈(4400)은 복수의 불휘발성 메모리 장치들을 포함할 수 있고, 복수의 불휘발성 메모리 장치들은 도 1 내지 도 25를 참조하여 설명된 불휘발성 메모리 장치일 수 있다. 즉, 스토리지 모듈(4400)에 포함된 불휘발성 메모리 장치는 도 1 내지 도 25를 참조하여 설명된 소거 방법을 기반으로 메모리 블록들을 소거할 수 있다.

사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(3500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.

상술된 본 발명의 실시 예들에 따르면, 불휘발성 메모리 장치는 복수의 소거 루프들을 수행하여, 메모리 블록을 소거한다. 이 때, 불휘발성 메모리 장치는 제1 소거 방식을 기반으로 복수의 소거 루프들 중 적어도 하나의 소거 루프를 수행하고, 제2 소거 방식을 기반으로 나머지 소거 루프들을 수행할 수 있다. 제1 및 제2 소거 방식들은 소거 산포를 모으기 위한 다양한 소거 방식들(예를 들어, 프리-프로그램, 포스트-프로그램, 소거 전압 증가량 조절, 워드라인 전압 조절 등)을 포함할 수 있다. 즉, 복수의 소거 루프들을 수행하는 하나의 소거 동작에서 서로 다른 두가지의 소거 방식을 사용함으로써 소거된 메모리 블록의 소거 산포를 개선할 수 있다. 따라서, 향상된 신뢰성을 갖는 불휘발성 메모리 장치 및 그것의 동작 방법이 제공된다.

본 발명의 상세한 설명에서는 구체적인 실시 예들에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.

100 : 불휘발성 메모리 장치
BLK1 : 제1 메모리 블록
EL1, EL2, EL3 : 제1 내지 제3 소거 루프들
ERS step : 소거 단계
VFY step : 소거 검증 단계
post-PGM : 포스트-프로그램
Vers CTRL : 소거 전압 제어 단계

Claims

복수의 소거 루프들을 순차적으로 수행하여 메모리 블록을 소거하는 불휘발성 메모리 장치의 동작 방법에 있어서,
상기 복수의 소거 루프들 중 제1 소거 루프를 수행하는 단계;
상기 제1 소거 루프가 수행된 이후에, 상기 메모리 블록에 대한 포스트-프로그램 동작을 수행하는 단계;
상기 메모리 블록의 복수의 워드라인들 중 제1 워드라인 존에 포함된 제1 워드라인들 중 제1 소거 기준 워드라인과 연결된 메모리 셀들 중 오프 셀 전압보다 높은 문턱 전압을 갖는 제1 오프 셀들을 검출하는 단계;
상기 메모리 블록의 상기 복수의 워드라인들 중 제2 워드라인 존에 포함된 제2 워드라인들 중 제2 소거 기준 워드라인과 연결된 메모리 셀들 중 상기 오프 셀 전압보다 높은 문턱 전압을 갖는 제2 오프 셀들을 검출하는 단계;
상기 검출된 제1 오프 셀들의 개수를 기반으로 상기 제1 워드라인 존에 포함된 상기 제1 워드라인들로 인가될 제1 워드라인 소거 전압을 조정하고, 상기 검출된 제2 오프 셀들의 개수를 기반으로 상기 제2 워드라인 존에 포함된 상기 제2 워드라인들로 인가될 제2 워드라인 소거 전압을 조정하는 단계;
상기 조정된 제1 및 제2 워드라인 소거 전압들을 사용하여 상기 복수의 소거 루프들 중 제2 소거 루프를 수행하는 단계를 포함하고,
상기 포스트-프로그램 동작은 상기 제1 소거 루프 및 상기 제2 소거 루프 사이에서만 수행되고,
상기 제1 소거 루프는 제1 소거 전압을 기판으로 인가하여 상기 메모리 블록을 소거하는 제1 소거 동작 및 소거 검증 전압을 사용하여 상기 메모리 블록의 소거 상태를 검증하는 제1 소거 검증 동작을 포함하고,
상기 제2 소거 루프는 상기 제1 소거 전압에서 소거 전압 증가량만큼 증가한 제2 소거 전압을 상기 기판으로 인가하고, 상기 제1 워드라인 소거 전압을 상기 제1 워드라인들로 인가하고, 상기 제2 워드라인 소거 전압을 상기 제2 워드라인들로 인가하여 상기 메모리 블록을 소거하는 제2 소거 동작 및 상기 소거 검증 전압을 사용하여 상기 메모리 블록의 소거 상태를 검증하는 제2 소거 검증 동작을 포함하는 동작 방법.
삭제
제 1 항에 있어서,
상기 검출된 제1 오프 셀들의 개수 및 상기 검출된 제2 오프 셀들의 개수를 기반으로 소거 전압의 펄스 폭을 조정하는 단계를 더 포함하고,
상기 제2 소거 전압은 상기 조정된 펄스 폭만큼 상기 메모리 블록의 기판으로 제공되는 동작 방법.
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