KR100874920B1 - 셀 사이의 커플링에 의한 영향을 감소시킨 플래시 메모리장치 및 그 구동방법 - Google Patents

셀 사이의 커플링에 의한 영향을 감소시킨 플래시 메모리장치 및 그 구동방법 Download PDF

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Abstract

셀 사이의 커플링에 의해 발생되는 문턱전압 분포의 변동을 최소화하여 독출동작시 신뢰성을 향상시킬 수 있는 플래시 메모리 장치 및 그 구동방법이 개시된다. 상기 플래시 메모리 장치의 프로그램 방법에 따르면, 메모리 셀들을 소거하는 단계와, 소거된 메모리 셀들의 문턱전압을 조절하기 위한 포스트 프로그램(Post-Program) 동작을 수행하는 단계 및 상기 포스트 프로그램된 메모리 셀들에 대하여 메인 프로그램 동작을 수행하는 단계를 구비하며, 상기 포스트 프로그램 동작을 수행하는 단계는, 소거된 상태의 메모리 셀의 문턱전압과 프로그램된 상태의 메모리 셀의 문턱전압의 레벨 차이를 감소시키기 위하여, 소거된 상태의 메모리 셀의 문턱전압을 증가시키는 것을 특징으로 한다.

Description

셀 사이의 커플링에 의한 영향을 감소시킨 플래시 메모리 장치 및 그 구동방법{Flash Memory Device with reduced effect of coupling among cells and Operating Method for the same}
도 1a은 일반적인 낸드(NAND)형 플래시 메모리에 구비되는 메모리 셀 구조를 나타내는 회로도이다.
도 1b은 일반적인 노어(NOR)형 플래시 메모리에 구비되는 메모리 셀 구조를 나타내는 회로도이다.
도 2는 2-비트 멀티레벨 셀에서의 프로그램 동작을 단계별로 나타낸 도면이다.
도 3은 3-비트 멀티레벨 셀에서의 프로그램 동작을 단계별로 나타낸 도면이다.
도 4는 본 발명에 적용되는 플래시 메모리 장치의 일예를 나타내는 블록도이다.
도 5a는 본 발명의 일실시예에 따른 플래시 메모리 장치에 있어서, 멀티레벨 셀을 프로그램하는 동작의 일예를 단계별로 나타낸 도면이다.
도 5b는 셀 간 커플링을 유발하는 전압레벨을 나타내는 도면이다.
도 6은 본 발명의 일실시예에 따른 플래시 메모리 장치에 있어서, 멀티레벨 셀을 프로그램하는 동작의 다른 예를 단계별로 나타낸 도면이다.
도 7은 플래시 메모리 장치의 독출동작을 나타내기 위한 회로도이다.
도 8은 도 7의 회로 동작에 관련된 각종 노드 및 신호의 전압레벨을 나타내는 파형도이다.
도 9는 본 발명의 일실시예에 따른 플래시 메모리 장치의 구동방법을 나타내는 플로우차트이다.
* 도면의 주요부분에 대한 부호의 설명 *
100: 플래시 메모리 장치 110: 메모리 셀 어레이
121: 프리차지부 122: 감지증폭부
123: 입출력 버퍼 124: 기입 드라이버
130: 제어로직 140: 패스/페일 검출부
150: 워드라인 전압 발생부
본 발명은 플래시 메모리 장치 및 그 구동방법에 관한 것으로서, 더 자세하게는 셀 사이의 커플링에 의해 발생되는 문턱전압 분포의 변동을 최소화할 수 있는 플래시 메모리 장치 및 그 구동방법에 관한 것이다.
불휘발성 메모리 중에서 주로 사용되는 플래시 메모리는, 전기적으로 데이터를 삭제하거나 다시 기록할 수 있는 비휘발성 기억 소자로서, 마그네틱 디스크 메 모리를 기반으로 하는 저장 매체에 비해 전력 소모가 적으면서도 하드 디스크와 같이 액세스 타임(Access Time)이 빠른 특징을 갖는다.
플래시 메모리는 셀과 비트라인의 연결 상태에 따라 노어(NOR)형과 낸드(NAND)형으로 구분된다. 노어(NOR)형 플래시 메모리는 1개의 비트라인에 2개 이상의 셀 트랜지스터가 병렬로 연결된 형태로서, 채널 핫 일렉트론(channel hot electron) 방식을 사용하여 데이터를 저장하고, F-N 터널링(Fowler-Nordheim tunneling) 방식을 사용하여 데이터를 소거한다. 또한, 낸드(NAND)형 플래시 메모리는 1개의 비트 라인에 2개 이상의 셀 트랜지스터가 직렬로 연결된 형태로서, F-N 터널링 방식을 사용하여 데이터를 저장 및 소거한다. 일반적으로, 노어(NOR)형 플래시 메모리는 전류 소모가 크기 때문에 고집적화에는 불리하지만, 고속화에 용이하게 대처할 수 있는 장점이 있고, 낸드(NAND)형 플래시 메모리는 노어형 플래시 메모리에 비해 적은 셀 전류를 사용하기 때문에, 고집적화에 유리한 장점이 있다.
도 1a은 일반적인 낸드(NAND)형 플래시 메모리에 구비되는 메모리 셀 구조를 나타내는 회로도이다. 도 1에는, 다수의 워드라인(WL11 내지 WL14) 및 다수의 메모리 셀들(M11~M14)이 도시되며, 상기 다수의 메모리 셀들(M11~M14)은 선택용 트랜지스터들(ST1, ST2)과 함께 스트링(string) 구조를 이루고, 비트라인(BL)과 접지전압(VSS) 사이에 직렬로 연결된다. 적은 셀 전류를 사용하므로, 낸드(NAND)형의 불휘발성 반도체 메모리 장치는, 1개의 워드라인에 연결된 모든 메모리셀에 대한 프로그램(program)을 1번의 프로그램 동작에서 수행한다.
도 1b는 일반적인 노어(NOR)형 플래시 메모리에 구비되는 메모리 셀 구조를 나타내는 회로도이다. 도시된 바와 같이, 노어(NOR)형의 불휘발성 반도체 메모리 장치의 경우에는, 각각의 메모리 셀들(M21 내지 M26)이 비트라인(BL1,BL2)과 소스 라인(CSL) 사이에 연결된다. 노어(NOR)형 플래시 메모리의 경우 프로그램 동작 수행시 전류 소모가 크게 발생하므로, 1 번의 프로그램 동작에서 일정한 개수의 메모리 셀에 대하여 프로그램 동작이 수행된다.
한편, 플래시 메모리의 저장용량을 증가시키는 방법중의 하나로서 멀티레벨 셀(Multi Level Cell, MLC) 기술이 있다. MLC 기술은 하나의 셀을 여러 단계의 문턱전압으로 프로그램하여, 하나의 메모리 셀에 2 이상의 멀티비트를 저장하는 것으로서, 하나의 메모리 셀에 하나의 비트만을 저장하는 싱글레벨 셀(Single Level Cell, SLC) 기술과 구분된다.
하나의 셀 당 2-비트의 데이터를 저장하는 MLC 프로그램 방법에 따르면, 하나의 메모리 셀은 '11','10','01','00' 상태들 중 어느 하나의 상태를 갖게 된다. '11' 상태의 메모리 셀은 소거된 셀이며 가장 낮은 문턱전압을 갖는다. '10','01','00' 상태의 메모리 셀은 프로그램된 셀이며, '11' 상태보다 높은 문턱전압을 갖는다. 반면에, 하나의 셀 당 3-비트의 데이터를 저장하는 MLC 프로그램 방법에 따르면, 하나의 메모리 셀은 '111','110','101','100','011','010','001','000' 상태들 중 어느 하나의 상태를 갖게 된다. '111' 상태의 메모리 셀은 소거된 셀이며 가장 낮은 문턱전압을 갖는다. 나머지 상태의 메모리 셀은 프로그램된 셀이며, '111' 상태보다 높은 문턱전압을 갖는다.
도 2는 2-비트 멀티레벨 셀에서의 프로그램 동작을 단계별로 나타낸 도면이다. 도 2에서 (a)는 LSB 데이터를 프로그램하는 동작을 나타낸 것으로서, (a)와 같은 LSB 프로그램 동작이 수행되면 일부의 셀들은 LSB 데이터 "1" 값을 가지며, 다른 일부의 셀들은 LSB 데이터 "0" 값을 갖게 된다. ISPP(Incremental Step Pulse Program) 프로그램 전압을 워드라인으로 인가하여 프로그램 동작을 수행하는 경우, LSB 데이터를 프로그램함에 있어서 프로그램 속도를 빠르게 하기 위하여 전압 스텝(stepping)을 크게 할 수 있다. 이 경우 프로그램된 셀들의 문턱 전압 분포는 넓은 분포를 갖게 된다.
이후 (b)에 도시된 바와 같이 LSB 프로그램된 셀들은, 인접한 셀들이 프로그램되는 과정에서 셀 사이의 커플링에 의한 영향에 따라 문턱 전압 분포가 넓어지게 된다.
(c)는 MSB 데이터를 프로그램하는 동작을 나타내는 것으로서, LSB 데이터가 "1" 상태에 있는 셀들중 MSB 데이터 "0"이 로딩된 셀은 "01" 상태로 이동하게 되고, MSB 데이터 "1"이 로딩된 셀은 "11" 상태로 남아있게 된다. 또한 이와 유사하게, LSB 데이터가 "0" 상태에 있는 셀들중 MSB 데이터 "0"이 로딩된 셀은 "00" 상태로 이동하게 되고, MSB 데이터 "1"이 로딩된 셀은 "10" 상태로 이동하게 된다.
(d)는 셀간의 커플링 효과로 인하여 MSB 프로그램된 셀들의 문턱전압 분포가 넓어지는 것을 보여준다. 즉, MSB 프로그램된 소정의 셀에 대하여, 이에 인접한 셀을 MSB 프로그램하여 문턱전압을 변동시키는 경우, 이에 따른 커플링 효과로 인하여 상기 소정의 셀의 문턱전압의 레벨이 변동하게 된다. (d)에서는 그 일예로서, 인접한 셀의 문턱전압이 증가함에 따라, 커플링 효과로 인하여 문턱전압의 크기가 커지는 방향으로 문턱 전압 분포가 변동하는 것을 나타낸다.
도 3은 3-비트 멀티레벨 셀에서의 프로그램 동작을 단계별로 나타낸 도면이다. 도 3의 (a) 내지 (d)에 도시된 문턱전압 분포는 도 2에 도시된 바와 유사하며, 상기 (a) 내지 (d) 과정을 거쳐 메모리 셀에 LSB 데이터(제1 데이터) 및 제2 데이터가 프로그램된다.
제2 프로그램 동작 이후 (e)에 도시된 바와 같이 제3 프로그램 동작이 수행되며, 이에 따라 메모리 셀은 8 레벨, 즉 3 비트의 데이터를 저장하게 된다. 이후 (f)에 도시된 바와 같이 인접한 셀에 대한 프로그램이 진행됨에 따라, 셀 간 커플링으로 인하여 문턱전압 분포가 넓어지게 된다.
셀 간의 커플링에 의한 문턱 전압의 변화량은, 인접한 셀의 프로그램시의 문턱 전압 변화량에 비례하며, 특히 각 상태간 이동에 있어서 가장 크게 문턱전압이 변화하는 경우의 문턱전압 변화량에 비례하여 셀 간의 커플링 효과가 나타난다. 도 3에서, 소거된 셀의 문턱전압 분포에 해당하는 "111" 상태의 분포는, 통상의 NAND 플래시 메모리의 소거방법을 적용할 경우 약 -3V를 중심으로 넓은 분포를 갖는다.
또한 도 3의 (d) 및 (e)를 참조하면, "11"에서 "011"로 프로그램 하는 경우에 문턱전압 변화량이 가장 크게 나타나게 되며, 이에 따라 셀 간의 커플링에 의한 문턱전압의 변화량은, 대체적으로 인접한 셀이 "11"에서 "011"로 프로그램 되는 경우의 문턱전압의 변화량에 비례하여 나타나게 된다.
멀티레벨 셀을 프로그램하는 경우 문턱전압의 분포가 커짐에 따라 데이터 상 태 사이의 간격이 좁아지게 되면, 데이터의 독출 결과의 신뢰성이 낮아지게 된다. 특히 하나의 셀에 저장되는 비트의 수가 많아지게 되면, 상기와 같은 셀 간 커플링으로 인한 문턱전압 분포의 변동은 불휘발성 메모리 장치의 신뢰성을 저하시키는 중요한 요인이 된다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 메모리 셀 간에 발생하는 커플링의 영향을 최소화함으로써, 데이터 독출시 신뢰성을 향상시킬 수 있는 플래시 메모리 장치 및 그 구동방법을 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일실시예에 따른 플래시 메모리 장치의 구동방법은, 메모리 셀들을 소거하는 단계와, 소거된 메모리 셀들의 문턱전압을 조절하기 위한 포스트 프로그램(Post-Program) 동작을 수행하는 단계 및 상기 포스트 프로그램된 메모리 셀들에 대하여 메인 프로그램 동작을 수행하는 단계를 구비하며, 상기 포스트 프로그램 동작을 수행하는 단계는, 소거된 상태의 메모리 셀의 문턱전압과 프로그램된 상태의 메모리 셀의 문턱전압의 레벨 차이를 감소시키기 위하여, 소거된 상태의 메모리 셀의 문턱전압을 증가시키는 것을 특징으로 한다.
바람직하게는, 상기 포스트 프로그램 동작은 ISPP(Incremental Step Pulse Program) 방식을 이용한 프로그램 동작인 것을 특징으로 한다.
또한 바람직하게는, 상기 포스트 프로그램 동작을 수행하는 단계는, 상기 ISPP 방식에 따른 스텝전압을 제어하여, 포스트 프로그램된 메모리 셀들의 문턱전압 분포의 폭이 좁아지도록 제어하는 것을 특징으로 한다.
한편, 상기 포스트 프로그램된 메모리 셀들의 문턱전압은 0 이상의 값을 갖는 것을 특징으로 한다.
바람직하게는, 포스트 프로그램 동작을 수행하는 단계는, 프로그램 검증(verify)시 0V 이상을 갖는 검증 전압(verify voltage)을 메모리 셀의 워드라인으로 인가하는 것을 특징으로 한다.
또한 바람직하게는, 포스트 프로그램 동작을 수행하는 단계는, 프로그램 검증(verify)시 0V의 검증 전압(verify voltage)을 메모리 셀의 워드라인으로 인가하는 것을 특징으로 한다.
한편, 본 발명의 다른 실시예에 따른 플래시 메모리 장치의 구동방법은, 메모리 셀들이 제1 문턱전압 분포를 갖도록 상기 메모리 셀들을 소거하는 단계와, 소거상태의 메모리 셀들에 대응하는 문턱전압 분포를 조절하기 위하여, 상기 메모리 셀들이 제2 문턱전압 분포를 갖도록 상기 메모리 셀들에 대해 포스트 프로그램(Post-Program)을 수행하는 단계 및 상기 제2 문턱전압 분포를 갖는 포스트 프로그램된 메모리 셀들에 대하여 메인 프로그램 동작을 수행하는 단계를 구비하며, 상기 포스트 프로그램 동작을 수행하는 단계는, 0V 이상의 값을 갖는 검증전압(verify voltage)을 이용하여 상기 메모리 셀들에 대한 검증을 수행하는 단계를 포함하며, 상기 제2 문턱전압 분포가 0V 이상의 영역에서 형성되도록 제어하는 것을 특징으로 한다.
바람직하게는, 상기 제2 문턱전압 분포는, 0V 이상 및 프로그램된 셀들의 문턱전압 이하의 전압 영역에서 형성되는 것을 특징으로 한다.
한편, 본 발명의 또 다른 실시예에 따른 플래시 메모리 장치의 구동방법은, 메모리 셀들이 제1 문턱전압 분포를 갖도록 상기 메모리 셀들을 소거하는 단계와, 소거상태의 메모리 셀들에 대응하는 문턱전압 분포를 조절하기 위하여, 상기 메모리 셀들이 제2 문턱전압 분포를 갖도록 상기 메모리 셀들에 대해 포스트 프로그램(Post-Program)을 수행하는 단계 및 상기 제2 문턱전압 분포를 갖는 포스트 프로그램된 메모리 셀들에 대하여 메인 프로그램 동작을 수행하는 단계를 구비하며, 상기 포스트 프로그램 동작을 수행하는 단계는, 0V 이상의 값을 갖는 검증전압(verify voltage)을 이용하여 상기 메모리 셀들에 대한 검증을 수행하는 단계를 포함하며, 상기 제2 문턱전압 분포가 0V를 포함하는 전압 영역에서 형성되도록 하는 것을 특징으로 한다.
바람직하게는, 상기 제2 문턱전압 분포는, 음의 값을 갖는 제1 전압 이상 양의 값을 갖는 제2 전압 이하의 분포를 갖는 것을 특징으로 한다.
한편, 상기 포스트 프로그램된 메모리 셀들에 대한 검증을 수행하는 단계는, 프리차지 전압이 제공되며, 비트라인 및 센싱노드를 소정의 전압레벨로 프리차지 시키는 단계와, 프리차지된 비트라인을 디벨로프 시키는 단계 및 센싱전압이 제공되며, 메모리 셀의 패스 및 페일 상태를 판단하기 위하여 상기 센싱노드의 전압레벨을 센싱하는 단계를 구비하며, 상기 프리차지 전압과 상기 센싱전압의 레벨 차이는, 노멀 리드동작시의 전압레벨 차이보다 더 큰 값을 갖는 것을 특징으로 한다.
한편, 본 발명의 일실시예에 따른 플래시 메모리 장치는, 멀티레벨 셀(Multi-level cell)을 포함하는 메모리 셀 어레이와, 상기 메모리 셀 어레이로 제공되는 워드라인 전압을 발생하는 워드라인 전압 발생부와, 상기 메모리 셀 어레이에 대한 프로그램 및 독출 동작을 제어하기 위한 제어로직 및 메모리 셀 어레이에 대한 프로그램 동작 결과, 메모리 셀이 패스 상태에 있는지 페일 상태에 있는지를 판단하는 패스 및 페일 검출부를 구비하며, 상기 제어로직은, 상기 메모리 셀 어레이에 대한 프로그램 수행시, 메모리 셀들을 소거하고, 상기 소거된 메모리 셀들의 문턱전압을 조절하기 위한 포스트 프로그램(Post-Program) 동작을 수행하며, 상기 포스트 프로그램된 메모리 셀들에 대하여 메인 프로그램 동작을 수행하도록 제어하는 것을 특징으로 한다.
한편, 본 발명의 다른 실시예에 따른 플래시 메모리 장치는, 멀티레벨 셀(Multi-level cell)을 포함하는 메모리 셀 어레이와, 상기 메모리 셀 어레이로 제공되는 워드라인 전압을 발생하는 워드라인 전압 발생부와, 상기 메모리 셀 어레이에 대한 프로그램 및 독출 동작을 제어하며, 상기 메모리 셀 어레이에 대한 프로그램 수행시, 소거된 메모리 셀들의 문턱전압을 조절하기 위한 포스트 프로그램(Post-Program) 동작을 수행하도록 제어하는 제어로직과, 상기 메모리 셀 어레이에 데이터를 프로그램 하거나 독출하기 위한 주변회로 및 메모리 셀에 대한 독출 결과를 입력받아, 상기 메모리 셀이 패스 상태에 있는지 페일 상태에 있는지를 판단하는 패스 및 페일 검출부를 구비하며, 0V 이상의 값을 갖는 검증전압(verify voltage)을 이용하여 포스트 프로그램되는 메모리 셀에 대한 검증동작을 수행하며, 상기 포스트 프로그램 수행에 따른 메모리 셀의 문턱전압 분포는 0V를 포함하는 전압 영역에서 형성되는 것을 특징으로 한다.
바람직하게는, 상기 주변회로는, 비트라인 제어신호에 의해 제어되며, 비트라인 및 감지노드를 소정의 전압 레벨로 프리차지시키기 위한 제1 트랜지스터를 포함하는 프리차지부 및 셧 오프 제어신호에 의해 제어되며, 상기 비트라인과 상기 감지노드의 연결을 제어하는 제2 트랜지스터를 포함하는 감지 증폭부를 구비하며, 상기 포스트 프로그램에 대한 검증동작시, 상기 셧 오프 제어신호는 비트라인 프리차지 구간에서 제1 전압을 가지고 센싱구간에서 제2 전압을 가지며, 상기 제1 전압과 제2 전압의 레벨 차이는 노멀 리드동작시의 전압레벨 차이보다 더 큰 값을 갖는 것을 특징으로 한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 본 발명에 적용되는 플래시 메모리 장치의 일예를 나타내는 블록도이다. 도시된 바와 같이 상기 플래시 메모리 장치(100)는, 메모리 셀 어레이(110)와, 상기 메모리 셀 어레이(110)에 대한 프로그램을 수행하거나 독출동작을 수행하기 위한 주변회로(120)를 구비할 수 있다. 상기 주변회로(120)는 프리차지부(121), 감 지증폭부(122), 입출력 버퍼(123) 및 기입 드라이버(124) 등을 포함할 수 있다.
또한 플래시 메모리 장치(100)는, 메모리 셀 어레이(110)의 프로그램, 독출 동작등을 제어하기 위한 제어로직(130)과, 감지증폭부(122)에서 제공되는 독출 결과를 입력받아 프로그램된 메모리 셀이 패스 상태에 있는지 페일 상태에 있는지를 판단하는 패스 및 페일 검출부(140)와, 메모리 셀 어레이(110)에 구비되는 워드라인으로 전압을 제공하는 워드라인 전압 발생부(150)를 구비할 수 있다.
메모리 셀 어레이(110)는 멀티레벨 셀(Multi-level cell)을 포함하며, 하나의 메모리 셀에 저장되는 비트의 수가 많아지는 경우, 독출동작시 그 신뢰성을 향상시키기 위하여 각각의 데이터 상태의 문턱전압들은 서로 충분한 마진이 확보되어야 한다. 그러나 메모리 장치의 크기가 작아짐에 따라 셀 간 커플링의 영향이 커지게 되므로, 문턱전압들 사이의 마진을 충분히 확보할 수 없게 되어 신뢰성의 저하가 발생하게 된다. 이를 방지하기 위하여 상기 제어로직(130)은 데이터 프로그램 동작시 소거된 메모리 셀들에 대하여 포스트 프로그램(Post-Program) 동작을 수행하며, 이에 대한 자세한 동작을 도 5를 참조하여 설명한다.
도 5a는 본 발명의 일실시예에 따른 플래시 메모리 장치에 있어서, 멀티레벨 셀을 프로그램하는 동작의 일예를 단계별로 나타낸 도면이며, 도 5b는 셀 간 커플링을 유발하는 전압레벨을 나타내는 도면이다.
도 5a의 (a)에 도시된 바와 같이, 플래시 메모리 장치(100)의 메모리 셀 어레이(110)를 프로그램하기 위하여, 먼저 메모리 셀을 소정의 단위(일예로서 블록단위)로 소거하는 동작이 이루어진다. 소거 동작이 이루어진 후의 메모리 셀의 문턱 전압 분포는 대체적으로 넓게 형성된다. 통상적인 소거 동작후의 문턱전압 분포는 약 -3V를 중심으로 음의 전압영역에서 넓은 분포를 보이게 된다.
도 4의 제어로직(130)은 프로그램을 수행하거나 독출동작을 수행하기 위한 주변회로(120)를 제어하며, 특히 메인 프로그램 동작 수행전에 상기 소거된 메모리 셀들에 대하여 포스트 프로그램(Post-Program) 동작을 수행하도록 상기 주변회로(120)를 제어한다. 포스트 프로그램 동작을 통하여 소거 상태의 메모리 셀들의 문턱전압을 조절하며, 특히 소거 상태의 메모리 셀들의 문턱전압을 증가시킴으로써, 소거 상태의 메모리 셀의 문턱전압과 프로그램된 상태의 메모리 셀의 문턱전압의 레벨 차이를 감소시킨다.
도 5a의 (b)는 포스트 프로그램 수행된 메모리 셀들의 문턱전압 분포를 나타낸다. 도시된 바와 같이 포스트 프로그램 수행에 의하여, 소거 상태(데이터 "111" 상태)에 대응하는 문턱전압이 (a)에 비해 증가된 것을 볼 수 있다. 바람직하게는 포스트 프로그램 수행된 메모리 셀들의 문턱전압이 0 이상이 되도록 한다. 이러한 경우 포스트 프로그램 수행에 대한 검증동작(verify)시에 검증 전압(verify voltage)을 0V 또는 그 이상의 전압을 갖도록 할 수 있으며, 이러한 검증 전압을 메모리 셀 어레이(110)의 워드라인으로 제공하여 검증동작을 수행한다. 도 5a의 (b)와 같은 경우 검증 전압을 0V로 설정하여 메모리 셀 어레이(110)의 워드라인으로 제공한 경우를 나타내며, 이에 따라 음의 전압을 생성하는 차지 펌프를 따로 구비할 필요가 없게 된다.
한편, 소거 상태의 메모리 셀의 문턱전압과 프로그램된 상태의 메모리 셀의 문턱전압의 레벨 차이를 감소시키기 위하여 포스트 프로그램을 수행함에 있어서, 소거 상태의 문턱전압 분포에서 그 최소값과 프로그램된 메모리 셀의 문턱전압의 레벨 차이를 감소시키는 것이 필요하다. 따라서 소거 상태의 메모리 셀의 문턱전압 분포를 좁게 형성하는 것이 필요하며, 이에 따라 포스트 프로그램 수행시 작은 전압 간격을 갖는 스텝전압을 메모리 셀 어레이(110)로 제공하는 것이 바람직하다. 도 5a의 (b)에서는 소거 상태에 대응하는 문턱전압의 분포가 좁게 형성되는 것이 도시된다.
도 5a의 (c)는 소정의 메모리 셀이 포스트 프로그램되고 난 후, 이와 인접한 메모리 셀에 대해 포스트 프로그램이 수행됨에 따라 상기 소정의 메모리 셀의 문턱전압이 증가한 경우를 나타낸다. 즉, 포스트 프로그램에 의하여 인접셀의 문턱전압이 증가함에 따라(인접셀의 문턱전압이 (a) 상태에서 (b) 상태로 변함에 따라), 셀 간 커플링에 의한 영향에 의해 소거 상태에 대응하는 문턱전압 분포가 넓어지게 된다.
도 5a의 (d)는 (c) 과정 이후 메인 프로그램 수행에 따라, 프로그램이 진행된 메모리 셀의 문턱전압 분포를 나타낸다. 이 경우 (d)에 도시된 바와 같이 소거 상태(데이터 "111" 상태)의 문턱전압 분포가 다소 넓어지게 되는데, 이는 인접한 셀을 메인 프로그램 수행함에 따라 셀 간 커플링에 의해 소거 상태의 메모리 셀의 문턱전압이 다소 증가하기 때문이다.
상술하였던 바와 같이 셀 간 커플링에 의한 문턱전압의 변동은, 인접한 셀의 문턱전압의 변화량에 비례하여 발생한다. 특히 인접한 셀을 프로그램하는 경우에 가장 문턱전압의 변화량이 큰 경우는, 인접셀을 데이터 "111" 상태에서 "011" 상태로 프로그램 하는 경우이다. 그러나 도 5a의 (d)에 도시된 바와 같이 포스트 프로그램 수행에 의하여 소거상태(데이터 "111" 상태)의 문턱전압 분포는 0V 이상의 영역에서 형성되며, 이에 따라 데이터 "111" 상태와 "011" 상태의 문턱전압 간의 전압차이가 작아지게 된다. 이에 따라 메인 프로그램 동작시 인접셀의 문턱전압 변화를 작게할 수 있으므로, 셀 간 커플링으로 인한 문턱전압의 변동량을 감소시킬 수 있으며, 데이터 상태 각각의 문턱전압 분포를 좁게 형성할 수 있다.
하나의 메모리 셀에 다수 비트의 데이터를 저장하는 멀티레벨 셀의 경우, 포스트 프로그램 동작에 의하여 소거 상태(데이터 "111" 상태)의 문턱전압 분포가 0V 이상의 영역에서 형성되므로, 전체적으로 데이터 상태 각각의 문턱전압 사이의 간격이 좁아질 수 있다. 그러나 데이터 상태 각각의 문턱전압 분포를 좁게 형성할 수 있으므로, 소거 상태(데이터 "111" 상태)의 문턱전압 분포가 0V 이상의 영역에서 형성되더라도, 각각의 문턱전압 사이의 마진을 충분히 확보할 수 있게 된다.
도 5b는 데이터 "111" 상태에서 "011" 상태로 프로그램 하는 경우의 문턱전압의 변화량을 나타낸다. 도시된 바와 같이 데이터 "111" 상태에서 "011" 상태로 프로그램 하는 경우, 문턱전압은 대략 Va 내지 Vb의 레벨만큼 변동하게 된다. 이와 같은 문턱전압의 변화는, 종래의 경우에 데이터를 "111" 상태에서 "011" 상태로 프로그램 하는 경우에 비하여 그 변화량이 작은 것이다. 이에 따라 셀 간 커플링으로 인한 문턱전압의 변동량을 감소시켜, 데이터 상태 각각의 문턱전압 분포를 좁게 형성할 수 있다.
또한, 포스트 프로그램 수행시, 검증동작에 필요한 검증전압을 0V 이상으로 설정할 수 있다. 이에 따라 음의 값으로 검증동작을 수행하는 경우에 비교하여, 음의 전압을 생성하는 차지 펌프를 별도로 구비할 필요가 없는 장점이 있다.
도 6은 본 발명의 일실시예에 따른 플래시 메모리 장치에 있어서, 멀티레벨 셀을 프로그램하는 동작의 다른 예를 단계별로 나타낸 도면이다. 도시된 바와 같이 메모리 셀을 프로그램함에 있어서, 메인 프로그램 동작 수행전에 포스트 프로그램 동작을 수행한다. 상기 포스트 프로그램 동작 수행 결과, 소거 상태(데이터 "111" 상태)의 문턱전압 분포가 0V를 포함하는 전압 영역에서 형성되도록 한다.
하나의 셀 당 다수의 비트를 저장하는 멀티레벨 셀을 프로그램함에 있어서, 각각의 데이터 상태의 문턱전압 분포 사이의 간격을 넓게하여, 독출동작시 각 데이터 상태의 구분이 용이하도록 하는 것이 바람직하다. 도 5a에서는 포스트 프로그램 수행에 의하여 소거 상태(데이터 "111" 상태)에 대응하는 문턱전압의 분포가 0V 이상의 영역에서 이루어지도록 하였으므로, 프로그램된 데이터 상태 사이의 문턱전압 간격이 상대적으로 좁아질 수 있다.
프로그램된 데이터 상태 사이의 문턱전압 간격을 넓게하기 위해서 소거 상태(데이터 "111" 상태)에 대응하는 문턱전압 분포의 폭을 좁게 제어할 수 있다. 그러나 이 경우 포스트 프로그램 동작시 워드라인으로 인가되는 스텝전압의 전압 간격을 작게 설정해야 하므로, 포스트 프로그램에 소요되는 시간이 길어지는 문제가 발생한다. 이에 따라서 검증동작에 필요한 검증전압을 0V 또는 그 이상의 값으로 유지하면서, 도 5a의 경우에 비하여 포스트 프로그램 수행된 메모리 셀의 문턱전압 분포를 왼쪽 방향((-) 방향)으로 이동시키는 것이 바람직하다.
메모리 셀의 프로그램 동작을 위하여, 메모리 셀들을 소거하여 도 6의 (a)에 도시된 바와 같은 문턱전압 분포를 갖도록 한다. 이후, 포스트 프로그램을 수행하여 소거 상태(데이터 "111" 상태)에 대응하는 문턱전압 분포를 조절하며, 특히 상기 문턱전압 분포가 0V를 포함하는 전압 영역에서 형성되도록 한다. 다시 말하면, 포스트 프로그램 수행된 메모리 셀들의 문턱전압 분포는, (a) 상태의 문턱전압 분포에 비해 오른쪽 방향((+) 방향)으로 이동하여 형성되며, 또한 도 5a의 (b) 상태의 문턱전압 분포에 비해 왼쪽 방향((-) 방향)으로 이동하여 형성되도록 한다. 도 6의 (d)에 도시된 바와 같이 소거 상태(데이터 "111" 상태)에 대응하는 문턱전압 분포가 도 5a의 (b)에 비하여 왼쪽으로 이동하였으므로, 메인 프로그램된 데이터 상태 사이의 문턱전압 간격을 더 넓게 확보할 수 있다.
한편, 메모리 셀들이 도 6의 (b)에 도시된 바와 같은 문턱전압 분포를 갖도록 하는 포스트 프로그램 동작시, 0V 이상의 값을 갖는 검증전압을 이용하여 상기 포스트 프로그램되는 메모리 셀들에 대한 검증동작을 수행한다. 이에 대한 자세한 내용을 도 7 및 도 8을 참조하여 설명한다.
도 7은 플래시 메모리 장치의 독출동작을 나타내기 위한 회로도이며, 도 8은 도 7의 회로 동작에 관련된 각종 노드 및 신호의 전압레벨을 나타내는 파형도이다.
도 7에 도시된 바와 같이 포스트 프로그램 수행되는 메모리 셀(CELL)과 비트라인(BL)에는, PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1)가 연결될 수 있다. 바람직하게는 상기 PMOS 트랜지스터(P1)는 도 4의 프리차지부(121)에 구비되는 회로 이며, 상기 NMOS 트랜지스터(N1)는 감지 증폭부(122)에 구비되는 회로이다. 메모리 셀(CELL)에 대한 독출동작시, 상기 비트라인(BL)을 소정의 전압 레벨로 프리차지 시키며, 메모리 셀(CELL)의 문턱전압 상태에 대응하여 상기 비트라인(BL)의 전압을 디벨로프 시킨다.
상기 PMOS 트랜지스터(P1)는 비트라인 제어신호(LOAD)에 의해 제어되며, 비트라인(BL) 및 감지노드(SEN)를 소정의 레벨로 프리차지 시킨다. 또한 NMOS 트랜지스터(N1)는 셧 오프 제어신호(BLSHF)에 의해 제어되며, 비트라인(BL)과 상기 감지노드(SEN)를 전기적으로 연결시키거나 연결을 차단한다. 또한 도시된
Figure 112007021042550-pat00001
은 비트라인의 커패시턴스 성분을 나타내며,
Figure 112007021042550-pat00002
는 센싱 노드(SEN)의 커패시턴스 성분을 나타낸다. 일반적으로 비트라인의 커패시턴스 성분(
Figure 112007021042550-pat00003
)은 상기 센싱 노드(SEN)의 커패시턴스 성분(
Figure 112007021042550-pat00004
)보다 큰 값을 갖는다. 감지 증폭부(122)는 센싱 노드(SEN)의 전압을 감지 증폭하여 독출 데이터로서 출력한다.
도 8의 (a)는 일반적인 독출동작에서의 감지노드(SEN)의 전압, 비트라인(BL)의 전압 및 셧 오프 제어신호(BLSHF)의 전압 레벨을 나타낸다. 프로그램된 메모리 셀의 독출을 위하여, 먼저 비트라인을 프리차지 시키는 단계가 수행된다. 비트라인을 프리차지 시키는 구간에서는 비트라인 제어신호(LOAD)가 로우 레벨이 되어 PMOS 트랜지스터(P1)를 턴온 시키며, 이에 따라 센싱 노드(SEN)의 전압은 전원전압(VDD)로 프리차지 된다. 또한 셧 오프 제어신호(BLSHF)는 프리차지 레벨(Vprchg)로 활성화되며, 비트라인(BL)은 NMOS 트랜지스터(N1)의 게이트 전압(Vprchg)과 그 문턱전 압(Vth)의 차이에 해당하는 레벨(Vprchg-Vth)로 프리차지 된다.
이후 비트라인 디벨로프 구간에서 셧 오프 제어신호(BLSHF)의 전압이 0V로 디스에이블 된다. 또한 비트라인(BL)이 셀 전류(
Figure 112007021042550-pat00005
)에 의해 디스차지됨에 따라 상기 비트라인(BL)의 전압레벨이 낮아지게 된다. 도 8에서는 메모리 셀(CELL)이 각각 서로 다른 세 가지 경우의 문턱전압을 갖는 경우 비트라인의 디벨로프 상태를 나타낸다. (ⅰ)는 문턱전압이 가장 높은 메모리 셀(CELL)에 대응하는 비트라인 전압의 디벨로프 상태를 나타내며, (ⅲ)는 문턱전압이 가장 낮은 메모리 셀(CELL)에 대응하는 비트라인 전압의 디벨로프 상태를 나타낸다.
(ⅰ)의 경우에는, 메모리 셀(CELL)의 워드라인으로 인가되는 전압에 비해 셀의 문턱전압이 높으므로 셀 전류가 거의 흐르지 않는다. 이에 따라 비트라인 디벨로프 구간에서 비트라인(BL)의 전압레벨은 거의 낮아지지 않는다. 한편, (ⅲ)의 경우에는 셀 전류가 가장 크게 흐르기 때문에 이에 대응하여 비트라인(BL)의 전압레벨이 크게 낮아진다. (ⅱ)의 경우에는 (ⅲ)의 경우에 비해 문턱전압이 더 높으므로 셀 전류가 더 작게 흐르며, 이에 따라 비트라인(BL)의 전압 강하량은 (ⅲ)의 경우에 비해 작다.
이후, 센싱 구간이 수행되며, 센싱 구간에서 NMOS 트랜지스터(N1)의 게이트로 인가되는 셧 오프 제어신호(BLSHF)의 전압 레벨은 센싱 전압(Vsen)에 해당한다. 도시된 바와 같이 프리차지 전압(Vprchg) 레벨과 센싱 전압(Vsen) 레벨은 Gap1 에 해당하는 레벨 차이를 갖는다. (ⅰ)의 경우에는 비트라인(BL)의 전압레벨이 높은 상태이므로, 셧 오프 제어신호(BLSHF)가 센싱 전압(Vsen)으로 활성화되더라도 NMOS 트랜지스터(N1)는 턴 오프 상태가 된다. 이에 따라 센싱 노드(SEN)의 전압은 전원 전압(VDD) 레벨을 유지하게 된다. 반면, (ⅱ) 및 (ⅲ)의 경우에는 비트라인(BL)의 전압레벨이 Vsen-Vth 이하로 낮아지므로, 센싱 구간에서 NMOS 트랜지스터(N1)는 턴온되며, 이에 따라 센싱 노드(SEN)의 전압의 레벨은 비트라인(BL)의 전압에 해당하는 레벨로 낮아진다.
도 8의 (b)는 포스트 프로그램에 대한 검증동작시, 감지노드(SEN)의 전압, 비트라인(BL)의 전압 및 셧 오프 제어신호(BLSHF)의 전압 레벨을 나타낸다. 도시된 바와 같이, 포스트 프로그램된 메모리 셀(CELL)에 대해 검증동작을 수행하기 위하여 상기 메모리 셀(CELL)을 독출하며, 비트라인 프리차지 구간 및 비트라인 디벨로프 구간의 특성은 일반적인 독출동작을 나타내는 (a)의 경우와 동일하다.
반면에, 포스트 프로그램에 대한 검증동작을 수행하는 경우, 센싱 구간에서 셧 오프 제어신호(BLSHF)를 센싱 전압(Vsen)으로 활성화함에 있어서, (a)와 같이 일반 독출동작에 비하여 상기 센싱 전압(Vsen)의 레벨을 낮게 설정한다. 자세하게는, 포스트 프로그램에 대한 검증동작에서, NMOS 트랜지스터(N1)로 제공되는 프리차지 전압(Vprchg)과 센싱 전압(Vsen)간의 레벨 차이(Gap2)를 일반 독출동작에 비하여 크게 설정한다. 즉, (ⅱ)의 경우를 예로 들면, (a)에서는 비트라인(BL)의 전압이 Vsen-Vth보다 작으므로 메모리 셀(CELL)이 "ON" 셀로 인식되었으나, (b)에서는 비트라인(BL)의 전압이 Vsen-Vth보다 높으므로 상기 메모리 셀(CELL)이 "OFF" 셀로 인식된다.
이와 같이 셧 오프 제어신호(BLSHF)의 비트라인 프리차지 구간에서의 전압레 벨과 센싱 구간에서의 전압레벨의 차이값(Gap2)을 조절함으로써, 메모리 셀(CELL)의 문턱전압을 실제보다 높게 또는 낮게 읽히도록 할 수 있다. 즉, 포스트 프로그램에 대한 검증동작에서 상기 전압레벨의 차이값(Gap2)을 크게 설정하면, 실제 "ON" 셀을 "OFF" 셀로 읽히도록 하므로, 메모리 셀(CELL)의 문턱전압을 실제보다 높게 읽히도록 할 수 있다. 상술한 방법에 따라서, 포스트 프로그램 후의 메모리 셀들의 문턱전압 분포를 실제 메모리 셀의 워드라인으로 인가되는 검증전압보다 낮은 전압 레벨에 위치시킬 수 있다. 일예로서 도 6의 (b)에 도시된 바와 같이 검증전압을 0V로 설정하고, 포스트 프로그램된 메모리 셀들의 문턱전압 분포를 0V를 포함하는 전압 영역에서 형성되도록 할 수 있다.
도 9는 본 발명의 일실시예에 따른 플래시 메모리 장치의 구동방법을 나타내는 플로우차트이다.
도시된 바와 같이, 플래시 메모리 장치에 구비되는 메모리 셀 어레이에 대해 프로그램 동작을 수행하기 위하여, 메모리 셀들을 소거하는 단계가 이루어진다(S11). 상기 소거 동작에 따라 메모리 셀들은 음의 전압 영역에서 형성되는 제1 문턱전압 분포를 갖는다.
상기 소거 동작후, 소거된 메모리 셀들의 문턱전압을 조절하기 위하여 포스트 프로그램 동작이 수행된다(S12). 상기 포스트 프로그램은 소거된 상태의 메모리 셀의 문턱전압과 프로그램된 상태의 메모리 셀의 문턱전압의 레벨 차이를 감소시키기 위하여, 소거된 상태의 메모리 셀의 문턱전압을 증가시키기 위해 수행된다. 또한 바람직하게는 상기 포스트 프로그램 수행된 메모리 셀의 문턱전압 분포의 폭을 좁게 제어하기 위하여, 메모리 셀의 워드라인으로 인가되는 스텝전압의 전압 간격을 작게 설정한다.
포스트 프로그램이 수행되고 나면, 메모리 셀들에 대하여 검증동작을 수행한다(S13). 검증동작시 메모리 셀들의 워드라인으로 인가되는 검증전압은 0V 이상의 값을 갖도록 한다. 바람직하게는 상기 검증전압을 0V로 설정한다.
상기 검증 결과, 문턱전압이 0V 이상인 메모리 셀들은 패스(Pass) 상태에 있는 것으로 판단되며, 상기 패스 상태의 메모리 셀들은 이후의 포스트 프로그램 동작에서 프로그램 금지(Program inhibit)된다. 한편, 상기 검증결과 문턱전압이 0V 보다 작은 메모리 셀들은 페일(Fail) 상태에 있는 것으로 판단되며, 상기 페일 상태의 메모리 셀들은 이후의 검증 동작에서 패스 상태에 있는 것으로 판단될 때까지 포스트 프로그램 수행이 반복된다. 상기와 같은 포스트 프로그램 수행에 따라 메모리 셀들의 문턱전압 분포가 0V 이상의 전압 영역에서 형성된다.
상기와 같은 포스트 프로그램 동작이 반복하여 이루어지고, 포스트 프로그램 동작이 완료되면(S14), 메모리 셀들에 대해 메인 프로그램 동작이 수행된다(S15). 상기 포스트 프로그램 수행이 완료되면, 메모리 셀들은 제2 문턱전압 분포를 가지며, 제2 문턱전압 분포를 갖는 메모리 셀들에 대해 메인 프로그램 동작을 수행한다. 이에 따라 소거상태(일예로서 데이터 "111" 상태)에 대응하는 문턱전압과 프로그램된 상태에 대응하는 문턱전압의 레벨차이를 감소시킴으로써, 인접하는 메모리 셀의 문턱전압 변화에 비례하는 커플링 현상을 감소시킬 수 있으며, 이는 각 데이터 상태 사이의 문턱전압 간격을 크게할 수 있으므로 독출시 신뢰성을 향상시킬 수 있음을 의미한다. 또한 0V 이상의 검증전압을 이용하여 포스트 프로그램에 대한 검증동작을 수행하므로, 음의 전압을 생성하는 차지 펌프를 따로 구비할 필요가 없으며 용이하게 프로그램을 수행할 수 있다. 한편, 상기 도 9의 플로우차트에는 도시되지 않았으나, 앞서 언급한 바를 기반으로 하여 0V 이상의 검증전압을 이용하더라도 제2 문턱전압 분포가 0V를 포함하는 전압 영역에서 형성되도록 제어할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
상기한 바와 같은 본 발명에 따른 플래시 메모리 장치 및 그 구동방법에 따르면, 메모리 셀 간에 발생하는 커플링의 영향을 최소화하므로 데이터 독출시 그 신뢰성을 향상시킬 수 있으며, 0V 이상의 검증전압을 이용하여 검증동작을 수행하므로, 소거상태의 문턱전압 분포를 용이하게 조절할 수 있는 효과가 있다.

Claims (27)

  1. 메모리 셀들을 소거하는 단계;
    소거된 메모리 셀들의 문턱전압을 조절하기 위한 포스트 프로그램(Post-Program) 동작을 수행하는 단계; 및
    상기 포스트 프로그램된 메모리 셀들에 대하여 메인 프로그램 동작을 수행하는 단계를 구비하며,
    상기 포스트 프로그램 동작을 수행하는 단계는, 소거된 상태의 메모리 셀의 문턱전압과 프로그램된 상태의 메모리 셀의 문턱전압의 레벨 차이를 감소시키기 위하여, 소거된 상태의 메모리 셀의 문턱전압을 증가시키는 것을 특징으로 하는 플래시 메모리 장치의 구동방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 포스트 프로그램 동작은 ISPP(Incremental Step Pulse Program) 방식을 이용한 프로그램 동작인 것을 특징으로 하는 플래시 메모리 장치의 구동방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제2항에 있어서, 상기 포스트 프로그램 동작을 수행하는 단계는,
    상기 ISPP 방식에 따른 스텝전압을 제어하여, 포스트 프로그램된 메모리 셀들의 문턱전압 분포의 폭이 좁아지도록 제어하는 것을 특징으로 하는 플래시 메모리 장치의 구동방법.
  4. 제1항에 있어서,
    상기 포스트 프로그램된 메모리 셀들의 문턱전압은 0 이상의 값을 갖는 것을 특징으로 하는 플래시 메모리 장치의 구동방법.
  5. 제4항에 있어서, 포스트 프로그램 동작을 수행하는 단계는,
    프로그램 검증(verify)시 0V 이상을 갖는 검증 전압(verify voltage)을 메모리 셀의 워드라인으로 인가하는 것을 특징으로 하는 플래시 메모리 장치의 구동방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제5항에 있어서, 포스트 프로그램 동작을 수행하는 단계는,
    프로그램 검증(verify)시 0V의 검증 전압(verify voltage)을 메모리 셀의 워드라인으로 인가하는 것을 특징으로 하는 플래시 메모리 장치의 구동방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    메모리 셀들이 제1 문턱전압 분포를 갖도록 상기 메모리 셀들을 소거하는 단계;
    소거상태의 메모리 셀들에 대응하는 문턱전압 분포를 조절하기 위하여, 상기 메모리 셀들이 제2 문턱전압 분포를 갖도록 상기 메모리 셀들에 대해 포스트 프로그램(Post-Program)을 수행하는 단계; 및
    상기 제2 문턱전압 분포를 갖는 포스트 프로그램된 메모리 셀들에 대하여 메 인 프로그램 동작을 수행하는 단계를 구비하며,
    상기 포스트 프로그램 동작을 수행하는 단계는, 0V 이상의 값을 갖는 검증전압(verify voltage)을 이용하여 상기 메모리 셀들에 대한 검증을 수행하는 단계를 포함하며, 상기 제2 문턱전압 분포가 0V 이상의 영역에서 형성되도록 제어하는 것을 특징으로 하는 플래시 메모리 장치의 구동방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서,
    상기 제2 문턱전압 분포는, 0V 이상 및 메인 프로그램 동작이 수행된 셀들의 문턱전압 이하의 전압 영역에서 형성되는 것을 특징으로 하는 플래시 메모리 장치의 구동방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서, 상기 포스트 프로그램 동작을 수행하는 단계는,
    ISPP(Incremental Step Pulse Program) 방식을 이용하여 프로그램 동작이 수행되며, 상기 ISPP 방식에 따른 스텝전압을 제어하여, 상기 제2 문턱전압 분포의 폭이 좁아지도록 제어하는 것을 특징으로 하는 플래시 메모리 장치의 구동방법.
  10. 메모리 셀들이 제1 문턱전압 분포를 갖도록 상기 메모리 셀들을 소거하는 단계;
    소거상태의 메모리 셀들에 대응하는 문턱전압 분포를 조절하기 위하여, 상기 메모리 셀들이 제2 문턱전압 분포를 갖도록 상기 메모리 셀들에 대해 포스트 프로그램(Post-Program)을 수행하는 단계; 및
    상기 제2 문턱전압 분포를 갖는 포스트 프로그램된 메모리 셀들에 대하여 메인 프로그램 동작을 수행하는 단계를 구비하며,
    상기 포스트 프로그램 동작을 수행하는 단계는, 0V 이상의 값을 갖는 검증전압(verify voltage)을 이용하여 상기 메모리 셀들에 대한 검증을 수행하는 단계를 포함하며, 상기 제2 문턱전압 분포가 0V를 포함하는 전압 영역에서 형성되도록 하는 것을 특징으로 하는 플래시 메모리 장치의 구동방법.
  11. 제10항에 있어서,
    상기 제2 문턱전압 분포는, 음의 값을 갖는 제1 전압 이상 양의 값을 갖는 제2 전압 이하의 분포를 갖는 것을 특징으로 하는 플래시 메모리 장치의 구동방법.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서, 상기 포스트 프로그램 동작을 수행하는 단계는,
    프로그램 검증(verify)시 0V의 검증 전압(verify voltage)을 메모리 셀의 워드라인으로 인가하는 것을 특징으로 하는 플래시 메모리 장치의 구동방법.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서,
    상기 제1 전압은 상기 제1 문턱전압보다 큰 값이며, 상기 제2 전압은 메인 프로그램된 셀들의 문턱전압보다 작은 값인 것을 특징으로 하는 플래시 메모리 장치의 구동방법.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    ISPP(Incremental Step Pulse Program) 방식을 이용하여 프로그램 동작이 수행되며, 상기 ISPP 방식에 따른 스텝전압을 제어하여, 상기 제2 문턱전압 분포의 폭이 좁아지도록 제어하는 것을 특징으로 하는 플래시 메모리 장치의 구동방법.
  15. 제10항에 있어서, 상기 포스트 프로그램된 메모리 셀들에 대한 검증을 수행하는 단계는,
    프리차지 전압이 제공되며, 비트라인 및 센싱노드를 소정의 전압레벨로 프리차지 시키는 단계;
    프리차지된 비트라인을 디벨로프 시키는 단계; 및
    센싱전압이 제공되며, 메모리 셀의 패스 및 페일 상태를 판단하기 위하여 상기 센싱노드의 전압레벨을 센싱하는 단계를 구비하며,
    상기 프리차지 전압과 상기 센싱전압의 레벨 차이는, 노멀 리드동작시의 전압레벨 차이보다 더 큰 값을 갖는 것을 특징으로 하는 플래시 메모리 장치의 구동방법.
  16. 제15항에 있어서,
    상기 포스트 프로그램된 메모리 셀들에 대한 검증동작 수행시, 상기 프리차지 전압과 상기 센싱전압의 레벨 차이를 조절함으로써, 상기 제2 문턱전압 분포를 조절하는 것을 특징으로 하는 플래시 메모리 장치의 구동방법.
  17. 멀티레벨 셀(Multi-level cell)을 포함하는 메모리 셀 어레이;
    상기 메모리 셀 어레이로 제공되는 워드라인 전압을 발생하는 워드라인 전압 발생부;
    상기 메모리 셀 어레이에 대한 프로그램 및 독출 동작을 제어하기 위한 제어로직; 및
    메모리 셀 어레이에 대한 프로그램 동작 결과, 메모리 셀이 패스 상태에 있는지 페일 상태에 있는지를 판단하는 패스 및 페일 검출부를 구비하며,
    상기 제어로직은, 상기 메모리 셀 어레이에 대한 프로그램 수행시, 메모리 셀들을 소거하고, 상기 소거된 메모리 셀들의 문턱전압을 조절하기 위한 포스트 프로그램(Post-Program) 동작을 수행하며, 상기 포스트 프로그램된 메모리 셀들에 대하여 메인 프로그램 동작을 수행하도록 제어하는 것을 특징으로 하는 플래시 메모리 장치.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제17항에 있어서, 상기 포스트 프로그램 동작은,
    소거된 상태의 메모리 셀의 문턱전압과 프로그램된 상태의 메모리 셀의 문턱전압의 레벨 차이를 감소시키기 위하여, 소거된 상태의 메모리 셀의 문턱전압을 증가시키는 것을 특징으로 하는 플래시 메모리 장치.
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    제17항에 있어서, 상기 워드라인 전압 발생부는,
  20. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.
    제19항에 있어서, 상기 워드라인 전압 발생부는,
    상기 ISPP 방식에 따른 스텝전압을 제어하여, 상기 포스트 프로그램 동작시 상기 포스트 프로그램된 메모리 셀의 제2 문턱전압 분포가 상기 제1 문턱전압 분포에 비해 상대적으로 좁아지도록 제어하는 것을 특징으로 하는 플래시 메모리 장치.
  21. 청구항 21은(는) 설정등록료 납부시 포기되었습니다.
    제17항에 있어서,
    상기 포스트 프로그램된 메모리 셀들의 문턱전압은 0 이상의 값을 갖는 것을 특징으로 하는 플래시 메모리 장치.
  22. 청구항 22은(는) 설정등록료 납부시 포기되었습니다.
    제21항에 있어서, 상기 워드라인 전압 발생부는,
    프로그램 검증(verify)시 0V 이상을 갖는 검증 전압(verify voltage)을 발생하여 이를 메모리 셀 어레이의 워드라인으로 제공하는 것을 특징으로 하는 플래시 메모리 장치.
  23. 멀티레벨 셀(Multi-level cell)을 포함하는 메모리 셀 어레이;
    상기 메모리 셀 어레이로 제공되는 워드라인 전압을 발생하는 워드라인 전압 발생부;
    상기 메모리 셀 어레이에 대한 프로그램 및 독출 동작을 제어하며, 상기 메모리 셀 어레이에 대한 프로그램 수행시, 소거된 메모리 셀들의 문턱전압을 조절하기 위한 포스트 프로그램(Post-Program) 동작을 수행하도록 제어하는 제어로직;
    상기 메모리 셀 어레이에 데이터를 프로그램 하거나 독출하기 위한 주변회로; 및
    메모리 셀에 대한 독출 결과를 입력받아, 상기 메모리 셀이 패스 상태에 있는지 페일 상태에 있는지를 판단하는 패스 및 페일 검출부를 구비하며,
    0V 이상의 값을 갖는 검증전압(verify voltage)을 이용하여 포스트 프로그램되는 메모리 셀에 대한 검증동작을 수행하며, 상기 포스트 프로그램 수행에 따른 메모리 셀의 문턱전압 분포는 0V를 포함하는 전압 영역에서 형성되는 것을 특징으로 하는 플래시 메모리 장치.
  24. 청구항 24은(는) 설정등록료 납부시 포기되었습니다.
    제23항에 있어서, 상기 포스트 프로그램 동작은,
    소거된 상태의 메모리 셀의 문턱전압과 프로그램된 상태의 메모리 셀의 문턱전압의 레벨 차이를 감소시키기 위하여, 소거된 상태의 메모리 셀의 문턱전압을 증가시키는 것을 특징으로 하는 플래시 메모리 장치.
  25. 청구항 25은(는) 설정등록료 납부시 포기되었습니다.
    제23항에 있어서, 상기 워드라인 전압 발생부는,
  26. 제23항에 있어서, 상기 주변회로는,
    비트라인 제어신호에 의해 제어되며, 비트라인 및 감지노드를 소정의 전압 레벨로 프리차지시키기 위한 제1 트랜지스터를 포함하는 프리차지부; 및
    셧 오프 제어신호에 의해 제어되며, 상기 비트라인과 상기 감지노드의 연결을 제어하는 제2 트랜지스터를 포함하는 감지 증폭부를 구비하며,
    상기 포스트 프로그램에 대한 검증동작시, 상기 셧 오프 제어신호는 비트라인 프리차지 구간에서 제1 전압을 가지고 센싱구간에서 제2 전압을 가지며, 상기 제1 전압과 제2 전압의 레벨 차이는 노멀 리드동작시의 전압레벨 차이보다 더 큰 값을 갖는 것을 특징으로 하는 플래시 메모리 장치.
  27. 청구항 27은(는) 설정등록료 납부시 포기되었습니다.
    제26항에 있어서,
    상기 제1 전압과 제2 전압의 레벨 차이를 조절함으로써, 상기 포스트 프로그램 수행에 따른 메모리 셀의 문턱전압 분포를 조절하는 것을 특징으로 하는 플래시 메모리 장치.
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