JP3810985B2 - 不揮発性半導体メモリ - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体メモリの書き込み動作に関するもので、特に、ＮＡＮＤ型フラッシュメモリに代表されるような、メモリセルとセレクトゲートトランジスタとから構成されるセルユニットを有する不揮発性半導体メモリに適用されるものである。
【０００２】
【従来の技術】
図１５は、従来のＮＡＮＤ型フラッシュメモリの主要部を示している。
メモリセルアレイ１１は、アレイ状に配置された複数のセルユニットを有する。各セルユニットは、周知のように、直列接続された複数のメモリセルからなるＮＡＮＤ列と、その両端に１つずつ接続される２つのセレクトゲートトランジスタとから構成される。
【０００３】
メモリセルアレイ１１上には、ロウ方向に延びるワード線ＷＬ及びカラム方向に延びるビット線ＢＬが配置される。ワード線ＷＬは、ロウデコーダ１２に接続され、ビット線ＢＬには、書き込みデータや読み出しデータを一時記憶するためのラッチ機能を有するセンスアンプ１５が接続される。センスアンプは、カラムゲート（カラム選択スイッチ）１３を経由して、Ｉ／Ｏバッファ１４に接続される。
【０００４】
カラムゲート１３は、カラムデコーダ１６の出力信号により制御される。昇圧回路１９は、書き込み、消去、読み出しの各モードに必要な電圧を生成する。例えば、昇圧回路１９は、書き込み時における書き込み電圧Ｖｐｇｍを生成し、この書き込み電圧Ｖｐｇｍをロウデコーダ１２に与える。
【０００５】
ロウデコーダ１２には、ロウアドレス信号が入力され、カラムデコーダ１６には、カラムアドレス信号が入力される。制御回路２１は、動作モードに応じて、ロウデコーダ１２、カラムゲート１３及びカラムデコーダ１６の動作、例えば、書き込み時に、ワード線（コントロールゲート線）ＷＬやセレクトゲート線に与える電位の切り替えタイミングを制御する。
【０００６】
図１６は、図１５のメモリセルアレイ１１の回路構成の一例を示している。 本例では、セルユニットは、直列接続される４つのメモリセルからなるＮＡＮＤ列と、その両端に１つずつ接続される２つのセレクトゲートトランジスタとから構成される。
【０００７】
セルユニットのドレイン側の一端は、１本のビット線ＢＬｊ（ｊ＝０，１，・・・）に接続される。各ビット線ＢＬｊは、高耐圧ＭＯＳトランジスタを経由して、ラッチ機能を有するセンスアンプＳ／Ａに接続される。なお、高耐圧ＭＯＳトランジスタのゲートには、制御信号ＢＬＴＲが入力される。セルユニットのソース側の一端は、全てのセルユニットに共通のソース線に接続される。
【０００８】
１本のワード線（コントロールゲート線）ＷＬｉ（ｉ＝０，１，２，３）に接続されるメモリセルのグループは、通常、１ページと呼ばれる。１ページは、例えば、データ書き込みや、メモリセルからセンスアンプへのデータ読み出しなどにおいて、同時に書き込み／読み出しを行うメモリセルの単位となる。なお、チップ外へデータを読み出す際には、センスアンプ内の１ページ分のデータを、１ビット又は複数ビットずつ、シリアルにチップ外へ出力する。
【０００９】
２本のセレクトゲート線の間に挟まれた複数本（本例では、４本）のワード線ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３に接続されるメモリセルのグループは、通常、１ブロックと呼ばれる。１ブロックは、例えば、データ消去において、同時に消去が実行されるメモリセルの単位となる。なお、ブロック単位の消去をブロック消去といい、全てのブロックを対象とする消去をチップ消去という。
【００１０】
次に、ＮＡＮＤ型フラッシュメモリの基本動作、即ち、消去、書き込み、読み出しの各動作について、簡単に説明する。
【００１１】
表１は、消去時の電位関係、表２は、書き込み時及び読み出し時の電位関係を示している。
【表１】

【００１２】
【表２】

【００１３】
消去時においては、ウェルは、消去電位Ｖｅｒａ（例えば、約２０Ｖ）に設定され、選択されたブロック（消去の対象となるブロック）内の全てのワード線は、０Ｖに設定され、非選択のブロック（消去の対象とならないブロック）内の全てのワード線は、フローティング状態に設定される。
【００１４】
また、ドレイン側セレクトゲート線ＳＧＤ及びソース側セレクトゲート線ＳＧＳについても、フローティング状態とされる。
【００１５】
書き込み時においては、選択されたビット線（書き込みの対象となるメモリセルが接続されるビット線）は、０Ｖに設定され、非選択のビット線（書き込み禁止セルが接続されるビット線）は、例えば、電源電位ＶＤＤに設定される。また、選択されたワード線（コントロールゲート線）は、書き込み電位Ｖｐｇｍ（例えば、約１６Ｖ）に設定され、非選択のワード線は、中間電位Ｖｐａｓｓ（例えば、約８Ｖ）に設定される。
【００１６】
また、選択されたブロックにおいては、ドレイン側セレクトゲート線ＳＧＤは、電源電位ＶＤＤに設定され、ソース側セレクトゲート線ＳＧＳは、０Ｖに設定される。非選択のブロックにおいては、ドレイン側セレクトゲート線ＳＧＤ及びソース側セレクトゲート線ＳＧＳは、共に、０Ｖに設定される。
【００１７】
なお、プログラム電位Ｖｐｇｍは、書き込み回数に応じて、所定量ｄＶだけステップアップさせるようにしてもよい。
【００１８】
読み出し時においては、ビット線は、例えば、ビット線クランプレベルまでプリチャージされる。この後、選択されたワード線（コントロールゲート線）は、０Ｖに設定され、非選択のワード線は、読み出し電位Ｖｒｅａｄ（例えば、約３．５Ｖ）に設定される。
【００１９】
ここで、２値メモリの場合、“１”−セルの閾値は、負（０Ｖ未満）であり、“０”−セルの閾値は、正（０を超え、Ｖｒｅａｄ未満）であるため、非選択のワード線に接続されるメモリセルは、全て、オン状態となる。従って、選択されたワード線に接続されるメモリセルのオン／オフにより、ビット線の電位が決定される。このビット線の電位変化は、ラッチ機能を有するセンスアンプにより検出される。
【００２０】
また、選択されたブロックにおいては、ドレイン側セレクトゲート線ＳＧＤ及びソース側セレクトゲート線ＳＧＳは、共に、Ｖｒｅａｄに設定される。非選択のブロックにおいては、ドレイン側セレクトゲート線ＳＧＤ及びソース側セレクトゲート線ＳＧＳは、共に、０Ｖに設定される。
【００２１】
次に、図１５及び図１６に示すＮＡＮＤ型フラッシュメモリの書き込み動作の詳細について説明する。
ここで、前提条件として、図１６のワード線ＷＬ２が選択され、かつ、ワード線ＷＬ２に接続されるメモリセルのうち、破線で囲んだメモリセルＡが選択セル（“０”−書き込みの対象となるセル）であり、その他のメモリセルは、非選択セル（“１”−書き込みの対象となるセル、即ち、書き込み禁止セル）であるものとする。
【００２２】
図１７は、従来の書き込み方式の第１例、即ち、セルフブースト書き込み方式の信号波形を示している。
【００２３】
まず、１ページ分の書き込みデータがチップ外部からセンスアンプＳ／Ａに入力される（データロード）。ここでは、メモリセルＡに対してのみ、“０”−書き込み（閾値を上昇させる書き込み）を行うことを前提とするため、選択ビット線ＢＬ２に接続されるセンスアンプＳ／Ａには、データ“０”が入力され、その他のビット線ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４に接続されるセンスアンプＳ／Ａには、データ“１”が入力される。
【００２４】
ＮＡＮＤ型フラッシュメモリでは、各センスアンプＳ／Ａは、書き込みデータを一時記憶するラッチ機能（ラッチ回路）を有しているため、選択ビット線ＢＬ２に接続されるセンスアンプＳ／Ａには、データ“０”がラッチされ、その他のビット線ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４に接続されるセンスアンプＳ／Ａには、データ“１”がラッチされる。
【００２５】
なお、図１７の信号波形図において、ＢＬ“０”は、“０”−書き込みの対象となるメモリセルＡが接続されるビット線ＢＬ２を示し、ＢＬ“１”は、“１”−書き込みの対象となるセル（書き込み禁止セル）が接続されるビット線ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４を示している。
【００２６】
書き込み動作時、まず、制御信号ＢＬＴＲが“Ｈ”レベル（電源電位ＶＤＤを十分に転送できる電位）となり、センスアンプＳ／Ａ内のデータは、ビット線ＢＬｊ（ｊ＝０，１，・・・）に転送される。即ち、センスアンプＳ／Ａ内のデータが“０”のビット線ＢＬ２は、“０”（“Ｌ”レベル＝０Ｖ）となり、センスアンプＳ／Ａ内のデータが“１”のビット線ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４は、“１”（“Ｈ”レベル＝ＶＤＤ）となる。
【００２７】
また、選択ブロック内のドレイン側セレクトゲート線ＳＧＤが電源電位ＶＤＤに設定されると、選択ブロック内のドレイン側セレクトゲートトランジスタがオン状態となる。その結果、ビット線のデータ（電位）は、選択ブロック内のセルユニット内のメモリセルに転送される。
【００２８】
例えば、選択ビット線ＢＬ２は、“０”となっているため、選択ビット線ＢＬ２に接続されるセルユニット内のメモリセルには、“０”（０Ｖ）が転送される。また、非選択ビット線ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４は、“１”となっているため、非選択ビット線ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４に接続されるセルユニット内のメモリセルには、“１”（ＶＤＤ−Ｖｔｈ）が転送される。
【００２９】
但し、Ｖｔｈは、ドレイン側セレクトゲートトランジスタの閾値である。
【００３０】
ここで、選択ブロック内のセルユニットの全てのメモリセルが消去状態（“１”状態）にある場合には、これらメモリセルは、ノーマリオンの状態にあるため、選択ビット線ＢＬ２に接続されるセルユニット内の全てのメモリセルのチャネルは、“０”（０Ｖ）に充電される。また、非選択ビット線ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４に接続されるセルユニット内の全てのメモリセルのチャネルは、“１”（ＶＤＤ−Ｖｔｈ）に充電される。
【００３１】
もし、選択ブロック内のセルユニットのメモリセルの中に“０”−書き込み状態（“０”状態）のメモリセルが存在する場合には、現段階では全てのワード線の電位は０Ｖであるため、そのメモリセルは、オフ状態となる。このため、そのメモリセルよりもドレイン側に存在するメモリセルのチャネルが、０Ｖ（“０”−書き込み）又はＶＤＤ−Ｖｔｈ（“１”−書き込み）に充電される。
【００３２】
この後、選択ブロック内においては、選択ワード線ＷＬ２に書き込み電位Ｖｐｇｍが与えられ、非選択ワード線ＷＬ０，ＷＬ１，ＷＬ３に中間電位Ｖｐａｓｓ（０＜Ｖｐａｓｓ＜Ｖｐｇｍ）が与えられる。
【００３３】
選択ビット線ＢＬ２に接続されるセルユニット内のメモリセルのチャネルは、“０”（０Ｖ）であるため、選択メモリセルＡのコントロールゲート電極とチャネルの間には、書き込みに充分な電界がかかる。
【００３４】
一方、非選択ビット線ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４に接続されるセルユニット内のメモリセルのチャネルは、書き込み電位Ｖｐｇｍ及び中間電位Ｖｐａｓｓがワード線に与えられると、容量カップリングにより、上昇する。このため、コントロールゲート電極とチャネルの間には、書き込みに充分な電界がかからない。
【００３５】
なお、非選択ビット線ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４に接続されるセルユニット内のメモリセルのチャネル電位は、主としてメモリセルのカップリング比αと中間電位Ｖｐａｓｓにより決まる書き込み禁止電位まで上昇する。
【００３６】
これにより、選択ワード線ＷＬ２に接続される１ページ分のメモリセルのうち、選択メモリセルＡに対しては、“０”−書き込み（閾値を上昇させる書き込み）が実行され、その他の非選択メモリセルに対しては、“１”−書き込み（“１”状態を維持する書き込み）が実行される。
【００３７】
しかし、上述のセルフブースト書き込み方式では、非選択ビット線ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４から選択ブロック内のセルユニットに、書き込み禁止レベルの電位ＶＤＤ（“１”）を転送する際に、ドレイン側セレクトゲートトランジスタにおいていわゆる閾値落ちが発生する。即ち、メモリセルのチャネルには、電源電位ＶＤＤよりもセレクトゲートトランジスタの閾値Ｖｔｈだけ低い電位ＶＤＤ−Ｖｔｈが転送される。
【００３８】
そして、このＶＤＤ−Ｖｔｈが、チャネル電位を上昇させる際の初期電位となるため、初期電位がＶｔｈ分だけ低くなることは、チャネルブースト後の最終的なチャネル電位も、Ｖｔｈ分だけ低くなることを意味している。つまり、書き込み禁止セルのチャネル電位が十分に上昇せずに、誤書き込み（“０”−書き込み）が発生し易くなる。
【００３９】
ところで、このような誤書き込みを防止し、フラッシュメモリの信頼性を向上させることを目的として開発された書き込み方式が知られている。
【００４０】
そのうちの一つは、セレクトゲートトランジスタブースト方式と呼ばれる書き込み方式であり、例えば、特開平１０−２２３８６６号公報、特開平１１−１８５４８８号公報に開示されている。また、他の一つは、ソースプログラム方式と呼ばれる書き込み方式であり、特開平１０−２７５４８１号公報に開示されている。
【００４１】
図１８は、従来の書き込み方式の第２例、即ち、セレクトゲートトランジスタブースト方式の信号波形を示している。
【００４２】
この書き込み方式の特徴は、書き込み禁止レベルの電位ＶＤＤ（“１”）をセルユニットに転送するときの閾値落ちを防止するために、ＶＤＤ転送時におけるドレイン側セレクトゲートトランジスタのゲート電位を電源電位ＶＤＤよりも高い電位ＶＳＧに設定した点にある。
【００４３】
ドレイン側セレクトゲートトランジスタのゲート電位を電源電位ＶＤＤよりも高い電位ＶＳＧに設定すれば、チャネルブースト前のメモリセルのチャネルの初期電位は、少なくともＶＤＤ−Ｖｔｈよりは高くなる。また、ＶＳＧを、ＶＤＤ＋Ｖｔｈ以上に設定すれば、電源電位ＶＤＤをそのままセルユニットに転送することができる。
【００４４】
このように、セレクトゲートトランジスタブースト方式によれば、チャネルブースト前のチャネルの初期電位を十分に高く設定できるため、チャネルブースト時には、書き込み禁止セルのチャネル電位を十分に上昇させることができる。従って、誤書き込み（“０”−書き込み）の発生を抑制でき、高信頼性のフラッシュメモリを提供することができる。
【００４５】
なお、図１８の信号波形において、ＶＤＤ転送時に、選択ブロック内の全てのワード線の電位を予めＶｒｅａｄ（“０”セル及び“１”セルが共にオンになる電位。例えば、約３．５Ｖ。）に設定しているのは、選択ブロック内の全てのメモリセルをオン状態にしておくことで、これらメモリセルのチャネルに初期電位を伝達させ、チャネルブースト後の書き込み禁止セルのチャネルを十分に高い電位にするためである。
【００４６】
図１９は、従来の書き込み方式の第３例、即ち、ソースプログラム方式の信号波形を示している。
【００４７】
この書き込み方式は、ソース線の容量がビット線の容量よりも小さく、ＶＤＤより高い電圧を充電できる点に着目し、ソース側セレクトゲートトランジスタ、即ち、ソース線からセルユニットに、チャネルブースト前の初期電位を転送するようにした点に特徴を有する。
【００４８】
まず、ソース線電位ＣＥＬＳＲＣ及びソース側セレクトゲート線ＳＧＳの電位を、それぞれＶｒｅａｄ（約３．５Ｖ）に設定する。これにより、電位Ｖｒｅａｄは、ソース線からソース側セレクトゲートトランジスタを経由して、セルユニットに、転送される。その結果、選択ブロック内の全てのセルユニットのメモリセルのチャネルがＶｒｅａｄ−Ｖｔｈに充電される。但し、Ｖｔｈは、ソース側セレクトゲートトランジスタの閾値である。
【００４９】
この後、選択ブロック内のワード線うち、選択されたワード線に書き込み電位Ｖｐｇｍが与えられ、非選択のワード線に中間電位Ｖｐａｓｓが与えられる。その結果、選択ブロック内の全てのセルユニットのメモリセルのチャネルは、書き込み禁止電位に上昇する。
【００５０】
また、このチャネルブースト後、ドレイン側セレクトゲートトランジスタ、即ち、ビット線から書き込みデータをセルユニットへ転送する。即ち、ドレイン側セレクトゲート線ＳＧＤの電位を電源電位ＶＤＤに設定する。
【００５１】
ここで、書き込みデータが“０”のときは、ビット線の電位（０Ｖ）が、ドレイン側セレクトゲートトランジスタを経由して、セルユニットに転送される。従って、この場合、セルユニット内のメモリセルのチャネル電位は、書き込み禁止電位から０Ｖに低下する。
【００５２】
また、書き込みデータが“１”のときは、ビット線の電位は、電源電位ＶＤＤであり、ドレイン側セレクトゲートトランジスタは、カットオフ状態となる。従って、この場合、セルユニット内のメモリセルのチャネル電位は、書き込み禁止電位を維持する。
【００５３】
これにより、書き込みデータが“０”のときは、メモリセルのコントロールゲート電極とチャネルの間に書き込みに充分な電界がかかり、“０”−書き込みが行われる。また、書き込みデータが“１”のときは、メモリセルのコントロールゲート電極とチャネルの間に書き込みに充分な電界がかからないため、“１”−書き込みが行われる。
【００５４】
このように、ソースプログラム方式によれば、チャネルブースト前の初期電位をソース線からセルユニットに転送している。従って、チャネルブースト前のチャネルの初期電位を十分に高く設定できるため、チャネルブースト時には、書き込み禁止セルのチャネル電位を十分に上昇させることができる。従って、誤書き込み（“０”−書き込み）の発生を抑制でき、高信頼性のフラッシュメモリを提供することができる。
【００５５】
【発明が解決しようとする課題】
図１７のセルフブースト書き込み方式及び図１８のセレクトゲートトランジスタブースト方式においては、書き込みデータ（０Ｖ又はＶＤＤ）をセルユニットに転送するために、ドレイン側セレクトゲート線ＳＧＤの電位をＶＤＤ又はそれ以上の電位ＶＳＧに設定していた。また、図１９のソースプログラム方式においては、書き込み電位Ｖｐｇｍを選択ワード線に与えた後に、０Ｖをビット線からセルユニットに転送できるように、ドレイン側セレクトゲート線ＳＧＤの電位を０Ｖよりも大きい値（例えば、ＶＤＤ）に設定していた。
【００５６】
しかし、近年では、メモリセルの微細化が進行し、また、ワード線及びセレクトゲート線のピッチも非常に狭くなってきている。ワード線（セレクトゲート線も含む）のピッチが狭くなると、例えば、セレクトゲートトランジスタのチャネル長が短くなり、カットオフ時のリーク電流が増大する。
【００５７】
同時に、互いに隣接するワード線（セレクトゲート線も含む）同士の容量カップリングも増大し、この影響により、書き込み電位Ｖｐｇｍの供給時に、例えば、セレクトゲートトランジスタのゲート電位が上昇し、セレクトゲートトランジスタがカットオフ状態からオン状態となる場合がある。
【００５８】
このような状態になると、例えば、予め充電しておいたセルユニット内のメモリセルのチャネルの初期電位（書き込み禁止電位）が、書き込み電位Ｖｐｇｍの供給時に、ビット線に抜けてしまい、結果として、チャネルブースト後に十分な書き込み禁止電位を得ることができなくなる。このため、誤書き込み（“０”−書き込み）が発生し易くなり、フラッシュメモリの信頼性を低下させる。
【００５９】
本発明は、上記欠点を解決するためになされたもので、その目的は、初期電位をセルユニットに与えてから、ワード線に書き込み電位Ｖｐｇｍ及び中間電位Ｖｐａｓｓを与えてチャネルブーストを終了するまでの期間、ドレイン側／ソース側セレクトゲートトランジスタを十分にカットオフ状態にしておけるような電位を、これらセレクトゲートトランジスタのゲート電極に与え、チャネルブースト時にリーク電流の発生による書き込み禁止電位の低下が起こらないようにすることにある。
【００６０】
【課題を解決するための手段】
上記目的を達成するため、本発明の不揮発性半導体メモリは、少なくとも１つのメモリセルと、前記少なくとも１つのメモリセルとビット線の間に接続されるセレクトゲートトランジスタとを備え、書き込み動作が連続する第１、第２及び第３の期間からなり、各期間における前記セレクトゲートトランジスタのゲート電位をそれぞれ第１、第２及び第３の電位とした場合に、第１の電位＞第３の電位＞第２の電位なる関係が成立している。
【００６１】
【発明の実施の形態】
以下、図面を参照しながら、本発明の不揮発性半導体メモリについて詳細に説明する。
【００６２】
［第１実施の形態］
図１は、本発明に関わる書き込み方式が適用されるＮＡＮＤ型フラッシュメモリの主要部を示している。
メモリセルアレイ１１は、アレイ状に配置された複数のセルユニットを有する。各セルユニットは、周知のように、直列接続された複数のメモリセルからなるＮＡＮＤ列と、その両端に１つずつ接続される２つのセレクトゲートトランジスタとから構成される。
【００６３】
メモリセルアレイ１１上には、ロウ方向に延びるワード線ＷＬ及びカラム方向に延びるビット線ＢＬが配置される。ワード線ＷＬは、ロウデコーダ１２に接続され、ビット線ＢＬには、書き込みデータや読み出しデータを一時記憶するためのラッチ機能を有するセンスアンプ１５が接続される。センスアンプは、カラムゲート（カラム選択スイッチ）１３を経由して、Ｉ／Ｏバッファ１４に接続される。
【００６４】
カラムゲート１３は、カラムデコーダ１６の出力信号により制御される。昇圧回路１９は、書き込み、消去、読み出しの各モードに必要な電圧を生成する。例えば、昇圧回路１９は、書き込み時における書き込み電圧Ｖｐｇｍを生成し、この書き込み電圧Ｖｐｇｍをロウデコーダ１２に与える。
【００６５】
ロウデコーダ１２には、ロウアドレス信号が入力され、カラムデコーダ１６には、カラムアドレス信号が入力される。制御回路２１は、動作モードに応じて、ロウデコーダ１２、カラムゲート１３及びカラムデコーダ１６の動作、例えば、書き込み時に、ワード線（コントロールゲート線）ＷＬやセレクトゲート線に与える電位の切り替えタイミングを制御する。
【００６６】
図２は、図１のメモリセルアレイ１１の回路構成の一例を示している。
本例では、セルユニットは、直列接続される４つのメモリセルからなるＮＡＮＤ列と、その両端に１つずつ接続される２つのセレクトゲートトランジスタとから構成される。
【００６７】
セルユニットのドレイン側の一端は、１本のビット線ＢＬｊ（ｊ＝０，１，・・・）に接続される。各ビット線ＢＬｊは、高耐圧ＭＯＳトランジスタを経由して、ラッチ機能を有するセンスアンプＳ／Ａに接続される。なお、高耐圧ＭＯＳトランジスタのゲートには、制御信号ＢＬＴＲが入力される。セルユニットのソース側の一端は、全てのセルユニットに共通のソース線に接続される。
【００６８】
１本のワード線（コントロールゲート線）ＷＬｉ（ｉ＝０，１，２，３）に接続されるメモリセルのグループは、通常、１ページと呼ばれる。１ページは、例えば、データ書き込みや、メモリセルからセンスアンプへのデータ読み出しなどにおいて、同時に書き込み／読み出しを行うメモリセルの単位となる。なお、チップ外へデータを読み出す際には、センスアンプ内の１ページ分のデータを、１ビット又は複数ビットずつ、シリアルにチップ外へ出力する。
【００６９】
２本のセレクトゲート線の間に挟まれた複数本（本例では、４本）のワード線ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３に接続されるメモリセルのグループは、通常、１ブロックと呼ばれる。１ブロックは、例えば、データ消去において、同時に消去が実行されるメモリセルの単位となる。なお、ブロック単位の消去をブロック消去といい、全てのブロックを対象とする消去をチップ消去という。
【００７０】
次に、本発明に関わる書き込み方式を上述のＮＡＮＤ型フラッシュメモリに適用した場合の例について説明する。
【００７１】
なお、前提条件として、図２のワード線ＷＬ２が選択され、かつ、ワード線ＷＬ２に接続されるメモリセルのうち、破線で囲んだメモリセルＡが選択セル（“０”−書き込みの対象となるセル）であり、その他のメモリセルは、非選択セル（“１”−書き込みの対象となるセル、即ち、書き込み禁止セル）であるものとする。
【００７２】
図３は、本発明の第１実施の形態に関わる書き込み方式の信号波形を示している。
【００７３】
まず、１ページ分の書き込みデータがチップ外部からセンスアンプＳ／Ａに入力される（データロード）。ここでは、メモリセルＡに対してのみ、“０”−書き込み（閾値を上昇させる書き込み）を行うことを前提とするため、選択ビット線ＢＬ２に接続されるセンスアンプＳ／Ａには、データ“０”が入力され、その他のビット線ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４に接続されるセンスアンプＳ／Ａには、データ“１”が入力される。
【００７４】
ＮＡＮＤ型フラッシュメモリでは、各センスアンプＳ／Ａは、書き込みデータを一時記憶するラッチ機能（ラッチ回路）を有しているため、選択ビット線ＢＬ２に接続されるセンスアンプＳ／Ａには、データ“０”がラッチされ、その他のビット線ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４に接続されるセンスアンプＳ／Ａには、データ“１”がラッチされる。
【００７５】
なお、図３の信号波形図において、ＢＬ“０”は、“０”−書き込みの対象となるメモリセルＡが接続されるビット線ＢＬ２を示し、ＢＬ“１”は、“１”−書き込みの対象となるセル（書き込み禁止セル）が接続されるビット線ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４を示している。
【００７６】
書き込み動作時、まず、制御信号ＢＬＴＲが“Ｈ”レベル（電源電位ＶＤＤを十分に転送できる電位）となり、センスアンプＳ／Ａ内のデータは、ビット線ＢＬｊ（ｊ＝０，１，・・・）に転送される。即ち、センスアンプＳ／Ａ内のデータが“０”のビット線ＢＬ２は、“０”（“Ｌ”レベル＝０Ｖ）となり、センスアンプＳ／Ａ内のデータが“１”のビット線ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４は、“１”（“Ｈ”レベル＝ＶＤＤ）となる。
【００７７】
ここで、本発明に関わる書き込み方式では、ビット線のデータ（センスアンプＳ／Ａのデータ）をセルユニットに転送する際に、ドレイン側セレクトゲート線ＳＧＤには、非選択ビット線ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４のデータ“１”（＝ＶＤＤ）、即ち、書き込み禁止電位（初期電位）を十分に転送、例えば、閾値落ちなしに、そのまま転送できるような電位ＶＳＧ１（＞電源電位ＶＤＤ）が与えられる（時刻ｔ１）。
【００７８】
また、この時、本発明に関わる書き込み方式では、ビット線のデータ“１”（＝ＶＤＤ）又は“０”（＝０Ｖ）を、セルユニット内のメモリセルの状態（データパターン）によらず、常に、そのセルユニット内の全てのメモリセルのチャネルに転送するために、選択ブロック内の全てのワード線には、セルユニット内の全てのメモリセルがオン状態となるような電位Ｖｒｅａｄ（例えば、約３．５Ｖ）を与える。
【００７９】
その結果、例えば、選択ビット線ＢＬ２は、“０”となっているため、選択ビット線ＢＬ２に接続されるセルユニット内の全てのメモリセルのチャネルには、“０”（０Ｖ）が転送される。また、非選択ビット線ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４は、“１”となっているため、非選択ビット線ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４に接続されるセルユニット内の全てのメモリセルのチャネルには、“１”（例えば、ＶＤＤ）が転送される。
【００８０】
この後、書き込み電位Ｖｐｇｍ及び中間電位Ｖｐａｓｓが与えられる前に、ドレイン側セレクトゲート線ＳＧＤの電位を、ＶＳＧ１からＶＳＧ２に低下させる（時刻ｔ２）。ここで、ＶＳＧ２は、非選択ビット線に接続されるセルユニット内のドレイン側セレクトゲートトランジスタが常にカットオフ状態となり、そのセルユニット内のメモリセルのチャネルに充電された電荷がリークせず、チャネル電位（書き込み禁止電位）が低下しないような値（例えば、０Ｖ）に設定される。
【００８１】
この後、選択ブロック内においては、選択ワード線ＷＬ２に書き込み電位Ｖｐｇｍが与えられ、非選択ワード線ＷＬ０，ＷＬ１，ＷＬ３に中間電位Ｖｐａｓｓ（０＜Ｖｐａｓｓ＜Ｖｐｇｍ）が与えられる（時刻ｔ３）。
【００８２】
この時、ドレイン側セレクトゲート線ＳＧＤの電位は、十分に低い値ＶＳＧ２に設定されているため、例えば、書き込み電位Ｖｐｇｍ及び中間電位Ｖｐａｓｓがワード線に与えられたときに、容量カップリングにより、ドレイン側セレクトゲート線ＳＧＤの電位が上昇しても、ドレイン側セレクトゲートトランジスタがオン状態となることはない。
【００８３】
これにより、書き込み電位Ｖｐｇｍ及び中間電位Ｖｐａｓｓの供給時におけるチャネル電位のリークを防止でき、チャネルブースト後には、十分に高い書き込み禁止電位を得ることが可能になる。
【００８４】
ここで、本発明の書き込み方式では、書き込み電位Ｖｐｇｍ及び中間電位Ｖｐａｓｓの供給時には、ドレイン側セレクトゲート線ＳＧＤの電位は、十分に低い値ＶＳＧ２に設定され、ドレイン側セレクトゲートトランジスタは、カットオフ状態となっている。
【００８５】
従って、選択ブロック内の全てのセルユニット内のメモリセルのチャネルがブーストされる。即ち、選択ビット線ＢＬ２に接続されるセルユニット内のメモリセルのチャネルは、０Ｖから、カップリング比αなどにより決まる所定電位まで上昇し、非選択ビット線ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４に接続されるセルユニット内のメモリセルのチャネルは、ＶＤＤから、カップリング比αなどにより決まる所定電位（書き込み禁止電位）まで十分に上昇する。
【００８６】
そこで、この後、ドレイン側セレクトゲート線ＳＧＤの電位を、ＶＳＧ２からＶＳＧ３に上昇させる（時刻ｔ４）。
【００８７】
ＶＳＧ３は、選択ビット線ＢＬ２に接続されるセルユニットについては、ドレイン側セレクトゲートトランジスタがオン状態となり、選択ビット線ＢＬ２のデータ“０”（＝０Ｖ）をそのセルユニット内の全てのメモリセルのチャネルに転送でき、かつ、非選択ビット線ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４に接続されるセルユニットについては、ドレイン側セレクトゲートトランジスタがカットオフ状態のままであり、そのセルユニット内のメモリセルのチャネル電位（書き込み禁止電位）を維持できるような値に設定される。
【００８８】
なお、ＶＳＧ３は、ＶＳＧ１＞ＶＳＧ３＞ＶＳＧ２なる大小関係を満たすように設定される。
【００８９】
その結果、選択ビット線ＢＬ２に接続されるセルユニット内のメモリセルのチャネルは、“０”（０Ｖ）であるため、選択メモリセルＡのコントロールゲート電極とチャネルの間には、書き込みに充分な電界がかかる。一方、非選択ビット線ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４に接続されるセルユニット内のメモリセルのチャネルは、十分に大きな書き込み禁止電位を維持しているため、書き込み禁止セルのコントロールゲート電極とチャネルの間には、書き込みに充分な電界がかからない。
【００９０】
これにより、選択ワード線ＷＬ２に接続される１ページ分のメモリセルのうち、選択メモリセルＡに対しては、“０”−書き込み（閾値を上昇させる書き込み）が実行され、その他の非選択メモリセルに対しては、“１”−書き込み（“１”状態を維持する書き込み）が実行される。
【００９１】
この後、選択ワード線ＷＬ２の電位Ｖｐｇｍ及び非選択ワード線ＷＬ０，ＷＬ１，ＷＬ３の電位Ｖｐａｓｓを、それぞれ０Ｖに低下させ（時刻ｔ５）、さらに、ドレイン側セレクトゲート線ＳＧＤの電位ＶＳＧ３を０Ｖに低下させると（時刻ｔ６）、書き込み動作が終了する。
【００９２】
なお、例えば、ＶＳＧ１は、ＶＤＤ＋Ｖｔｈ以上の電位、ＶＳＧ２は、０Ｖ、ＶＳＧ３は、ＶＤＤに設定される。但し、ＶＤＤは、内部電源電位であり、メモリセルのチャネルに転送する書き込み禁止電位（初期電位）である。また、Ｖｔｈは、ドレイン側セレクトゲートトランジスタの閾値である。
【００９３】
以上、本発明の第１実施の形態に関わる書き込み方式を詳細に説明したが、その特徴を簡単にまとめると、以下のようになる。
【００９４】
▲１▼ ステップ１（時刻ｔ１）
ドレイン側セレクトゲート線ＳＧＤをＶＳＧ１に設定し、非選択ビット線のデータ“１”（＝ＶＤＤ）をセルユニット内のメモリセルに十分に（例えば、閾値落ちなく、ＶＤＤのまま）転送する。なお、選択ビット線のデータ“０”（＝０Ｖ）は、そのままセルユニット内のメモリセルに転送される。
【００９５】
選択ブロック内の全てのワード線の電位をＶｒｅａｄに設定し、選択ブロック内のセルユニット内の全てのメモリセルを、その状態（データパターン）によらず、オン状態にし、セルユニット内の全てのメモリセルのチャネルにビット線のデータ“０”又は“１”を転送する。
【００９６】
▲２▼ ステップ２（時刻ｔ２）
ドレイン側セレクトゲート線ＳＧＤをＶＳＧ１からＶＳＧ２に低下させ、選択ブロック内の全てのセルユニット内のドレイン側セレクトゲートトランジスタをカットオフ状態にする。
【００９７】
▲３▼ ステップ３（時刻ｔ３）
書き込み電位Ｖｐｇｍ及び中間電位Ｖｐａｓｓをワード線に与え、容量カップリングにより、選択ブロック内の全てのセルユニット内のメモリセルのチャネル電位をブーストさせる。なお、非選択ビット線に接続されるセルユニット内のメモリセルのチャネルは、十分に高い書き込み禁止電位になる。
【００９８】
▲４▼ ステップ４（時刻ｔ４）
ドレイン側セレクトゲート線ＳＧＤをＶＳＧ２からＶＳＧ３に上昇させ、選択ビット線に接続されるセルユニット内のドレイン側セレクトゲートトランジスタをオン状態にし、選択ビット線に接続されるセルユニット内のメモリセルのチャネル電位を０Ｖにする。これにより、選択ワード線と選択ビット線の間に接続される選択メモリセルについてのみ、“０”−書き込みが実行される。
【００９９】
この時、非選択ビット線に接続されるセルユニット内のドレイン側セレクトゲートトランジスタについては、カットオフ状態のままとし、非選択ビット線に接続されるセルユニット内のメモリセルのチャネルについては、書き込み禁止電位を維持させる。
【０１００】
このように、本発明に関わる書き込み方式では、書き込み動作時に、ドレイン側セレクトゲート線ＳＧＤに、３種類の電位ＶＳＧ１，ＶＳＧ２，ＶＳＧ３を所定のタイミングで与えるようにしている。
【０１０１】
そして、ＶＳＧ１の値は、非選択ビット線の電位ＶＤＤを十分にセルユニットに転送すること（大きな初期電位を充電すること）を目的に決められ、ＶＳＧ２の値は、書き込み電位Ｖｐｇｍの印加時に容量カップリングによりＶＳＧ２が上昇しても、ドレイン側セレクトゲートトランジスタをオンさせないこと（リーク防止）を目的に決められ、ＶＳＧ３の値は、選択ビット線に接続されるセルユニット内のメモリセルのチャネルには０Ｖを転送し、非選択ビット線に接続されるセルユニット内のメモリセルのチャネルは、ブースト後の十分に大きなチャネル電位（書き込み禁止電位）を維持することを目的に決められる。
【０１０２】
そして、これらの目的を同時に実現するためには、ＶＳＧ１＞ＶＳＧ３＞ＶＳＧ２なる大小関係を満たすようにすればよい。
【０１０３】
このように、本発明に関わる書き込み方式によれば、ビット線の書き込みデータをセルユニットに転送する際に、ドレイン側セレクトゲートトランジスタのゲート電位をＶＳＧ１に設定することで、チャネルブースト前に十分に高い初期電位を得ることができ、また、チャネルブースト時（書き込み電位Ｖｐｇｍの印加時）に、ドレイン側セレクトゲートトランジスタのゲート電位をＶＳＧ２に設定することで、チャネルブースト時のリークを防止できる。
【０１０４】
従って、非選択メモリセル（書き込み禁止セル）のチャネルについては、チャネルブーストにより十分に高い書き込み禁止電位を得ることができ、結果として、誤書き込みの防止及び信頼性の向上を達成することができる。
【０１０５】
なお、ドレイン側セレクトゲートトランジスタのゲート電位をＶＳＧ２からＶＳＧ３に設定することで、非選択メモリセルのチャネル電位（書き込み禁止電位）を維持しつつ、選択メモリセルのチャネルには、データ“０”（＝０Ｖ）を転送できるため、選択メモリセルについては、通常どおり、“０”−書き込みが実行される。
【０１０６】
［第２実施の形態］
図４は、本発明に関わる書き込み方式が適用される３Ｔｒ−ＮＡＮＤにおけるメモリセルアレイの回路構成例を示している。
本例では、３２キロバイトのメモリ容量を有する３Ｔｒ−ＮＡＮＤについて説明する。
【０１０７】
３Ｔｒ−ＮＡＮＤにおいては、メモリセルアレイ内のセルユニットは、それぞれ３つのトランジスタ、即ち、１つのメモリセルＭ２と、これを挟み込む２つのセレクトトランジスタＭ１，Ｍ３とから構成される。
【０１０８】
メモリセルＭ２は、例えば、フローティングゲート電極とコントロールゲート電極を有するスタックゲート構造を有する。セレクトトランジスタＭ１，Ｍ３は、例えば、スタックゲート構造に類似した構造を有するが、下層のゲートを実際のゲート電極として用いることにより、通常のＭＯＳトランジスタとして機能する。
【０１０９】
セルユニットの一端は、ビット線ＢＬ０，ＢＬ１，・・・に接続され、その他端は、セルソース線に接続される。ビット線ＢＬ１，ＢＬ２，・・・は、高耐圧ＭＯＳトランジスタを経由して、センスアンプＳ／Ａに接続される。センスアンプＳ／Ａは、ビット線ＢＬ１，ＢＬ２，・・・に対応して設けられ、ラッチ回路（ページラッチ）ＬＡＴＣＨを有している。センスアンプＳ／Ａは、プログラム時に、プログラムデータを一時記憶する機能を有する。
【０１１０】
このように、３Ｔｒ−ＮＡＮＤは、ＮＡＮＤ型フラッシュメモリにおけるセルユニット内のメモリセル数を１つにしたものと考えることができる。
【０１１１】
そして、３Ｔｒ−ＮＡＮＤは、高速データリードが可能、データイレーズの単位が小さい、低消費電力、セルの大きさが比較的に小さい、などの特徴を有している。また、セルユニット内に１つのメモリセルのみが存在するため、リードディスターブ（ read disturb ）を回避、即ち、非選択セルのワード線に読み出し電位Ｖｒｅａｄを与える必要がないため、この読み出し電位Ｖｒｅａｄによるストレスを回避することができる。また、プログラム時において第１の実施の形態にもあったように、中間電位Ｖｐａｓｓを印加する必要がないため、書き込み禁止セルに発生する中間電圧Ｖｐａｓｓのストレスがなく、高い信頼性が期待できる。
【０１１２】
次に、本発明に関わる書き込み方式を上述の３Ｔｒ−ＮＡＮＤに適用した場合の例について説明する。
【０１１３】
なお、前提条件として、選択ワード線ＷＬに接続されるメモリセルのうち、破線で囲んだメモリセルＡが選択セル（“０”−書き込みの対象となるセル）であり、その他のメモリセルは、非選択セル（“１”−書き込みの対象となるセル、即ち、書き込み禁止セル）であるものとする。
【０１１４】
図５は、本発明の第２実施の形態に関わる書き込み方式の信号波形を示している。
【０１１５】
まず、１ページ分の書き込みデータがチップ外部からセンスアンプＳ／Ａに入力される（データロード）。ここでは、メモリセルＡに対してのみ、“０”−書き込み（閾値を上昇させる書き込み）を行うことを前提とするため、選択ビット線ＢＬ２に接続されるセンスアンプＳ／Ａには、データ“０”が入力され、その他のビット線ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４に接続されるセンスアンプＳ／Ａには、データ“１”が入力される。
【０１１６】
３Ｔｒ−ＮＡＮＤでは、各センスアンプＳ／Ａは、書き込みデータを一時記憶するラッチ機能（ラッチ回路）を有しているため、選択ビット線ＢＬ２に接続されるセンスアンプＳ／Ａには、データ“０”がラッチされ、その他のビット線ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４に接続されるセンスアンプＳ／Ａには、データ“１”がラッチされる。
【０１１７】
なお、図５の信号波形図において、ＢＬ“０”は、“０”−書き込みの対象となるメモリセルＡが接続されるビット線ＢＬ２を示し、ＢＬ“１”は、“１”−書き込みの対象となるセル（書き込み禁止セル）が接続されるビット線ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４を示している。
【０１１８】
書き込み動作時、まず、制御信号ＢＬＴＲが“Ｈ”レベル（電源電位ＶＤＤを十分に転送できる電位）となり、センスアンプＳ／Ａ内のデータは、ビット線ＢＬｊ（ｊ＝０，１，・・・）に転送される。即ち、センスアンプＳ／Ａ内のデータが“０”のビット線ＢＬ２は、“０”（“Ｌ”レベル＝０Ｖ）となり、センスアンプＳ／Ａ内のデータが“１”のビット線ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４は、“１”（“Ｈ”レベル＝ＶＤＤ）となる。
【０１１９】
ここで、本発明に関わる書き込み方式では、ビット線のデータ（センスアンプＳ／Ａのデータ）をセルユニットに転送する際に、ドレイン側セレクトゲート線ＳＧＤには、非選択ビット線ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４のデータ“１”（＝ＶＤＤ）、即ち、書き込み禁止電位（初期電位）を十分に転送、例えば、閾値落ちなしに、そのまま転送できるような電位ＶＳＧ１（＞電源電位ＶＤＤ）が与えられる（時刻ｔ１）。
【０１２０】
また、この電位ＶＳＧ１は、センスアンプＳ／Ａのデータをビット線に出力する前、例えば、ブロックアドレスにより選択ブロックが決定された時点から与えられている。その理由については、後述する。
【０１２１】
なお、選択ビット線ＢＬ２は、“０”となっているため、選択ビット線ＢＬ２に接続されるセルユニット内のメモリセルのチャネルには、“０”（０Ｖ）が転送される。また、非選択ビット線ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４は、“１”となっているため、非選択ビット線ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４に接続されるセルユニット内のメモリセルのチャネルには、“１”（例えば、ＶＤＤ）が転送される。
【０１２２】
この後、書き込み電位Ｖｐｇｍが与えられる前に、ドレイン側セレクトゲート線ＳＧＤの電位を、ＶＳＧ１からＶＳＧ２に低下させる（時刻ｔ２）。
【０１２３】
ここで、ＶＳＧ２は、非選択ビット線に接続されるセルユニット内のドレイン側セレクトゲートトランジスタがカットオフ状態となり、そのセルユニット内のメモリセルのチャネルに充電された電荷がリークせず、チャネル電位（書き込み禁止電位）が低下しないような値（例えば、０Ｖ）に設定される。
【０１２４】
この後、選択ブロック内においては、選択ワード線ＷＬに書き込み電位Ｖｐｇｍが与えられる（時刻ｔ３）。
【０１２５】
この時、ドレイン側セレクトゲート線ＳＧＤの電位は、十分に低い値ＶＳＧ２に設定されているため、例えば、書き込み電圧Ｖｐｇｍがワード線に与えられたときに、容量カップリングにより、ドレイン側セレクトゲート線ＳＧＤの電位が上昇しても、ドレイン側セレクトゲートトランジスタがオン状態となることはない。これにより、書き込み電位Ｖｐｇｍの供給時におけるチャネル電位のリークを防止でき、チャネルブースト後には、十分に高い書き込み禁止電位を得ることが可能になる。
【０１２６】
ここで、本発明の書き込み方式では、書き込み電位Ｖｐｇｍの供給時には、ドレイン側セレクトゲート線ＳＧＤの電位は、十分に低い値ＶＳＧ２に設定され、ドレイン側セレクトゲートトランジスタは、カットオフ状態となっている。
【０１２７】
従って、選択ブロック内の全てのセルユニット内のメモリセルのチャネルがブーストされる。即ち、選択ビット線ＢＬ２に接続されるセルユニット内のメモリセルのチャネルは、０Ｖから、カップリング比αなどにより決まる所定電位まで上昇し、非選択ビット線ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４に接続されるセルユニット内のメモリセルのチャネルは、ＶＤＤから、カップリング比αなどにより決まる所定電位（書き込み禁止電位）まで十分に上昇する。
【０１２８】
そこで、この後、ドレイン側セレクトゲート線ＳＧＤの電位を、ＶＳＧ２からＶＳＧ３に上昇させる（時刻ｔ４）。
【０１２９】
ＶＳＧ３は、選択ビット線ＢＬ２に接続されるセルユニットについては、ドレイン側セレクトゲートトランジスタがオン状態となり、選択ビット線ＢＬ２のデータ“０”（＝０Ｖ）をそのセルユニット内のメモリセルのチャネルに転送でき、かつ、非選択ビット線ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４に接続されるセルユニットについては、ドレイン側セレクトゲートトランジスタがカットオフ状態のままであり、そのセルユニット内のメモリセルのチャネル電位（書き込み禁止電位）を維持できるような値に設定される。
【０１３０】
なお、ＶＳＧ３は、ＶＳＧ１＞ＶＳＧ３＞ＶＳＧ２なる大小関係を満たすように設定される。
【０１３１】
その結果、選択ビット線ＢＬ２に接続されるセルユニット内のメモリセルのチャネルは、“０”（０Ｖ）であるため、選択メモリセルＡのコントロールゲート電極とチャネルの間には、書き込みに充分な電界がかかる。一方、非選択ビット線ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４に接続されるセルユニット内のメモリセルのチャネルは、十分に大きな書き込み禁止電位を維持しているため、書き込み禁止セルのコントロールゲート電極とチャネルの間には、書き込みに充分な電界がかからない。
【０１３２】
これにより、選択ワード線ＷＬに接続される１ページ分のメモリセルのうち、選択メモリセルＡに対しては、“０”−書き込み（閾値を上昇させる書き込み）が実行され、その他の非選択メモリセルに対しては、“１”−書き込み（“１”状態を維持する書き込み）が実行される。
【０１３３】
この後、選択ワード線ＷＬの電位Ｖｐｇｍを０Ｖに低下させ（時刻ｔ５）、さらに、ドレイン側セレクトゲート線ＳＧＤの電位をＶＳＧ３からＶＳＧ１にすると（時刻ｔ６）、書き込み動作が終了する。
【０１３４】
なお、上述の書き込み動作では、その前後においてドレイン側セレクトゲート線ＳＧＤの電位がＶＳＧ１に設定される。
【０１３５】
この理由は、３Ｔｒ−ＮＡＮＤが、例えば、ＪＡＶＡカード用のコアメモリとして使用されることにある。即ち、そのコアメモリとしての仕様では、例えば、２００ｎｓの高速アクセス（ＮＡＮＤ型フラッシュメモリのアクセスタイムは、５μｓ程度）が要求される。
【０１３６】
しかし、データリード時に、ドレイン側セレクトゲート線ＳＧＤの電位を、例えば、０ＶからＶＳＧ１に上昇させると、その電位の立ち上りのためのマージンを確保しなければならないため、アクセスタイムが遅くなる。データリード時のアクセスタイムをできるだけ速くするためには、予め、ドレイン側セレクトゲート線ＳＧＤの電位をＶＳＧ１に設定しておけばよい。
【０１３７】
そこで、３Ｔｒ−ＮＡＮＤでは、ブロックアドレスの確定時からドレイン側セレクトゲート線ＳＧＤにＶＳＧ１を与えるようなロジック（又はシーケンス）とした。
【０１３８】
これに伴い、データプログラム時においても、ブロックアドレスの確定時からドレイン側セレクトゲート線ＳＧＤにＶＳＧ１を与えるようにしている。
【０１３９】
また、例えば、ＶＳＧ１は、ＶＤＤ＋Ｖｔｈ以上の電位、ＶＳＧ２は、０Ｖ、ＶＳＧ３は、ＶＤＤに設定される。但し、ＶＤＤは、内部電源電位であり、メモリセルのチャネルに転送する書き込み禁止電位（初期電位）である。また、Ｖｔｈは、ドレイン側セレクトゲートトランジスタの閾値である。
【０１４０】
以上、本発明の第２実施の形態に関わる書き込み方式を詳細に説明したが、その特徴を簡単にまとめると、以下のようになる。
【０１４１】
▲１▼ ステップ１（時刻ｔ１）
予め、ドレイン側セレクトゲート線ＳＧＤは、ＶＳＧ１に設定され、非選択ビット線のデータ“１”（＝ＶＤＤ）は、セルユニット内のメモリセルに十分に（例えば、閾値落ちなく、ＶＤＤのまま）転送される。選択ビット線のデータ“０”（＝０Ｖ）も、そのままセルユニット内のメモリセルに転送される。
【０１４２】
▲２▼ ステップ２（時刻ｔ２）
ドレイン側セレクトゲート線ＳＧＤをＶＳＧ１からＶＳＧ２に低下させ、選択ブロック内の全てのセルユニット内のドレイン側セレクトゲートトランジスタをカットオフ状態にする。
【０１４３】
▲３▼ ステップ３（時刻ｔ３）
書き込み電位Ｖｐｇｍをワード線に与え、容量カップリングにより、選択ブロック内の全てのセルユニット内のメモリセルのチャネル電位をブーストさせる。なお、非選択ビット線に接続されるセルユニット内のメモリセルのチャネルは、十分に高い書き込み禁止電位になる。
【０１４４】
▲４▼ ステップ４（時刻ｔ４）
ドレイン側セレクトゲート線ＳＧＤをＶＳＧ２からＶＳＧ３に上昇させ、選択ビット線に接続されるセルユニット内のドレイン側セレクトゲートトランジスタをオン状態にし、選択ビット線に接続されるセルユニット内のメモリセルのチャネル電位を０Ｖにする。これにより、選択ワード線と選択ビット線の間に接続される選択メモリセルについてのみ、“０”−書き込みが実行される。
【０１４５】
この時、非選択ビット線に接続されるセルユニット内のドレイン側セレクトゲートトランジスタについては、カットオフ状態のままとし、非選択ビット線に接続されるセルユニット内のメモリセルのチャネルについては、書き込み禁止電位を維持させる。
【０１４６】
このように、本発明に関わる書き込み方式では、書き込み動作時に、ドレイン側セレクトゲート線ＳＧＤに、３種類の電位ＶＳＧ１，ＶＳＧ２，ＶＳＧ３を所定のタイミングで与えるようにしている。
【０１４７】
そして、ＶＳＧ１の値は、非選択ビット線の電位ＶＤＤを十分にセルユニットに転送すること（大きな初期電位を充電すること）を目的に決められ、ＶＳＧ２の値は、書き込み電位Ｖｐｇｍの印加時に容量カップリングによりＶＳＧ２が上昇しても、ドレイン側セレクトゲートトランジスタをオンさせないこと（リーク防止）を目的に決められ、ＶＳＧ３の値は、選択ビット線に接続されるセルユニット内のメモリセルのチャネルには０Ｖを転送し、非選択ビット線に接続されるセルユニット内のメモリセルのチャネルは、ブースト後の十分に大きなチャネル電位（書き込み禁止電位）を維持することを目的に決められる。
【０１４８】
そして、これらの目的を同時に実現するためには、ＶＳＧ１＞ＶＳＧ３＞ＶＳＧ２なる大小関係を満たすようにすればよい。
【０１４９】
このように、本発明に関わる書き込み方式によれば、ビット線の書き込みデータをセルユニットに転送する際に、ドレイン側セレクトゲートトランジスタのゲート電位をＶＳＧ１に設定することで、チャネルブースト前に十分に高い初期電位を得ることができ、また、チャネルブースト時（書き込み電位Ｖｐｇｍの印加時）に、ドレイン側セレクトゲートトランジスタのゲート電位をＶＳＧ２に設定することで、チャネルブースト時のリークを防止できる。
【０１５０】
従って、非選択メモリセル（書き込み禁止セル）のチャネルについては、チャネルブーストにより十分に高い書き込み禁止電位を得ることができ、結果として、誤書き込みの防止及び信頼性の向上を達成することができる。
【０１５１】
なお、ドレイン側セレクトゲートトランジスタのゲート電位をＶＳＧ２からＶＳＧ３に設定することで、非選択メモリセルのチャネル電位（書き込み禁止電位）を維持しつつ、選択メモリセルのチャネルには、データ“０”（＝０Ｖ）を転送できるため、選択メモリセルについては、通常どおり、“０”−書き込みが実行される。
【０１５２】
また、本発明に関わる書き込み方式では、選択ブロック内のドレイン側セレクトゲート線ＳＧＤは、例えば、ブロックアドレスが確定した時点で、ＶＳＧ１に設定されるため、データリード時やデータプログラム時において、アクセスタイムを高速にすることができる。
【０１５３】
［第３実施の形態］
本実施の形態に関わる書き込み方式は、ソースプログラム方式（図１９）の改良例である。
【０１５４】
以下、図１及び図２に示すＮＡＮＤ型フラッシュメモリを例にして、本実施の形態に関わる書き込み方式について説明する。
【０１５５】
前提条件としては、図２のワード線ＷＬ２が選択され、ワード線ＷＬ２に接続されるメモリセルのうち、破線で囲んだメモリセルＡが選択セル（“０”−書き込みの対象となるセル）であり、その他のメモリセルは、非選択セル（“１”−書き込みの対象となるセル、即ち、書き込み禁止セル）であるものとする。
【０１５６】
図６は、本発明の第３実施の形態に関わる書き込み方式の信号波形を示している。
【０１５７】
まず、１ページ分の書き込みデータがチップ外部からセンスアンプＳ／Ａに入力される（データロード）。
【０１５８】
ここでは、メモリセルＡに対してのみ、“０”−書き込み（閾値を上昇させる書き込み）を行うことを前提とするため、選択ビット線ＢＬ２に接続されるセンスアンプＳ／Ａには、データ“０”が入力され、その他のビット線ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４に接続されるセンスアンプＳ／Ａには、データ“１”が入力される。
【０１５９】
各センスアンプＳ／Ａは、書き込みデータを一時記憶するラッチ機能（ラッチ回路）を有しているため、選択ビット線ＢＬ２に接続されるセンスアンプＳ／Ａには、データ“０”がラッチされ、その他のビット線ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４に接続されるセンスアンプＳ／Ａには、データ“１”がラッチされる。
【０１６０】
なお、図６の信号波形図において、ＢＬ“０”は、“０”−書き込みの対象となるメモリセルＡが接続されるビット線ＢＬ２を示し、ＢＬ“１”は、“１”−書き込みの対象となるセル（書き込み禁止セル）が接続されるビット線ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４を示している。
【０１６１】
書き込み動作時、まず、ソース線電位ＣＥＬＳＲＣがＶＳＧ４に設定され、ソース側セレクトゲート線ＳＧＳがＶＳＧ１に設定される。ＶＳＧ４は、例えば、内部電源電位ＶＤＤ又はそれ以上の電位であり、ＶＳＧ１は、例えば、内部電源電位ＶＤＤにソース側セレクトゲートトランジスタの閾値Ｖｔｈを足した値以上の電位に設定される。これにより、ＶＳＧ４は、ソース線からソース側セレクトゲートトランジスタを経由して、セルユニットに転送される。
【０１６２】
また、ブロックアドレスにより選択された選択ブロック内では、全てのワード線（選択／非選択ワード線）の電位がＶｒｅａｄに設定される。Ｖｒｅａｄ（例えば、約３．５Ｖ）は、データパターン、即ち、メモリセルの状態（“０”又は“１”）によらず、全てのメモリセルをオン状態にする電位である。
【０１６３】
従って、選択ブロック内の全てのセルユニット内のメモリセルのチャネルは、ＶＳＧ４に充電される（時刻ｔ１）。
【０１６４】
この時、同時に、制御信号ＢＬＴＲが“Ｈ”レベル（電源電位ＶＤＤを十分に転送できる電位）となり、センスアンプＳ／Ａ内のデータは、ビット線ＢＬｊ（ｊ＝０，１，・・・）に転送される。即ち、センスアンプＳ／Ａ内のデータが“０”のビット線ＢＬ２は、“０”（“Ｌ”レベル＝０Ｖ）となり、センスアンプＳ／Ａ内のデータが“１”のビット線ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４は、“１”（“Ｈ”レベル＝ＶＤＤ）となる。
【０１６５】
但し、ビット線の電位は、セルユニットに伝達されることはない。なぜなら、ドレイン側セレクトゲート線ＳＧＤの電位は、０Ｖに設定されているため、ドレイン側セレクトゲートトランジスタは、常に、オフ状態を維持しているからである。
【０１６６】
この後、書き込み電位Ｖｐｇｍ及び中間電位Ｖｐａｓｓが与えられる前に、ソース側セレクトゲート線ＳＧＳの電位を、ＶＳＧ１からＶＳＧ２に低下させる。ＶＳＧ２は、例えば、ＶＳＳ（＝０Ｖ）に設定される（時刻ｔ２）。
【０１６７】
ここで、ＶＳＧ２は、非選択ビット線に接続されるセルユニット内のソース側セレクトゲートトランジスタが常にカットオフ状態となり、そのセルユニット内のメモリセルのチャネルに充電された電荷がリークせず、チャネル電位（書き込み禁止電位）が低下しないような値（例えば、０Ｖ）に設定される。
【０１６８】
この後、選択ブロック内においては、選択ワード線ＷＬ２に書き込み電位Ｖｐｇｍが与えられ、非選択ワード線ＷＬ０，ＷＬ１，ＷＬ３に中間電位Ｖｐａｓｓ（０＜Ｖｐａｓｓ＜Ｖｐｇｍ）が与えられる（時刻ｔ３）。
【０１６９】
この時、ソース側セレクトゲート線ＳＧＳの電位は、十分に低い値ＶＳＧ２に設定されているため、例えば、書き込み電位Ｖｐｇｍ及び中間電位Ｖｐａｓｓがワード線に与えられたときに、容量カップリングにより、ソース側セレクトゲート線ＳＧＳの電位が上昇しても、ソース側セレクトゲートトランジスタがオン状態となることはない。
【０１７０】
これにより、書き込み電位Ｖｐｇｍ及び中間電位Ｖｐａｓｓの供給時におけるチャネル電位のリークを防止でき、チャネルブースト後には、十分に高い書き込み禁止電位を得ることが可能になる。
【０１７１】
ここで、本発明の書き込み方式では、書き込み電位Ｖｐｇｍ及び中間電位Ｖｐａｓｓの供給時には、ソース側セレクトゲート線ＳＧＳの電位は、十分に低い値ＶＳＧ２に設定され、ソース側セレクトゲートトランジスタは、カットオフ状態となっている。また、ドレイン側セレクトゲート線ＳＧＤの電位は、０Ｖに設定されているため、ドレイン側セレクトゲートトランジスタも、カットオフ状態となっている。
【０１７２】
従って、書き込み電位Ｖｐｇｍ及び中間電位Ｖｐａｓｓの供給時、即ち、チャネルブースト時には、選択ブロック内の全てのセルユニット内のメモリセルのチャネルがブーストされる。
【０１７３】
具体的には、選択ビット線ＢＬ２に接続されるセルユニット内のメモリセルのチャネル及び非選択ビット線ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４に接続されるセルユニット内のメモリセルのチャネルは、共に、ＶＳＧ４（初期電位）から、カップリング比αなどにより決まる所定電位（書き込み禁止電位）まで、十分に上昇する。
【０１７４】
この後、ドレイン側セレクトゲート線ＳＧＤの電位を、ＶＳＳ（＝０Ｖ）からＶＳＧ３に上昇させる（時刻ｔ４）。
【０１７５】
ＶＳＧ３は、選択ビット線ＢＬ２に接続されるセルユニットについては、ドレイン側セレクトゲートトランジスタがオン状態となり、選択ビット線ＢＬ２のデータ“０”（＝０Ｖ）をそのセルユニット内の全てのメモリセルのチャネルに転送でき、かつ、非選択ビット線ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４に接続されるセルユニットについては、ドレイン側セレクトゲートトランジスタがカットオフ状態のままであり、そのセルユニット内のメモリセルのチャネル電位（書き込み禁止電位）を維持できるような値に設定される。
【０１７６】
なお、ＶＳＧ３は、ＶＳＧ１＞ＶＳＧ３＞ＶＳＧ２なる大小関係を満たすように設定される。
【０１７７】
その結果、選択ビット線ＢＬ２に接続されるセルユニット内のメモリセルのチャネルは、“０”（０Ｖ）であるため、選択メモリセルＡのコントロールゲート電極とチャネルの間には、書き込みに充分な電界がかかる。一方、非選択ビット線ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４に接続されるセルユニット内のメモリセルのチャネルは、十分に大きな書き込み禁止電位を維持しているため、書き込み禁止セルのコントロールゲート電極とチャネルの間には、書き込みに充分な電界がかからない。
【０１７８】
これにより、選択ワード線ＷＬ２に接続される１ページ分のメモリセルのうち、選択メモリセルＡに対しては、“０”−書き込み（閾値を上昇させる書き込み）が実行され、その他の非選択メモリセルに対しては、“１”−書き込み（“１”状態を維持する書き込み）が実行される。
【０１７９】
この後、選択ワード線ＷＬ２の電位Ｖｐｇｍ及び非選択ワード線ＷＬ０，ＷＬ１，ＷＬ３の電位Ｖｐａｓｓを、それぞれ０Ｖに低下させ（時刻ｔ５）、さらに、ドレイン側セレクトゲート線ＳＧＤの電位ＶＳＧ３を０Ｖに低下させると（時刻ｔ６）、書き込み動作が終了する。
【０１８０】
なお、例えば、ＶＳＧ１は、ＶＤＤ＋Ｖｔｈ以上の電位、ＶＳＧ２は、０Ｖ、ＶＳＧ３及びＶＳＧ４は、ＶＤＤより高い電圧（例えばＶｒｅａｄ）に設定される。但し、ＶＤＤは、内部電源電位であり、メモリセルのチャネルに転送する書き込み禁止電位（初期電位）である。また、Ｖｔｈは、ソース側セレクトゲートトランジスタの閾値である。
【０１８１】
以上、本発明の第３実施の形態に関わる書き込み方式を詳細に説明したが、その特徴を簡単にまとめると、以下のようになる。
【０１８２】
▲１▼ ステップ１（時刻ｔ１）
ソース側セレクトゲート線ＳＧＳをＶＳＧ１に設定し、ソース線ＣＥＬＳＲＣをＶＳＧ４に設定し、ソース線ＣＥＬＳＲＣの電位ＶＳＧ４を選択ブロック内のセルユニット内の全てのメモリセルに転送する。
【０１８３】
選択ブロック内の全てのワード線の電位をＶｒｅａｄに設定し、選択ブロック内のセルユニット内の全てのメモリセルを、その状態（データパターン）によらず、オン状態にし、セルユニット内の全てのメモリセルのチャネルにＶＳＧ４を転送する。
【０１８４】
▲２▼ ステップ２（時刻ｔ２）
ソース側セレクトゲート線ＳＧＳをＶＳＧ１からＶＳＧ２に低下させ、選択ブロック内の全てのセルユニット内のソース側セレクトゲートトランジスタをカットオフ状態にする。
【０１８５】
▲３▼ ステップ３（時刻ｔ３）
書き込み電位Ｖｐｇｍ及び中間電位Ｖｐａｓｓをワード線に与え、容量カップリングにより、選択ブロック内の全てのセルユニット内のメモリセルのチャネル電位をブーストさせる。なお、非選択ビット線に接続されるセルユニット内のメモリセルのチャネルは、十分に高い書き込み禁止電位になる。
【０１８６】
▲４▼ ステップ４（時刻ｔ４）
ドレイン側セレクトゲート線ＳＧＤをＶＳＳ（＝０Ｖ）からＶＳＧ３に上昇させ、選択ビット線に接続されるセルユニット内のドレイン側セレクトゲートトランジスタをオン状態にし、選択ビット線に接続されるセルユニット内のメモリセルのチャネル電位を０Ｖにする。これにより、選択ワード線と選択ビット線の間に接続される選択メモリセルについては、“０”−書き込みが実行される。
【０１８７】
この時、非選択ビット線に接続されるセルユニット内のドレイン側セレクトゲートトランジスタについては、カットオフ状態のままとし、非選択ビット線に接続されるセルユニット内のメモリセルのチャネルについては、書き込み禁止電位を維持させる。
【０１８８】
このように、本発明に関わる書き込み方式では、書き込み電位の供給時に、ソース側セレクトゲート線ＳＧＳの電位をＶＳＧ２に設定している。例えば、選択ブロック内の２本のセレクトゲート線ＳＧＳ，ＳＧＤの双方を、ＶＳＳ（＝０Ｖ）に設定している。
【０１８９】
従って、書き込み電位Ｖｐｇｍの供給時に、容量カップリングにより２本のセレクトゲート線ＳＧＳ，ＳＧＤの電位が、多少、上昇したとしても、選択ブロック内のセレクトゲートトランジスタがオン状態になることはない。つまり、書き込み電位Ｖｐｇｍの供給時に、セレクトゲートトランジスタがリークの原因となることはなく、十分に高い書き込み禁止電位を得ることができる。
【０１９０】
なお、ＶＳＧ１の値は、ソース線ＣＥＬＳＲＣの電位ＶＳＧ４を十分にセルユニットに転送すること（大きな初期電位を充電すること）を目的に決められ、ＶＳＧ２の値は、書き込み電位Ｖｐｇｍの印加時に容量カップリングによりＶＳＧ２が上昇しても、ソース／ドレイン側セレクトゲートトランジスタをオンさせないこと（リーク防止）を目的に決められ、ＶＳＧ３の値は、選択ビット線に接続されるセルユニット内のメモリセルのチャネルには０Ｖを転送し、非選択ビット線に接続されるセルユニット内のメモリセルのチャネルは、ブースト後の十分に大きなチャネル電位（書き込み禁止電位）を維持することを目的に決められる。
【０１９１】
ソースプログラム方式では、ＶＳＧ１＝ＶＳＧ４であってもよい。本実施の形態において重要な点は、チャネルブースト時に、ソース側セレクトゲート線ＳＧＳがＶＳＧ２（例えば、０Ｖ）に設定され、ドレイン側セレクトゲート線ＳＧＤが０Ｖに設定される点にある。そして、この場合、プログラムデータによらず、選択ブロック内のセルユニット内の全てのメモリセルのチャネルがブーストされる。
【０１９２】
このように、本発明に関わる書き込み方式によれば、ソース線ＣＥＬＳＲＣから充電することによって、チャネルブースト前に十分に高い初期電位を得ることができ、また、チャネルブースト時（書き込み電位Ｖｐｇｍの印加時）に、ソース側セレクトゲートトランジスタのゲート電位をＶＳＧ２に設定することで、チャネルブースト時のリークを防止できる。
【０１９３】
従って、非選択メモリセル（書き込み禁止セル）のチャネルについては、チャネルブーストにより十分に高い書き込み禁止電位を得ることができ、結果として、誤書き込みの防止及び信頼性の向上を達成することができる。
【０１９４】
なお、ドレイン側セレクトゲートトランジスタのゲート電位をＶＳＳからＶＳＧ３に設定することで、非選択メモリセルのチャネル電位（書き込み禁止電位）を維持しつつ、選択メモリセルのチャネルには、データ“０”（＝０Ｖ）を転送できるため、選択メモリセルについては、通常どおり、“０”−書き込みが実行される。
【０１９５】
［第４実施の形態］
本実施の形態に関わる書き込み方式は、上述の第１実施の形態に関わる書き込み方式の改良例である。
【０１９６】
以下、図１及び図２に示すＮＡＮＤ型フラッシュメモリを例にして、本実施の形態に関わる書き込み方式について説明する。
【０１９７】
前提条件としては、図２のワード線ＷＬ２が選択され、かつ、ワード線ＷＬ２に接続されるメモリセルのうち、破線で囲んだメモリセルＡが選択セル（“０”−書き込みの対象となるセル）であり、その他のメモリセルは、非選択セル（“１”−書き込みの対象となるセル、即ち、書き込み禁止セル）であるものとする。
【０１９８】
図７は、本発明の第４実施の形態に関わる書き込み方式の信号波形を示している。
【０１９９】
まず、１ページ分の書き込みデータがチップ外部からセンスアンプＳ／Ａに入力される（データロード）。ここでは、メモリセルＡに対してのみ、“０”−書き込み（閾値を上昇させる書き込み）を行うことを前提とするため、選択ビット線ＢＬ２に接続されるセンスアンプＳ／Ａには、データ“０”が入力され、その他のビット線ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４に接続されるセンスアンプＳ／Ａには、データ“１”が入力される。
【０２００】
ＮＡＮＤ型フラッシュメモリでは、各センスアンプＳ／Ａは、書き込みデータを一時記憶するラッチ機能（ラッチ回路）を有しているため、選択ビット線ＢＬ２に接続されるセンスアンプＳ／Ａには、データ“０”がラッチされ、その他のビット線ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４に接続されるセンスアンプＳ／Ａには、データ“１”がラッチされる。
【０２０１】
なお、図７の信号波形図において、ＢＬ“０”は、“０”−書き込みの対象となるメモリセルＡが接続されるビット線ＢＬ２を示し、ＢＬ“１”は、“１”−書き込みの対象となるセル（書き込み禁止セル）が接続されるビット線ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４を示している。
【０２０２】
書き込み動作時、まず、制御信号ＢＬＴＲが“Ｈ”レベル（電源電位ＶＤＤを十分に転送できる電位）となり、センスアンプＳ／Ａ内のデータは、ビット線ＢＬｊ（ｊ＝０，１，・・・）に転送される。即ち、センスアンプＳ／Ａ内のデータが“０”のビット線ＢＬ２は、“０”（“Ｌ”レベル＝０Ｖ）となり、センスアンプＳ／Ａ内のデータが“１”のビット線ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４は、“１”（“Ｈ”レベル＝ＶＤＤ）となる。
【０２０３】
ここで、本発明に関わる書き込み方式では、ビット線のデータ（センスアンプＳ／Ａのデータ）をセルユニットに転送する際に、ドレイン側セレクトゲート線ＳＧＤには、非選択ビット線ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４のデータ“１”（＝ＶＤＤ）、即ち、書き込み禁止電位（初期電位）を十分に転送、例えば、閾値落ちなしに、そのまま転送できるような電位ＶＳＧ１（＞電源電位ＶＤＤ）が与えられる（時刻ｔ１）。
【０２０４】
なお、この時、本発明に関わる書き込み方式では、上述の第１実施の形態とは異なり、選択ブロック内の全てのワード線にＶｒｅａｄ（例えば、約３．５Ｖ）を与えることなく、０Ｖのままとする。
【０２０５】
この場合、セルユニット内の全てのメモリセルが消去状態（“１”状態）にあるときは、セルユニット内の全てのメモリセルのチャネルにプログラムデータに応じた所定電位が転送されるが、セルユニット内に“０”状態のメモリセルが存在するときは、最もドレイン側の“０”状態のメモリセルよりもさらにドレイン側のメモリセルのチャネルにプログラムデータに応じた所定電位が転送される。
【０２０６】
その結果、例えば、選択ビット線ＢＬ２は、“０”となっているため、選択ビット線ＢＬ２に接続されるセルユニットには、“０”（０Ｖ）が転送される。また、非選択ビット線ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４は、“１”となっているため、非選択ビット線ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４に接続されるセルユニットには、“１”（例えば、ＶＤＤ）が転送される。
【０２０７】
この後、書き込み電位Ｖｐｇｍ及び中間電位Ｖｐａｓｓが与えられる前に、ドレイン側セレクトゲート線ＳＧＤの電位を、ＶＳＧ１からＶＳＧ２に低下させる（時刻ｔ２）。ここで、ＶＳＧ２は、非選択ビット線に接続されるセルユニット内のドレイン側セレクトゲートトランジスタが常にカットオフ状態となり、そのセルユニット内のメモリセルのチャネルに充電された電荷がリークせず、チャネル電位（書き込み禁止電位）が低下しないような値（例えば、０Ｖ）に設定される。
【０２０８】
この後、選択ブロック内においては、選択ワード線ＷＬ２に書き込み電位Ｖｐｇｍが与えられ、非選択ワード線ＷＬ０，ＷＬ１，ＷＬ３に中間電位Ｖｐａｓｓ（０＜Ｖｐａｓｓ＜Ｖｐｇｍ）が与えられる（時刻ｔ３）。
【０２０９】
この時、ドレイン側セレクトゲート線ＳＧＤの電位は、十分に低い値ＶＳＧ２に設定されているため、例えば、書き込み電位Ｖｐｇｍ及び中間電位Ｖｐａｓｓがワード線に与えられたときに、容量カップリングにより、ドレイン側セレクトゲート線ＳＧＤの電位が上昇しても、ドレイン側セレクトゲートトランジスタがオン状態となることはない。
【０２１０】
これにより、書き込み電位Ｖｐｇｍ及び中間電位Ｖｐａｓｓの供給時におけるチャネル電位のリークを防止でき、チャネルブースト後には、十分に高い書き込み禁止電位を得ることが可能になる。
【０２１１】
ここで、本発明の書き込み方式では、書き込み電位Ｖｐｇｍ及び中間電位Ｖｐａｓｓの供給時には、ドレイン側セレクトゲート線ＳＧＤの電位は、十分に低い値ＶＳＧ２に設定され、ドレイン側セレクトゲートトランジスタは、カットオフ状態となっている。
【０２１２】
従って、選択ブロック内の全てのセルユニット内のメモリセルのチャネルがブーストされる。即ち、選択ビット線ＢＬ２に接続されるセルユニット内のメモリセルのチャネルは、０Ｖから、カップリング比αなどにより決まる所定電位まで上昇し、非選択ビット線ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４に接続されるセルユニット内のメモリセルのチャネルは、ＶＤＤから、カップリング比αなどにより決まる所定電位（書き込み禁止電位）まで十分に上昇する。
【０２１３】
そこで、この後、ドレイン側セレクトゲート線ＳＧＤの電位を、ＶＳＧ２からＶＳＧ３に上昇させる（時刻ｔ４）。
【０２１４】
ＶＳＧ３は、選択ビット線ＢＬ２に接続されるセルユニットについては、ドレイン側セレクトゲートトランジスタがオン状態となり、選択ビット線ＢＬ２のデータ“０”（＝０Ｖ）をそのセルユニット内の全てのメモリセルのチャネルに転送でき、かつ、非選択ビット線ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４に接続されるセルユニットについては、ドレイン側セレクトゲートトランジスタがカットオフ状態のままであり、そのセルユニット内のメモリセルのチャネル電位（書き込み禁止電位）を維持できるような値に設定される。
【０２１５】
なお、ＶＳＧ３は、ＶＳＧ１＞ＶＳＧ３＞ＶＳＧ２なる大小関係を満たすように設定される。
【０２１６】
その結果、選択ビット線ＢＬ２に接続されるセルユニット内のメモリセルのチャネルは、“０”（０Ｖ）であるため、選択メモリセルＡのコントロールゲート電極とチャネルの間には、書き込みに充分な電界がかかる。一方、非選択ビット線ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４に接続されるセルユニット内のメモリセルのチャネルは、十分に大きな書き込み禁止電位を維持しているため、書き込み禁止セルのコントロールゲート電極とチャネルの間には、書き込みに充分な電界がかからない。
【０２１７】
これにより、選択ワード線ＷＬ２に接続される１ページ分のメモリセルのうち、選択メモリセルＡに対しては、“０”−書き込み（閾値を上昇させる書き込み）が実行され、その他の非選択メモリセルに対しては、“１”−書き込み（“１”状態を維持する書き込み）が実行される。
【０２１８】
この後、選択ワード線ＷＬ２の電位Ｖｐｇｍ及び非選択ワード線ＷＬ０，ＷＬ１，ＷＬ３の電位Ｖｐａｓｓを、それぞれ０Ｖに低下させ（時刻ｔ５）、さらに、ドレイン側セレクトゲート線ＳＧＤの電位ＶＳＧ３を０Ｖに低下させると（時刻ｔ６）、書き込み動作が終了する。
【０２１９】
なお、例えば、ＶＳＧ１は、ＶＤＤ＋Ｖｔｈ以上の電位、ＶＳＧ２は、０Ｖ、ＶＳＧ３は、ＶＤＤに設定される。但し、ＶＤＤは、内部電源電位であり、メモリセルのチャネルに転送する書き込み禁止電位（初期電位）である。また、Ｖｔｈは、ドレイン側セレクトゲートトランジスタの閾値である。
【０２２０】
以上、本発明の第４実施の形態に関わる書き込み方式を詳細に説明したが、その特徴を簡単にまとめると、以下のようになる。
【０２２１】
▲１▼ ステップ１（時刻ｔ１）
ドレイン側セレクトゲート線ＳＧＤをＶＳＧ１に設定し、非選択ビット線のデータ“１”（＝ＶＤＤ）をセルユニット内のメモリセルに十分に（例えば、閾値落ちなく、ＶＤＤのまま）転送する。なお、選択ビット線のデータ“０”（＝０Ｖ）は、そのままセルユニット内のメモリセルに転送される。
【０２２２】
▲２▼ ステップ２（時刻ｔ２）
ドレイン側セレクトゲート線ＳＧＤをＶＳＧ１からＶＳＧ２に低下させ、選択ブロック内の全てのセルユニット内のドレイン側セレクトゲートトランジスタをカットオフ状態にする。
【０２２３】
▲３▼ ステップ３（時刻ｔ３）
書き込み電位Ｖｐｇｍ及び中間電位Ｖｐａｓｓをワード線に与え、容量カップリングにより、選択ブロック内の全てのセルユニット内のメモリセルのチャネル電位をブーストさせる。なお、非選択ビット線に接続されるセルユニット内のメモリセルのチャネルは、十分に高い書き込み禁止電位になる。
【０２２４】
▲４▼ ステップ４（時刻ｔ４）
ドレイン側セレクトゲート線ＳＧＤをＶＳＧ２からＶＳＧ３に上昇させ、選択ビット線に接続されるセルユニット内のドレイン側セレクトゲートトランジスタをオン状態にし、選択ビット線に接続されるセルユニット内のメモリセルのチャネル電位を０Ｖにする。これにより、選択ワード線と選択ビット線の間に接続される選択メモリセルについてのみ、“０”−書き込みが実行される。
【０２２５】
この時、非選択ビット線に接続されるセルユニット内のドレイン側セレクトゲートトランジスタについては、カットオフ状態のままとし、非選択ビット線に接続されるセルユニット内のメモリセルのチャネルについては、書き込み禁止電位を維持させる。
【０２２６】
このように、本発明に関わる書き込み方式では、書き込み動作時に、ドレイン側セレクトゲート線ＳＧＤに、３種類の電位ＶＳＧ１，ＶＳＧ２，ＶＳＧ３を所定のタイミングで与えるようにしている。
【０２２７】
そして、ＶＳＧ１の値は、非選択ビット線の電位ＶＤＤを十分にセルユニットに転送すること（大きな初期電位を充電すること）を目的に決められ、ＶＳＧ２の値は、書き込み電位Ｖｐｇｍの印加時に容量カップリングによりＶＳＧ２が上昇しても、ドレイン側セレクトゲートトランジスタをオンさせないこと（リーク防止）を目的に決められ、ＶＳＧ３の値は、選択ビット線に接続されるセルユニット内のメモリセルのチャネルには０Ｖを転送し、非選択ビット線に接続されるセルユニット内のメモリセルのチャネルは、ブースト後の十分に大きなチャネル電位（書き込み禁止電位）を維持することを目的に決められる。
【０２２８】
そして、これらの目的を同時に実現するためには、ＶＳＧ１＞ＶＳＧ３＞ＶＳＧ２なる大小関係を満たすようにすればよい。
【０２２９】
このように、本発明に関わる書き込み方式によれば、ビット線の書き込みデータをセルユニットに転送する際に、ドレイン側セレクトゲートトランジスタのゲート電位をＶＳＧ１に設定することで、チャネルブースト前に十分に高い初期電位を得ることができ、また、チャネルブースト時（書き込み電位Ｖｐｇｍの印加時）に、ドレイン側セレクトゲートトランジスタのゲート電位をＶＳＧ２に設定することで、チャネルブースト時のリークを防止できる。
【０２３０】
従って、非選択メモリセル（書き込み禁止セル）のチャネルについては、チャネルブーストにより十分に高い書き込み禁止電位を得ることができ、結果として、誤書き込みの防止及び信頼性の向上を達成することができる。
【０２３１】
なお、ドレイン側セレクトゲートトランジスタのゲート電位をＶＳＧ２からＶＳＧ３に設定することで、非選択メモリセルのチャネル電位（書き込み禁止電位）を維持しつつ、選択メモリセルのチャネルには、データ“０”（＝０Ｖ）を転送できるため、選択メモリセルについては、通常どおり、“０”−書き込みが実行される。
【０２３２】
［第５実施の形態］
本実施の形態に関わる書き込み方式は、上述の第１実施の形態に関わる書き込み方式（図３）と上述の第３実施の形態に関わる書き込み方式（図６）を組み合わせたものである。
【０２３３】
以下、図１及び図２に示すＮＡＮＤ型フラッシュメモリを例にして、本実施の形態に関わる書き込み方式について説明する。
【０２３４】
前提条件としては、図２のワード線ＷＬ２が選択され、ワード線ＷＬ２に接続されるメモリセルのうち、破線で囲んだメモリセルＡが選択セル（“０”−書き込みの対象となるセル）であり、その他のメモリセルは、非選択セル（“１”−書き込みの対象となるセル、即ち、書き込み禁止セル）であるものとする。
【０２３５】
図８は、本発明の第５実施の形態に関わる書き込み方式の信号波形を示している。
【０２３６】
まず、１ページ分の書き込みデータがチップ外部からセンスアンプＳ／Ａに入力される（データロード）。
【０２３７】
ここでは、メモリセルＡに対してのみ、“０”−書き込み（閾値を上昇させる書き込み）を行うことを前提とするため、選択ビット線ＢＬ２に接続されるセンスアンプＳ／Ａには、データ“０”が入力され、その他のビット線ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４に接続されるセンスアンプＳ／Ａには、データ“１”が入力される。
【０２３８】
各センスアンプＳ／Ａは、書き込みデータを一時記憶するラッチ機能（ラッチ回路）を有しているため、選択ビット線ＢＬ２に接続されるセンスアンプＳ／Ａには、データ“０”がラッチされ、その他のビット線ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４に接続されるセンスアンプＳ／Ａには、データ“１”がラッチされる。
【０２３９】
なお、図８の信号波形図において、ＢＬ“０”は、“０”−書き込みの対象となるメモリセルＡが接続されるビット線ＢＬ２を示し、ＢＬ“１”は、“１”−書き込みの対象となるセル（書き込み禁止セル）が接続されるビット線ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４を示している。
【０２４０】
書き込み動作時、まず、ソース線電位ＣＥＬＳＲＣがＶＳＧ４に設定され、ソース側セレクトゲート線ＳＧＳがＶＳＧ１’に設定される。ＶＳＧ４は、例えば、Ｖｒｅａｄのような内部電源電圧ＶＤＤ以上の電位であり、ＶＳＧ１’は、例えば、ＶＳＧ４か、またはＶＳＧ４にソース側セレクトゲートトランジスタの閾値Ｖｔｈを足した値以上の電位に設定される。
【０２４１】
これにより、ＶＳＧ４は、ソース線からソース側セレクトゲートトランジスタを経由して、セルユニットに転送される（時刻ｔ１）。
【０２４２】
なお、この時点で、ブロックアドレスにより選択された選択ブロック内の全てのワード線（選択／非選択ワード線）の電位を、Ｖｒｅａｄに設定してもよい。この場合、データパターン、即ち、メモリセルの状態（“０”又は“１”）によらず、全てのメモリセルをオン状態にし、選択ブロック内の全てのセルユニット内のメモリセルのチャネルを、ＶＳＧ４に充電することができる。
【０２４３】
この時、同時に、制御信号ＢＬＴＲが“Ｈ”レベル（電源電位ＶＤＤを十分に転送できる電位）となり、センスアンプＳ／Ａ内のデータは、ビット線ＢＬｊ（ｊ＝０，１，・・・）に転送される。即ち、センスアンプＳ／Ａ内のデータが“０”のビット線ＢＬ２は、“０”（“Ｌ”レベル＝０Ｖ）となり、センスアンプＳ／Ａ内のデータが“１”のビット線ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４は、“１”（“Ｈ”レベル＝ＶＤＤ）となる。
【０２４４】
但し、ビット線の電位は、セルユニットに伝達されることはない。なぜなら、ドレイン側セレクトゲート線ＳＧＤの電位は、０Ｖに設定されているため、ドレイン側セレクトゲートトランジスタは、常に、オフ状態を維持しているからである。
【０２４５】
この後、書き込み電位Ｖｐｇｍ及び中間電位Ｖｐａｓｓが与えられる前に、ソース側セレクトゲート線ＳＧＳの電位を、ＶＳＧ１’からＶＳＧ２’に低下させる。（時刻ｔ１’）。
【０２４６】
ここで、ＶＳＧ２’は、非選択ビット線に接続されるセルユニット内のソース側セレクトゲートトランジスタが常にカットオフ状態となり、そのセルユニット内のメモリセルのチャネルに充電された電荷がリークせず、チャネル電位（書き込み禁止電位）が低下しないような値に設定される。
【０２４７】
この後、ドレイン側セレクトゲート線ＳＧＤの電位がＶＳＧ１に設定される（時刻ｔ２）。
【０２４８】
ここで、本発明に関わる書き込み方式では、ＶＳＧ１は、非選択ビット線ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４のデータ“１”（＝ＶＤＤ）、即ち、書き込み禁止電位（初期電位）を、ドレイン側セレクトゲート線ＳＧＤを経由して、十分に転送、例えば、閾値落ちなしに、そのまま転送できるような電位（例えば、電源電位ＶＤＤ以上の電位）に設定される。
【０２４９】
なお、この時点で、ブロックアドレスにより選択された選択ブロック内の全てのワード線（選択／非選択ワード線）の電位を、Ｖｒｅａｄに設定してもよい。この場合、データパターン、即ち、メモリセルの状態（“０”又は“１”）によらず、全てのメモリセルをオン状態にし、選択ブロック内の全てのセルユニット内のメモリセルのチャネルを、ビット線のデータに応じた所定値に充電することができる。
【０２５０】
但し、本実施の形態においては、時刻ｔ１から時刻ｔ３までの期間、選択ブロック内の全てのワード線が０Ｖで、セルユニット内に“０”状態のメモリセルがあった場合に効果的である。即ち、この場合、セルユニット内の“０”状態のメモリセルがオフ状態となるため、セルユニットの両側（ソース側及びドレイン側）からチャネルを充電することは、十分に大きな書き込み禁止電位を得るのに好都合である。
【０２５１】
この後、書き込み電位Ｖｐｇｍ及び中間電位Ｖｐａｓｓが与えられる前に、ドレイン側セレクトゲート線ＳＧＤの電位を、ＶＳＧ１からＶＳＧ２に低下させる（時刻ｔ２’）。ここで、ＶＳＧ２は、非選択ビット線に接続されるセルユニット内のドレイン側セレクトゲートトランジスタが常にカットオフ状態となり、そのセルユニット内のメモリセルのチャネルに充電された電荷がリークせず、チャネル電位（書き込み禁止電位）が低下しないような値（例えば、０Ｖ）に設定される。
【０２５２】
この後、選択ブロック内においては、選択ワード線ＷＬ２に書き込み電位Ｖｐｇｍが与えられ、非選択ワード線ＷＬ０，ＷＬ１，ＷＬ３に中間電位Ｖｐａｓｓ（０＜Ｖｐａｓｓ＜Ｖｐｇｍ）が与えられる（時刻ｔ３）。
【０２５３】
この時、ソース側セレクトゲート線ＳＧＳの電位は、十分に低い値ＶＳＧ２’に設定され、ドレイン側セレクトゲート線ＳＧＤの電位も、十分に低い値ＶＳＧ２（例えば、ＶＳＳ）に設定されているため、例えば、書き込み電位Ｖｐｇｍ及び中間電位Ｖｐａｓｓがワード線に与えられたときに、容量カップリングにより、ソース／ドレイン側セレクトゲート線ＳＧＳ，ＳＧＤの電位が上昇しても、ソース／ドレイン側セレクトゲートトランジスタがオン状態となることはない。
【０２５４】
これにより、書き込み電位Ｖｐｇｍ及び中間電位Ｖｐａｓｓの供給時におけるチャネル電位のリークを防止でき、チャネルブースト後には、十分に高い書き込み禁止電位を得ることが可能になる。
【０２５５】
ここで、本発明の書き込み方式では、書き込み電位Ｖｐｇｍ及び中間電位Ｖｐａｓｓの供給時には、ソース側セレクトゲート線ＳＧＳの電位は、十分に低い値ＶＳＧ２’に設定され、ソース側セレクトゲートトランジスタは、カットオフ状態となっている。また、ドレイン側セレクトゲート線ＳＧＤの電位も、十分に低い値ＶＳＧ２に設定され、ドレイン側セレクトゲートトランジスタも、カットオフ状態となっている。
【０２５６】
従って、書き込み電位Ｖｐｇｍ及び中間電位Ｖｐａｓｓの供給時、即ち、チャネルブースト時には、選択ブロック内の全てのセルユニット内のメモリセルのチャネルがブーストされる。
【０２５７】
この後、ドレイン側セレクトゲート線ＳＧＤの電位を、ＶＳＧ２からＶＳＧ３に上昇させる（時刻ｔ４）。
【０２５８】
ＶＳＧ３は、選択ビット線ＢＬ２に接続されるセルユニットについては、ドレイン側セレクトゲートトランジスタがオン状態となり、選択ビット線ＢＬ２のデータ“０”（＝０Ｖ）をそのセルユニット内の全てのメモリセルのチャネルに転送でき、かつ、非選択ビット線ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４に接続されるセルユニットについては、ドレイン側セレクトゲートトランジスタがカットオフ状態のままであり、そのセルユニット内のメモリセルのチャネル電位（書き込み禁止電位）を維持できるような値に設定される。
【０２５９】
なお、ＶＳＧ３は、ＶＳＧ１＞ＶＳＧ３＞ＶＳＧ２なる大小関係を満たすように設定される。
【０２６０】
その結果、選択ビット線ＢＬ２に接続されるセルユニット内のメモリセルのチャネルは、“０”（０Ｖ）であるため、選択メモリセルＡのコントロールゲート電極とチャネルの間には、書き込みに充分な電界がかかる。一方、非選択ビット線ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４に接続されるセルユニット内のメモリセルのチャネルは、十分に大きな書き込み禁止電位を維持しているため、書き込み禁止セルのコントロールゲート電極とチャネルの間には、書き込みに充分な電界がかからない。
【０２６１】
これにより、選択ワード線ＷＬ２に接続される１ページ分のメモリセルのうち、選択メモリセルＡに対しては、“０”−書き込み（閾値を上昇させる書き込み）が実行され、その他の非選択メモリセルに対しては、“１”−書き込み（“１”状態を維持する書き込み）が実行される。
【０２６２】
この後、選択ワード線ＷＬ２の電位Ｖｐｇｍ及び非選択ワード線ＷＬ０，ＷＬ１，ＷＬ３の電位Ｖｐａｓｓを、それぞれ０Ｖに低下させ（時刻ｔ５）、さらに、ドレイン側セレクトゲート線ＳＧＤの電位ＶＳＧ３を０Ｖに低下させると（時刻ｔ６）、書き込み動作が終了する。
【０２６３】
なお、例えば、ＶＳＧ１及びＶＳＧ１’は、ＶＤＤ＋Ｖｔｈ以上の電位、ＶＳＧ２は０Ｖ、ＶＳＧ３及びＶＳＧ４は、ＶＤＤに設定される。但し、ＶＤＤは、内部電源電位であり、メモリセルのチャネルに転送する書き込み禁止電位（初期電位）である。また、Ｖｔｈは、セレクトゲートトランジスタの閾値である。
【０２６４】
以上、本発明の第５実施の形態に関わる書き込み方式を詳細に説明したが、その特徴を簡単にまとめると、以下のようになる。
【０２６５】
▲１▼ ステップ１（時刻ｔ１）
ソース側セレクトゲート線ＳＧＳをＶＳＧ１’に設定し、ソース線ＣＥＬＳＲＣをＶＳＧ４に設定し、ソース線ＣＥＬＳＲＣの電位ＶＳＧ４を選択ブロック内のセルユニットに十分に（例えば、閾値落ちなく、ＶＳＧ４のまま）転送する。
【０２６６】
▲２▼ ステップ２（時刻ｔ１’）
ソース側セレクトゲート線ＳＧＳをＶＳＧ１からＶＳＧ２に低下させ、選択ブロック内の全てのセルユニット内のソース側セレクトゲートトランジスタをカットオフ状態にする。
【０２６７】
▲３▼ ステップ３（時刻ｔ２）
ドレイン側セレクトゲート線ＳＧＤをＶＳＧ１に設定し、ビット線のデータに応じた所定電位を選択ブロック内のセルユニットに十分に（例えば、閾値落ちなく、ＶＤＤ又はＶＳＳのまま）転送する。
【０２６８】
▲４▼ ステップ４（時刻ｔ２’）
ドレイン側セレクトゲート線ＳＧＤをＶＳＧ１からＶＳＧ２に低下させ、選択ブロック内の全てのセルユニット内のソース側セレクトゲートトランジスタをカットオフ状態にする。
【０２６９】
▲５▼ ステップ５（時刻ｔ３）
書き込み電位Ｖｐｇｍ及び中間電位Ｖｐａｓｓをワード線に与え、容量カップリングにより、選択ブロック内の全てのセルユニット内のメモリセルのチャネル電位をブーストさせる。なお、非選択ビット線に接続されるセルユニット内のメモリセルのチャネルは、十分に高い書き込み禁止電位になる。
【０２７０】
▲６▼ ステップ６（時刻ｔ４）
ドレイン側セレクトゲート線ＳＧＤをＶＳＧ２からＶＳＧ３に上昇させ、選択ビット線に接続されるセルユニット内のドレイン側セレクトゲートトランジスタをオン状態にし、選択ビット線に接続されるセルユニット内のメモリセルのチャネル電位を０Ｖにする。これにより、選択ワード線と選択ビット線の間に接続される選択メモリセルについては、“０”−書き込みが実行される。
【０２７１】
この時、非選択ビット線に接続されるセルユニット内のドレイン側セレクトゲートトランジスタについては、カットオフ状態のままとし、非選択ビット線に接続されるセルユニット内のメモリセルのチャネルについては、書き込み禁止電位を維持させる。
【０２７２】
このように、本発明に関わる書き込み方式では、書き込み電位の供給時に、ソース側セレクトゲート線ＳＧＳの電位をＶＳＧ２’に設定し、ドレイン側セレクトゲート線ＳＧＤの電位をＶＳＧ２に設定している。
【０２７３】
従って、書き込み電位Ｖｐｇｍの供給時に、容量カップリングにより２本のセレクトゲート線ＳＧＳ，ＳＧＤの電位が、多少、上昇したとしても、選択ブロック内のセレクトゲートトランジスタがオン状態になることはない。つまり、書き込み電位Ｖｐｇｍの供給時に、セレクトゲートトランジスタがリークの原因となることはなく、十分に高い書き込み禁止電位を得ることができる。
【０２７４】
なお、ＶＳＧ１’の値は、ソース線ＣＥＬＳＲＣの電位ＶＳＧ４を十分にセルユニットに転送すること（大きな初期電位を充電すること）を目的に決められ、同様に、ＶＳＧ１の値は、ビット線のデータに対応した所定電位を十分にセルユニットに転送すること（大きな初期電位を充電すること）を目的に決められる。
【０２７５】
また、ＶＳＧ２’及びＶＳＧ２の値は、書き込み電位Ｖｐｇｍの印加時に容量カップリングによりＶＳＧ２’及びＶＳＧ２が上昇しても、ソース／ドレイン側セレクトゲートトランジスタをオンさせないこと（リーク防止）を目的に決められ、ＶＳＧ３の値は、選択ビット線に接続されるセルユニット内のメモリセルのチャネルには０Ｖを転送し、非選択ビット線に接続されるセルユニット内のメモリセルのチャネルは、ブースト後の十分に大きなチャネル電位（書き込み禁止電位）を維持することを目的に決められる。
【０２７６】
そして、これらの目的を同時に実現するためには、ＶＳＧ１＞ＶＳＧ３＞ＶＳＧ２なる大小関係、及び、ＶＳＧ１’≧ＶＳＧ４≧ＶＤＤなる大小関係を満たすようにすればよい。
【０２７７】
本実施の形態に関わる書き込み方式では、ＶＳＧ１＝ＶＳＧ１’＝ＶＳＧ４であってもよい。本実施の形態において重要な点は、チャネルブースト時に、ソース側セレクトゲート線ＳＧＳがＶＳＧ２’、ドレイン側セレクトゲート線ＳＧＤがＶＳＧ２（例えば、０Ｖ）に設定される点にある。そして、この場合、プログラムデータによらず、選択ブロック内のセルユニット内の全てのメモリリセルのチャネルがブーストされる。
【０２７８】
このように、本発明に関わる書き込み方式によれば、セルユニットの両側（ソース側及びドレイン側）から充電を行っているため、セルユニット内に“０”状態のセルが存在していても、チャネルブースト前に十分に高い初期電位を得ることができる。また、チャネルブースト時（書き込み電位Ｖｐｇｍの印加時）に、セレクトゲートトランジスタのゲート電位をＶＳＧ２’，ＶＳＧ２に設定することで、チャネルブースト時のリークを防止できる。
【０２７９】
また、書き込み電位Ｖｐｇｍの印加前においては、ワード線の電位をＶｒｅａｄではなく、０Ｖに設定しているため、チャネルブースト時におけるワード線に印加する電位を大きく取ることができ、ブーストによる電位上昇を大きくすることができる。
【０２８０】
従って、非選択メモリセル（書き込み禁止セル）のチャネルについては、チャネルブーストにより十分に高い書き込み禁止電位を得ることができ、結果として、誤書き込みの防止及び信頼性の向上を達成することができる。
【０２８１】
なお、ドレイン側セレクトゲートトランジスタのゲート電位をＶＳＧ２からＶＳＧ３に設定することで、非選択メモリセルのチャネル電位（書き込み禁止電位）を維持しつつ、選択メモリセルのチャネルには、データ“０”（＝０Ｖ）を転送できるため、選択メモリセルについては、通常どおり、“０”−書き込みが実行される。
【０２８２】
［第６実施の形態］
本実施の形態に関わる書き込み方式は、上述の第５実施の形態に関わる書き込み方式（図８）の変形例である。本例の書き込み方式は、上述の第５実施の形態に関わる書き込み方式に比べると、ソース側からのチャネル充電のタイミングとドレイン側からのチャネル充電のタイミングを逆にした点に特徴を有する。
【０２８３】
以下、図１及び図２に示すＮＡＮＤ型フラッシュメモリを例にして、本実施の形態に関わる書き込み方式について説明する。
【０２８４】
前提条件としては、図２のワード線ＷＬ２が選択され、ワード線ＷＬ２に接続されるメモリセルのうち、破線で囲んだメモリセルＡが選択セル（“０”−書き込みの対象となるセル）であり、その他のメモリセルは、非選択セル（“１”−書き込みの対象となるセル、即ち、書き込み禁止セル）であるものとする。
【０２８５】
図９は、本発明の第６実施の形態に関わる書き込み方式の信号波形を示している。
【０２８６】
まず、１ページ分の書き込みデータがチップ外部からセンスアンプＳ／Ａに入力される（データロード）。
【０２８７】
ここでは、メモリセルＡに対してのみ、“０”−書き込み（閾値を上昇させる書き込み）を行うことを前提とするため、選択ビット線ＢＬ２に接続されるセンスアンプＳ／Ａには、データ“０”が入力され、その他のビット線ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４に接続されるセンスアンプＳ／Ａには、データ“１”が入力される。
【０２８８】
各センスアンプＳ／Ａは、書き込みデータを一時記憶するラッチ機能（ラッチ回路）を有しているため、選択ビット線ＢＬ２に接続されるセンスアンプＳ／Ａには、データ“０”がラッチされ、その他のビット線ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４に接続されるセンスアンプＳ／Ａには、データ“１”がラッチされる。
【０２８９】
なお、図９の信号波形図において、ＢＬ“０”は、“０”−書き込みの対象となるメモリセルＡが接続されるビット線ＢＬ２を示し、ＢＬ“１”は、“１”−書き込みの対象となるセル（書き込み禁止セル）が接続されるビット線ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４を示している。
【０２９０】
書き込み動作時、まず、制御信号ＢＬＴＲが“Ｈ”レベル（電源電位ＶＤＤを十分に転送できる電位）となり、センスアンプＳ／Ａ内のデータは、ビット線ＢＬｊ（ｊ＝０，１，・・・）に転送される。即ち、センスアンプＳ／Ａ内のデータが“０”のビット線ＢＬ２は、“０”（“Ｌ”レベル＝０Ｖ）となり、センスアンプＳ／Ａ内のデータが“１”のビット線ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４は、“１”（“Ｈ”レベル＝ＶＤＤ）となる。
【０２９１】
また、ドレイン側セレクトゲート線ＳＧＤの電位がＶＳＧ１に設定される（時刻ｔ１）。
【０２９２】
ここで、本発明に関わる書き込み方式では、ＶＳＧ１は、非選択ビット線ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４のデータ“１”（＝ＶＤＤ）、即ち、書き込み禁止電位（初期電位）を、ドレイン側セレクトゲート線ＳＧＤを経由して、十分に転送、例えば、閾値落ちなしに、そのまま転送できるような電位（例えば、電源電位ＶＤＤ以上の電位）に設定される。
【０２９３】
この後、書き込み電位Ｖｐｇｍ及び中間電位Ｖｐａｓｓが与えられる前に、ドレイン側セレクトゲート線ＳＧＤの電位を、ＶＳＧ１からＶＳＧ２に低下させる（時刻ｔ１’）。ここで、ＶＳＧ２は、非選択ビット線に接続されるセルユニット内のドレイン側セレクトゲートトランジスタが常にカットオフ状態となり、そのセルユニット内のメモリセルのチャネルに充電された電荷がリークせず、チャネル電位（書き込み禁止電位）が低下しないような値（例えば、０Ｖ）に設定される。
【０２９４】
この後、ソース側セレクトゲート線ＳＧＳがＶＳＧ１’に設定される。なお、ソース線ＣＥＬＳＲＣは、時刻ｔ１において、予め、ＶＳＧ４に設定されている。ＶＳＧ４は、例えば、Ｖｒｅａｄのような内部電源電圧ＶＤＤ以上の電位であり、ＶＳＧ１’は、例えば、ＶＳＧ４か、またはＶＳＧ４にソース側セレクトゲートトランジスタの閾値Ｖｔｈを足した値又はそれ以上の電位に設定される。
【０２９５】
これにより、ＶＳＧ４は、ソース線からソース側セレクトゲートトランジスタを経由して、セルユニットに転送される（時刻ｔ２）。
【０２９６】
この後、書き込み電位Ｖｐｇｍ及び中間電位Ｖｐａｓｓが与えられる前に、ソース側セレクトゲート線ＳＧＳの電位を、ＶＳＧ１’からＶＳＧ２’に低下させる（時刻ｔ２’）。
【０２９７】
ここで、ＶＳＧ２’は、非選択ビット線に接続されるセルユニット内のソース側セレクトゲートトランジスタが常にカットオフ状態となり、そのセルユニット内のメモリセルのチャネルに充電された電荷がリークせず、チャネル電位（書き込み禁止電位）が低下しないような値に設定される。
【０２９８】
この後、選択ブロック内においては、選択ワード線ＷＬ２に書き込み電位Ｖｐｇｍが与えられ、非選択ワード線ＷＬ０，ＷＬ１，ＷＬ３に中間電位Ｖｐａｓｓ（０＜Ｖｐａｓｓ＜Ｖｐｇｍ）が与えられる（時刻ｔ３）。
【０２９９】
この時、ソース側セレクトゲート線ＳＧＳの電位は、十分に低い値ＶＳＧ２’に設定され、ドレイン側セレクトゲート線ＳＧＤの電位も、十分に低い値ＶＳＧ２（例えば、ＶＳＳ）に設定されているため、例えば、書き込み電位Ｖｐｇｍ及び中間電位Ｖｐａｓｓがワード線に与えられたときに、容量カップリングにより、ソース／ドレイン側セレクトゲート線ＳＧＳ，ＳＧＤの電位が上昇しても、ソース／ドレイン側セレクトゲートトランジスタがオン状態となることはない。
【０３００】
これにより、書き込み電位Ｖｐｇｍ及び中間電位Ｖｐａｓｓの供給時におけるチャネル電位のリークを防止でき、チャネルブースト後には、十分に高い書き込み禁止電位を得ることが可能になる。
【０３０１】
ここで、本発明の書き込み方式では、書き込み電位Ｖｐｇｍ及び中間電位Ｖｐａｓｓの供給時には、ソース側セレクトゲート線ＳＧＳの電位は、十分に低い値ＶＳＧ２’に設定され、ソース側セレクトゲートトランジスタは、カットオフ状態となっている。また、ドレイン側セレクトゲート線ＳＧＤの電位も、十分に低い値ＶＳＧ２に設定され、ドレイン側セレクトゲートトランジスタも、カットオフ状態となっている。
【０３０２】
従って、書き込み電位Ｖｐｇｍ及び中間電位Ｖｐａｓｓの供給時、即ち、チャネルブースト時には、選択ブロック内の全てのセルユニット内のメモリセルのチャネルがブーストされる。
【０３０３】
この後、ドレイン側セレクトゲート線ＳＧＤの電位を、ＶＳＧ２からＶＳＧ３に上昇させる（時刻ｔ４）。
【０３０４】
ＶＳＧ３は、選択ビット線ＢＬ２に接続されるセルユニットについては、ドレイン側セレクトゲートトランジスタがオン状態となり、選択ビット線ＢＬ２のデータ“０”（＝０Ｖ）をそのセルユニット内の全てのメモリセルのチャネルに転送でき、かつ、非選択ビット線ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４に接続されるセルユニットについては、ドレイン側セレクトゲートトランジスタがカットオフ状態のままであり、そのセルユニット内のメモリセルのチャネル電位（書き込み禁止電位）を維持できるような値に設定される。
【０３０５】
なお、ＶＳＧ３は、ＶＳＧ１＞ＶＳＧ３＞ＶＳＧ２なる大小関係を満たすように設定される。
【０３０６】
その結果、選択ビット線ＢＬ２に接続されるセルユニット内のメモリセルのチャネルは、“０”（０Ｖ）であるため、選択メモリセルＡのコントロールゲート電極とチャネルの間には、書き込みに充分な電界がかかる。一方、非選択ビット線ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４に接続されるセルユニット内のメモリセルのチャネルは、十分に大きな書き込み禁止電位を維持しているため、書き込み禁止セルのコントロールゲート電極とチャネルの間には、書き込みに充分な電界がかからない。
【０３０７】
これにより、選択ワード線ＷＬ２に接続される１ページ分のメモリセルのうち、選択メモリセルＡに対しては、“０”−書き込み（閾値を上昇させる書き込み）が実行され、その他の非選択メモリセルに対しては、“１”−書き込み（“１”状態を維持する書き込み）が実行される。
【０３０８】
この後、選択ワード線ＷＬ２の電位Ｖｐｇｍ及び非選択ワード線ＷＬ０，ＷＬ１，ＷＬ３の電位Ｖｐａｓｓを、それぞれ０Ｖに低下させ（時刻ｔ５）、さらに、ドレイン側セレクトゲート線ＳＧＤの電位ＶＳＧ３を０Ｖに低下させると（時刻ｔ６）、書き込み動作が終了する。
【０３０９】
なお、例えば、ＶＳＧ１は、ＶＤＤ＋Ｖｔｈ以上の電位、ＶＳＧ２は０Ｖ、ＶＳＧ３及びＶＳＧ４は、ＶＤＤより高い電圧Ｖｒｅａｄに設定される。但し、ＶＤＤは、内部電源電位であり、メモリセルのチャネルに転送する書き込み禁止電位（初期電位）である。また、Ｖｔｈは、セレクトゲートトランジスタの閾値である。
【０３１０】
以上、本発明の第６実施の形態に関わる書き込み方式を詳細に説明したが、その特徴を簡単にまとめると、以下のようになる。
【０３１１】
▲１▼ ステップ１（時刻ｔ１）
ドレイン側セレクトゲート線ＳＧＤをＶＳＧ１に設定し、ビット線のデータに応じた所定電位を選択ブロック内のセルユニットに十分に（例えば、閾値落ちなく、ＶＤＤ又はＶＳＳのまま）転送する。
【０３１２】
▲２▼ ステップ２（時刻ｔ１’）
ドレイン側セレクトゲート線ＳＧＤをＶＳＧ１からＶＳＧ２に低下させ、選択ブロック内の全てのセルユニット内のソース側セレクトゲートトランジスタをカットオフ状態にする。
【０３１３】
▲３▼ ステップ３（時刻ｔ２）
ソース側セレクトゲート線ＳＧＳをＶＳＧ１’に設定し、ソース線ＣＥＬＳＲＣをＶＳＧ４に設定し、ソース線ＣＥＬＳＲＣの電位ＶＳＧ４を選択ブロック内のセルユニットに十分に（例えば、閾値落ちなく、ＶＳＧ４のまま）転送する。
【０３１４】
▲４▼ ステップ４（時刻ｔ２’）
ソース側セレクトゲート線ＳＧＳをＶＳＧ１からＶＳＧ２に低下させ、選択ブロック内の全てのセルユニット内のソース側セレクトゲートトランジスタをカットオフ状態にする。
【０３１５】
▲５▼ ステップ５（時刻ｔ３）
書き込み電位Ｖｐｇｍ及び中間電位Ｖｐａｓｓをワード線に与え、容量カップリングにより、選択ブロック内の全てのセルユニット内のメモリセルのチャネル電位をブーストさせる。なお、非選択ビット線に接続されるセルユニット内のメモリセルのチャネルは、十分に高い書き込み禁止電位になる。
【０３１６】
▲６▼ ステップ６（時刻ｔ４）
ドレイン側セレクトゲート線ＳＧＤをＶＳＧ２からＶＳＧ３に上昇させ、選択ビット線に接続されるセルユニット内のドレイン側セレクトゲートトランジスタをオン状態にし、選択ビット線に接続されるセルユニット内のメモリセルのチャネル電位を０Ｖにする。これにより、選択ワード線と選択ビット線の間に接続される選択メモリセルについては、“０”−書き込みが実行される。
【０３１７】
この時、非選択ビット線に接続されるセルユニット内のドレイン側セレクトゲートトランジスタについては、カットオフ状態のままとし、非選択ビット線に接続されるセルユニット内のメモリセルのチャネルについては、書き込み禁止電位を維持させる。
【０３１８】
このように、本発明に関わる書き込み方式では、書き込み電位の供給時に、ソース側セレクトゲート線ＳＧＳの電位をＶＳＧ２’に設定し、ドレイン側セレクトゲート線ＳＧＤの電位をＶＳＧ２に設定している。例えば、選択ブロック内の２本のセレクトゲート線ＳＧＳ，ＳＧＤの双方を、ＶＳＳ（＝０Ｖ）に設定している。
【０３１９】
従って、書き込み電位Ｖｐｇｍの供給時に、容量カップリングにより２本のセレクトゲート線ＳＧＳ，ＳＧＤの電位が、多少、上昇したとしても、選択ブロック内のセレクトゲートトランジスタがオン状態になることはない。つまり、書き込み電位Ｖｐｇｍの供給時に、セレクトゲートトランジスタがリークの原因となることはなく、十分に高い書き込み禁止電位を得ることができる。
【０３２０】
なお、ＶＳＧ１’の値は、ソース線ＣＥＬＳＲＣの電位ＶＳＧ４を十分にセルユニットに転送すること（大きな初期電位を充電すること）を目的に決められ、同様に、ＶＳＧ１の値は、ビット線のデータに対応した所定電位を十分にセルユニットに転送すること（大きな初期電位を充電すること）を目的に決められる。
【０３２１】
また、ＶＳＧ２’及びＶＳＧ２の値は、書き込み電位Ｖｐｇｍの印加時に容量カップリングによりＶＳＧ２’及びＶＳＧ２が上昇しても、ソース／ドレイン側セレクトゲートトランジスタをオンさせないこと（リーク防止）を目的に決められ、ＶＳＧ３の値は、選択ビット線に接続されるセルユニット内のメモリセルのチャネルには０Ｖを転送し、非選択ビット線に接続されるセルユニット内のメモリセルのチャネルは、ブースト後の十分に大きなチャネル電位（書き込み禁止電位）を維持することを目的に決められる。
【０３２２】
そして、これらの目的を同時に実現するためには、ＶＳＧ１＞ＶＳＧ３＞ＶＳＧ２なる大小関係、及び、ＶＳＧ１’≧ＶＳＧ４≧ＶＤＤなる大小関係を満たすようにすればよい。
【０３２３】
本実施の形態に関わる書き込み方式では、ＶＳＧ１＝ＶＳＧ１’＝ＶＳＧ４であってもよい。本実施の形態において重要な点は、チャネルブースト時に、ソース側セレクトゲート線ＳＧＳがＶＳＧ２’、ドレイン側セレクトゲート線ＳＧＤがＶＳＧ２（例えば、０Ｖ）に設定される点にある。そして、この場合、プログラムデータによらず、選択ブロック内のセルユニット内の全てのメモリリセルのチャネルがブーストされる。
【０３２４】
このように、本発明に関わる書き込み方式によれば、セルユニットの両側（ソース側及びドレイン側）から充電を行っているため、セルユニット内に“０”状態のセルが存在していても、チャネルブースト前に十分に高い初期電位を得ることができる。また、チャネルブースト時（書き込み電位Ｖｐｇｍの印加時）に、セレクトゲートトランジスタのゲート電位をＶＳＧ２’，ＶＳＧ２に設定することで、チャネルブースト時のリークを防止できる。
【０３２５】
また、書き込み電位Ｖｐｇｍの印加前においては、ワード線の電位をＶｒｅａｄではなく、０Ｖに設定しているため、チャネルブースト時におけるワード線に印加する電位を大きく取ることができ、ブーストによる電位上昇を大きくすることができる。
【０３２６】
従って、非選択メモリセル（書き込み禁止セル）のチャネルについては、チャネルブーストにより十分に高い書き込み禁止電位を得ることができ、結果として、誤書き込みの防止及び信頼性の向上を達成することができる。
【０３２７】
なお、ドレイン側セレクトゲートトランジスタのゲート電位をＶＳＧ２からＶＳＧ３に設定することで、非選択メモリセルのチャネル電位（書き込み禁止電位）を維持しつつ、選択メモリセルのチャネルには、データ“０”（＝０Ｖ）を転送できるため、選択メモリセルについては、通常どおり、“０”−書き込みが実行される。
【０３２８】
［第７実施の形態］
本実施の形態に関わる書き込み方式は、上述の第２実施の形態に関わる書き込み方式（図５）の変形例である。本例の書き込み方式は、３Ｔｒ−ＮＡＮＤに適用されるもので、上述の第２実施の形態に関わる書き込み方式に比べると、ドレイン側セレクトゲート線ＳＧＤをＶＳＧ２からＶＳＧ３に上昇させるタイミングが書き込み電位Ｖｐｇｍを印加するタイミングよりも前に設定されている点に特徴を有する。
【０３２９】
図１０は、本発明の第７実施の形態に関わる書き込み方式の信号波形を示している。
この信号波形に示すように、ドレイン側セレクトゲート線ＳＧＤの電位は、時刻ｔ３において、ＶＳＧ２からＶＳＧ３に上昇している。この後、時刻ｔ４において、書き込み電位Ｖｐｇｍが選択ブロック内のワード線に供給される。
【０３３０】
本実施の形態に関わる書き込み方式では、書き込み電位Ｖｐｇｍを選択ブロック内のワード線に与えるとき、ドレイン側セレクトゲート線ＳＧＤの電位は、ＶＳＧ２よりも高いＶＳＧ３に設定される。
【０３３１】
しかし、ＶＳＧ３の値を、ＶＳＧ２と同様に、十分に低い値に設定すれば、書き込み電位Ｖｐｇｍの印加時に、容量カップリングによりドレイン側セレクトゲート線ＳＧＤの電位が上昇し、ドレイン側セレクトゲートトランジスタがオン状態になる、という事態を防止できる。即ち、ＶＳＧ３は、書き込み電位Ｖｐｇｍの印加時（ワード線の立ち上り時）に、ドレイン側セレクトゲートトランジスタにリーク電流が発生しないような値に設定される。
【０３３２】
また、本実施の形態に関わる書き込み方式では、書き込み電位Ｖｐｇｍを選択ブロック内のワード線に与える前に、ドレイン側セレクトゲート線ＳＧＤの電位をＶＳＧ２よりも高いＶＳＧ３に設定し、ビット線のデータに対応した電位をセルユニットに転送している。つまり、書き込み電位Ｖｐｇｍを選択ブロック内のワード線に与えた後に、ビット線のデータに対応した電位をセルユニットに転送しなくてもよい。
【０３３３】
従って、この場合、ビット線のデータに対応した電位をセルユニットに転送する際に、セルユニット間の容量カップリングに起因して、書き込み禁止電位が低下する、という事態を防止できる。
【０３３４】
具体的には、書き込み電位Ｖｐｇｍを選択ブロック内のワード線に与えた後に、ビット線のデータに対応した電位をセルユニットに転送する場合、既に、チャネルブーストにより、非選択メモリセルのチャネルを書き込み禁止電位にした後に、選択メモリセルのチャネルに０Ｖを転送することになる。従って、選択メモリセルのチャネルに０Ｖが転送されたとき、隣接するセルユニット間の容量カップリングにより、非選択メモリセルのチャネル電位（書き込み禁止電位）が低下する場合がある。
【０３３５】
これに対し、書き込み電位Ｖｐｇｍを選択ブロック内のワード線に与える前に、ビット線のデータに対応した電位をセルユニットに転送する場合、チャネルブースト時には、非選択メモリセルのチャネルのみが書き込み禁止電位にブーストされる。また、既に、選択メモリセルのチャネルは、０Ｖに設定されているため、チャネルブースト後に、選択メモリセルのチャネルに０Ｖを転送する必要はない。従って、隣接するセルユニット間の容量カップリングにより、非選択メモリセルのチャネル電位（書き込み禁止電位）が低下することもない。
【０３３６】
［第８実施の形態］
本実施の形態に関わる書き込み方式は、上述の第１実施の形態に関わる書き込み方式（図３）の変形例である。本例の書き込み方式は、ＮＡＮＤ型フラッシュメモリに適用されるもので、上述の第１実施の形態に関わる書き込み方式に比べると、ドレイン側セレクトゲート線ＳＧＤをＶＳＧ２からＶＳＧ３に上昇させるタイミングが書き込み電位Ｖｐｇｍを印加するタイミングよりも前に設定されている点に特徴を有する。
【０３３７】
図１１は、本発明の第８実施の形態に関わる書き込み方式の信号波形を示している。
この信号波形に示すように、ドレイン側セレクトゲート線ＳＧＤの電位は、時刻ｔ３において、ＶＳＧ２からＶＳＧ３に上昇している。この後、時刻ｔ４において、書き込み電位Ｖｐｇｍが選択ブロック内のワード線に供給される。
【０３３８】
本実施の形態に関わる書き込み方式では、書き込み電位Ｖｐｇｍを選択ブロック内のワード線に与えるとき、ドレイン側セレクトゲート線ＳＧＤの電位は、ＶＳＧ２よりも高いＶＳＧ３に設定される。
【０３３９】
しかし、ＶＳＧ３の値を、ＶＳＧ２と同様に、十分に低い値に設定すれば、書き込み電位Ｖｐｇｍの印加時に、容量カップリングによりドレイン側セレクトゲート線ＳＧＤの電位が上昇し、ドレイン側セレクトゲートトランジスタがオン状態になる、という事態を防止できる。即ち、ＶＳＧ３は、書き込み電位Ｖｐｇｍの印加時（ワード線の立ち上り時）に、ドレイン側セレクトゲートトランジスタにリーク電流が発生しないような値に設定される。
【０３４０】
また、本実施の形態に関わる書き込み方式では、書き込み電位Ｖｐｇｍを選択ブロック内のワード線に与える前に、ドレイン側セレクトゲート線ＳＧＤの電位をＶＳＧ２よりも高いＶＳＧ３に設定し、ビット線のデータに対応した電位をセルユニットに転送している。つまり、書き込み電位Ｖｐｇｍを選択ブロック内のワード線に与えた後に、ビット線のデータに対応した電位をセルユニットに転送しなくてもよい。
【０３４１】
従って、この場合、ビット線のデータに対応した電位をセルユニットに転送する際に、セルユニット間の容量カップリングに起因して、書き込み禁止電位が低下する、という事態を防止できる。
【０３４２】
具体的には、書き込み電位Ｖｐｇｍを選択ブロック内のワード線に与えた後に、ビット線のデータに対応した電位をセルユニットに転送する場合、既に、チャネルブーストにより、非選択メモリセルのチャネルを書き込み禁止電位にした後に、選択メモリセルのチャネルに０Ｖを転送することになる。従って、選択メモリセルのチャネルに０Ｖが転送されたとき、隣接するセルユニット間の容量カップリングにより、非選択メモリセルのチャネル電位（書き込み禁止電位）が低下する場合がある。
【０３４３】
これに対し、書き込み電位Ｖｐｇｍを選択ブロック内のワード線に与える前に、ビット線のデータに対応した電位をセルユニットに転送する場合、チャネルブースト時には、非選択メモリセルのチャネルのみが書き込み禁止電位にブーストされる。また、既に、選択メモリセルのチャネルは、０Ｖに設定されているため、チャネルブースト後に、選択メモリセルのチャネルに０Ｖを転送する必要はない。従って、隣接するセルユニット間の容量カップリングにより、非選択メモリセルのチャネル電位（書き込み禁止電位）が低下することもない。
【０３４４】
［第９実施の形態］
図１２は、本発明の第９実施の形態に関わる書き込み方式の信号波形を示している。
この信号波形は、上述の第１実施の形態に関わる書き込み方式の信号波形（図３）とほぼ同じである。
【０３４５】
本実施の形態に関わる書き込み方式の信号波形が上述の第１実施の形態に関わる書き込み方式の信号波形と異なる点は、非選択ビット線ＢＬ“１”における電位レベルのみにある。
【０３４６】
具体的には、上述の第１実施の形態では、非選択ビット線ＢＬ“１”は、内部電源電位ＶＤＤに設定されているのに対し、本実施の形態では、非選択ビット線ＢＬ“１”は、内部電源電位ＶＤＤよりも低いクランプ電位Ｖｃｌａｍｐ（例えば、１Ｖ程度）に設定されている。
【０３４７】
このように、非選択ビット線ＢＬ“１”の電位レベルを下げることにより、微細化、大容量化などに伴って増大していくビット線容量、ビット線間容量などによる充電時の負荷を軽減することができる。つまり、非選択ビット線ＢＬ“１”の電位レベルを低下させることは、消費電力の低減、電源電位の揺れ防止などに有効となる。
【０３４８】
ここで、Ｖｃｌａｍｐについて検討する。
非選択ビット線ＢＬ“１”におけるＶｃｌａｍｐは、書き込み禁止のために非選択メモリセルのチャネルに与える充電電位である。
【０３４９】
チャネルの充電電位は、セルユニット内の“０”セルの閾値と“０”セルのゲート電位から定まる転送電位に基づいて決定されるため、Ｖｃｌａｍｐは、この転送電位よりも大きな値に設定すればよい。例えば、“０”セルのゲート電位は、Ｖｒｅａｄ（例えば、３．５Ｖ）であるから、“０”セルの閾値を、１．５Ｖとすると、“０”セルは、３．５Ｖ−１．５Ｖ ＝ ２．０Ｖ以下の電位のみを転送できる。
【０３５０】
従って、Ｖｃｌａｍｐとしては、２．０Ｖ以上に設定すればよい。
【０３５１】
実際には、“０”セルの閾値は、０．５Ｖから２．０Ｖまでの分布を持っているため、チャネル電位（書き込み禁止電位）が最も高くなる０．５Ｖの閾値を有する“０”セルについて考えるのがよい。また、書き込み時には、バックゲートバイアス効果も存在するため、これも考慮すると、“０”セルの閾値は、１．５Ｖと仮定することができる。
【０３５２】
“０”セルの閾値を１．５Ｖとした場合には、上述の通り、Ｖｃｌａｍｐとしては、２．０Ｖ以上に設定するのが効果的である。
【０３５３】
上述の第１乃至第８実施の形態では、ＶＳＧ３は、例えば、内部電源電位ＶＤＤに設定することができる。
【０３５４】
しかし、本実施の形態では、ＶＳＧ３は、Ｖｃｌａｍｐ以下、ドレイン側セレクトゲートトランジスタの閾値以上でなければならない。なぜなら、本実施の形態では、非選択ビット線ＢＬ“１”は、クランプ電位Ｖｃｌａｍｐである。この場合、ＶＳＧ３を、内部電源電位ＶＤＤとすると、ドレイン側セレクトゲートトランジスタの電位関係は、Ｖｇ（ゲート）＝ＶＤＤ、Ｖｓ（ソース）＝Ｖｂｏｏｓｔ（チャネルブースト電位）、Ｖｄ（ドレイン）＝Ｖｃｌａｍｐとなり、ＶＤＤ＞Ｖｃｌａｍｐの場合、チャネルの電荷は、ドレイン側セレクトゲートトランジスタを経由して、ビット線へ抜けてしまう。
【０３５５】
そこで、本実施の形態においては、ＶＳＧ３は、Ｖｃｌａｍｐ以下、ドレイン側セレクトゲートトランジスタの閾値以上に設定される。
【０３５６】
なお、本実施の形態では、上述の第１実施の形態を前提として、その非選択ビット線ＢＬ“１”を、内部電源電位ＶＤＤよりも低いクランプ電位Ｖｃｌａｍｐに設定した。
【０３５７】
但し、非選択ビット線ＢＬ“１”を、内部電源電位ＶＤＤよりも低いクランプ電位Ｖｃｌａｍｐに設定するということは、当然に、上述の第２乃至第８実施の形態に関わる書き込み方式に適用することもでき、かつ、その場合においても、本実施の形態と同様の効果を得ることができる。
【０３５８】
［第１０実施の形態］
図１３は、本発明の第１０実施の形態に関わる書き込み方式の信号波形を示している。
この信号波形は、上述の第１実施の形態に関わる書き込み方式の信号波形（図３）とほぼ同じである。
【０３５９】
本実施の形態に関わる書き込み方式の信号波形が上述の第１実施の形態に関わる書き込み方式の信号波形と異なる点は、選択ビット線ＢＬ“０”における信号波形のみにある。
【０３６０】
具体的には、上述の第１実施の形態では、選択ビット線ＢＬ“０”は、常に、ＶＳＳ（＝０Ｖ）に設定されているのに対し、本実施の形態では、選択ビット線ＢＬ“０”は、少なくともチャネルブースト前の初期電位をセルユニットに転送する際には、内部電源電位ＶＤＤに設定される（時刻ｔ１〜ｔ２）。
【０３６１】
本実施の形態のように、初期充電時に、プログラムデータにかかわらず、全てのビット線をＶＤＤに設定しておくことにより、ビット線間容量による影響を小さくすることができ、例えば、カップリングによる相乗効果で初期充電を高速に行うことができる。また、全てのビット線がＶＤＤであれば、負荷容量が低減され、消費電力の低減、電源の揺れ防止などに有効である。
【０３６２】
なお、本実施の形態では、選択ビット線ＢＬ“０”は、書き込み電位Ｖｐｇｍの印加によりチャネルブーストを行った後に、ＶＳＳ（＝０Ｖ）に設定されるが、プログラムデータをビット線に転送する時期は、ドレイン側セレクトゲート線ＳＧＤがＶＳＧ２の間、即ち、ドレイン側セレクトゲート線ＳＧＤがＶＳＧ３になる前（プログラムデータをセルユニットに転送する前）であれば、いつでもよい。
【０３６３】
例えば、本実施の形態のように、選択ビット線ＢＬ“０”は、書き込み電位Ｖｐｇｍの印加によりチャネルブーストを行った後に、ＶＳＳ（＝０Ｖ）に設定してもよいし、また、書き込み電位Ｖｐｇｍの印加によりチャネルブーストを行うと同時、又はその前に、ＶＳＳ（＝０Ｖ）に設定してもよい。
【０３６４】
なお、本実施の形態では、上述の第１実施の形態を前提として、初期充電時に、選択ビット線ＢＬ“０”を内部電源電位ＶＤＤに設定した。
【０３６５】
但し、初期充電時に、選択ビット線ＢＬ“０”を内部電源電位ＶＤＤに設定するということは、当然に、上述の第２乃至第８実施の形態に関わる書き込み方式に適用することもでき、かつ、その場合においても、本実施の形態と同様の効果を得ることができる。
【０３６６】
［第１１実施の形態］
図１４は、本発明の第１１実施の形態に関わる書き込み方式の信号波形を示している。
この信号波形は、上述の第１０実施の形態に関わる書き込み方式の変形例である。本実施の形態に関わる書き込み方式の信号波形が上述の第１０実施の形態に関わる書き込み方式の信号波形と異なる点は、非選択ビット線ＢＬ“１”における信号波形のみにある。
【０３６７】
具体的には、本実施の形態では、選択ビット線ＢＬ“０”は、少なくともチャネルブースト前において初期電位をセルユニットに転送する際に、内部電源電位ＶＤＤに設定され、同様に、非選択ビット線ＢＬ“１”も、少なくともチャネルブースト前において初期電位をセルユニットに転送する際に、内部電源電位ＶＤＤに設定される（時刻ｔ１〜ｔ２）。
【０３６８】
本実施の形態のように、初期充電時に、プログラムデータにかかわらず、全てのビット線をＶＤＤに設定しておくことにより、ビット線間容量による影響を小さくすることができ、例えば、カップリングによる相乗効果で初期充電を高速に行うことができる。また、全てのビット線がＶＤＤであれば、負荷容量が低減され、消費電力の低減、電源の揺れ防止などに有効である。
【０３６９】
また、本実施の形態では、選択ビット線ＢＬ“０”は、書き込み電位Ｖｐｇｍの印加によりチャネルブーストを行った後に、プログラムデータの転送によりＶＳＳ（＝０Ｖ）に設定され、非選択ビット線ＢＬ“１”は、書き込み電位Ｖｐｇｍの印加によりチャネルブーストを行った後に、プログラムデータの転送によりＶｃｌａｍｐ（＜ＶＤＤ）に設定される（時刻ｔ４）。
【０３７０】
即ち、チャネルブースト後に選択ビット線ＢＬ“０”のデータ“０”をセルユニットに転送する際（時刻ｔ５）において、非選択ビット線ＢＬ“１”は、ＶＤＤよりも低いＶｃｌａｍｐに設定されているため、ビット線間の容量カップリングによるデータ転送の遅れを防止することができる。また、本実施の形態によれば、消費電力の低減や、電源電位ＶＤＤの揺れなども防止できる。さらに、クランプ電位Ｖｃｌａｍｐは、リークにより、非選択メモリセルのチャネル電位（書き込み禁止電位）が低下しないような値に設定される。
【０３７１】
なお、本実施の形態では、選択ビット線ＢＬ“０”は、書き込み電位Ｖｐｇｍの印加によりチャネルブーストを行った後に、ＶＳＳ（＝０Ｖ）に設定され、非選択ビット線ＢＬ“１”も、書き込み電位Ｖｐｇｍの印加によりチャネルブーストを行った後に、Ｖｃｌａｍｐに設定される。
【０３７２】
しかし、プログラムデータをビット線に転送する時期（選択ビット線ＢＬ“０”をＶＳＳにし、非選択ビット線ＢＬ“１”をＶｃｌａｍｐにする時期）は、ドレイン側セレクトゲート線ＳＧＤがＶＳＧ２の間、即ち、ドレイン側セレクトゲート線ＳＧＤがＶＳＧ３になる前（プログラムデータをセルユニットに転送する前）であれば、いつでもよい。
【０３７３】
例えば、本実施の形態のように、ビット線ＢＬ“０”，ＢＬ“１”は、書き込み電位Ｖｐｇｍの印加によりチャネルブーストを行った後に、それぞれ、ＶＳＳ、Ｖｃｌａｍｐに設定してもよいし、また、書き込み電位Ｖｐｇｍの印加によりチャネルブーストを行うと同時、又はその前に、それぞれ、ＶＳＳ、Ｖｃｌａｍｐに設定してもよい。
【０３７４】
また、Ｖｃｌａｍｐの値については、上述の第９実施の形態と同様にして決定される。
例えば、非選択ビット線ＢＬ“１”におけるＶｃｌａｍｐは、“０”セルのゲート電位を、Ｖｒｅａｄ（例えば、３．５Ｖ）、“０”セルの閾値を、１．５Ｖとすると、“０”セルは、３．５Ｖ−１．５Ｖ ＝ ２．０Ｖ以下の電位のみを転送できるため、結果として、２．０Ｖ以上の値に設定すればよい。
【０３７５】
また、本実施の形態では、上述の第９実施の形態と同様に、ＶＳＧ３は、Ｖｃｌａｍｐ以下、ドレイン側セレクトゲートトランジスタの閾値以上にする必要がある。なぜなら、非選択ビット線ＢＬ“１”は、クランプ電位Ｖｃｌａｍｐである。この場合、ＶＳＧ３を、内部電源電位ＶＤＤとすると、ドレイン側セレクトゲートトランジスタの電位関係は、Ｖｇ（ゲート）＝ＶＤＤ、Ｖｓ（ソース）＝Ｖｂｏｏｓｔ（チャネルブースト電位）、Ｖｄ（ドレイン）＝Ｖｃｌａｍｐとなり、ＶＤＤ＞Ｖｃｌａｍｐの場合、チャネルの電荷は、ドレイン側セレクトゲートトランジスタを経由して、ビット線へ抜けてしまう。
【０３７６】
そこで、本実施の形態においては、ＶＳＧ３は、Ｖｃｌａｍｐ以下、ドレイン側セレクトゲートトランジスタの閾値以上に設定される。
【０３７７】
なお、本実施の形態では、上述の第１実施の形態を前提として、初期充電時に、全てのビット線を内部電源電位ＶＤＤに設定し、この後、選択ビット線ＢＬ“０”をＶＳＳに設定し、非選択ビット線ＢＬ“１”をＶＤＤよりも低いＶｃｌａｍｐに設定した。
【０３７８】
但し、このような書き込み方式は、上述の第１実施の形態だけでなく、当然に、上述の第２乃至第８実施の形態に関わる書き込み方式に組み合わせて適用することもできる。また、この場合においても、本実施の形態と同様の効果を得ることができる。
【０３７９】
［その他］
以上、本発明に関わる書き込み方式を、第１乃至第１１実施の形態として説明したが、これらは、ＮＡＮＤ型フラッシュメモリ及び３Ｔｒ−ＮＡＮＤに限られず、セレクトゲートトランジスタを有する不揮発性半導体メモリに適用できるものである。また、本発明に関わる書き込み方式は、２値メモリの他、多値メモリにも適用できる。
【０３８０】
【発明の効果】
以上、説明したように、本発明によれば、初期電位をセルユニットに与えてから、ワード線に書き込み電位を与えてチャネルブーストを終了するまでの期間、ドレイン側／ソース側セレクトゲートトランジスタを十分にカットオフ状態にしておけるような電位を、これらセレクトゲートトランジスタのゲート電極に与えているため、チャネルブースト時にリーク電流の発生による書き込み禁止電位の低下が起こらない。
【図面の簡単な説明】
【図１】本発明の書き込み方式が適用されるＮＡＮＤ型フラッシュメモリを示す図。
【図２】図１のメモリセルアレイの回路構成を示す図。
【図３】本発明の第１実施の形態に関わる書き込み方式を示す波形図。
【図４】本発明の書き込み方式が適用される３Ｔｒ−ＮＡＮＤのメモリセルアレイの回路構成を示す図。
【図５】本発明の第２実施の形態に関わる書き込み方式を示す波形図。
【図６】本発明の第３実施の形態に関わる書き込み方式を示す波形図。
【図７】本発明の第４実施の形態に関わる書き込み方式を示す波形図。
【図８】本発明の第５実施の形態に関わる書き込み方式を示す波形図。
【図９】本発明の第６実施の形態に関わる書き込み方式を示す波形図。
【図１０】本発明の第７実施の形態に関わる書き込み方式を示す波形図。
【図１１】本発明の第８実施の形態に関わる書き込み方式を示す波形図。
【図１２】本発明の第９実施の形態に関わる書き込み方式を示す波形図。
【図１３】本発明の第１０実施の形態に関わる書き込み方式を示す波形図。
【図１４】本発明の第１１実施の形態に関わる書き込み方式を示す波形図。
【図１５】従来の書き込み方式が適用されるＮＡＮＤ型フラッシュメモリを示す図。
【図１６】図１５のメモリセルアレイの回路構成を示す図。
【図１７】従来の書き込み方式の第１例を示す波形図。
【図１８】従来の書き込み方式の第２例を示す波形図。
【図１９】従来の書き込み方式の第３例を示す波形図。
【符号の説明】
１１ ：メモリセルアレイ、
１２ ：ロウデコーダ、
１３ ：カラムゲート、
１４ ：Ｉ／Ｏバッファ、
１５ ：センスアンプ、
１６ ：カラムデコーダ、
１７ ：ページバッファ、
１８ ：エラー訂正回路、
１９ ：昇圧回路、
２０ ：アドレスバッファ、
２１ ：制御回路、
２２ ：パリティビットジェネレータ。

Claims (32)

1. 少なくとも１つのメモリセルと、前記少なくとも１つのメモリセルとビット線の間に接続されるセレクトゲートトランジスタとを具備し、書き込み動作が連続する第１、第２及び第３の期間からなり、各期間における前記セレクトゲートトランジスタのゲート電位をそれぞれ第１、第２及び第３の電位とした場合に、第１の電位＞第３の電位＞第２の電位なる関係が成立していることを特徴とする不揮発性半導体メモリ。
2. 少なくとも１つのメモリセルと、前記少なくとも１つのメモリセルの両端にそれぞれ１つずつ接続される２つのセレクトゲートトランジスタとを具備し、書き込み動作が連続する第１、第２及び第３の期間からなり、各期間における前記２つのセレクトゲートトランジスタの一方のゲート電位をそれぞれ第１、第２及び第３の電位とした場合に、第１の電位＞第３の電位＞第２の電位なる関係が成立していることを特徴とする不揮発性半導体メモリ。
3. 前記第１の期間は、プログラムデータに応じた電位又はプログラムデータに依存しない一定電位を、初期電位として、前記少なくとも１つのメモリセルのチャネルに供給する期間であることを特徴とする請求項１記載の不揮発性半導体メモリ。
4. 前記第２の期間は、前記セレクトゲートトランジスタをカットオフ状態にし、選択されたワード線に書き込み電位を供給し、前記少なくとも１つのメモリセルのチャネル電位をブーストする期間であることを特徴とする請求項１記載の不揮発性半導体メモリ。
5. 前記第３の期間は、前記ビット線が第４の電位である場合には、前記第４の電位を前記セレクトゲートトランジスタを経由して前記少なくとも１つのメモリセルのチャネルに転送し、前記ビット線が第５の電位である場合には、前記セレクトゲートトランジスタをカットオフ状態のままとし、前記少なくとも１つのメモリセルのチャネル電位を維持する期間であることを特徴とする請求項１記載の不揮発性半導体メモリ。
6. 前記第２の期間は、前記セレクトゲートトランジスタをカットオフ状態にする期間であることを特徴とする請求項１記載の不揮発性半導体メモリ。
7. 前記第３の期間は、前記ビット線が第４の電位である場合には、前記第４の電位を前記セレクトゲートトランジスタを経由して前記少なくとも１つのメモリセルのチャネルに転送し、前記ビット線が第５の電位である場合には、前記セレクトゲートトランジスタをカットオフ状態のままとし、前記少なくとも１つのメモリセルのチャネル電位を維持する期間、並びに、選択されたワード線に書き込み電位を供給し、前記少なくとも１つのメモリセルのチャネル電位をブーストする期間を含んでいることを特徴とする請求項１記載の不揮発性半導体メモリ。
8. 前記第２の期間は、前記セレクトゲートトランジスタの一方をカットオフ状態にし、プログラム電位に依存しない一定電位を前記セレクトゲートトランジスタの他方を経由して前記少なくとも１つのメモリセルのチャネルに供給する期間であることを特徴とする請求項２記載の不揮発性半導体メモリ。
9. 少なくとも１つのメモリセルと、前記少なくとも１つのメモリセルとビット線の間に接続される第１のセレクトゲートトランジスタと、前記少なくとも１つのメモリセルとソース線の間に接続される第２のセレクトゲートトランジスタとを具備し、書き込み動作が連続する第１、第２、第３及び第４の期間からなり、各期間における前記第１のセレクトゲートトランジスタのゲート電位をそれぞれ第１、第２、第３及び第４の電位とした場合に、第２の電位＞第４の電位＞第３の電位≧第１の電位なる関係が成立していることを特徴とする不揮発性半導体メモリ。
10. 前記第１の期間は、前記第１のセレクトゲートトランジスタをカットオフ状態にし、プログラム電位に依存しない一定電位を、前記ソース線から前記第２のセレクトゲートトランジスタを経由して前記少なくとも１つのメモリセルのチャネルに供給する期間であることを特徴とする請求項９記載の不揮発性半導体メモリ。
11. 前記第２の期間は、前記第２のセレクトゲートトランジスタをカットオフ状態にし、プログラムデータに応じた電位又はプログラムデータに依存しない一定電位を、初期電位として、前記ビット線から前記第１のセレクトゲートトランジスタを経由して前記少なくとも１つのメモリセルのチャネルに供給する期間であることを特徴とする請求項９記載の不揮発性半導体メモリ。
12. 前記第３の期間は、前記第１及び第２のセレクトゲートトランジスタをカットオフ状態にし、選択されたワード線に書き込み電位を供給し、前記少なくとも１つのメモリセルのチャネル電位をブーストする期間であることを特徴とする請求項９記載の不揮発性半導体メモリ。
13. 前記第４の期間は、前記ビット線が第５の電位である場合には、前記第５の電位を前記第１のセレクトゲートトランジスタを経由して前記少なくとも１つのメモリセルのチャネルに転送し、前記ビット線が第６の電位である場合には、前記第１のセレクトゲートトランジスタをカットオフ状態のままとし、前記少なくとも１つのメモリセルのチャネル電位を維持する期間であることを特徴とする請求項９記載の不揮発性半導体メモリ。
14. 前記第３の期間は、前記第１及び第２のセレクトゲートトランジスタをカットオフ状態にする期間であることを特徴とする請求項９記載の不揮発性半導体メモリ。
15. 前記第４の期間は、前記ビット線が第５の電位である場合には、前記第５の電位を前記第１のセレクトゲートトランジスタを経由して前記少なくとも１つのメモリセルのチャネルに転送し、前記ビット線が第６の電位である場合には、前記第１のセレクトゲートトランジスタをカットオフ状態のままとし、前記少なくとも１つのメモリセルのチャネル電位を維持する期間、並びに、選択されたワード線に書き込み電位を供給し、前記少なくとも１つのメモリセルのチャネル電位をブーストする期間を含んでいることを特徴とする請求項９記載の不揮発性半導体メモリ。
16. 少なくとも１つのメモリセルと、前記少なくとも１つのメモリセルとビット線の間に接続されるセレクトゲートトランジスタと、初期電位を前記少なくとも１つのメモリセルのチャネルに供給する第１の期間に、前記セレクトゲートトランジスタのゲート電位を第１の電位に設定し、前記少なくとも１つのメモリセルのチャネル電位をブーストする第２の期間に、前記セレクトゲートトランジスタのゲート電位を第２の電位に設定し、前記ビット線が第４の電位のとき、前記第４の電位を前記少なくとも１つのメモリセルのチャネルに転送し、前記ビット線が第５の電位のとき、前記少なくとも１つのメモリセルのチャネル電位を維持する第３の期間に、前記セレクトゲートトランジスタのゲート電位を第３の電位に設定する制御回路とを具備し、前記第１、第２及び第３の期間は、互いに連続しており、前記第４、第５及び第３の電位は、第５の電位＞第３の電位＞第４の電位なる関係を有していることを特徴とする不揮発性半導体メモリ。
17. 少なくとも１つのメモリセルと、前記少なくとも１つのメモリセルの両端にそれぞれ１つずつ接続される２つのセレクトゲートトランジスタと、初期電位を前記少なくとも１つのメモリセルのチャネルに供給する第１の期間に、前記セレクトゲートトランジスタの一方のゲート電位を第１の電位に設定し、前記少なくとも１つのメモリセルのチャネル電位をブーストする第２の期間に、前記セレクトゲートトランジスタの一方のゲート電位を第２の電位に設定し、前記ビット線が第４の電位のとき、前記第４の電位を前記少なくとも１つのメモリセルのチャネルに転送し、前記ビット線が第５の電位のとき、前記少なくとも１つのメモリセルのチャネル電位を維持する第３の期間に、前記セレクトゲートトランジスタの一方のゲート電位を第３の電位に設定する制御回路とを具備し、前記第１、第２及び第３の期間は、互いに連続しており、前記第４、第５及び第３の電位は、第５の電位＞第３の電位＞第４の電位なる関係を有していることを特徴とする不揮発性半導体メモリ。
18. 少なくとも１つのメモリセルと、前記少なくとも１つのメモリセルとビット線の間に接続されるセレクトゲートトランジスタと、初期電位を前記少なくとも１つのメモリセルのチャネルに供給する第１の期間に、前記セレクトゲートトランジスタのゲート電位を第１の電位に設定し、前記セレクトゲートトランジスタをカットオフ状態にする第２の期間に、前記セレクトゲートトランジスタのゲート電位を第２の電位に設定し、前記ビット線が第４の電位のとき、前記第４の電位を前記少なくとも１つのメモリセルのチャネルに転送し、前記ビット線が第５の電位のとき、前記少なくとも１つのメモリセルのチャネル電位を維持した後に、前記少なくとも１つのメモリセルのチャネル電位をブーストする第３の期間に、前記セレクトゲートトランジスタのゲート電位を第３の電位に設定する制御回路とを具備し、前記第１、第２及び第３の期間は、互いに連続しており、前記第４、第５及び第３の電位は、第５の電位＞第３の電位＞第４の電位なる関係を有していることを特徴とする不揮発性半導体メモリ。
19. 少なくとも１つのメモリセルと、前記少なくとも１つのメモリセルの両端にそれぞれ１つずつ接続される２つのセレクトゲートトランジスタと、初期電位を前記少なくとも１つのメモリセルのチャネルに供給する第１の期間に、前記セレクトゲートトランジスタの一方のゲート電位を第１の電位に設定し、前記セレクトゲートトランジスタの一方をカットオフ状態にする第２の期間に、前記セレクトゲートトランジスタの一方のゲート電位を第２の電位に設定し、前記ビット線が第４の電位のとき、前記第４の電位を前記少なくとも１つのメモリセルのチャネルに転送し、前記ビット線が第５の電位のとき、前記少なくとも１つのメモリセルのチャネル電位を維持した後に、前記少なくとも１つのメモリセルのチャネル電位をブーストする第３の期間に、前記セレクトゲートトランジスタの一方のゲート電位を第３の電位に設定する制御回路とを具備し、前記第１、第２及び第３の期間は、互いに連続しており、前記第４、第５及び第３の電位は、第５の電位＞第３の電位＞第４の電位なる関係を有していることを特徴とする不揮発性半導体メモリ。
20. 少なくとも１つのメモリセルと、前記少なくとも１つのメモリセルの両端にそれぞれ１つずつ接続される２つのセレクトゲートトランジスタと、初期電位を前記少なくとも１つのメモリセルのチャネルに供給する第１の期間に、前記セレクトゲートトランジスタの一方のゲート電位を第１の電位に設定した後に、前記セレクトゲートトランジスタの他方のゲート電位を前記第１の電位に設定し、前記少なくとも１つのメモリセルのチャネル電位をブーストする第２の期間に、前記セレクトゲートトランジスタの一方のゲート電位を第２の電位に設定し、前記ビット線が第４の電位のとき、前記第４の電位を前記少なくとも１つのメモリセルのチャネルに転送し、前記ビット線が第５の電位のとき、前記少なくとも１つのメモリセルのチャネル電位を維持する第３の期間に、前記セレクトゲートトランジスタの一方のゲート電位を第３の電位に設定する制御回路とを具備し、前記第１、第２及び第３の期間は、互いに連続しており、前記第４、第５及び第３の電位は、第５の電位＞第３の電位＞第４の電位なる関係を有していることを特徴とする不揮発性半導体メモリ。
21. 少なくとも１つのメモリセルと、前記少なくとも１つのメモリセルの両端にそれぞれ１つずつ接続される２つのセレクトゲートトランジスタと、初期電位を前記少なくとも１つのメモリセルのチャネルに供給する第１の期間に、前記セレクトゲートトランジスタの一方のゲート電位を第１の電位に設定した後に、前記セレクトゲートトランジスタの他方のゲート電位を前記第１の電位に設定し、前記セレクトゲートトランジスタの一方をカットオフ状態にする第２の期間に、前記セレクトゲートトランジスタの一方のゲート電位を第２の電位に設定し、前記ビット線が第４の電位のとき、前記第４の電位を前記少なくとも１つのメモリセルのチャネルに転送し、前記ビット線が第５の電位のとき、前記少なくとも１つのメモリセルのチャネル電位を維持した後に、前記少なくとも１つのメモリセルのチャネル電位をブーストする第３の期間に、前記セレクトゲートトランジスタの一方のゲート電位を第３の電位に設定する制御回路とを具備し、前記第１、第２及び第３の期間は、互いに連続しており、前記第４、第５及び第３の電位は、第５の電位＞第３の電位＞第４の電位なる関係を有していることを特徴とする不揮発性半導体メモリ。
22. 前記セレクトゲートトランジスタの一方のゲート電位を前記第１の電位に設定することにより、プログラムデータに依存しない一定電位がソース線から前記セレクトゲートトランジスタの一方を経由して前記少なくとも１つのメモリセルに供給され、前記セレクトゲートトランジスタの他方のゲート電位を前記第１の電位に設定することにより、プログラムデータに応じた電位がビット線から前記セレクトゲートトランジスタの他方を経由して前記少なくとも１つのメモリセルに供給されることを特徴とする請求項２０又は２１記載の不揮発性半導体メモリ。
23. 前記セレクトゲートトランジスタの一方のゲート電位を前記第１の電位に設定することにより、プログラムデータに応じた電位がビット線から前記セレクトゲートトランジスタの一方を経由して前記少なくとも１つのメモリセルに供給され、前記セレクトゲートトランジスタの他方のゲート電位を前記第１の電位に設定することにより、プログラムデータに依存しない一定電位がソース線から前記セレクトゲートトランジスタの他方を経由して前記少なくとも１つのメモリセルに供給されることを特徴とする請求項２０又は２１記載の不揮発性半導体メモリ。
24. 前記プログラムデータに応じた電位は、内部電源電位及び接地電位を含み、前記プログラムデータに依存しない一定電位は、前記内部電源電位以上の電位であることを特徴とする請求項３又は１１記載の不揮発性半導体メモリ。
25. 前記第１の電位は、内部電源電位よりも大きな値を有していることを特徴とする請求項１、２、１６乃至２３のいずれか１項に記載の不揮発性半導体メモリ。
26. 前記第２の電位は、内部電源電位よりも大きな値を有していることを特徴とする請求項９記載の不揮発性半導体メモリ。
27. 前記第３の電位は、接地電位を転送でき、内部電源電位又はクランプ電位を転送することができないような値に設定されることを特徴とする請求項１、２、１６乃至２３のいずれか１項に記載の不揮発性半導体メモリ。
28. 前記第４の電位は、接地電位を転送でき、内部電源電位又はクランプ電位を転送することができないような値に設定されることを特徴とする請求項９記載の不揮発性半導体メモリ。
29. 前記第１の期間において、前記少なくとも１つのメモリセルのワード線は、前記少なくとも１つのメモリセルのデータ状態にかかわらず、前記少なくとも１つのメモリセルの全てをオン状態にするような電位に設定されていることを特徴とする請求項１、２、１６乃至２３のいずれか１項に記載の不揮発性半導体メモリ。
30. 少なくとも１つのメモリセルと、前記少なくとも１つのメモリセルとビット線の間に接続されるセレクトゲートトランジスタとを具備し、書き込み動作の開始時に前記少なくとも１つのメモリセルのチャネルに前記ビット線から初期電位を供給し、この後、プログラムデータの値にかかわらず前記チャネルの電位をブーストし、この後、前記プログラムデータが書き込みを許可するものである場合、前記プログラムデータに応じた電位を前記ビット線から前記チャネルに供給することを特徴とする不揮発性半導体メモリ。
31. 前記プログラムデータが書き込みを禁止するものである場合、前記プログラムデータに応じた電位は、前記初期電位よりも小さく、前記チャネルに供給されないことを特徴とする請求項３０記載の不揮発性半導体メモリ。
32. 前記チャネルの電位のブーストは、前記少なくとも１つのメモリセルに接続される選択ワード線にプログラム電位を供給することにより行われることを特徴とする請求項３０記載の不揮発性半導体メモリ。

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