KR100323869B1 - 플래쉬메모리셀의소거방법및회로 - Google Patents

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Abstract

1.청구범위에 기재된 발명이 속한 기술분야
본 발명은 플래쉬 메모리 셀의 소거 동작시 초기에 발생되는 순간 피크 전류를 최대한 억제할 수 있는 플래쉬 메모리 셀의 소거 방법 및 회로에 관한 것이다.
2.발명이 해결하려고 하는 기술적 과제
플래쉬 메모리 셀의 소거 동작시 프로그램 게이트 전극과 드레인 전극간의 터널링으로 인해 초기에 발생되는 순간 피크 전류를 최대한 억제하는 데 있다.
3.발명의 해결방법의 요지
플래쉬 메모리 셀의 소거동작시 약한(weak) 소거 모드를 사용하여 초기에 약하게 소거한 후, 정상 소거 모드를 진행하여 플래쉬 메모리 셀의 프로그램 게이트 전극과 드레인 전극간의 전압 차를 단계적으로 줄여줌으로써, 플래쉬 메모리셀의 소거 동작시 초기에 발생되는 순간 피크 전류를 최대한 억제함.
4. 발명의 중요한 용도
플래쉬 메모리 셀의 소거 회로.

Description

플래쉬 메모리 셀의 소거 방법 및 회로{Method of erasing a flash memory cell and circuit for erasing the same}
본 발명은 플래쉬 메모리 셀의 소거 동작시 초기에 발생되는 순간 피크 전류(Icc peak)의 발생을 최소화 할 수 있는 플래쉬 메모리 셀의 소거 방법 및 회로에 관한 것이다.
도 1은 종래의 플래쉬 메모리셀의 소거 방법을 설명하기 위해 도시한 스택 게이트 플래쉬 메모리 셀의 소거 동작 조건을 나타낸 구조도 이다.
플래쉬 메모리 셀의 셀렉트게이트 전극(4)에는 0V, 콘트롤게이트인 프로그램게이트 전극(5)에는 -12V, 소오스 전극(1)은 플로팅(Floating) 시키고, P-형 기판(3)에는 0V, 그리고 드레인 전극(2)에는 전원 전압(Vcc)을 인가하게 된다. 이때, F-N 터널링에 의해 플로팅게이트 전극(6)에 축적된 전하가 드레인 전극(2)으로 방출됨으로써, 플래쉬 메모리 셀은 소거(Erase) 동작을 수행하게 된다.
도 2(a) 및 2(b)는 종래의 소거 동작시 각각의 전극으로 공급되는 전압과 그에 따른 초기 전류의 변화량을 나타낸 파형도이다. 여기서, 도면 부호 E는 소거 동작 전압, Q1은 프로그램게이트 전극으로 공급되는 프로그램 바이어스 전압, D는 드레인 전극으로 공급되는 드레인 바이어스 전압, 그리고 Q2는 소거를 위한 바이어스 전압을 각각 나타낸다. 또한, t1은 전체 소거동작 시간, t2는 초기 소거동작 시간, t3는 소거동작 시간 t4는 읽기동작 시간, 그리고 t5는 소거 확인동작 시간을 각각 나타내며, 초기 소거동작 시간(t2)에서 순간 피크 전류가 급격히 상승됨을 알 수 있다.
이러한 종래의 소거 회로는 다수의 플래쉬 메모리 셀을 동시에 소거시키게 되면, 프로그램게이트 전극(5)과 드레인 전극(2) 간의 터널링 현상으로 인해 초기에 큰 전류가 흐르게 되어 소자의 파워(Power) 즉, 전원 전압(Vcc)에서의 순간 피크 전류가 크게 증가되게 된다. 이로 인해 플래쉬 메모리 소자를 사용하는 시스템의 파워에 영향을 주게되어 다른 소자에도 영향을 주게되는 단점이 있다.
따라서, 본 발명은 플래쉬 메모리 셀의 소거 동작시 초기에 프로그램게이트 전극과 드레인 전극간의 전압 차를 줄여주기 위해 드레인 전극으로 공급되는 소거 전압을 드레인 소거전압 제어회로를 이용하여 단계적으로 공급함으로써, 상기한 단점을 해소할 수 있는 플래쉬 메모리 셀의 소거 방법 및 회로를 제공하는 데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 셀의 소거 방법은 소오스 전극은 플로팅 시키고, 프로그램 게이트 전극에는 소거 동작을 위한 소정의 음전압을 인가하며, 셀렉트 게이트 전극에는 접지 전압을 인가한 상태에서 드레인 전극에는 0V가 아닌 양전위를 갖는 초기 소거 전압을 인가하여 제 1 소거 동작을 실시하는 단계 및 소오스 전극은 플로팅 시키고, 프로그램 게이트 전극에는 소거 동작을 위한 소정의 음전압을 인가하며, 셀렉트 게이트 전극에는 접지 전압을 인가한 상태에서 드레인 전극에는 상기 초기 소거 전압보다 높은 정상 소거 전압을 인가하여 제 2 소거 동작을 실시하는 단계로 이루어지는 것을 특징으로 한다.
상술한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리셀의 소거 회로는 셀렉트게이트 전극, 프로그램게이트 전극, 플로팅게이트 전극, 소오스 전극 및 드레인 전극을 갖는 플래쉬 메모리 셀의 소거 회로에 있어서, 상기 소오스 전극을 플로팅 시키기 위한 소오스전압 바이어스 회로와, 상기 프로그램게이트 전극에 네거티브 고전압을 공급하기 위한 프로그램게이트전압 바이어스 회로와, 외부 신호에 따라 제 1 전압 및 제 2 전압을 생성하는 드레인 소거 전압 제어 회로와, 상기 드레인 소거 전압 제어 회로에 접속되고, 상기 제 1 전압 및 상기 제 2 전압을 인가받아 초기 소거 전압 및 정상 소거 전압을 상기 드레인 전극에 출력하는 드레인 전압 바이어스 회로를 포함하여 구성된 것을 특징으로 한다.
본 발명은 플래쉬 메모리 셀의 소거동작시 약한(weak) 소거 모드를 사용하여 초기에 약하게 소거한 후, 정상 소거 모드를 진행하여 플래쉬 메모리 셀의 프로그램 게이트 전극과 드레인 전극간의 전압 차를 단계적으로 줄여줌으로써, 플래쉬 메모리셀의 소거 동작시 초기에 발생되는 순간 피크 전류를 최대한 억제할 수 있게 된다.
도 1은 종래의 플래쉬 메모리 셀의 소거 방법을 설명하기 위해 도시한 스택 게이트 플래쉬 메모리 셀의 구조도.
도 2(a) 및 2(b)는 도 1의 동작을 설명하기 위해 도시한 파형도.
도 3은 본 발명에 따른 플래쉬 메모리 셀의 소거 회로도.
도 4(a) 및 4(b)는 본 발명에 따른 플래쉬 메모리 셀의 소거 방법을 설명하기 위해 도시한 파형도.
<도면의 주요 부분에 대한 부호의 설명>
11: 메모리셀 블럭 12: 드레인전압 바이어스 회로
13: 소오스전압 바이어스 회로 14: 프로그램 게이트전압 바이어스 회로
15: 드레인 소거전압 제어회로
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 3은 본 발명에 따른 플래쉬 메모리 셀의 소거 방법을 설명하기 위해 도시한 회로도로서, 도 4(a) 및 4(b)를 통해 상세히 설명하면 다음과 같다.
다수의 스택 게이트 메모리 셀로 구성된 메모리 셀 블럭(11)(본 발명에서는설명의 편의를 위해 하나의 셀만 도시함)의 소거 동작은 제 1 소거 동작 및 제 2 소거 동작에 의해 이루어진다. 이때, 제 1 및 제 2 소거 동작 조건으로는 소오스전압 바이어스 회로(13)의 입력단자(Q3)에는 0V를 공급하고, 셀렉트 게이트 전극에는 접지전압을 공급하며, 프로그램게이트전압 바이어스 회로(14)의 입력단자(Q1)에는 차지 펌프(도시 안됨)로부터 출력되는 네가티브 고전압(-12V)을 공급하게 된다. 좀더 자세하게 설명하면, 상기 소오스전압 바이어스 회로(13)의 NMOS 트랜지스터(N4 내지 N6)가 턴오프 되어 소오스 전극(1)은 플로팅 상태로 된다. 또한, 프로그램게이트전압 바이어스 회로(14)의 PMOS 트랜지스터(P1 및 P2)가 턴온(Turn on)되어 프로그램게이트 전극(4)에는 네가티브 고전압(-12V)이 공급되게 된다.
제 1 소거 동작 시에는 드레인전압 바이어스 회로(14)의 입력단자(Q2)에 드레인 소거전압 제어회로(15)로부터 출력되는 초기상태의 약한 드레인 소거전압(약 5V)이 공급된다. 이때, 드레인전압 바이어스 회로(14)의 NMOS 트랜지스터(N1 내지 N3)가 초기 상태의 약한 드레인 소거전압(약 5V)에 의해 약하게 턴온되어 드레인 전극(2)에는 Vcc-2Vt 전압이 초기 소거 전압으로 공급되게 된다. 이는 도 4(a)의 약한 소거모드 영역(A)에서 보이는 바와 같이 드레인 소거전압 제어회로(15)로부터 출력되는 약한 드레인 소거전압이 Vcc-Vt 전압 일 때, 드레인 전극(D)에 공급되는 초기 소거 전압은 Vcc-2Vt 전압으로 된다. 그러므로, 도 3의 프로그램게이트 전극(5)과 드레인 전극(2) 간의 전압차를 줄여주게 되어, 도 4(b)의 약한 소거모드 시간(t11)에 도시된 바와 같이 초기에 기판에서 유발되는 순간 피크 전류는 감소된다.
이후, 제 2 소거 동작 시에는 드레인전압 바이어스 회로(14)의 입력단자(Q2)에 드레인 소거전압 제어회로(15)로부터 출력되는 정상적인 드레인 소거전압(약 8V)을 단계적으로 공급한다.
따라서, 도 4(a)의 정상 소거모드 영역(B)에서는 드레인 소거전압 제어회로(15)로부터 출력되는 소거전압이 정상적으로 8V가 되므로, 드레인 전극(D)에는 Vcc 전압(5V)이 정상 소거 전압으로 공급되어 정상적인 소거동작을 수행하게 된다. 상기 제 1 소거 모드 영역(A)에서 약하게 소거되면 플로팅게이트 전극(6)의 부(-) 전하가 감소하여 정상적인 제 2 소거 모드 영역(B)에서는 프로그램게이트 전극(5)과 드레인 전극(2)간의 전압 차이가 상대적으로 줄어들어 도 4(b)의 정상 소거모드 시간(t12)에 도시된 바와 같이 정상 소거모드에서도 순간 피크 전류는 감소된다.
즉, 본 발명은 플래쉬 메모리 셀의 프로그램게이트 전극(5)에는 네거티브 고전압(-12V), 셀렉트게이트 전극(4)에는 접지 전압(0V), 소오스 전극(1)은 플로팅 시키고, 드레인 전극(2)에는 드레인전압 바이어스 회로(12)를 통해 1차로 약한 소거동작 전압을 공급하여 제 1 소거 동작을 실시한 후, 2차로 정상적인 소거동작 전압을 공급하여 최종 제 2 소거동작을 수행하게 된다.
상술한 바와 같이 본 발명에 의하면 플래쉬 메모리 셀의 소거 동작시 프로그램게이트 전극과 드레인 전극간의 전압 차를 줄여주기 위해 초기 상태의 드레인 소거전압(약 5V) 및 정상적인 드레인 소거전압(약 8V)이 단계적으로 드레인 전극에 공급되도록 함으로써, 메모리 셀의 소거동작시 초기에 발생되는 순간 피크 전류를 억제할 수 있는 탁월한 효과가 있다.

Claims (2)

  1. 소오스 전극은 플로팅 시키고, 프로그램 게이트 전극에는 소거 동작을 위한 소정의 음전압을 인가하며, 셀렉트 게이트 전극에는 접지 전압을 인가한 상태에서 드레인 전극에는 0V가 아닌 양전위를 갖는 초기 소거 전압을 인가하여 제 1 소거 동작을 실시하는 단계,
    소오스 전극은 플로팅 시키고, 프로그램 게이트 전극에는 소거 동작을 위한 소정의 음전압을 인가하며, 셀렉트 게이트 전극에는 접지 전압을 인가한 상태에서 드레인 전극에는 상기 초기 소거 전압보다 높은 정상 소거 전압을 인가하여 제 2 소거 동작을 실시하는 단계로 이루어지는 것을 특징으로 하는 플래쉬 메모리 셀의 소거 방법.
  2. 셀렉트게이트 전극, 프로그램게이트 전극, 플로팅게이트 전극, 소오스 전극 및 드레인 전극을 갖는 플래쉬 메모리 셀의 소거 회로에 있어서,
    상기 소오스 전극을 플로팅 시키기 위한 소오스전압 바이어스 회로와,
    상기 프로그램게이트 전극에 네거티브 고전압을 공급하기 위한 프로그램게이트전압 바이어스 회로와,
    외부 신호에 따라 제 1 전압 및 제 2 전압을 생성하는 드레인 소거 전압 제어 회로와,
    상기 드레인 소거 전압 제어 회로에 접속되고, 상기 제 1 전압 및 상기 제 2 전압을 인가받아 초기 소거 전압 및 정상 소거 전압을 상기 드레인 전극에 출력하는 드레인 전압 바이어스 회로를 포함하여 구성된 것을 특징으로 하는 플래쉬 메모리 셀의 소거 회로.
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