KR100542709B1 - 반도체 메모리 소자의 부스팅 회로 - Google Patents

반도체 메모리 소자의 부스팅 회로 Download PDF

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Abstract

본 발명은 부스팅 회로에 관한 것으로, 부스팅 전압(VBOOT)을 프리 부스팅 회로부 및 부스트랩 회로부를 이용하여 2단계로 일정한 전압 레벨로 빠른 속도로 상승시킨 후 이 부스팅 전압(VBOOT)을 클램프 회로부를 통해 강하시켜 최종 목표치 워드라인 전압(W/L)을 생성함으로써, 독출 동작시 독출 억세스 타임이 빠르고 전류 소모를 최소화하며 안정화된 워드라인 전압(W/L)을 생성할 수 있는 부스팅 회로를 개시한다.
부스팅 회로, 클램프 회로부, 부스트랩 회로부, 프리 부스팅 회로

Description

반도체 메모리 소자의 부스팅 회로{Boosting circuit of semiconductor memory devices}
도 1은 종래의 반도체 메모리 소자의 부스팅 회로를 도시한 블럭도이다.
도 2는 인에이블 신호 발생회로를 도시한 도면이다.
도 3은 본 발명의 바람직한 실시예에 따른 반도체 메모리 소자의 부스팅 회로를 설명하기 위하여 도시한 블럭도이다.
도 4는 인에이블 신호 발생회로를 도시한 도면이다.
도 5는 본 발명의 바람직한 실시예에 따른 프리 부스팅 회로를 설명하기 위하여 도시한 회로도이다.
도 6은 본 발명의 바람직한 실시예에 따른 부스트랩 회로부를 설명하기 위하여 도시한 회로도이다.
도 7은 부스팅 회로에 인가되는 입력 신호들의 파형을 도시한 도면이다.
<도면의 주요 부분에 부호의 설명>
110, 310: 부스팅 회로부 120, 320: 기준전압 발생부
130, 330: 클램프 회로부 340: 프리 부스팅 회로부
200, 400: 인에이블 발생회로
본 발명은 반도체 소자의 부스팅 회로에 관한 것으로, 더욱 상세하게는 프리 부스팅 회로부 및 부스트랩 회로부를 이용하여 2단계로 일정한 전압 레벨로 빠른 속도로 상승시킨 후 이 부스팅 전압(VBOOT)을 클램프 회로부를 통해 강하시켜 최종 목표치 전압을 생성함으로써, 독출 동작시 독출 억세스 타임이 빠르고 전류 소모를 최소화하며 안정화된 워드라인 전압(W/L)을 생성할 수 있는 반도체 메모리 소자의 부스팅 회로에 관한 것이다.
불휘발성 반도체 메모리 소자의 일종인 EEPROM(Electrically Erasable and Programmable Read Only Memory)의 메모리 셀에서는, 플로팅 게이트전극(floating gate electrode)에 전자(electron)를 축적하여 프로그램(program)을 행하고, 전자의 존재 유무에 따른 문턱전압(Threshold Voltage; Vth)의 변화를 검출하여 데이터의 독출(read)을 행하고 있다. EEPROM에는, 메모리셀 어레이 전체에서 데이터의 소거(erase)를 행하거나, 메모리 셀 어레이를 임의의 블록으로 나눠 각 블록 단위로 데이터 소거동작을 행하는 플래시 EEPROM(이하, '플래시 메모리 소자'라 함)이 있다.
플래시 메모리 소자의 프로그램 동작, 소거 동작 및 독출 동작이 수행되기 위해서는, 메모리 셀의 컨트롤 게이트로 공급되는 고전압들(예컨대, Vpgm; program voltage, Vera; erase voltage, Vrea; read voltage)을 발생하는 고전압 발생회로의 역할이 매우 중요하다. 최근에는, 모든 반도체 메모리 장치들의 저전압화의 추 세에 따라 플래시 메모리 장치 또한, 저전압(예컨대, 2V 이하 또는 1.7V이하)하에서의 동작이 요구되고 있다. 이러한 추세에 따라, 플래시 메모리 장치의 빠른 동작 속도를 유지하기 위해서는 고전압 발생회로의 역할이 매우 중요하다.
상기 고전압 발생회로중, 특히 독출 동작을 수행하기 위한 독출 전압 발생회로는 독출 동작 속도를 증가시키기 위해 부스트랩 회로(boostrap circuit)를 이용한다. 이러한, 부스트랩 회로는 저전위 전원전압을 공급받고, 이 전원전압을 그 이상으로 부스팅(boosting)하여 행 디코더(row decoder)를 통해 워드라인(word line)으로 공급한다. 이러한, 부스트랩 회로를 이용하여 저전위 전원전압을 부스팅할 경우, 부스트랩 회로에 의해 부스팅된 워드라인 전압이 너무 낮으면, 메모리 셀의 전류를 정확히 독출하기 어렵고, 워드라인 전압이 너무 높으면 메모리 셀의 컨트롤 게이트에 스트레스(stress)가 가해져 데이터 보존(retention) 특성에 문제가 발생한다.
상기에서, 후자의 경우를 해결하기 위하여, 최근에는 부스트랩 회로의 후단에 클램프 회로(clamp circuit)를 두어 부스트랩 회로에 의해 높게 부스팅된 전압(이하, '부스팅 전압'이라 함)을 목표치 전압으로 강하시키고 있다.
도 1은 일반적인 플래시 메모리 장치의 부스팅 회로(boosting circuit)를 도시한 블럭도이다. 도 2는 인에이블 신호 발생회로를 도시한 도면이다.
도 1 및 도 2를 참조하면, 부스팅 회로(100)는 부스트랩 회로부(110), 기준전압 발생부(reference voltage generator; 120) 및 클램프 회로부(130)로 구성된다. 부스트랩 회로부(110)는 저전위 전원전압(Low Vcc) 또는 고전위 전원전압(High Vcc)을 입력받고, 이를 그 이상의 전압으로 부스팅하여 출력한다. 기준전압 발생부(120)는 인에이블바신호(ENb)에 따라 구동되어 기준전압(Vref)을 출력한다. 클램프 회로(130)는 인에이블 신호(ENable signal; EN) 및 인에이블바 신호(ENable bar signal; ENb)에 따라 구동되며, 구동시 부스트랩 회로(110)로부터 출력되는 부스팅 전압(VBOOT)과 기준전압(Vref)을 비교하고, 부스팅 전압(VBOOT)이 목표치 전압보다 높을 경우 부스팅 전압(VBOOT)을 목표치 전압까지 강하시킨다.
그러나, 안정적인 부스팅 전압(VBOOT)을 생성하기 위해서는 억세스 타임(access time)(즉, 목표치 전압까지 부스팅 전압을 상승시킨 후 강하시키기 위해 소모되는 타임)이 길어지게 된다.
본 발명이 이루고자 하는 기술적 과제는 부스팅 전압(VBOOT)을 프리 부스팅 회로부 및 부스트랩 회로부를 이용하여 2단계로 일정한 전압 레벨로 빠른 속도로 상승시킨 후 이 부스팅 전압(VBOOT)을 클램프 회로부를 통해 강하시켜 최종 목표치 전압을 생성함으로써, 독출 동작시 독출 억세스 타임이 빠르고 전류 소모를 최소화하며 안정화된 워드라인 전압(W/L)을 생성할 수 있는 부스팅 회로를 제공함에 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은, 부스팅시 제1 커패시터의 커플링 효과를 이용해 전원전압을 펌핑하여 고전압을 발생하고, 제1 신호에 응답하여, 고전압을 출력하거나 또는 출력하지 않는 프리 부스팅 회로부; 제2 및 제3 커패시터들의 커플링 효과를 이용해 전원전압 및 프리 부스팅 회로부의 출력 전압을 선택적으로 부스팅하여 부스팅 전압을 출력하는 부스트랩 회로부; 전원전압의 변화에 상관없이 일정한 기준전압을 출력하는 기준전압 발생부; 및 부스트랩 회로부로부터 출력되는 부스팅 전압과 기준전압 발생부로부터 출력되는 기준전압을 비교하여 부스팅 전압이 기준전압보다 높을 경우 부스팅 전압을 목표치 전압으로 강하시키기 위한 클램프 회로부를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 부스팅 회로를 제공한다.
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이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하기로 한다. 그러나, 이하의 실시예는 이 기술분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 3은 본 발명의 바람직한 실시예에 따른 반도체 메모리 소자의 부스팅 회로를 설명하기 위하여 도시한 블럭도이다.
도 3을 참조하면, 본 발명의 바람직한 실시예에 따른 부스팅 회로(300)는 프리 부스팅 회로부(340), 부스트랩 회로부(310), 기준전압 발생부(320) 및 클램프 회로부(330)을 포함한다. 프리 부스팅 회로부(340)는 부스팅시 커패시터의 커플링 효과를 이용해 전원전압을 펌핑하여 고전압을 출력한다. 부스트랩 회로부(310)는 전원전압(Vcc) 또는 프리 부스팅 회로부(340)의 신호을 입력받고, 이를 그 이상의 전압으로 부스팅(Boosting)하여 부스팅 전압(VBOOT)을 출력한다. 기준전압 발생부(320)는 인에이블바 신호(Enable bar signal; ENb)에 따라 구동하여 기준전압(Vref)을 출력한다. 클램프 회로부(330)는 인에이블 신호(Enable signal; EN) 및 인에이블바신호(ENb)에 따라 구동되며, 구동시 부스트랩 회로부(310)로부터 출력되는 부스팅 전압(VBOOT)과 기준전압(Vref)을 비교하고, 부스팅 전압(VBOOT)이 기준전압(Vref)보다 높을 경우 부스팅 전압(VBOOT)을 목표치 전압까지 강하시킨다.
한편, 인에이블 신호(EN) 및 인에이블바 신호(ENb)는 도 4에 도시된 인에이블 신호 발생회로(400)를 통해 얻을 수 있다. 인에이블 신호 발생회로(400)는 클램프 인에이블 신호(clamp_en)와 클램프 신호(clamp)를 부정 논리합하는 노아 게이트(NOR)와, 노아 게이트(NOR)의 출력신호를 반전시키는 제1 인버터(INV1)와, 제1 인버터(INV1)의 출력신호(즉, 인에이블 신호(EN))를 반전시켜 인에이블바 신호(ENb)를 출력하는 제2 인버터(INV2)를 포함한다.
도 5는 프리 부스팅 회로부(340)를 설명하기 위하여 도시한 회로도이다.
도 5를 참조하면, 전원전압(Vcc) 단자와 제1 노드(Q1) 사이에 프리차지 인에이블 신호(Precharge_EN)의 반전된 신호에 따라 구동되는 제1 NMOS 트랜지스터(N1)가 접속된다. 프리차지 인에이블 신호(Precharge_EN)는 제1 인버터(I1)에 의해 반전되어 제1 NMOS 트랜지스터(N1)를 구동한다. 제1 노드(Q1)와 제2 노드(Q2) 사이에 프리차지 인에이블 신호(Precharge_EN)의 반전된 신호에 따라 구동되는 제1 PMOS 트랜지스터(P1)가 접속된다. 프리차지 인에이블 신호(Precharge_EN)는 제2 인버터(I2)에 의해 반전되어 제1 PMOS 트랜지스터(P1)를 구동한다.
제1 노드(Q1)와 제3 노드(Q3) 사이에 제1 커패시터(C1)가 접속된다. 전원전압(Vcc) 단자와 제3 노드(Q3) 사이에는 제1 부트 펌프 인에이블 신호(BPEN1)의 반전된 신호에 따라 구동되는 제2 PMOS 트랜지스터(P2)가 접속된다. 제1 부트 펌프 인에이블 신호(BPEN1)는 제3 인버터(I3)에 의해 반전되어 제2 PMOS 트랜지스터(P2)를 구동한다. 접지전압(Vss) 단자와 제3 노드(Q3) 사이에 제1 부트 펌프 인에이블 신호(BPEN1)의 반전된 신호에 따라 구동되는 제2 NMOS 트랜지스터(N2)가 접속된다. 제1 부트 펌프 인에이블 신호(BPEN1)는 제4 인버터(I4)에 의해 반전되어 제2 NMOS 트랜지스터(N2)를 구동한다.
도 6은 부스트랩 회로부(310)를 설명하기 위하여 도시한 회로도이다.
도 6을 참조하면, 전원전압(Vcc) 단자와 제4 노드(Q4) 사이에 클램프 인에이블 신호(clamp_en)에 따라 구동되는 제3 PMOS 트랜지스터(P3)가 접속된다. 제5 노드(Q5)와 접지전압(Vss) 단자 사이에 제1 부트 펌프 인에이블 신호(BPEN1)에 따라 구동되는 제3 NMOS 트랜지스터(N3)가 접속된다. 제4 노드(Q4)와 제6 노드(Q6) 사이에 제5 노드(Q5)의 전위에 따라 구동되는 제4 NMOS 트랜지스터(N4)가 접속된다. 제5 노드(Q5)와 제6 노드(Q6) 사이에 제1 부트 펌프 인에이블 신호(BPEN1)에 따라 구동되는 제4 PMOS 트랜지스터(P4)가 접속된다. 제7 노드(Q7)에는 제1 부트 펌프 인에이블 신호(BPEN1)가 입력된다. 제6 노드(Q6)와 제7 노드(Q7) 사이에 제2 커패시터(C2)가 접속된다. 접지전압(Vss) 단자와 제5 노드(Q5) 사이에 클램프 인에이블 신호(clamp_en)에 따라 구동되는 제5 NMOS 트랜지스터(N5)가 접속된다. 전원전압(Vcc) 단자와 제8 노드(Q8) 사이에 제6 노드(Q6)의 전위에 따라 구동되는 제6 NMOS 트랜지스터(N6)가 접속된다. 제6 NMOS 트랜지스터(N6)는 네이티브(Native) 트랜지스터로서 자동적인 프리차지(Automatic Precharge)가 일어나는 트랜지스터이다. 제4 노드(Q4)와 제8 노드(Q8) 사이에 제6 노드(Q6)의 전위에 따라 구동되는 제7 NMOS 트랜지스터(N7)가 접속된다. 제7 NMOS 트랜지스터(N7)는 제4 노드(Q4)의 전위가 P-웰에 인가되고 제2 노드(Q2)의 전위가 드레인 단자로 입력되며 제8 노드(Q8)의 전위가 소오스 단자로 입력되도록 설계된 트리플 웰(Triple well) 구조의 트랜지스터이다. 제2 노드(Q2)는 프리 부스팅 회로부(340)와 연결된 노드이다. 제8 노드(Q8)와 제9 노드(Q9) 사이에 제3 커패시터(C3)가 접속된다. 제8 노드(Q8)를 통해 부스팅 전압(VBOOT)이 출력된다. 전원전압(Vcc) 단자와 제9 노드(Q9) 사이에 제2 부트 펌프 인에이블 신호(BPEN2)의 반전된 신호에 따라 구동되는 제5 PMOS 트랜지스터(P5)가 접속된다. 제2 부트 펌프 인에이블 신호(BPEN2)는 제5 인버터(I5)에 의해 반전되어 제5 PMOS 트랜지스터(P5)를 구동한다. 접지전압(Vss) 단자와 제9 노드(Q9) 사이에 제2 부트 펌프 인에이블 신호(BPEN2)의 반전된 신호에 따라 구동되는 제8 NMOS 트랜지스터(N8)가 접속된다. 제2 부트 펌프 인에이블 신호(BPEN2)는 제6 인버터(I6)에 의해 반전되어 제8 NMOS 트랜지스터(N8)를 구동한다.
도 7은 부스팅 회로에 인가되는 입력 신호들의 파형을 도시한 도면이다.
도 7을 참조하여 외부의 입력 신호들이 입력되는 제1 및 제2 구간(T1, T2)에서의 프리 부스팅 회로부(340) 및 부스트랩 회로부(310)의 동작을 설명한다.
제1 및 제2 구간(T1, T2)에서는 제1 부트 펌프 인에이블 신호(BPEN1)가 로우(Low) 상태를 유지하며, 로우 상태의 제1 부트 펌프 인에이블 신호(BPEN1)는 제3 인버터(I3)에 의해 반전되어 제2 PMOS 트랜지스터(P2)의 게이트로 입력되고 제2 PMOS 트랜지스터(P2)는 턴-오프(Turn-Off) 상태를 유지한다. 또한, 제1 부트 펌프 인에이블 신호(BPEN1)는 제4 인버터(I4)에 의해 반전되어 제2 NMOS 트랜지스터(N2)의 게이트로 입력되고 제2 NMOS 트랜지스터(N2)는 턴-온(Turn-On) 상태를 유지하게 된다. 따라서, 제3 노드(Q3)의 전위는 접지전압(Vss) 전위를 유지한다. 이때, 제1 부트 펌프 인에이블 신호(BPEN1)가 로우(Low) 상태를 유지할 때 프리차지 인에이블 신호(Precharge_En)도 제1 및 제2 구간(T1, T2)에서 로우 상태를 유지하게 되며, 따라서 프리차지 인에이블 신호(Precharge_En)는 제1 인버터(I1)에 의해 반전되어 제1 NMOS 트랜지스터(N1)의 게이트로 입력되고 제1 NMOS 트랜지스터(N1)는 턴-온 상태를 유지하고, 제1 노드(Q1)를 전원전압(Vcc) 레벨로 프리차지한다.
한다. 또한, 로우 상태의 프리차지 인에이블 신호(Precharge_En)는 제2 인버터(I2)에 의해 반전되어 제1 PMOS 트랜지스터(P1)의 게이트로 입력되고 제1 PMOS 트랜지스터(P1)는 턴-오프 상태를 유지하게 된다. 따라서, 제1 노드(Q1)는 전원전압(Vcc) 전위를 유지하게 된다. 결국, 제1 구간(T1) 및 제2 구간(T2)에서는 프리 부스팅 회로부(340)는 제1 PMOS 트랜지스터(P1)가 턴-오프 상태를 유지하고 있으므로 부스트랩 회로부(310)에 어떠한 영향도 미치지 않는다.
이어서, 외부의 입력 신호들이 입력되는 제3 구간(T3)에서의 프리 부스팅 회로부(340)의 동작을 설명한다. 제1 부트 펌프 인에이블 신호(BPEN1)가 하이(High) 상태로 되면, 제1 부트 펌프 인에이블 신호(BPEN1)는 제3 인버터(I3)에 의해 반전되고 따라서 제2 PMOS 트랜지스터(P2)는 턴-온(Turn-On)되게 된다. 또한, 제1 부트 펌프 인에이블 신호(BPEN1)가 하이(High) 상태로 되면, 제1 부트 펌프 인에이블 신호(BPEN1)는 제4 인버터(I4)에 의해 반전되어 제2 NMOS 트랜지스터(N2)는 턴-오프(Turn-Off)되게 된다. 따라서, 제1 구간(T1) 및 제2 구간(T2)에서 제3 노드(Q3)의 전위는 접지전압(Vss) 전위를 가지나, 제3 구간(T3)에서 제3 노드(Q3)의 전위는 전원전압(Vcc) 전위를 갖게 되며, 제3 노드(Q3)의 전위는 제1 커패시터(C1)로 인가되게 된다. 따라서, 제1 커패시터(C1)의 커플링 효과에 의해 제1 노드(Q1)의 전위는 전원전압(Vcc)보다 높은 하이 레벨로 전압 상승이 일어나게 된다. 이때, 제3 구간(T3)에서 제1 부트 펌프 인에이블 신호(BPEN1)가 하이(High) 상태로 될때 프리차지 인에이블 신호(Precharge_En)도 하이 상태로 되게 되며, 프리차지 인에이블 신호(Precharge_En)는 제1 인버터(I1)에 의해 반전되어 제1 NMOS(N1)를 턴-오프시킨다. 또한, 프리차지 인에이블 신호(Precharge_En)는 제2 인버터(I2)에 의해 반전되어 제1 PMOS 트랜지스터(P1)를 턴-온 시키게 된다. 따라서, 제2 노드(Q2)의 전위는 제1 노드(Q1)의 전위와 동일하게 제3 구간(T3)에서 고전위를 갖게 된다.
한편, 제2 노드(Q2)는 부스트랩 회로부(310)의 제7 NMOS 트랜지스터(N7)와 연결되어 있다. 즉, 트리플 웰 구조의 트랜지스터인 제7 NMOS 트랜지스터(N7)의 드레인 단자와 연결되어 있다. 따라서, 순간적으로 고전위를 갖는 제2 노드(Q2)에 의해 부스팅 전압(VBOOT)은 도 7에 도시된 바와 같이 제3 구간(T3)에서 순간적으로 전압 상승이 있게 된다. 이에 대하여는 후술한다.
이하에서, 제3 구간(T3)에서의 부스트랩 회로부(310)의 동작을 설명한다.
제3 구간(T3)에서 클램프 인에이블 신호(clamp_en)는 로우 상태를 유지하므로 제3 PMOS 트랜지스터(P3)는 턴-온 상태를 유지한다. 제3 구간(T3)에서 제1 부트 펌프 인에이블 신호(BPEN1)가 하이 상태로 되면, 제3 NMOS 트랜지스터(N3)는 턴-온 상태가 되며 따라서 제5 노드(Q5)는 접지전압(Vss) 전위를 갖게 되고, 제4 PMOS 트랜지스터(P4)는 턴-오프 상태가 된다. 제5 노드(Q5)의 전위가 접지전압(Vss) 전위를 갖게 되므로 제4 NMOS 트랜지스터(N4)도 턴-오프되게 된다. 또한, 제1 부트 펌프 인에이블 신호(BPEN1)가 하이 상태로 되면, 제1 부트 펌프 인에이블 신호(BPEN1)는 제2 커패시터(C2)로 인가되고 커플링 효과에 의해 제6 노드(Q6)의 전위는 하이 레벨로 전압 상승이 있게 되며, 제7 NMOS 트랜지스터(N7)와 제6 NMOS 트랜지스터(N6)는 턴-온되게 된다. 따라서, 제7 NMOS 트랜지스터(N7)가 턴-온되게 되므로 제8 노드(Q8)의 전위는 전원전압(Vcc)보다 높은 제2 노드(Q2)의 전위와 동일한 레벨이 되고, 부스팅 전압(VBOOT)은 도 7의 T3 구간에서와 같이 상승하게 된다.
한편, 제3 구간(T3)에서 제2 부트 펌프 인에이블 신호(BPEN2)는 로우(High) 상태를 유지하며, 제2 부트 펌프 인에이블 신호(BPEN2)는 제5 인버터(I5)에 의해 반전되어 제5 PMOS 트랜지스터(P5)는 턴-오프 상태를 유지하고 있다. 또한, 제2 부트 펌프 인에이블 신호(BPEN2)는 제6 인버터(I6)에 의해 반전되어 제8 NMOS 트랜지스터(N8)는 턴-온 상태를 유지하고 있다. 따라서, 제9 노드(Q9)의 전위는 접지전압(Vss) 전위를 유지하게 된다.
제4 구간(T4)에서의 프리 부스팅 회로부(340)의 동작 및 부스트랩 회로부(310)의 동작을 설명한다.
제4 구간(T4)에서는 제1 부트 펌프 인에이블 신호(BPEN1)가 로우(Low) 상태로 되며, 제1 부트 펌프 인에이블 신호(BPEN1)는 제3 인버터(I3)에 의해 반전되고 제2 PMOS 트랜지스터(P2)는 턴-오프(Turn-Off)되게 된다. 또한, 제1 부트 펌프 인에이블 신호(BPEN1)는 제4 인버터(I4)에 의해 반전되어 제2 NMOS 트랜지스터(N2)는 턴-온(Turn-On)되게 된다. 이때, 제4 구간(T4)에서 프리차지 인에이블 신호(Precharge_En)는 로우 상태로 되며, 따라서 프리차지 인에이블 신호(Precharge_En)는 제1 인버터(I1)에 의해 반전되어 제1 NMOS 트랜지스터(N1)는 턴-온 상태가 된다. 또한, 프리차지 인에이블 신호(Precharge_En)는 제2 인버터(I2)에 의해 반전되고 따라서 제1 PMOS 트랜지스터(P1)는 턴-오프 되게 된다. 따라서, 제4 구간(T4)에서는 프리 부스팅 회로부(340)는 제1 PMOS 트랜지스터(P1)가 턴-오프 상태가 되므로 부스트랩 회로부(310)에 영향을 미치지 못하게 된다.
한편, 제4 구간(T4)에서는 클램프 인에이블 신호(clamp_en)는 로우 상태를 유지하므로 제3 PMOS 트랜지스터(P3)는 턴-온 상태를 유지한다. 제1 부트 펌프 인에이블 신호(BPEN1)가 로우 상태로 되면, 제3 NMOS 트랜지스터(N3)는 턴-오프 상태가 되며, 제4 PMOS 트랜지스터(P4)는 턴-온 상태가 된다. 또한, 제4 구간(T4)에서 제1 부트 펌프 인에이블 신호(BPEN1)가 로우 상태로 되면, 제1 부트 펌프 인에이블 신호(BPEN1)는 제2 커패시터(C2)로 인가되고 커플링 효과에 의해 제6 노드(Q6)의 전위는 로우 레벨로 전압 강하가 일어나게 되며, 이때 제4 PMOS 트랜지스터(P4)는 턴-온 상태이므로 제5 노드(Q5)의 전위는 로우 상태로 된다. 제5 노드(Q5)의 전위가 로우 레벨로 전압 강하가 일어나므로 제4 NMOS 트랜지스터(N4)는 턴-오프 상태이다. 제6 노드(Q6)의 전위가 로우 상태이므로 제7 NMOS 트랜지스터(N7)와 제6 NMOS 트랜지스터(N6)는 턴-오프되게 된다.
한편, 이때 제4 구간(T4)에서 제2 부트 펌프 인에이블 신호(BPEN2)는 하이(High) 상태로 되며, 제2 부트 펌프 인에이블 신호(BPEN2)는 제5 인버터(I5)에 의해 반전되어 제5 PMOS 트랜지스터(P5)는 턴-온 되게 된다. 또한, 제2 부트 펌프 인에이블 신호(BPEN2)가 하이 상태가 되면 제6 인버터(I6)에 의해 반전되어 제8 NMOS 트랜지스터(N8)는 턴-오프 되게 된다. 따라서, 제9 노드(Q9)의 전위는 전원전압(Vcc) 전위로 상승하게 되며, 제3 커패시터(C3)의 커플링 효과에 의해 제8 노드(Q8)의 전위는 하이 레벨로 전압 상승이 일어나게 된다. 따라서, 제8 노드(Q8)의 전위는 전압 상승이 일어나게 되고, 제8 노드(Q8)의 출력 전압인 부스팅 전압(VBOOT)은 도 7의 T4 구간에서와 같이 상승하게 된다.
본 발명에 의하면 부스팅 전압(VBOOT)을 프리 부스팅 회로부(340) 및 부스트랩 회로부(310)를 이용하여 2단계로 일정한 전압 레벨로 빠른 속도로 상승시킨 후 이 부스팅 전압(VBOOT)을 클램프 회로부를 통해 강하시켜 최종 목표치 전압을 생성함으로써, 독출 동작시 독출 억세스 타임이 빠르고 전류 소모를 최소화하며 안정화된 워드라인 전압(W/L)을 생성할 수 있다.
상술한 바와 같이 본 발명은 부스트랩 회로부(Bootstrap Circuit)에 대하여 전원전압(Vcc)으로 프리차지(Precharge)하고, 전원전압(Vcc)으로 부스팅(Boosting)을 하여 원하는 커플링비(Coupling Ratio)를 만족하면서 원하는 레벨(Level)로 올리는 기능을 가진 회로 중에서 가능하면 빠른 속도를 요구하는 노아(NOR)형의 독출 동작에서 주로 사용된다. 낮은 전원전압(1.5V)에서 전원전압(Vcc)의 양에 한계를 가지고 있어서 그것을 극복하기 위해서는 전원전압(Vcc)보다 높은 전위에서 전원전압(Vcc)로 밀어준다면 도달하고자 하는 레벨에 더 빨리 도달할 수 있다는 점에 착안하였으며, 이를 위해 전원전압(Vcc)으로 프리차지되는 노드에 작은 프리 부스팅 회로를 추가함으로서 네이티브(Native) 트랜지스터를 통한 자동적인 프리차지(Automatic Precharge)를 이용하여 부스팅하고자 하는 노드의 연결을 막고 있다가 메인 부스팅을 실행하기 전에 연속적인 실행을 통하여 부스팅의 효과를 극대화할 수 있다. 이와 같이 프리부스팅을 통한 회로를 통하여 메인 부스팅의 효과를 극대화시켜 피크(Pick)의 기울기를 빠르게 상승시킬 수 있다. 물론 이때 빠르게 올라간 후 원하는 레벨로 다운(Down)시키는 회로는 종래의 방식을 그대로 사용할 수 있다. 이로 인하여 실제 메인 부스팅의 크기에 10분의 1 수준의 커패시터를 사용하고도 종래와 동일한 효과를 얻음으로서 2단계 부스팅을 통한 전류의 소모로 극소화시키고 부스트랩의 대부분의 면적을 차지하는 커패시터를 최대로 줄이는 효과를 얻을 수 있다.
이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.

Claims (8)

  1. 부스팅시 제1 커패시터의 커플링 효과를 이용해 전원전압을 펌핑하여 고전압을 발생하고, 제1 신호에 응답하여, 상기 고전압을 출력하거나 또는 출력하지 않는 프리 부스팅 회로부;
    제2 및 제3 커패시터들의 커플링 효과를 이용해 전원전압 및 상기 프리 부스팅 회로부의 출력 전압을 선택적으로 부스팅하여 부스팅 전압을 출력하는 부스트랩 회로부;
    전원전압의 변화에 상관없이 일정한 기준전압을 출력하는 기준전압 발생부; 및
    상기 부스트랩 회로부로부터 출력되는 상기 부스팅 전압과 상기 기준전압 발생부로부터 출력되는 상기 기준전압을 비교하여 상기 부스팅 전압이 상기 기준전압보다 높을 경우 상기 부스팅 전압을 목표치 전압으로 강하시키기 위한 클램프 회로부를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 부스팅 회로.
  2. 제1항에 있어서, 상기 프리 부스팅 회로부는,
    전원전압 단자와 제1 노드 사이에 접속되고 상기 제1 신호에 따라 구동되어, 상기 제1 노드를 상기 전원전압으로 프리차지하는 제1 트랜지스터;
    상기 제1 노드와 제2 노드 사이에 접속되고 상기 제1 신호에 따라 구동되어, 상기 제1 노드로부터 수신되는 상기 고전압을 상기 제2 노드를 통하여 상기 부스트랩 회로부에 출력하는 제2 트랜지스터;
    상기 제1 노드와 제3 노드 사이에 접속되고, 상기 커플링 효과에 의해 상기 제1 노드의 전압을 상기 제3 노드의 전압 레벨만큼 더 증가시킴으로써, 상기 제1 노드에 상기 고전압을 발생시키는 상기 제1 커패시터;
    전원전압 단자와 상기 제3 노드 사이에 접속되고 제2 신호에 따라 구동되어, 상기 제3 노드에 상기 전원전압을 공급하는 제3 트랜지스터; 및
    접지전압 단자와 상기 제3 노드 사이에 접속되고 상기 제2 신호에 따라 구동되어, 상기 제3 노드에 상기 접지전압을 공급하는 제4 트랜지스터를 포함하되,
    상기 제2 신호에 따라 상기 제1 커패시터의 커플링 효과를 이용해 전원전압을 펌핑하여 상기 제2 노드로 고전압을 출력하는 것을 특징으로 하는 반도체 메모리 소자의 부스팅 회로.
  3. 제2항에 있어서, 상기 제1 트랜지스터 및 상기 제4 트랜지스터는 NMOS 트랜지스터이고, 상기 제2 트랜지스터 및 상기 제3 트랜지스터는 PMOS 트랜지스터인 것을 특징으로 하는 반도체 메모리 소자의 부스팅 회로.
  4. 제2항에 있어서, 상기 제1 신호는 프리차지 인에이블 신호가 반전된 신호이고, 상기 제2 신호는 제1 부트 펌프 인에이블 신호가 반전된 신호이며, 상기 프리차지 인에이블 신호와 상기 제1 부트 펌프 인에이블 신호는 동일한 레벨의 파형으로 입력되는 것을 특징으로 하는 반도체 메모리 소자의 부스팅 회로.
  5. 제1항에 있어서, 상기 부스트랩 회로부는,
    전원전압 단자와 제1 노드 사이에 접속되고 제1 신호에 따라 구동되는 제1 PMOS 트랜지스터;
    제2 노드와 접지전압 단자 사이에 접속되고 제2 신호에 따라 구동되는 제 NMOS 트랜지스터;
    제1 노드와 제3 노드 사이에 접속되고 상기 제2 노드의 전위에 따라 구동되는 제2 NMOS 트랜지스터;
    상기 제2 노드와 상기 제3 노드 사이에 접속되고 상기 제2 신호에 따라 구동되는 제2 PMOS 트랜지스터;
    상기 제3 노드와 상기 제2 신호를 입력으로 받는 제4 노드 사이에 접속된 상기 제2 커패시터;
    접지전압 단자와 상기 제2 노드 사이에 접속되고 상기 제1 신호에 따라 구동되는 제3 NMOS 트랜지스터;
    전원전압 단자와 부스팅 전압을 출력하는 제5 노드 사이에 접속되고 상기 제3 노드의 전위에 따라 구동되는 제4 NMOS 트랜지스터;
    상기 제1 노드와 상기 제5 노드 사이에 접속되고 상기 제3 노드의 전위에 따라 구동되며 상기 프리 부스팅 회로부의 출력 신호를 드레인 단자의 입력으로 받는 제5 NMOS 트랜지스터;
    상기 제5 노드와 제6 노드 사이에 접속된 상기 제3 커패시터;
    전원전압 단자와 상기 제6 노드 사이에 접속되고 제3 신호에 따라 구동되는 제3 PMOS 트랜지스터; 및
    접지전압 단자와 상기 제6 노드 사이에 접속되고 상기 제3 신호에 따라 구동되는 제6 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 부스팅 회로.
  6. 제5항에 있어서, 상기 제5 NMOS 트랜지스터는 상기 제1 노드의 전위가 P-웰에 인가되고 상기 제2 노드의 전위가 드레인 단자로 입력되며 상기 제5 노드의 전위가 소오스 단자로 입력되도록 설계된 트리플 웰 구조의 트랜지스터인 것을 특징으로 하는 반도체 메모리 소자의 부스팅 회로.
  7. 제5항에 있어서, 상기 제4 NMOS 트랜지스터는 네이티브(Native) 트랜지스터로서 자동적인 프리차지(Automatic Precharge)가 일어나는 트랜지스터인 것을 특징으로 하는 반도체 메모리 소자의 부스팅 회로.
  8. 제5항에 있어서, 상기 제1 신호는 클램프 인에이블 신호이고, 상기 제2 신호는 제1 부트 펌프 인에이블 신호이며, 상기 제3 신호는 제2 부트 펌프 인에이블 신호의 반전된 신호인 것을 특징으로 하는 반도체 메모리 소자의 부스팅 회로.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100749256B1 (ko) * 2005-03-25 2007-08-13 매그나칩 반도체 유한회사 부스팅 회로
JP2008077705A (ja) * 2006-09-19 2008-04-03 Fujitsu Ltd 半導体記憶装置
TWI393141B (zh) * 2008-09-03 2013-04-11 Elan Microelectronics Corp A column decoder that can be used to speed up the read speed in a number of programmable flash memories
US8107280B2 (en) 2008-11-05 2012-01-31 Qualcomm Incorporated Word line voltage control in STT-MRAM
JP2011118967A (ja) * 2009-12-01 2011-06-16 Toshiba Corp 半導体記憶装置および昇圧回路
CN110676902B (zh) * 2019-09-29 2021-05-04 上海艾为电子技术股份有限公司 一种支持快速充电的自举电路及芯片
US11183245B1 (en) 2020-06-24 2021-11-23 Micron Technology, Inc. Pre-boosting scheme during a program operation in a memory sub-system

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0158485B1 (ko) * 1995-03-31 1999-02-01 김광호 본딩옵션용 워드라인전압 승압회로
US5940333A (en) * 1998-07-08 1999-08-17 Advanced Micro Devices, Inc. Recursive voltage boosting technique
KR100281693B1 (ko) * 1998-09-02 2001-02-15 윤종용 고속 삼상 부스터 회로

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