CN110197694B - 位准移位器与半导体装置 - Google Patents

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Abstract

提供一种位准移位器，根据本发明的位准移位器包括第一PMOS晶体管、第二PMOS晶体管、为本征型晶体管的一第一NMOS晶体管、为本征型晶体管的一第二NMOS晶体管、一输入端、一控制电路、一输出端。第一PMOS晶体管的一电极被供应一第一电压位准、另一电极被耦接至一第一端点、并且一栅极被耦接至一第二端点；第二PMOS晶体管的一电极被供应所述第一电压位准、另一电极被耦接至所述第二端点、并且一栅极被耦接至所述第一端点；第一NMOS晶体管的一电极被耦接至所述第一端点、另一电极被供应一第一使能信号、并且一栅极被耦接至一第一控制信号；本发明的位准移位器具有可高速运作且降低功率消耗的优点。

Description

位准移位器与半导体装置
技术领域
本发明有关于一种位准移位器(level shifter)，特别是有关于快闪存储器等半导体存储器装置所使用的位准移位器(位准转换电路)。
背景技术
随着半导体设计的微型化，用于驱动半导体器件的工作电压也随之降低，并且提供至半导体装置的电源电压(Vdd)也跟着低压化。例如，自半导体存储器外部供应的电源电压自3.3伏特(V)降低为2.5V或者1.8V。另一方面，快闪存储器等半导体存储器装置的内部电路需要多种电源，并且有时也需要比电源电压更高的高电压。因此，半导体装置需设置用以将外部供应的电源电压提高至所需电压位准的电压产生电路，其可包含充电帮浦电路、位准移位器等装置(专利文献1)。
图1是显示先前技术中位准移位器的电路范例。例如，将Vdd(电源电压)升压后的高电压HV被供应至一对交叉耦接用于高电压驱动的PMOS晶体管MVP_1与MVP_2。用于高电压驱动的NMOS晶体管MVN_1与MVN_2串联耦接至PMOS晶体管MVP_1与MVP_2，并且通过Vdd所驱动的反相器LV而产生的信号ENb与EN被分别提供至NMOS晶体管MVN_1与MVN_2的栅极。GND(低位准)或Vdd(高位准)的输入信号被供应至输入端HVEN，反相器LV因应输入信号而输出信号ENb与EN。端点MOUT耦接至高电压驱动的反相器(高电压驱动的晶体管MVP_3与MVN_3)的输入栅极，将输入信号Vdd转换为高电压HV后的信号可由输出端HVOUT输出。
[专利文献]
专利文献1：日本专利第2017-228325号公报。
发明内容
[发明要解决的问题]
于图1所示的先前技术的位准移位器。由高电压驱动的晶体管MVP_1、MVP_2、MVN_1与MVN_2不具有在低电压下操作的余裕(margin)。换言之，由于与Vdd驱动的晶体管相比，这些由高电压驱动的晶体管的临界值较高，因而漏极电流小。例如，当信号ENb为Vdd的时候，端点aa的电压通过晶体管MVN_1被下拉至GND的电压位准，端点MOUT的电压通过晶体管MVP_2自高电压HV侧被上拉，但由于晶体管MVN_1的输入栅极端仅达到Vdd的电压位准，端点aa、MOUT所需的充放电时间变长。再者，充电帮浦等电路于不工作时，通常高电压HV变为具有Vdd位准，例如，端点MOUT的电压通过晶体管MVP_2自高电压HV侧被上拉时，由于晶体管MVP_2的源极电压仅达到Vdd的电压位准，端点MOUT所需的放电时间变长。
本发明的目的为解决上述传统技术的问题，提供一种可高速运作且降低功率消耗的位准移位器。
[解决问题的手段]
本发明揭露一种位准移位器，包括一第一PMOS晶体管、一第二PMOS晶体管、一第一NMOS晶体管、一第二NMOS晶体管、一输入端、一控制电路以及一输出端。第一PMOS晶体管的一电极被供应一第一电压位准、另一电极被耦接至一第一端点、并且一栅极被耦接至一第二端点。第二PMOS晶体管的一电极被供应第一电压位准、另一电极被耦接至第二端点、并且一栅极被耦接至第一端点。第一NMOS晶体管为本征型的晶体管，第一NMOS晶体管的一电极被耦接至第一端点、另一电极被供应一第一使能信号、并且一栅极被耦接至一第一控制信号。第二NMOS晶体管为本征型的晶体管，第二NMOS晶体管的一电极被耦接至第二端点、另一电极被供应具有与第一使能信号相反逻辑位准的一第二使能信号、并且一栅极被耦接至一第二控制信号。输入端用以接收具有一第二电压位准或一第三电压位准的一输入信号。控制电路由第二电压位准所驱动，用以根据输入信号产生第一控制信号及第二控制信号。输出端因应输入信号输出具有第一电压位准或第三电压位准的一输出信号。在使第一NMOS晶体管导通以对第一端点充电并经过一段既定时间后，第一控制信号使第一NMOS晶体管不导通，并且在使第二NMOS晶体管导通以对第二端点充电并经过一段既定时间后，第二控制信号使第二NMOS晶体管不导通。
本发明揭露另一种位准移位器，包括一第一PMOS晶体管、一第二PMOS晶体管、一第一NMOS晶体管、一第二NMOS晶体管、一输入端、一电路以及一输出端。第一PMOS晶体管的一电极被供应一第一电压位准、另一电极被耦接至一第一端点、并且一栅极被耦接至一第二端点。第二PMOS晶体管的一电极被供应第一电压位准、另一电极被耦接至第二端点、并且一栅极被耦接至第一端点。第一NMOS晶体管为本征型的晶体管，第一NMOS晶体管的一电极被耦接至第一端点、另一电极被供应一第一使能信号、并且一栅极被供应一第二电压位准。第二NMOS晶体管为本征型的晶体管，第二NMOS晶体管的一电极被耦接至第二端点、另一电极被供应具有与第一使能信号相反逻辑位准的一第二使能信号、并且一栅极被供应第二电压位准。输入端用以接收具有一第二电压位准或一第三电压位准的一输入信号。所述电路由第二电压位准所驱动用以产生第一使能信号与第二使能信号。输出端因应输入信号输出具有第一电压位准或第三电压位准的一输出信号。
[发明的效果]
根据本发明，由于使用第一控制信号及第二控制信号控制本征型的第一NMOS电晶体与第二NMOS晶体管的操作，可在快速充电与放电第一端点与第二端点的同时，抑制来自第一端点与第二端点的漏电流。此外，根据本发明，由于使用本征型的第一NMOS电晶体与第二NMOS晶体管，相较于使用普通的NMOS晶体管，可快速地对第一端点与第二端点充放电。
关于本发明的优点与精神可以通过以下的发明详述及所附图式得到进一步的了解。
附图说明
图1是显示先前技术的位准移位器的电路范例。
图2是显示根据本发明的第一实施例所述的本征型位准移位器的电路范例。
图3是显示根据本发明的第一实施例所述的本征型位准移位器的时序图。
图4为根据本发明的第一实施例所述的本征型位准移位器的漏电流产生的说明图示。
图5是显示根据本发明的第二实施例所述的本征型位准移位器的电路范例。
图6是显示根据本发明的第二实施例所述的本征型位准移位器的时序图。
图7是显示包含根据本发明实施例所述的本征型位准移位器的半导体存储器装置范例。
附图标号：
10～位准移位器 20～控制电路
22、24、26、32、34、LV、LVN、LVP～反相器
30～延迟电路 150～字线选择电路
40、42～NAND逻辑闸 160～数据页缓冲/感测电路
100～快闪存储器 170～列选择电路
110～存储器单元阵列 180～电压产生电路
120～输入/输出缓冲存储器 Ax～行位址信息
130～位址暂存器 Ay～列位址信息
140～控制器 aa、MOUT～端点
BLK(0)、BLK(1)、BLK(m-1)～存储器区块
D1、D2～延迟信号 ENb、EN～使能信号
GND～接地电压 HVEN～输入端
HV～高电压
HVNI_1、HVNI_2、MVN_1、MVN_2、MVN_3、MVP_1、MVP_2、
MVP_3～晶体管 Ia、Ib～电流
HVOUT～输出端 SW、SWb～控制信号
T1、T2、T3、T4、T5、T6～时间
Tf、Δt1、Δt2～期间 Vpass～通过电压
Vdd～电源电压 Vpgm～写入电压
Vers～抹除电压 Vread～读取通过电压
具体实施方式
以下，参照图式详细说明本发明的实施例。于本发明的实施例中，配置于快闪存储器的位准移位器将做为一个范例说明位准移位器的配置。
[实施例]
如图2所示，本征型NMOS晶体管HVNI_1被耦接于晶体管MVP_1与信号EN之间，本征型NMOS晶体管HVNI_2被耦接于晶体管MVP_2与信号ENb之间，并且晶体管HVNI_1与HVNI_2的栅极被供应电压Vdd。本征型晶体管为通道区域未掺入杂质的晶体管，其理想临界值为0伏特(V)，但实际上的临界值为接近0伏特，具有在低电压下操作的余裕(margin)。
请参阅图3。于时间T1，端点HVEN的输入信号的电压位准自GND转变为Vdd，于时间T2，信号ENb的电压位准自Vdd转变为GND，端点MOUT的电压位准通过晶体管HVNI_2被放电至接地电压GND。此时，由于端点MOUT的放电使用反相器LV，因而具有足够的下拉能力。因此，端点MOUT快速地被放电，于时间T3，高电压HV的信号自输出端HVOUT被输出。另一方面，至于端点aa，一旦端点MOUT的电压位准转变为GND，晶体管MVP_1转变为被导通的状态，端点aa根据高电压HV被充电。因此，晶体管MVP_2转变为不导通的状态，贯通电流不会从高电压HV流过晶体管MVP_2。
接着，于时间T4，端点HVEN的输入信号的电压位准自Vdd转变为GND，于时间T5，信号EN的电压位准自Vdd转变为GND，端点aa通过晶体管HVNI_1被放电至接地电压GND。又，信号ENb的电压位准自GND转变为Vdd，MOUT通过晶体管HVNI_2被充电至Vdd。于此之后，由于端点aa的电压位准转变为GND，晶体管MVP_2转变为被导通的状态，端点MOUT根据高电压HV被充电。即使高电压HV的电压位准为Vdd，由于端点MOUT已被充电至电压Vdd，使得晶体管MVP_3、MVN_3可分别为不导通、导通的状态。如此一来，端点MOUT快速被充电，于时间T6，输出端点HVOUT输出GND信号。
如第一实施例所述的位准移位器，于输入信号的电压位准自Vdd转变为GND、输出信号的电压位准自Vdd转变为GND的期间Tf，当被供应的高电压HV大于电压Vdd时，将产生自端点MOUT的高电压HV流至反相器LV的电压Vdd的贯通电流。如图4所示，端点MOUT被晶体管MVP_2的漏极电流Ia充电到高电压HV，一旦HV>Vdd，通过晶体管HVNI_2、反相器LV的PMOS晶体管LVP形成自端点MOUT至Vdd的放电路径，因此产生漏电流Ib，进而发生位准移位器的功率耗损变大的问题。
本发明的第二实施例所述的位准移位器为可抑制第一实施例所述的位准移位器的漏电流Ib的产生的一个实施例。请参阅图5。本实施例的位准移位器10自输入端HVEN输入具有Vdd或GND电压位准的信号，并且由输出端HVOUT输出具有高电压HV或GND电压位准的信号。然而，当被供应的高电压HV为电压Vdd的情况，由输出端HVOUT输出具有Vdd电压位准的信号。
位准移位器10包含可由高电压驱动的PMOS晶体管MVP_1、MVP_2、MVP_3、NMOS晶体管MVN_3、本征型NMOS晶体管HVNI_1、HVNI_2以及由Vdd所驱动的控制电路20。
高电压HV被供应至PMOS晶体管MVP_1、MVP_2、MVP_3的源极电极，其中高电压HV可经由例如充电帮浦等电路将电压Vdd升压而得。PMOS晶体管MVP_1与MVP_2的栅极分别与另一晶体管的漏极交叉耦接。换言之，晶体管MVP_1的栅极被耦接至晶体管MVP_2的漏极(端点MOUT)，晶体管MVP_2的栅极被耦接至晶体管MVP_1的漏极(端点aa)。
本征型NMOS晶体管HVNI_1的一电极被耦接至晶体管MVP_1的漏极(端点aa)，另一电极与控制电路20所产生的EN信号结合，并且其栅极被供应控制信号SW。又，本征型NMOS晶体管HVNI_2的一电极被耦接至晶体管MVP_2的漏极(端点MOUT)，另一电极与控制电路20所产生的ENb信号结合，并且其栅极被供应控制信号SWb。本征型NMOS晶体管HVNI_1与HVNI_2为通道区域未掺入杂质的真正的晶体管，其临界值Vth接近0伏特，具有在低电压下操作的余裕。
PMOS晶体管MVP_3与NMOS晶体管MVN_3构成由高电压驱动的反相器，其输入端与端点MOUT结合，输出则与输出端HVOUT结合。响应于输入信号，由输出端HVOUT输出具有高电压HV或者GND电压位准的输出信号。
控制电路20为由电压Vdd驱动的电路。控制电路20由多个反相器LV 22、24、26、延迟电路30、以及产生控制信号SW、SWb的NAND逻辑闸40与42所构成。反相器LV 22的输入与输入端HVEN结合，输入端HVEN被供应表示Vdd(高位准)或GND(低位准)的输入信号。
反相器LV 22、24与26串联耦接，反相器24输出与输入信号具有相同逻辑位准的信号EN。信号EN被供应至本征型NMOS晶体管HVNI_1的源极。反相器26输出与输入信号具有相反逻辑位准的信号ENb。信号ENb被供应至本征型NMOS晶体管HVNI_2的源极。
延迟电路30将输入信号延迟一既定时间以产生延迟信号D1与D2。延迟电路30由，例如，串联耦接的多个反相器组成。于此实施例中，虽以两个反相器LV32、34作为例示，但反相器的数量可根据应设定的延迟时间适当地选择。反相器LV 32产生与输入信号具有相同逻辑位准的延迟信号D1，反相器LV 34产生与输入信号具有相反逻辑位准的延迟信号D2。
NAND逻辑闸40接收信号EN与延迟信号D1，并且产生控制信号SW。产生的控制信号SW被输入至本征型NMOS晶体管HVNI_1的栅极。NAND逻辑闸42接收信号ENb与延迟信号D2，并且产生控制信号SWb。产生的控制信号SWb被输入至本征型NMOS晶体管HVNI_2的栅极。
当信号EN为GND，控制信号SW为Vdd时，本征型NMOS晶体管HVNI_1转变为被导通的状态，端点aa通过本征型NMOS晶体管HVNI_1被放电至GND电压位准。当信号EN为Vdd，控制信号SW为Vdd时，本征型NMOS晶体管HVNI_1转变为被导通的状态，端点aa通过本征型NMOS晶体管HVNI_1被充电至Vdd电压位准。之后，当端点MOUT的电压位准变成GND时，PMOS晶体管MVP_1转变为被导通的状态，端点aa通过晶体管MVP_1充电至高电压HV。又，若控制信号SW为GND时，本征型NMOS晶体管HVNI_1转变为不导通的状态，使得端点aa与控制电路20断开。
另一方面，当信号ENb为GND，控制信号SWb为Vdd时，本征型NMOS晶体管HVNI_2转变为被导通的状态，端点MOUT通过本征型NMOS晶体管HVNI_2被放电至GND电压位准。当信号ENb为Vdd，控制信号SWb为Vdd时，本征型NMOS晶体管HVNI_2转变为被导通的状态，端点MOUT通过本征型NMOS晶体管HVNI_2被充电至Vdd电压位准。之后，当端点aa的电压位准变成GND时，PMOS晶体管MVP_2转变为被导通的状态，端点MOUT通过晶体管MVP_2充电至高电压HV。又，若控制信号SWb为GND时，本征型NMOS晶体管HVNI_2转变为不导通的状态，使得端点MOUT与控制电路20断开。
如上所述的位准移位器10，当输入信号为电压Vdd时，自输出端点HVOUT输出高电压HV的信号，当输入信号为接地电压GND时，自输出端HVOUT输出接地电压GND。然而，于充电帮浦等电路未被启动，被供应的高电压HV为电源电压Vdd的情况，位准移位器10的输出端HOUT将输出电压Vdd。
接着，参考图6所示的时序图说明本实施例的位准移位器的操作。于时间T1，输入信号的电压位准自GND转变为Vdd，信号EN的电压位准转变为Vdd。此时，由于输入NAND逻辑闸40的延迟信号D1为GND(低位准)，控制信号SW维持在电压Vdd的电压位准(高位准)。因此，当信号EN在时间T1转变为Vdd时，NMOS晶体管HVNI_1处于导通状态，端点aa通过信号EN的Vdd电压位准被充电。
另一方面，当信号ENb转变为GND时，NAND逻辑闸42输出的控制信号SWb的电压位准转变为Vdd，因应此转变，NMOS晶体管HVNI_2转变为被导通的状态，端点MOUT的电压位准变成GND，PMOS晶体管MVP_1转变为被导通的状态，端点aa的电压位准被升压至高电压HV的电压位准。
于自时间T1开始经过Δt1的期间后的时间T2，由延迟电路30输出的延迟信号D1的电压位准由GND转变为Vdd，控制信号SW的电压位准由Vdd转变为GND。期间Δt1是延迟电路30所设定的延迟时间。换言之，Δt1的期间为通过NMOS晶体管HVNI_1充电的时间。因应控制信号SW的电压位准由Vdd转变为GND，NMOS晶体管HVNI_1转变为不导通的状态，端点aa与信号EN断开，因而电流无法流通。如此一来，防止自端点aa的高电压HV通过晶体管HVNI_1至信号EN的Vdd(反相器42的Vdd)的漏电流产生。自时间T2开始，到下一次控制信号SW的电压位准变为Vdd的时间T3的期间，晶体管HVNI_1转变为不导通的状态。于此期间，防止自端点aa至反相器24的Vdd的漏电流产生。
接着，于时间T3，输入信号的电压位准自Vdd转变为GND，信号EN的电压位准自Vdd转变为GND，控制信号SW的电压位准自GND转变为Vdd，晶体管HVNI_1转变为被导通的状态，端点aa的电压位准被拉低至信号EN的GND电压位准，晶体管MVP_2转变为被导通的状态，端点MOUT的电压位准被升压至高电压HV的电压位准。
又，于时间T3，由于输入NAND逻辑闸42的延迟信号D2的电压位准为GND(低位准)，控制信号SWb的电压位准维持Vdd(高位准)。因此，NMOS晶体管HVNI_2于信号ENb的电压位准转变为Vdd的时间T3被导通，端点MOUT根据信号ENb的Vdd被充电。
于自时间T3开始经过Δt2的期间后的时间T4，由延迟电路30输出的延迟信号D2的电压位准自GND转变为Vdd，控制信号SWb的电压位准自Vdd转变为GND。期间Δt2是延迟电路30所设定的延迟时间。换言之，Δt2的期间为通过NMOS晶体管HVNI_2充电的时间。因应控制信号SWb的电压位准由Vdd转变为GND，NMOS晶体管HVNI_2转变为不导通的状态，端点MOUT与信号ENb断开，因而电流无法流通。如此一来，防止自端点MOUT的高电压HV通过晶体管HVNI_2至信号ENb的Vdd(反相器26的Vdd)的漏电流产生。
如上所述，根据本实施例，当将端点aa、MOUT的电压位准上拉至高电压HV时，因利用本征型NMOS晶体管HVNI_1、HVNI_2对Vdd充电，从而使位准移位器可高速操作。再者，通过控制本征型NMOS晶体管，可截断自高电压HV至低电压Vdd的漏电流，降低位准移位器的功率耗损。
以上第一实施例及第二实施例所述的位准移位器可被设置于，例如，快闪存储器中。图7是显示快闪存储器的一个配置范例。快闪存储器100包含存储器单元阵列110、输入/输出缓冲存储器(buffer)120、位址暂存器(address register)130、控制器140、字线选择电路150、数据页缓冲/感测电路160、列选择电路170、以及电压产生电路180。存储器单元阵列110具有以矩阵型态排列的多个存储器单元。输入/输出缓冲存储器120与外部输入/输出端子I/O连接，用以维持输入/输出数据。位址暂存器130自输入/输出缓冲存储器120接收位址数据。控制器140自输入/输出缓冲存储器120接收命令数据、自外部接收控制信号、并且控制各器件运作。字线选择电路150自位址暂存器130接收行位址信息Ax、根据行位址信息Ax的解码结果执行选择存储器区块BLK(0)、BLK(1)、BLK(m-1)或选择字线等。数据页缓冲/感测电路160保持自字线选择电路150所选择的数据页读取的数据以及保持要编辑在所选数据页的输入数据。列选择电路170自位址暂存器130接收列位址信息Ay、根据列位址信息Ay的解码结果选择数据页缓冲/感测电路160内的数据。电压产生电路180产生为了读取、编辑、抹除等目的所必要的各种电压(写入电压Vpgm、通过电压Vpass、读取通过电压Vread、抹除电压Vers等)。
电压产生电路180包含充电帮浦电路及位准移位器。充电帮浦电路用以抬升外部所提供的电压Vdd。位准移位器将充电帮浦电路所升压的高电压输出。位准移位器根据控制器140的控制信号产生多个电压，例如，编辑操作时根据增量步进脉冲编程(IncrementalStep Pulse Program，缩写为ISPP)的步进电压、抹除操作时根据增量步进脉冲抹除(Incremental Step Pulse Erase，缩写为ISPE)的步进电压等。
于以上第一实施例及第二实施例中，显示出将位准移位器应用于快闪存储器的范例，然而，本发明并不限于此。上述的位准移位器亦可应用于其他需要与Vdd不同的电压的其他半导体装置。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟悉此项技术人员，在不脱离本发明的精神和范围内，当可做些许更动与润饰，因此本发明的保护范围当视权利要求所界定者为准。

Claims (6)

1.一种位准移位器，其特征在于，包括：
一第一PMOS晶体管，所述第一PMOS晶体管的一电极被供应一第一电压位准、另一电极被耦接至一第一端点、并且一栅极被耦接至一第二端点；
一第二PMOS晶体管，所述第二PMOS晶体管的一电极被供应所述第一电压位准、另一电极被耦接至所述第二端点、并且一栅极被耦接至所述第一端点；
为本征型晶体管的一第一NMOS晶体管，所述第一NMOS晶体管的一电极被耦接至所述第一端点、另一电极被供应一第一使能信号、并且一栅极被耦接至一第一控制信号；
为本征型晶体管的一第二NMOS晶体管，所述第二NMOS晶体管的一电极被耦接至所述第二端点、另一电极被供应具有与所述第一使能信号相反逻辑位准的一第二使能信号、并且一栅极被耦接至一第二控制信号；
一输入端，用以接收具有一第二电压位准或一第三电压位准的一输入信号；
一控制电路，被所述第二电压位准所驱动，用以根据所述输入信号产生所述第一控制信号及所述第二控制信号；以及
一输出端，用以因应所述输入信号输出具有所述第一电压位准或所述第三电压位准的一输出信号，
其中在使所述第一NMOS晶体管导通以对所述第一端点充电并经过一段既定时间后，所述第一控制信号使所述第一NMOS晶体管不导通，并且在使所述第二NMOS晶体管导通以对所述第二端点充电并经过一段既定时间后，所述第二控制信号使所述第二NMOS晶体管不导通，
其中所述控制电路包括：
一第一反相器，所述第一反相器的输入被耦接至所述输入端；
一第二反相器，所述第二反相器的输入被耦接至所述第一反相器的输出，所述第二反相器的输出产生所述第一使能信号；
一第三反相器，所述第三反相器的输入被耦接至所述第二反相器的输出，所述第二反相器的输出产生所述第二使能信号；
一延迟电路，所述延迟电路被耦接至所述第三反相器的输出；
一第一逻辑电路，所述第一逻辑电路被耦接至所述第二反相器的输出、所述延迟电路及所述第一NMOS晶体管的所述栅极；以及
一第二逻辑电路，所述第二逻辑电路被耦接至所述第三反相器的输出、所述延迟电路及所述第二NMOS晶体管的所述栅极。
2.如权利要求1所述的位准移位器，其特征在于，于所述第一使能信号自所述第三电压位准转变为具有所述第二电压位准时，所述第一控制信号使所述第一端点通过所述第三电压位准放电，并且于所述第二使能信号自所述第三电压位准转变为具有所述第二电压位准时，所述第二控制信号使所述第二端点通过所述第三电压位准放电。
3.如权利要求1所述的位准移位器，其特征在于，于所述第一使能信号自所述第三电压位准转变为具有所述第二电压位准时，所述第一控制信号使所述第一端点以所述第二电压位准充电，并且于所述第二使能信号自所述第三电压位准转变为具有所述第二电压位准时，所述第二控制信号使所述第二端点以所述第二电压位准充电。
4.如权利要求1所述的位准移位器，其特征在于，于所述第一使能信号自所述第二电压位准转变为具有所述第三电压位准时，于所述第一端点充电后，所述第一控制信号使所述第一端点与所述第一使能信号断开，并且于所述第二使能信号自所述第二电压位准转变为具有所述第三电压位准时，于所述第二端点充电后，所述第二控制信号使所述第二端点与所述第二使能信号断开。
5.如权利要求1所述的位准移位器，其特征在于，所述延迟电路延迟所述第二使能信号，以产生一第一延迟信号及与所述第一延迟信号相反逻辑位准的一第二延迟信号，所述延迟电路更包括一第一逻辑电路与一第二逻辑电路，所述第一逻辑电路根据所述第一使能信号产生所述第一控制信号，所述第二逻辑电路根据所述第二使能信号产生所述第二控制信号。
6.一种半导体装置，其特征在于，包括如权利要求1至权利要求5中任一项所述的位准移位器。
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