JP4908064B2 - 半導体集積回路装置 - Google Patents

Description

この発明は、半導体集積回路装置に係り、特にチップ内部で昇圧された内部電圧を発生する昇圧回路を備えた半導体集積回路装置に関する。

ＮＡＮＤ型フラッシュメモリをはじめとして、電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）が種々作られている。これらの半導体メモリでは、書き込み、消去及び読み出しに必要な種々の昇圧された内部電圧をチップ内部で発生させている。

内部電圧発生回路は基本的に、電源電圧を昇圧する昇圧回路と、この昇圧回路の出力電圧を検出してそれを所定レベルに保持すべく昇圧回路のオンオフ制御を行う電圧検出回路（電圧リミッタ）とを備えて構成される（例えば特許文献１参照）。昇圧回路は通常、チャージポンプ回路とこれを駆動するクロック発生回路とにより構成される。

例えば、ＮＡＮＤ型フラッシュメモリでは、１ページのデータ書き込みが一括して行われる。この場合、書き込みデータのしきい値分布を精度よく制御するために、書き込み電圧印加動作と書き込み状態を確認するベリファイ動作とを繰り返すという書き込みシーケンスが適用される。

このような書き込みシーケンスにおいて、例えば内部電圧発生回路のうち、選択ワード線に書き込み電圧Ｖｐｇｍを与えるためのＶｐｇｍ発生回路について見ると、電圧検出回路により出力電圧をモニターして昇圧回路のオンオフ制御を行うことにより、書き込みシーケンスの間必要な書き込み電圧Ｖｐｇｍを発生させている。

しかし書き込み電圧Ｖｐｇｍが実際に利用されるのは、即ち負荷であるワード線に供給されるのは、書き込み電圧印加動作の間だけである。ベリファイ動作期間中には、Ｖｐｇｍ発生回路は、電圧検出回路が垂れ流している電流を補完するために、間欠動作を繰り返していることになる。電圧検出回路は、抵抗分圧回路を備えて構成されるため、この抵抗分圧回路で消費電流が流れる。

書き込み電圧Ｖｐｇｍは、２０Ｖ程度である。３Ｖ或いはそれ以下という低い外部電源電圧をこれだけ昇圧するには、チャージポンプ回路は多くの昇圧段（転送段）を必要とし、それだけ消費電流も大きい。

従って、書き込みサイクルの間、電圧検出回路が電流を流し続け、昇圧回路が間欠動作し続けることは、メモリチップの消費電流を大きくする原因となっている。特に、ますます大容量化されるフラッシュメモリを携帯機器に適用する場合に、消費電力削減は重要な課題である。
特開平１１−３５３８８９号公報

この発明は、昇圧回路の消費電流削減を図った半導体集積回路装置を提供することを目的とする。

この発明の一態様による半導体集積回路装置は、電源電圧を昇圧した電圧を発生するための昇圧回路と、前記昇圧回路の出力電圧を検出してその出力電圧を所定レベルに保持するべく前記昇圧回路をオンオフ制御する電圧検出回路と、前記昇圧回路を活性化するための第１の活性化信号と、前記昇圧回路及び負荷の接続状態を示す接続状態信号との論理により、前記電圧検出回路を活性化するための第２の活性化信号を生成する第１の論理ゲートを有し、前記第２の活性化信号により前記電圧検出回路をその電流経路がオフの非活性状態に設定し、もって前記昇圧回路の動作を停止させるためのゲート回路とを有する。

この発明の他の態様による半導体集積回路装置は、電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、前記メモリセルアレイのデータ読み出し及び書き込みを行うための読み出し／書き込み回路と、前記メモリセルアレイ又は読み出し／書き込み回路に動作モードに応じて与えられる内部電圧を発生するための内部電圧発生回路とを有し、前記内部電圧発生回路は、電源電圧を昇圧した電圧を発生するための昇圧回路と、前記昇圧回路の出力電圧を検出してその出力電圧を所定レベルに保持するべく前記昇圧回路をオンオフ制御する電圧検出回路と、前記昇圧回路を活性化するための第１の活性化信号と、前記昇圧回路及び負荷の接続状態を示す接続状態信号との論理により、前記電圧検出回路を活性化するための第２の活性化信号を生成する第１の論理ゲートを有し、前記第２の活性化信号により前記電圧検出回路をその電流経路がオフの非活性状態に設定し、もって前記昇圧回路の動作を停止させるためのゲート回路とを有する。

この発明によると、昇圧回路の消費電流削減を図った半導体集積回路装置を提供することができる。

以下、図面を参照して、この発明の実施の形態を説明する。

図１は、一実施の形態によるＮＡＮＤ型フラッシュメモリの機能ブロック構成を示し、図２はそのメモリセルアレイの構成を示している。メモリセルアレイ１は、図２に示すように、ＮＡＮＤセルユニットＮＵを配列して構成されている。各ＮＡＮＤセルユニットは、電気的書き換え可能な複数個（図の例では３２個）の不揮発性メモリセルＭ０−Ｍ３１と、その両端部をそれぞれビット線ＢＬ及びソース線ＣＥＬＳＲＣに接続するための第１及び第２の選択ゲートトランジスタＳ１及びＳ２とを有する。

ＮＡＮＤセルユニット内のメモリセルの制御ゲートは異なるワード線ＷＬ０−ＷＬ３１に接続される。第１及び第２の選択ゲートトランジスタＳ１及びＳ２のゲートはそれぞれ、ワード線と並行する第１及び第２の選択ゲート線ＳＧＤ及びＳＧＳに接続される。

１ワード線を共有するメモリセルの集合は、データ読み出し及び書き込みの単位となる１ページ或いは２ページを構成する。ワード線ＷＬ０−ＷＬ３１を共有するＮＡＮＤセルユニットの集合は、データ消去の単位となる１ブロックＢＬＫｉを構成する。図２に示すように、ビット線ＢＬの方向にビット線を共有する複数のブロックが配置される。

図１に示すように、メモリセルアレイ１のワード線を選択駆動するためのロウデコーダ２が配置され、ビット線に接続されてデータ読み出し及び書き込みに供されるセンスアンプ回路３が配置されている。ロウデコーダ２とセンスアンプ回路３とは、メモリセルアレイ１の読み出し及び書き込みを行うための読み出し／書き込み回路を構成する。

センスアンプ回路３は、１ページ分のセンスユニット３１を有する。図２の例では、偶数番ビット線と奇数番ビット線を選択的にセンスユニット３１に接続するためのビット線選択回路３２を有する。

外部入出力端子Ｉ／Ｏから供給されるコマンド“ＣＯＭ”は、入出力バッファ６を介してコントローラ７に送られてデコードされて、他の外部制御信号と共に動作制御に用いられる。外部入出力端子Ｉ／Ｏから供給されるアドレス“Ａｄｄ”はアドレスレジスタ８を介して、ロウデコーダ２及びカラムデコーダ４に転送される。

センスアンプ３に読み出されるページデータは、カラムデコーダ４により制御されて、データバス１０を介し、Ｉ／Ｏバッファ６を介して外部に出力される。

外部入出力端子Ｉ／Ｏから供給される書き込みデータは、データバス１０を介してセンスアンプ回路３にロードされ、ページ単位でセルアレイ１に一括書き込みがなされる。

各動作モードに応じて必要な各種内部電圧を発生させるために内部電圧発生回路９が用意されている。内部電圧発生回路９は、コントローラ７により制御されて、動作モードに応じて電源電圧を昇圧した内部電圧を発生する。

内部電圧発生回路９は、代表的な例を挙げれば、書き込み時選択ワード線に与えられる書き込み電圧（Ｖｐｇｍ）を発生させるＶｐｇｍ発生回路９ａ、書き込み時非選択ワード線に与えられるチャネルブースト用の書き込み中間電圧（Ｖｍ）を発生させるＶｍ発生回路９ｂ、読み出し時（ベリファイ読み出し時を含む）非選択ワード線に与えられる読み出しパス電圧（Ｖｒｅａｄ）を発生させるＶｒｅａｄ発生回路９ｃ、消去時ｐ型ウェルに与えられる消去電圧（Ｖｅｒａ）を発生させるＶｅｒａ発生回路９ｄ等を有する。実際には更に多くの内部電圧発生回路をもつ。

この実施の形態では上述した内部電圧発生回路９のうち、代表的にはＶｐｇｍ発生回路９ａについて、以下に説明するように消費電力低減を図っている。

図３は、この実施の形態によるＶｐｇｍ発生回路９ａの構成を示している。Ｖｐｇｍ発生回路９ａは、昇圧回路３０と、その出力電圧をモニターして昇圧回路３０のオンオフ制御を行う電圧検出回路（電圧リミッタ）３４とを有する。

昇圧回路３０は、チャージポンプ回路３１とこれを駆動するクロック発生回路３２を有する。チャージポンプ回路３１は、例えば二相駆動方式であれば、図５に示すように、電源ノードＶｃｃと出力ノードＶＰＰとの間に接続された転送トランジスタＱＮ０と各転送トランジスタの接続ノードに接続されたキャパシタＣとを有する。転送トランジスタＱＮ０は、ゲートとドレインを接続したダイオードを構成している。キャパシタＣは、交互に相補クロックＡ，Ｂにより駆動される。

クロック発生回路３２は、例えば図６に示すように、ＮＡＮＤゲートＧ１１と偶数個のインバータＩＮＶ１１，ＩＮＶ１２をリング接続してなるリングオシレータである。

ＮＡＮＤゲートＧ１１には、帰還信号と共に、活性化信号ＡＣＴと電圧検出回路３４の検出出力ＶＰＰＦＬＧとが入力される。即ち、ＡＣＴ＝ＶＰＰＦＬＧ＝“Ｈ”の時にクロック発生回路３４は、相補クロックＡ，Ｂを発生して、チャージポンプ回路３１を駆動する。

昇圧回路３０の出力端には、電荷保持のためのプールキャパシタ３３が接続され、出力線３６は、実際には電圧レベルシフト回路（図示しない）を介し、ロウデコーダ２内のドライバを介して、負荷（即ちワード線）に接続される。この実施の形態では、昇圧回路３０にワード線が接続されていない場合に、電圧検出回路３４は、垂れ流し電流を流さない非活性状態に設定されかつ、これによって昇圧回路３０も非活性にされる。

その様な電圧検出回路３４の活性，非活性制御を行うために、ＡＮＤゲート回路３５が用意されている。即ちコントローラ７から送られる昇圧回路活性化信号ＡＣＴと、ベリファイ信号／ＶＦＹのＡＮＤ論理により、電圧検出回路３４の活性化信号ＡＣＴａを生成する。

図４は、電圧検出回路３４の構成を示している。電圧検出回路３４は、昇圧回路３０の出力電圧ＶＰＰを分圧する抵抗分圧回路４１と、その分圧出力を参照電圧ＶＲＥＦと比較してリミット電圧を検出して信号ＶＰＰＦＬＧを出す差動増幅器４２を有する。

抵抗分圧回路４１は、出力ノードＶＰＰと接地ノードＶｓｓの間に直列接続された抵抗Ｒ１，Ｒ２を有し、その電流路に挿入された活性化用ＮＭＯＳトランジスタＱＮ４を有する。活性化用ＮＭＯＳトランジスタＱＮ４のゲートは活性化信号ＡＣＴａにより制御される。

抵抗Ｒ１，Ｒ２の一方Ｒ１は可変であり、書き込みサイクル毎にその抵抗値を切り換えることで、検出するリミット値を切り換える。これにより、図７に示すように、各書き込みサイクルで書き込み電圧ＶｐｇｍをΔＶｐｇｍずつステップアップする。

差動増幅器４２は、ＰＭＯＳカレントミラー回路を用いたカレントミラー型差動増幅器であり、差動ＮＭＯＳトランジスタＱＮ１１，ＱＮ１２の共通ソースと接地ノードＶｓｓの間に活性化ＮＭＯＳトランジスタＱＮ３が挿入されている。この活性化トランジスタＱＮ３のゲートも活性化信号ＡＣＴａにより制御される。

なお差動増幅器は、ＮＭＯＳカレントミラー回路を用いて構成することもできる。この場合には、活性化トランジスタＱＮ３に対応して、差動ＰＭＯＳトランジスタ対の共通ソースと電源ノードＶｃｃの間に、活性化用ＰＭＯＳトランジスタを挿入すればよい。

差動増幅器４２の出力には、その出力と活性化信号ＡＣＴａの論理積で、昇圧出力電圧が一定レベルに達したことを示す検出信号ＶＰＰＦＬＧを出力する論理ゲート回路４３が設けられている。

この実施の形態のＶｐｇｍ発生回路９ａの動作を、図７を参照して説明する。タイミングｔ０で活性化信号ＡＣＴが“Ｈ”になると、昇圧回路３０が活性化され、昇圧動作を開始する。ベリファイ信号／ＶＦＹは、ベリファイ時に“Ｌ”となる信号である。従って、昇圧動作開始初期は、／ＶＦＹ＝“Ｈ”であり、活性化信号ＡＣＴａも“Ｈ”であるから、検出信号ＶＰＰＦＬＧは“Ｈ”である。

昇圧回路出力ノードＶＰＰがリミット値まで昇圧されると、電圧検出回路３４がこれを検出して、ＶＰＰＦＬＧ＝“Ｌ”となる（タイミングｔ１）。これにより昇圧回路３０の動作は停止し、出力ノードＶＰＰは放電される。あるレベルまで低下すると再びＶＰＰＦＬＧ＝“Ｈ”となり、昇圧動作を再開する（タイミングｔ２）。

Ｖｐｇｍ発生回路９ａの動作は基本的に、上述した昇圧動作と昇圧動作停止の繰り返しにより、安定電圧を出力することになる。書き込み電圧Ｖｐｇｍは、前述のように、書き込みサイクル毎に少しずつステップアップされる。

データ書き込みは、書き込み動作（期間ｔ３−ｔ４，ｔ５−ｔ６，…）と書き込み状態を確認するためのベリファイ動作（期間ｔ４−ｔ５，ｔ６−ｔ７，…）の繰り返しとなる。Ｖｐｇｍ発生回路９ａの出力電圧は、書き込み動作期間に選択ワード線まで供給され、ベリファイ動作期間にはワード線はＶｐｇｍ発生回路９ａから切り離される。

この実施の形態では、ベリファイ動作期間、／ＶＦＹ＝“Ｌ”を受けて、活性化信号ＡＣＴａが“Ｌ”となり、電圧検出回路３４が非活性化される。即ち図４に示す活性化トランジスタＱＮ３，ＱＮ４がオフになり、抵抗分圧回路４１及び差動増幅器４２共に、Ｖｃｃ−Ｖｓｓ間の電流経路がオフになる。そしてその間、ＶＰＰＦＬＧ＝“Ｌ”によって、昇圧回路３０の動作も停止する。

この実施の形態によると、Ｖｐｇｍ発生回路９ａの消費電流が効果的に削減される。具体的に説明する。チャージポンプ回路３１は、図５に示すように、Ｎ個の転送段をもつものとする。このチャージポンプ回路３１の各転送段が同時に電荷ΔＱを転送するものとすると、その消費電流は、ほぼΔＱ×（Ｎ＋１）／εで表される。

ここで、＋１は、電源端子Ｖｃｃ端の転送トランジスタの転送分を示している。 εは、電荷転送効率であり、各ノードで寄生負荷にも消費電流が流れることを考えると、εは１以下である。従って実際に転送される電荷分より消費電流は大きくなる。

３Ｖ或いはそれ以下の電源電圧から、２０Ｖ〜２４Ｖという書き込み電圧Ｖｐｇｍを発生させるためには、転送段Ｎは大きなものとなり、チャージポンプ回路の消費電流も大きいものとなる。従って書き込みサイクルの中のベリファイ期間、このチャージポンプ回路の動作を停止させると、消費電流削減の効果は大きい。

上述のように、ベリファイ動作中、昇圧回路３０の出力線３６は、負荷が切り離され、電圧検出回路２４の電流経路も切断されるために、昇圧された電圧のまま電気的にフローティング状態になる。この状態では出力線３６への他の信号線からの容量カップリングノイズが乗らないようにすることが好ましい。そのために好ましくは、図３に模式的に破線で示したように、出力線３６をシールド線３７で挟むような配線レイアウトとする。具体的にシールド線３７として、電源線或いは接地線が用いられる。

電圧検出回路３４の中で、トランジスタＱＮ１及びＱＮ４には直接昇圧された高電圧が印加されることになる。従ってこれらのトランジスタについては、図８に示すように他のトランジスタのゲート酸化膜厚Ｔｏｘ２より厚いゲート酸化膜厚Ｔｏｘ１を用いた高耐圧トランジスタとすることが好ましい。

差動トランジスタ対を構成するトランジスタＱＮ１，ＱＮ２のうち、トランジスタＱＮ２には直接高電圧はかからない。しかし、これらのトランジスタ対ＱＮ１，ＱＮ２は特性がそろっていることが必要である。従って、トランジスタＱＮ１のゲート酸化膜厚を大きくしたときには、トランジスタＱＮ２も同じゲート酸化膜厚とする。

図９は、電圧検出回路（リミッタ）３４の他の構成例であり、図４のそれと異なる点は、抵抗分圧回路４１の電流経路のＶＰＰノード側端部にもう一つのスイッチングＮＭＯＳトランジスタＱＮ１１を挿入していることである。このトランジスタＱＮ１１は、図８で説明したような、他のトランジスタに比べてゲート絶縁膜が厚い高耐圧トランジスタである。

このスイッチングトランジスタＱＮ１１のオン時、そのドレイン・ソース間にしきい値電圧Ｖｔｈ分の電圧低下があると、リミット値検出に支障が生じる。そのためトランジスタＱＮ１１のゲートは、ローカルポンプ回路４４によって昇圧出力ＶＰＰよりしきい値電圧Ｖｔｈ分昇圧された電圧で駆動されるようにする。ローカルポンプ回路４４には活性化信号ＡＣＴａが入り、ベリファイ動作時にはスイッチングトランジスタＱＮ１１をオフにする。

これにより、先の実施の形態と同様に、ベリファイ動作期間、電圧検出回路３４の電流経路をオフにして、消費電流削減を図ることができる。またこの回路の場合、スイッチングトランジスタＱＮ１１を高耐圧トランジスタとすることにより、差動増幅器４２に高耐圧トランジスタを用いる必要がなくなる。

図１０は、電圧検出回路３４の更に別の構成例であり、通常リミッタ３４ａと高抵抗リミッタ３４ｂとを併設した例である。これらのリミッタ３４ａ，３４ｂは、基本的に図９と同様の構成であるが、書き込み時に活性となるリミッタ３４ａの抵抗分圧回路４１ａにおける抵抗Ｒ１ａ，Ｒ２ａに比べて、その以外の期間に動作するリミッタ３４ｂの抵抗分圧回路４１ｂの抵抗Ｒ１ｂ，Ｒ２ｂの抵抗値を大きく設定している点で異なる。

通常リミッタ３４ａは、書き込み時に“Ｈ”となる信号ＰＲＯＧにより活性化される。高抵抗リミッタ３４ｂは、活性化信号ＡＣＴと信号／ＰＲＯＧの論理積をとるゲートＧ１１により、書き込み電圧発生時以外の期間に活性化される。これらのリミッタ３４ａ，３４ｂの検出出力ＶＰＰＦＬＧａ，ＶＰＰＦＬＧｂのオア論理出力が最終検出信号ＶＰＰＦＬＧとなる。

図１１は、この様な２系統のリミッタ３４ａ，３４ｂを用いた場合の書き込み電圧波形を示している。書き込み電圧印加時には通常リミッタ３４ａが働き、それ以外の期間は高抵抗リミッタ３４ｂが働く。従って、書き込み動作時は、それ以外の動作期間に比べて、昇圧出力ＶＰＰのリップルが小さくなっている。

一般に消費電流削減のために、抵抗分圧回路の抵抗を大きくすることは、昇圧出力ＶＰＰのリップルを大きくするという不都合をもたらす。従って、図４や図９において、単に電圧検出回路の抵抗分圧回路を高抵抗にすることでは、書き込み電圧Ｖｐｇｍの不安定化をもたらす。

これに対して図１０の回路では、リップルが問題にならない書き込み動作期間以外に高抵抗リミッタ３４ｂを用いて、消費電流削減を図っている。書き込み動作中は、通常のリミッタ３４ａを動作させることによって、リップルを抑えて、安定した書き込み電圧を得ることができる。

図１２は、図１０の回路の変形例である。図１０と異なる点は、高抵抗リミッタ３４ｂを制御するＡＮＤゲートＧ１１を、活性化信号ＡＣＴ、書き込み時“Ｌ”となる信号／ＰＲＯＧ、ベリファイ時“Ｌ”となる信号／ＶＦＹの３入力としたことである。これにより、リップルの大きい高抵抗リミッタ３４ｂは、書き込みサイクルにおける初期充電時のみ活性になるように制御される。

図１３は、図１２の回路を用いた場合の書き込み電圧波形を示している。書き込み動作期間は、図１０の回路と同様に通常リミッタ３４ａが働く。ベリファイ期間は、リミッタ３４ａ，３４ｂ共に非活性であり、ＶＰＰノードはフローティングに保たれる。初期充電時には、高抵抗リミッタ３４ｂが働く。

これにより、図１０の回路に比べより消費電流削減が図られる。

ここまで、内部電圧発生回路のうち特に書き込み電圧（Ｖｐｇｍ）発生回路を取り上げてその改良点を説明した。ＮＡＮＤ型フラッシュメモリには前述のように他にも種々の内部昇圧電圧が用いられる。それらの複数の内部電圧発生回路の関係を次に説明する。

図１４は、書き込み時とベリファイ時のＮＡＮＤセルユニットの電圧関係を示している。セルフブースト書き込み方式による書き込み時、選択ワード線に書き込み電圧Ｖｐｇｍが、そのソース線側の隣の非選択ワード線にはチャネル分離用の０Ｖが印加され、残りの非選択ワード線には、チャネルブースト用の書き込み中間電圧Ｖｍ（＜Ｖｐｇｍ）が印加される。ビット線側選択ゲート線には、選択ゲートトランジスタをオンにする電圧Ｖｓｇが与えられる。

書き込みベリファイ時には、選択ワード線には確認すべきしきい値下限値に相当するベリファイ電圧Ｖｖｆｙが、非選択ワード線には読み出しパス電圧Ｖｒｅａｄが印加され、選択ゲート線には選択ゲートトランジスタをオンにする電圧Ｖｓｇが印加される。

図１５にまとめたように、書き込み中間電圧Ｖｍは、書き込み電圧ｖｐｇｍと同様に書き込み動作中のみに用いられるものである。従って、Ｖｍ発生回路は、上述したＶｐｇｍ発生回路と同様に、ベリファイ中は非活性化できるように構成する。一方、ベリファイ電圧Ｖｖｆｙや読み出しパス電圧Ｖｒｅａｄは、書き込みサイクルの中ではベリファイ動作中のみ必要とされる電圧である。従って、Ｖｖｆｙ発生回路やＶｒｅａｄ発生回路は、上述のＶｐｇｍ発生回路とは逆に、書き込み動作中は非活性にできるように構成すればよい。

選択ゲート線に与えられる、Ｖｃｃ転送用の電圧Ｖｓｇは、全期間を通じて利用される。従って、Ｖｓｇ発生回路は従来と同様に、電圧検出回路は書き込みや読み出しの全期間を通して活性を保ち、昇圧動作のオンオフを繰り返すようにすればよい。

図１６は、Ｖｐｇｍ発生回路９ａの他の構成例である。図３のそれと異なる点は、ＡＮＤゲート３５の２入力を、活性化信号ＡＣＴと、ポンプストップ信号／ＰＵＭＰＳＴＯＰとしていることである。ポンプストップ信号／ＰＵＭＰＳＴＯＰは、図１７に示すように、ＶＰＰノードにワード線が負荷として接続されている第１の負荷状態の期間（即ち、書き込み電圧Ｖｐｇｍ印加期間）と、初期充電期間のみ“Ｈ”となる。それ以外の第２の負荷状態、即ち負荷が昇圧回路に接続されていない期間は、“Ｌ”となる。

これにより、図１７に示すように、ワード線が昇圧回路３０に接続されていない期間でかつ初期充電期間以外は、電圧検出回路３４は非活性にされ、同時にその電流経路がオフになる。従って、書き込み電圧初期値Ｖｐｇｍ０が選択ワード線に与えられる以前にも、昇圧出力のリップルがなくなり、一層の消費電流削減が図られる。

ところで、昇圧回路３０の出力には、ワード線が接続されていない状態でも何かしらの負荷が接続されていて、その負荷トランジスタの接合リーク等に起因して電位低下が生じるおそれがある。ワード線が昇圧回路に接続される瞬間に、昇圧回路３０が出力電位の低下した状態で再起動されるとすると、ワード線に与えられる書き込み電圧の立ち上がりが遅れる可能性がある。

この点を考慮すると、ポンプストップ信号／ＰＵＭＰＳＴＯＰの立ち上がりタイミングを、ワード線が昇圧回路に接続されるタイミングより少し先行させることが好ましい。

図１８は図１６の回路において、その様なタイミング制御を行った場合の動作波形を、図１７と対応させて示している。ポンプストップ信号／ＰＵＭＰＳＴＯＰの立ち上がりタイミングと、ワード線が昇圧回路に接続されるタイミングとの間にセットアップ期間を設定している。これにより、ワード線が昇圧回路に接続されるタイミングに先立って電圧検出回路３４が活性化され、ワード線立ち上がりの遅れという事態を防止することが可能になる。セットアップ期間を可変とすれば、より自由度の高い半導体メモリが得られる。

図１９は、電圧検出回路３４の他の構成例である。図９と異なり、抵抗分圧回路４１の昇圧回路側の抵抗Ｒ２と、差動増幅器４２の入力端との間に活性化信号ＡＣＴａにより駆動されるスイッチングＮＭＯＳトランジスタＱＮ５を挿入している。このスイッチングトランジスタＱＮ５は、ゲート絶縁膜が他のトランジスタより厚い高耐圧のエンハンスメント（Ｅ）タイプトランジスタである。

このスイッチングトランジスタＱＮ５を用いたときは、抵抗Ｒ１側のスイッチングトランジスタＱＮ４を除くことができるが、図ではこれらを併設している。

更にスイッチングトランジスタＱＮ５のオン時のチャネル抵抗を十分小さくするために、そのゲートには活性化信号ＡＣＴａを電源電圧Ｖｃｃより高い昇圧電圧にレベルシフトして与えるためのレベルシフタ４４を設けている。

このスイッチングトランジスタＱＮ５を高耐圧トランジスタとすれば、ＮＭＯＳトランジスタＱＮ１，ＱＮ２，ＱＮ４には高耐圧トランジスタを用いる必要がなくなる。

図２０は、図１９を更に変形したものである。抵抗Ｒ２側に配置したスイッチングＮＭＯＳトランジスタＱＮ５を、通常のＥタイプＮＭＯＳトランジスタより低いしきい値のイントリンシック（Ｉ）タイプＮＭＯＳトランジスタとして、レベルシフタ４４を省いて、活性化信号ＡＣＴａにより直接ゲートを駆動するようにしている。

但し、トランジスタＱＮ５がオフの時のリークが大きいと、昇圧出力ＶＰＰを低下させるおそれがある。その対策のために、トランジスタＱＮ５がオフ時にそのソースにスイッチングＰＭＯＳトランジスタＱＰ３を介して、バイアス電圧ＶＸを与えるようにしている。

即ちスイッチングＰＭＯＳトランジスタＱＰ３は、活性化信号ＡＣＴａによりゲートが駆動されて、トランジスタＱＮ５がオフの時にオンとなり、トランジスタＱＮ５のソースにバックバイアスを与える。これにより、トランジスタＱＮ５を確実にオフにすることができる。この図２０の回路の場合、図１９と異なり、抵抗Ｒ１側のスイッチングトランジスタＱＮ４は必須となる。スイッチングトランジスタＱＰ３からＶｓｓノードに流れる電流をカットする必要があるからである。

ここまでの実施の形態では、ＮＡＮＤ型フラッシュメモリを説明したが、ＮＯＲ型、ＤＩＮＯＲ型、ＡＮＤ型等、他の半導体メモリにも同様にこの発明を適用することができる。更にメモリに限らず、同様の昇圧回路を必要とする半導体集積回路装置にも同様にこの発明の適用が可能である。

この発明の一実施の形態によるＮＡＮＤ型フラッシュメモリの機能ブロック構成を示す図である。 同フラッシュメモリのメモリセルアレイの構成を示す図である。 同フラッシュメモリの内部電圧発生回路におけるＶｐｇｍ発生回路の構成を示す図である。 同Ｖｐｇｍ発生回路の電圧検出回路の構成を示す図である。 同Ｖｐｇｍ発生回路のチャージポンプ回路構成を示す図である。 同Ｖｐｇｍ発生回路のクロック発生回路構成を示す図である。 同Ｖｐｇｍ発生回路の動作波形を示す図である。 同Ｖｐｇｍ発生回路のトランジスタ構造を示す図である。 他の電圧検出回路構成を示す図である。 他の電圧検出回路構成を示す図である。 図１０の回路を用いたときの書き込み電圧波形を示す図である。 他の電圧検出回路構成を示す図である。 図１２の回路を用いたときの書き込み電圧波形を示す図である。 書き込み及びベリファイ時のＮＡＮＤセルユニットの電圧関係を示す図である。 書き込み及びベリファイに用いられる電圧とその電圧発生回路の動作を示す図である。 Ｖｐｇｍ発生回路の他の構成例を示す図である。 同Ｖｐｇｍ発生回路の動作波形を示す図である。 同Ｖｐｇｍ発生回路の他の動作波形を示す図である。 電圧検出回路の他の構成例を示す図である。 電圧検出回路の更に他の構成例を示す図である。

符号の説明

１…メモリセルアレイ、２…ロウデコーダ、３…センスアンプ回路、４…カラムデコーダ、６…Ｉ／Ｏバッファ、７…コントローラ、８…アドレスレジスタ、９…内部電圧発生回路、１０…データバス、３０…昇圧回路、３１…チャージポンプ回路、３２…クロック発生回路、３３…プールキャパシタ、３４…電圧検出回路、２５…論理ゲート回路、３６…出力線、３７…シールド線、４１…抵抗分圧回路、４２…カレントミラー型差動増幅器、４３…ゲート回路、４４…高抵抗回路。

Claims (11)

1. 電源電圧を昇圧した電圧を発生するための昇圧回路と、
   前記昇圧回路の出力電圧を検出してその出力電圧を所定レベルに保持するべく前記昇圧回路をオンオフ制御する電圧検出回路と、
   前記昇圧回路を活性化するための第１の活性化信号と、前記昇圧回路及び負荷の接続状態を示す接続状態信号との論理により、前記電圧検出回路を活性化するための第２の活性化信号を生成する第１の論理ゲートを有し、前記第２の活性化信号により前記電圧検出回路をその電流経路がオフの非活性状態に設定し、もって前記昇圧回路の動作を停止させるためのゲート回路とを有する
   ことを特徴とする半導体集積回路装置。
2. 電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、
   前記メモリセルアレイのデータ読み出し及び書き込みを行うための読み出し／書き込み回路と、
   前記メモリセルアレイ又は読み出し／書き込み回路に動作モードに応じて与えられる内部電圧を発生するための内部電圧発生回路とを有し、
   前記内部電圧発生回路は、
   電源電圧を昇圧した電圧を発生するための昇圧回路と、
   前記昇圧回路の出力電圧を検出してその出力電圧を所定レベルに保持するべく前記昇圧回路をオンオフ制御する電圧検出回路と、
   前記昇圧回路を活性化するための第１の活性化信号と、前記昇圧回路及び負荷の接続状態を示す接続状態信号との論理により、前記電圧検出回路を活性化するための第２の活性化信号を生成する第１の論理ゲートを有し、前記第２の活性化信号により前記電圧検出回路をその電流経路がオフの非活性状態に設定し、もって前記昇圧回路の動作を停止させるためのゲート回路とを有する
   ことを特徴とする半導体集積回路装置。
3. 前記電圧検出回路は、
   前記昇圧回路の出力ノードと接地端子の間に構成されて、その電流経路内に前記第２の活性化信号によりオンする第１の活性化トランジスタが挿入された抵抗分圧回路と、
   前記抵抗分圧回路の分圧出力電圧が一方の入力ノードに入り、他方の入力ノードに参照電圧が与えられる差動トランジスタ対を有し、その共通ソースと接地端子または電源端子との間に前記第２の活性化信号によりオンする第２の活性化トランジスタが挿入された差動増幅器と、
   前記差動増幅器の出力と前記第２の活性化信号の論理により、前記昇圧回路のオンオフ制御を行う第２の論理ゲートとを有する
   ことを特徴とする請求項１又は２記載の半導体集積回路装置。
4. 前記昇圧回路の出力線のシールドのためにこれを挟んで電源線または接地線が配設されている
   ことを特徴とする請求項１または２記載の半導体集積回路装置。
5. 前記抵抗分圧回路の前記昇圧回路の出力ノード側の端にスイッチングトランジスタが挿入されている
   ことを特徴とする請求項１または２記載の半導体集積回路装置。
6. 前記電圧検出回路は、動作期間に応じて選択的に活性化されるように併設された、電流経路の抵抗が異なる第１及び第２のリミッタを有する
   ことを特徴とする請求項１または２記載の半導体集積回路装置。
7. 前記電圧検出回路内の前記昇圧回路の出力電圧にさらされるトランジスタのゲート絶縁膜がそれ以外のトランジスタのゲート絶縁膜より厚く形成されている
   ことを特徴とする請求項１または２記載の半導体集積回路装置。
8. 前記負荷は前記メモリセルアレイ内のワード線であり、前記昇圧回路はワード線に書き込み電圧を供給する書き込み電圧発生回路である
   ことを特徴とする請求項２記載の半導体集積回路装置。
9. 前記接続状態信号は、前記負荷が前記昇圧回路に接続されるタイミングに先立って状態が変更される
   ことを特徴とする請求項１又は２記載の半導体集積回路装置。
10. 前記抵抗分圧回路の前記昇圧回路の出力ノード側の抵抗と前記差動増幅器の入力ノードとの間に介在させた、前記第２の活性化信号により駆動されるスイッチングトランジスタと、
    前記スイッチングトランジスタのゲートに接続されて、そのゲートを昇圧電圧でオン駆動するためのレベルシフタとを更に備えた
    ことを特徴とする請求項３記載の半導体集積回路装置。
11. 前記抵抗分圧回路の前記昇圧回路の出力ノード側の抵抗と前記差動増幅器の入力ノードとの間に介在させた、前記第２の活性化信号によりオン駆動される第１のスイッチングトランジスタと、
    前記第１のスイッチングトランジスタのオフ時にそのソースにバックバイアスをかけるための第２のスイッチングトランジスタとを更に備えた
    ことを特徴とする請求項３記載の半導体集積回路装置。

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