KR20120077284A - 전압 생성 회로 및 이를 구비한 불휘발성 메모리 장치 - Google Patents

전압 생성 회로 및 이를 구비한 불휘발성 메모리 장치 Download PDF

Info

Publication number
KR20120077284A
KR20120077284A KR1020100139184A KR20100139184A KR20120077284A KR 20120077284 A KR20120077284 A KR 20120077284A KR 1020100139184 A KR1020100139184 A KR 1020100139184A KR 20100139184 A KR20100139184 A KR 20100139184A KR 20120077284 A KR20120077284 A KR 20120077284A
Authority
KR
South Korea
Prior art keywords
clock
signal
circuit
enable signal
high voltage
Prior art date
Application number
KR1020100139184A
Other languages
English (en)
Inventor
노유종
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020100139184A priority Critical patent/KR20120077284A/ko
Priority to US13/338,999 priority patent/US8792290B2/en
Publication of KR20120077284A publication Critical patent/KR20120077284A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Read Only Memory (AREA)

Abstract

본 발명은 프로그램, 리드 또는 소거 동작에 따라 내부동작신호를 출력하는 제어회로; 클록신호에 따라 펌핑 동작을 수행하여 다양한 레벨을 갖는 고전압을 생성하기 위한 다수의 펌프회로들을 포함하는 고전압 생성 회로; 상기 내부동작신호에 응답하여, 생성하고자 하는 전압레벨에 대응하는 수의 펌프회로들을 동작시키기 위한 인에이블 신호를 출력하는 디코더; 및 상기 고전압과 기준전압을 비교하여 클록 인에이블 신호를 생성하고, 상기 클록 인에이블 신호와 상기 인에이블 신호에 따라 상기 클록신호를 상기 펌프회로들에 선택적으로 제공하는 클록 전달 회로를 포함하는 전압 생성 회로 및 이를 구비한 불휘발성 메모리 장치로 이루어진다.

Description

전압 생성 회로 및 이를 구비한 불휘발성 메모리 장치{Voltage generating circuit and non-volatile memory device having the same}
본 발명은 전압 생성 회로 및 이를 구비한 불휘발성 메모리 장치에 관한 것으로, 특히 펌프회로를 구비한 전압 생성 회로에 관한 것이다.
불휘발성 메모리 장치는 데이터가 저장되는 메모리 셀 어레이와, 메모리 셀 어레이에 데이터를 저장하거나, 메모리 셀 어레이에 저장된 데이터를 독출하기 위한 다양한 회로들을 포함한다. 이러한 회로들은 각종 제어 신호들을 출력하는 제어회로와, 제어회로의 출력 신호들에 따라 프로그램, 리드 또는 소거 동작에 필요한 전압들을 생성하는 전압 생성 회로와, 다수의 셀 블록으로 이루어진 메모리 셀 어레이와, 다수의 셀 블록들 중 하나의 셀 블록을 선택하여 전압 생성 회로로부터 출력되는 전압을 선택된 셀 블록에 전달하는 로우 디코더와, 제어회로의 출력신호들에 따라 컬럼을 선택하는 컬럼 선택 회로 및 페이지 버퍼 그룹을 포함한다.
전압 생성 회로는 프로그램, 리드 또는 소거 동작에 필요한 전압을 생성하여 로우 디코더로 전달하는데, 특히 프로그램 동작의 경우 15V 내지 30V의 고전압(high voltage)이 요구되기 때문에, 고전압을 생성하기 위한 다수의 펌프회로들이 필요하다. 또한, 반도체 장치에서는 동작에 따라 다양한 레벨의 전압이 요구되고 있기 때문에 고전압뿐만 아니라 저전압도 필요하다.
이처럼, 다양한 레벨의 전압은 전압 생성 회로에서 생성하는데, 전압 생성 회로는 오실레이터에서 생성된 클록신호를 인가받아 고전압을 생성하기 위한 펌프회로들을 모두 구동시킨다. 하지만, 저전압을 생성할 때에도 모든 펌프회로들이 클록신호에 의해 동작하기 때문에 불필요한 전류소모가 발생한다.
본 발명이 해결하려는 과제는, 펌프회로들을 선택적으로 동작시킴으로써, 낮은 레벨의 전압 생성시 불필요한 전력 소모 발생을 방지하고자 한다.
본 발명의 실시 예에 따른 전압 생성 회로는, 프로그램, 리드 또는 소거 동작에 따라 내부동작신호를 출력하는 제어회로; 클록신호에 따라 펌핑 동작을 수행하여 다양한 레벨을 갖는 고전압을 생성하기 위한 다수의 펌프회로들을 포함하는 고전압 생성 회로; 상기 내부동작신호에 응답하여, 생성하고자 하는 전압레벨에 대응하는 수의 펌프회로들을 동작시키기 위한 인에이블 신호를 출력하는 디코더; 및 상기 고전압과 기준전압을 비교하여 클록 인에이블 신호를 생성하고, 상기 클록 인에이블 신호와 상기 인에이블 신호에 따라 상기 클록신호를 상기 펌프회로들에 선택적으로 제공하는 클록 전달 회로를 포함한다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는, 클록신호를 생성하는 오실레이터; 프로그램, 리드 또는 소거 동작에 따라 내부동작신호를 출력하는 제어회로; 클록신호에 따라 펌핑 동작을 수행하여 다양한 레벨을 갖는 고전압을 생성하기 위한 다수의 펌프회로들을 포함하는 고전압 생성 회로; 상기 내부동작신호에 응답하여, 상기 펌프회로들 중에서 생성하고자 하는 전압레벨에 대응하는 수의 펌프회로들을 동작시키기 위한 인에이블 신호를 출력하는 제1 디코더; 상기 인에이블 신호에 따라 상기 클록신호를 상기 펌프회로들에 선택적으로 제공하는 클록 전달 회로; 상기 인에이블 신호에 따라 선택신호를 출력하는 제2 디코더; 및 상기 선택신호에 따라 상기 고전압 생성 회로에서 생성된 고전압을 내부회로에 전달하기 위한 고전압 스위치 회로를 포함한다.
본 발명은, 다수의 펌프회로들을 구비하고 이들을 동작시키기 위한 클록신호를 선택적으로 출력함으로써, 전압 레벨을 상승시키기 위한 펌핑동작을 선택적으로 동작시킬 수 있다. 이에 따라, 낮은 레벨의 전압을 생성할 때 불필요한 전류소모를 최소화할 수 있다.
도 1은 본 발명에 따른 불휘발성 메모리 장치를 설명하기 위한 블록도이다.
도 2는 도 1의 전압 생성 회로를 설명하기 위한 블록도이다.
도 3은 도 2의 제1 디코더를 설명하기 위한 블록도이다.
도 4는 도 2의 클록 전달 회로를 구체적으로 설명하기 위한 회로도이다.
도 5는 도 4의 클록 드라이버를 구체적으로 설명하기 위한 회로도이다.
도 6은 도 2의 제2 디코더를 설명하기 위한 블록도이다.
도 7은 도 2의 고전압 생성 회로를 구체적으로 설명하기 위한 회로도이다.
도 8은 도 2의 고전압 스위치 회로를 설명하기 위한 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명에 따른 불휘발성 메모리 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 불휘발성 메모리 장치는 메모리 셀 어레이(110), 메모리 셀 어레이(110)에 포함된 메모리 셀들의 프로그램 동작 또는 리드 동작을 수행하도록 구성된 회로그룹(130, 140, 150, 160, 170, 180) 및 입력되는 데이터에 따라 선택된 메모리 셀들의 문턱전압 레벨들을 설정하기 위해 회로그룹(130, 140, 150, 160, 170, 180)을 제어하도록 구성된 제어회로(120)를 포함한다.
NAND 플래시 메모리 장치의 경우, 회로그룹은 전압 생성 회로(130), 로우 디코더(140), 페이지 버퍼 그룹(150), 컬럼 선택 회로(160), 입출력 회로(170) 및 패스/페일 판단회로(180)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 셀 블록들을 포함하며, 도 1에는 그 중 하나의 메모리 셀 블록이 도시되어 있다. 각각의 메모리 셀 블록은 다수의 스트링들(ST)을 포함한다. 스트링들(ST) 중 일부는 노말 스트링들로 지정되고, 일부는 플래그(flag) 스트링들로 지정된다. 각각의 스트링(ST)은 서로 동일하게 구성되며, 공통 소오스 라인(CSL)에 연결되는 소오스 셀렉트 트랜지스터(SST), 다수의 메모리 셀들(F0 내지 Fn), 그리고 비트라인(BL1)에 연결되는 드레인 셀렉트 트랜지스터(DST)로 구성된다. 플래그 스트링에 포함되는 셀들을 플래그 셀이라 부르지만, 구조는 메모리 셀과 동일하다. 소오스 셀렉트 트랜지스터(SST)의 게이트는 소오스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(F0 내지 Fn)의 게이트들은 워드라인들(WL0 내지 WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다. 스트링들(ST)은 스트링들(ST) 각각에 대응하는 비트라인들(BL1 내지 BLk)과 각각 연결되고 공통 소오스 라인(CSL)과 공통으로 연결된다.
제어회로(120)는 명령 신호(CMD)에 응답하여 내부적으로 프로그램 동작 신호(PGM), 리드 동작 신호(READ) 또는 소거 동작 신호(ERASE)를 출력하고, 동작의 종류에 따라 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들을 제어하기 위한 페이지 버퍼 신호들(PB SIGNALS)을 출력한다. 또한, 제어회로(120)는 어드레스 신호(ADD)에 응답하여 내부적으로 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력한다. 또한, 제어회로(120)는 프로그램 검증 동작 시 패스/페일 판단회로(180)에서 출력되는 체크 신호(CS)에 따라 선택된 메모리 셀들의 문턱전압들이 목표 전압까지 상승하였는지를 확인하고, 확인 결과에 따라 프로그램 동작의 재실시 또는 완료 여부를 결정한다.
전압 공급 회로(130, 140)는 제어회로(120)의 신호들(READ, PGM, ERASE, RADD)에 따라 메모리 셀들의 프로그램 동작, 소거 동작 또는 리드 동작에 필요한 전압들을 선택된 메모리 셀 블록의 드레인 셀렉트 라인(DSL), 워드라인들(WL0 내지 WLn) 및 소오스 셀렉트 라인(SSL)으로 공급한다. 이러한 전압 공급 회로는 전압 생성 회로(130) 및 로우 디코더(140)를 포함한다.
전압 생성 회로(130)는 제어회로(120)의 내부 명령 신호인 동작 신호들(PGM, READ, ERASE)에 응답하여 메모리 셀들을 프로그램, 리드 또는 소거하기 위한 동작 전압들을 글로벌 라인들로 출력하며, 메모리 셀들을 프로그램하는 경우 프로그램을 위한 동작 전압들(예, Vpgm, Vpass, Vread)을 글로벌 라인들로 출력한다.
로우 디코더(140)는 제어회로(120)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 생성 회로(130)에서 발생된 동작 전압들을 선택된 메모리 셀 블록의 로컬 라인들(DSL, WL[n:0], SSL)로 전달한다.
페이지 버퍼 그룹(150)은 비트라인들(BL1 내지 BLk)과 각각 연결되는 페이지 버퍼들(미도시)을 포함한다. 제어회로(120)에서 출력된 페이지 버퍼 신호들(PB SIGNALS)에 응답하여 메모리 셀들(F0 내지 Fn)에 데이터를 저장하는데 필요한 전압을 비트라인들(BL1 내지 BLk)에 각각 인가한다. 구체적으로, 페이지 버퍼 그룹(150)은 메모리 셀들(F0 내지 Fn)의 프로그램 동작, 소거 동작 또는 리드 동작 시 비트라인들(BL1 내지 BLk)을 프리차지하거나, 비트라인들(BL1 내지 BLk)의 전압 변화에 따라 검출된 메모리 셀들(F0 내지 Fn)의 문턱전압 레벨에 대응하는 데이터를 래치한다. 즉, 페이지 버퍼 그룹(150)은 프로그램 동작시에는 래치에 입력된 데이터에 따라 비트라인들에 프로그램 허용 전압(예컨대, 0V) 또는 프로그램 금지 전압(예컨대, Vcc)을 인가하고, 리드 동작 시에는 메모리 셀들(F0 내지 Fn)에 저장된 데이터에 따라 비트라인들(BL1 내지 BLk)의 전압을 조절하여 메모리 셀들(F0 내지 Fn)에 저장된 데이터를 검출한다.
컬럼 선택 회로(160)는 제어회로(120)에서 출력된 컬럼 어드레스 신호(CADD)에 응답하여 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들을 선택한다. 컬럼 선택 회로(160)에 의해 선택된 페이지 버퍼의 래치된 데이터가 출력된다.
입출력 회로(170)는 프로그램 동작 시 외부로부터 입력된 데이터(DATA)를 페이지 버퍼그룹(150)의 페이지 버퍼들에 각각 입력하기 위하여 제어회로(120)의 제어에 따라 데이터(DATA)를 컬럼 선택 회로(160)에 전달한다. 전달된 데이터를 컬럼 선택 회로(160)가 페이지 버퍼 그룹(150)의 페이지 버퍼들에 차례대로 전달하면 페이지 버퍼들은 입력된 데이터를 내부 래치에 저장한다. 또한, 리드 동작 시 입출력 회로(170)는 페이지 버퍼 그룹(150)의 페이지 버퍼들로부터 컬럼 선택 회로(160)를 통해 전달된 데이터(DATA)를 외부로 출력한다.
패스/페일 판단회로(180)는 프로그램 동작 후 실시되는 프로그램 검증 동작에서 프로그램된 메모리 셀들 중 문턱전압이 목표전압보다 낮은 에러 셀들의 발생 여부를 체크하고 그 결과를 체크 신호(PFC)로 출력한다. 또한, 패스/페일 판단회로(180)는 에러 셀 발생 시 발생된 에러 셀들의 개수를 카운팅하고 카운팅 결과를 카운팅 신호(CS)로 출력하는 기능도 수행한다.
제어회로(120)는 메모리 셀들의 프로그램 동작 시 선택된 워드라인에 인가되는 프로그램 전압의 레벨을 조절하고, 프로그램 검증 동작 시 선택된 워드라인으로 인가되는 검증 전압들이 선택적으로 인가될 수 있도록 전압 생성 회로(130)를 제어한다. 이때, 패스/페일 판단회로(180)의 체크 신호(CS)에 따라 제어회로(120)가 전압 생성 회로(130)를 제어할 수도 있다.
상기 회로들 중, 전압 생성 회로(130)를 구체적으로 설명하면 다음과 같다.
도 2는 도 1의 전압 생성 회로를 설명하기 위한 블록도이다.
도 2를 참조하면, 전압 생성 회로(130)는 제1 디코더(131), 오실레이터(132), 클록 전달 회로(133), 제2 디코더(134), 고전압 생성회로(135) 및 고전압 스위치 회로(136)를 포함한다.
제1 디코더(131; 고전압 디코더)는 제어회로(도 1의 120)로부터 출력된 내부동작신호(CTLBUS<n:1>)를 디코딩하여 고전압 생성회로(135)에 포함된 펌프회로들(도 7의 제1 내지 제n 펌프들)을 선택적으로 동작시키기 위한 인에이블 신호(EN#)를 출력한다. 구체적으로, 제1 디코더(131)에서 출력된 인에이블 신호(EN#)는 클록 전달 회로(133)로 전달되며, 클록 전달 회로(133)에 포함된 클록 드라이버들(도4의 D1 내지 Dn)은 오실레이터(132)에서 생성된 클록신호(CLK 및 CLKb)를 인에이블 신호(EN#)에 따라 선택적으로 출력한다.
즉, 제1 디코더(131)에서 출력된 인에이블 신호(EN#)에 따라 클록 전달 회로(133)에 구비된 클록 드라이버들(D1 내지 Dn)을 선택적으로 구동시키고, 선택된 클록 드라이버들이 출력하는 클록신호(CLK#; CLK 및 CLKb)에 따라 고전압 생성회로(135)에 포함된 펌프회로들을 선택적으로 구동시킨다. 이때, 제1 디코더(131)에서 출력된 인에이블 신호(EN#)에 따라, 제2 디코더(134)는 고전압 생성회로(135)에서 생성한 고전압을 내부회로로 출력하기 위한 스위치들을 선택하는 선택신호(SE#)를 출력한다.
따라서, 고전압 생성회로(135)는 제1 디코더(131)에서 출력된 인에이블 신호(EN#)에 따라 출력되는 클록신호(CLK#; CLK 및 CLKb)에 응답하여 고전압을 생성하고, 제2 디코더(134)에서 출력되는 선택신호(SE#)에 따라 생성된 고전압(OUT)을 출력한다.
고전압 스위치 회로(136)는 선택신호(SE#)에 따라 스위치들을 선택하여, 고전압(OUT)을 내부회로에 전달하는 기능을 하므로, 고전압 생성회로(135)에서 출력되는 고전압(OUT)과 고전압 스위치 회로(136)에서 출력되는 고전압(PUMPOUT)은 동일한 레벨의 고전압이 된다.
다음의 도면을 참조하며, 도 2에 도시된 각각의 장치들을 구체적으로 설명하면 다음과 같다.
도 3은 도 2의 제1 디코더를 설명하기 위한 블록도이다.
도 3을 참조하면, 제1 디코더(131)는 제어회로(160)로부터 출력된 내부동작신호(CTLBUS<n:1>)를 디코딩(decoding)하여 펌프회로들(도 7 참조)을 선택적으로 구동시키기 위한 인에이블 신호들(EN1 내지 ENn)을 출력한다.
구체적으로, 제어회로(도 1의 120)는 명령 신호(도1의 CMD) 및 어드레스(ADD)에 따라 프로그램 동작, 리드 동작 또는 소거 동작 각각에서 필요한 전압 레벨과 관련된 신호가 포함된 내부동작신호(CTLBUS<n:1>)를 출력한다. 제1 디코더(131)는 프로그램 동작, 리드 동작 또는 소거 동작과 관련된 내부동작신호(CTLBUS<n:1>)가 입력되면 해당 동작에서 필요한 동작 전압의 레벨에 따라 동작전압을 생성하는데 필요한 펌프회로의 수를 결정하기 위한 인에이블 신호(EN#)를 출력한다.
예를 들어, 프로그램 동작에서 5V의 전압을 생성하기 위하여 5개의 펌프회로들을 구동시켜야 하는 경우, 프로그램 동작과 관련된 내부동작신호(CTLBUS<n:1>)에 따라 제1 디코더(131)는 제1 내지 제5 인에이블 신호(EN1 내지 EN5)를 하이로 출력하고, 나머지 제6 내지 제n 인에이블 신호(EN6 내지 ENn)를 로우로 출력한다. 다른 예로, 리드 동작에서 3V의 전압을 생성하기 위해 3개의 펌프회로들을 구동시켜야 하는 경우, 제1 디코더(131)는 리드 동작과 관련된 내부동작신호(CTLBUS<n:1>)에 따라 제1 내지 제3 인에이블 신호(EN1 내지 EN3)를 하이로 출력하고, 나머지 제4 내지 제n 인에이블 신호(EN4 내지 ENn)를 로우로 출력한다. 이처럼, 제1 디코더(131)는 원하는 레벨의 고전압을 생성하는데 필요한 펌프회로들만을 동작시키기 위하여 해당 펌프회로들에 대응하는 인에이블 신호(EN#)들만을 하이로 출력한다.
도 4는 도 2의 클록 전달 회로를 구체적으로 설명하기 위한 회로도이다.
도 4를 참조하면, 클록 전달 회로(133)는 비교회로(COM) 및 다수의 클록 드라이버들(D1 내지 Dn)을 포함한다.
비교회로(COM)는 고전압 스위치 회로(136)의 출력전압(PUMPOUT)과 기준전압(REF)을 비교하여 클록 인에이블 신호(CLKEN)를 출력한다. 예를 들어, 출력전압(PUMPOUT)이 기준전압(REF)보다 높아지면 비교회로(COM)는 로우(low)의 클록 인에이블 신호(CLKEN)를 출력한다. 반대로, 출력전압(PUMPOUT)이 기준전압(REF)보다 낮아지면 비교회로(COM)는 하이(high)의 클록 인에이블 신호(CLKEN)를 출력한다. 즉, 비교회로(COM)는 고전압 스위치 회로(136)의 출력전압(PUMPOUT)의 레벨이 너무 높게 상승할 경우, 클록 드라이버들을 비활성화시켜 펌핑(pumping) 동작을 중단시키는 레귤레이터 기능을 수행한다.
클록 드라이버들(D1 내지 D2)은 인에이블 신호(EN1 내지 ENn)와 클록 인에이블 신호(CLKEN)에 응답하여 오실레이터(132)로부터 전달받은 클록신호(CLK 및 CLKb)를 출력한다. 이때, 각 클록 드라이버들(D1 내지 Dn)에 대응되는 오실레이터를 구비할 수도 있으나, 이러한 경우 부피가 매우 증가되므로, 하나의 오실레이터(132)를 구비하고, 하나의 오실레이터(132)에서 생성된 클록신호(CLK 및 CLKb) 를 각각의 클록 드라이버들(D1 내지 Dn)에 전달하는 것이 바람직하다.
각각의 클록 드라이버들(D1 내지 Dn)은 인에이블 신호(EN1 내지 ENn) 및 클록 인에이블 신호(CLKEN)가 모두 하이(high)인 경우에만 활성화되어 클록신호(CLK 및 CLKb)를 출력한다. 다음의 도면을 참조하여 구체적으로 설명하도록 한다.
도 5는 도 4의 클록 드라이버를 구체적으로 설명하기 위한 회로도이다.
클록 드라이버들(D1 내지 D2)은 서로 동일한 구조로 구현되는데, 제1 클록 드라이버(D1)를 예를 들어 설명하도록 한다.
제1 클록 드라이버(D1)는 제1 인에이블 신호(EN1) 및 클록 인에이블 신호(CLKEN)에 응답하여 동작하는 제1 내지 제4 스위치들(C1 내지 C4)을 포함한다. 제1 및 제2 스위치들(C1 및 C2)이 서로 직렬로 연결되며, 제3 및 제4 스위치들(C3 및 C4)이 서로 직렬로 연결된다. 제2 스위치(C2)는 제1 인에이블 신호(EN1)에 응답하여 오실레이터(132)로부터 출력된 클록(CLK)을 제1 스위치(C1)로 전달하고, 제1 스위치(C1)는 클록 인에이블 신호(CLKEN)에 응답하여 전달받은 클록(CLK)을 출력한다. 제4 스위치(C4)는 제1 인에이블 신호(EN1)에 응답하여 오실레이터(132)로부터 출력된 반전클록(CLKb)을 제3 스위치(C3)에 전달하고, 제3 스위치(C3)는 클록 인에이블 신호(CLKEN)에 응답하여 전달받은 반전클록(CLKb)을 출력한다. 반전클록(CLKb)은 클록(CLK)과 위상이 반대인 클록신호를 의미한다. 제1 내지 제4 스위치들(C1 내지 C4)은 NMOS 트랜지스터로 구현된다.
다시, 도 4 및 도 5를 참조하면, 제1 클록 드라이버(D1)와 같이, 나머지 클록 드라이버들(C2 내지 Cn)도 인에이블 신호(EN#; EN2~ENn) 및 클록 인에이블 신호(CLKEN)에 응답하여 하나의 오실레이터(132)로부터 생성된 클록신호(CLK 및 CLKb)를 각각 출력한다.
또한, 각각의 클록 드라이버들(D1 내지 Dn)은 각각의 인에이블 신호(EN#)와 클록 인에이블 신호(CLKEN)가 모두 하이(high)일 때에만 활성화되어 클록신호(CLK 및 CLKb)를 출력하므로, 인에이블 신호(EN#)와 클록 인에이블 신호(CLKEN) 중 어느 하나라도 로우(low)인 신호가 인가되면, 해당 클록 드라이버는 비활성화되어 클록신호(CLK 및 CLKb)를 출력하지 않는다. 예를 들어, 클록 인에이블 신호(CLKEN)와 제1 및 제2 인에이블 신호들(EN1 및 EN2)이 모두 하이(high)이고, 제3 내지 제n 인에이블 신호들(EN3 내지 ENn)이 모두 로우(low)이면, 제1 및 제2 클록 드라이버들(D1 및 D2)은 활성화되어 클록신호(CLK 및 CLKb)를 출력하고, 나머지 제3 내지 제n 클록 드라이버들(D3 내지 Dn)은 비활성화되어 클록신호(CLK 및 CLKb)를 출력하지 않는다.
도 6은 도 2의 제2 디코더를 설명하기 위한 블록도이다.
도 6을 참조하면, 제2 디코더(134)는 제1 내지 제n 인에이블 신호들(EN1 내지 ENn)을 디코딩하여 제1 내지 제n 선택신호들(SE1 내지 SEn)을 출력한다. 특히, 제2 디코더(134)가 활성화될 경우, 제2 디코더(134)는 제1 내지 제n 선택신호들(SE1 내지 SEn) 중 하나의 신호만 하이(high)로 출력하고 나머지 신호들은 모두 로우(low)로 출력한다. 예를 들면, 제2 디코더(132)는 인가된 제1 내지 제n 인에이블 신호들(EN1 내지 ENn) 중에서, 하이(high)로 출력된 신호들 중 마지막 순번에 해당되는 신호의 순번에 대응되는 선택신호만 하이로 출력하고, 나머지 선택신호들은 모두 로우(low)로 출력한다. 즉, 제1 및 제2 인에이블 신호들(EN1 및 EN2)이 하이이고, 제3 내지 제n 인에이블 신호들(EN3 내지 ENn)이 모두 로우인 경우, 제2 디코더(134)는 제2 선택신호(SE2)만 하이로 출력하고, 제1 및 제3 내지 제n 선택신호들(SE1 및 SE3 내지 SEn)은 모두 로우로 출력한다.
도 7은 도 2의 고전압 생성 회로를 구체적으로 설명하기 위한 회로도이다.
도 7을 참조하면, 고전압 생성회로(135)는 클록신호(CLK 및 CLKb)에 응답하여 각각 펌핑동작을 수행하는 펌프회로 그룹(22)과, 펌프회로 그룹(22)에서 생성된 전압을 출력하기 위한 스위치 회로(24)를 포함한다.
펌프회로 그룹(22)에는 다수의 펌프회로들이 포함되며, 스위치 회로(24)에는 다수의 스위치 소자들이 포함되는데, 펌프회로들 및 스위치 소자들의 개수는 클록신호 발생 회로(도 4의 132)에 포함된 클록 드라이버들(D1 내지 Dn)의 개수와 동일하다.
고전압 생성회로를 구체적으로 설명하면 다음과 같다.
펌프회로 그룹(22)은 서로 직렬로 연결된 제1 내지 제n 펌프회로들을 포함한다. 제1 내지 제n 펌프회로들 각각은 각각 하나 또는 다수의 스테이지(stage)로 이루어진 하나의 펌프로 구현되거나, 두 개의 펌프들이 쌍을 이루어 구현될 수도 있다. 제1 펌프회로를 예로 들면, 제1 펌프회로는 하나의 펌프로 이루어지거나, 두 개의 펌프들로 이루어질 수 있다. 여기서, 스테이지(stage)는 전압의 레벨을 상승시키기 위한 캐패시터와 다이오드로 이루어지는 하나의 단위 그룹을 의미한다.
제1 펌프회로의 입력단에는 전원전압(VDD)이 인가되며, 클록신호(CLK 및 CLKb)에 응답하여 펌핑동작을 수행하여 전원전압(VDD)의 레벨을 상승시킨다. 여기서, 'CLKb'는 'CLK'와 위상이 반대인 클록신호를 의미한다. 제2 펌프회로는 클록신호(CLK 및 CLKb)에 응답하여 펌핑동작을 수행하며, 제1 펌프회로로부터 출력된 전압의 레벨을 상승시킨다. 제3 펌프회로는 클록신호(CLK 및 CLKb)에 응답하여 펌핑동작을 수행하며, 제2 펌프회로로부터 출력된 전압의 레벨을 상승시킨다. 제n 펌프회로는 클록신호(CLK 및 CLKb)에 응답하여 펌핑동작을 수행하며, 제n-1 펌프회로로부터 출력된 전압의 레벨을 상승시킨다. 이와 같은 방식으로, 다수의 펌프회로들은 각 펌프회로에 인가되는 클록신호에 응답하여 이전 펌프회로에서 출력되는 전압(또는 전원전압)의 레벨을 상승시키고, 상승된 전압을 출력한다. 즉, 고전압 생성회로(135)는, 동작하는 펌프회로들의 개수가 증가할수록 많은 개수의 스테이지가 사용되기 때문에, 동작하는 펌프회로들의 개수에 비례하여 레벨이 상승된 전압을 공통 출력노드(OUT)로 출력한다.
스위치 회로(24)는 펌프회로 그룹(22)에 포함된 각 펌프들의 출력단자와 공통 출력단자 사이에 접속된 다수의 스위치 소자들(S1 내지 Sn)을 포함한다. 구체적으로, 제1 스위치 소자(S1)는 제1 펌프회로의 출력단자와 공통 출력단자 사이에 접속되며, 제1 선택신호(SE1)에 응답하여 동작한다. 제2 스위치 소자(S2)는 제2 펌프회로의 출력단자와 공통 출력단자 사이에 접속되며, 제2 선택신호(SE2)에 응답하여 동작한다. 제3 스위치 소자(S3)는 제3 펌프회로의 출력단자와 공통 출력단자 사이에 접속되며, 제3 선택신호(SE3)에 응답하여 동작한다. 이와 같은 구조로, 제n 스위치 소자(Sn)는 제n 펌프회로의 출력단자와 공통 출력단자 사이에 접속되며, 제n 선택신호(SEn)에 응답하여 동작한다. 제1 내지 제n 스위치 소자들(S1 내지 Sn)은 게이트에 인가되는 제1 내지 제n 선택신호들(SE1 내지 SEn)에 응답하여 동작하는 NMOS 트랜지스터로 구현된다.
고전압 생성회로(135)의 동작 방법을 다양한 예를 들어 설명하면 다음과 같다.
제1 펌프회로의 출력전압을 이용하는 경우, 고전압 생성회로(135)의 제1 펌프회로를 동작시키고, 제1 스위치 소자(S1)를 턴온시킨다. 이때, 나머지 제2 내지 제n 펌프회로들은 동작시키지 않으며, 나머지 제2 내지 제n 스위치 소자들(S2 내지 Sn)은 턴오프시킨다. 즉, 도 4의 제1 클록 드라이버(D1)에서만 클록신호(CLK 및 CLKb)를 출력시켜 제1 펌프회로만 동작시키고, 제1 펌프회로로부터 출력되는 전압을 공통 출력노드(OUT)로 출력시키기 위하여 제1 스위치 소자(S1)만 턴온 시킨다.
제3 펌프회로의 출력전압을 이용하는 경우, 고전압 생성회로(135)의 제1 내지 제3 펌프회로들을 동작시키고, 제3 스위치 소자(S3)를 턴온 시킨다. 이때, 나머지 제4 내지 제n 펌프회로들은 동작시키지 않으며, 나머지 제1, 제2 및 제4 내지 제n 스위치 소자들(S1, S2 및 S4 내지 Sn)은 턴오프 시킨다. 즉, 제1 내지 제3 클록 드라이버들(D1 내지 D4)을 활성화시켜 제1 내지 제3 펌프회로들을 동작시키고, 제3 펌프회로로부터 출력되는 전압만 공통 출력노드(OUT)로 출력시키기 위하여 제3 스위치 소자(S3)만 턴온 시킨다. 따라서, 제1 또는 제2 펌프회로들에서 출력된 전압이 공통 출력노드(OUT)로 전달되는 것을 방지하고, 제3 펌프회로에서 출력된 전압만 공통 출력노드(OUT)로 전달되도록 할 수 있다.
마지막 제n 펌프회로의 출력전압을 이용하는 경우, 고전압 생성회로(135)의 모든 펌프회로들(제1 내지 제n 펌프회로들)을 동작시키고, 제n 스위치 소자(Sn)만 턴온 시킨다. 이때, 나머지 제1 내지 제n-1 스위치 소자들(S1 내지 Sn-1)은 턴오프 시킨다. 즉, 제1 내지 제n 클록 드라이버들(D1 내지 Dn)을 활성화시켜 제1 내지 제n 펌프회로들을 동작시키고, 제n 펌프회로로부터 출력되는 전압만 공통 출력노드(OUT)로 출력시키기 위하여 제n 스위치 소자(Sn)만 턴온 시킨다. 따라서, 제1 내지 제n-1 펌프회로들 중에서 출력된 전압이 공통 출력노드(OUT)로 전달되는 것을 방지하고, 제n 펌프회로에서 출력된 전압만 공통 출력노드(OUT)로 전달할 수 있다.
도 8은 도 2의 고전압 스위치 회로를 설명하기 위한 블록도이다.
도 8을 참조하면, 고전압 스위치 회로(136)는 제1 내지 제n 선택신호들(SE1 내지 SEn)에 응답하여 공통 출력노드(OUT)에 인가된 전압을 내부회로로 전달하기 위한 전압(PUMPOUT)으로 출력한다.
상술한 바와 같이, 전압 생성 회로가 생성할 수 있는 가장 높은 레벨의 전압보다 낮은 레벨의 전압을 생성할 때, 모든 펌프회로들을 동작시키는 대신 일부 펌프회로들만 선택적으로 동작시켜 클록신호를 출력할 수 있으므로, 불필요한 펌핑동작이 수행되는 것을 방지할 수 있다. 따라서, 불필요한 전력이 소모되는 것을 방지할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
110: 메모리 셀 어레이 120 : 제어회로
130: 전압 생성 회로 131: 제1 디코더
132: 오실레이터 133: 클록 전달 회로
134: 제2 디코더 135: 고전압 생성회로
136: 고전압 스위치 회로 140: 로우 디코더
150: 페이지 버퍼그룹 160: 컬럼 선택 회로
170: 입출력 회로 180: 패스/페일 판단회로
22: 펌프회로 그룹 24: 스위치 회로

Claims (18)

  1. 프로그램, 리드 또는 소거 동작에 따라 내부동작신호를 출력하는 제어회로;
    클록신호에 따라 펌핑 동작을 수행하여 다양한 레벨을 갖는 고전압을 생성하기 위한 다수의 펌프회로들을 포함하는 고전압 생성 회로;
    상기 내부동작신호에 응답하여, 생성하고자 하는 전압레벨에 대응하는 수의 펌프회로들을 동작시키기 위한 인에이블 신호를 출력하는 디코더; 및
    상기 고전압과 기준전압을 비교하여 클록 인에이블 신호를 생성하고, 상기 클록 인에이블 신호와 상기 인에이블 신호에 따라 상기 클록신호를 상기 펌프회로들에 선택적으로 제공하는 클록 전달 회로를 포함하는 전압 생성 회로.
  2. 제1항에 있어서,
    상기 펌프회로들은 서로 직렬로 연결되며, 상기 선택적으로 제공된 클록신호에 응답하여 각각 서로 다른 레벨의 전압을 생성하는 전압 생성 회로.
  3. 제2항에 있어서,
    상기 펌프회로들 각각은, 상기 클록신호에 응답하여 이전 펌프회로가 생성한 고전압을 더 높은 레벨의 고전압으로 생성하는 전압 생성 회로.
  4. 제3항에 있어서,
    상기 펌프회로들 중, 첫 번째 펌프회로는 상기 클록신호에 응답하여 전원전압(Vcc)을 더 높은 레벨의 고전압으로 생성하는 전압 생성 회로.
  5. 제1항에 있어서,
    상기 클록 전달 회로는,
    상기 고전압 생성 회로에서 생성된 고전압과 상기 기준전압을 비교하여 상기 클록 인에이블 신호를 생성하는 비교회로; 및
    상기 클록 인에이블 신호 및 상기 인에이블 신호에 따라 각각 동작하여 상기 클록신호를 상기 펌프회로들에 제공하기 위한 다수의 클록 드라이버들을 포함하는 전압 생성 회로.
  6. 제5항에 있어서,
    상기 각각의 클록 드라이버는, 상기 클록 인에이블 신호 및 상기 인에이블 신호가 모두 하이일 때 활성화되어 상기 클록신호를 전달하고, 상기 클록 인에이블 신호 또는 상기 인에이블 신호 중 어느 하나라도 로우이면 비활성화되는 전압 생성 회로.
  7. 제6항에 있어서,
    상기 각각의 클록 드라이버는,
    상기 인에이블 신호에 응답하여 클록을 전달하는 제1 스위치;
    상기 클록 인에이블 신호에 응답하여 상기 제1 스위치로부터 전달된 상기 클록을 출력하는 제2 스위치;
    상기 인에이블 신호에 응답하여 상기 클록과 위상이 반대인 반전클록을 전달하는 제3 스위치; 및
    상기 클록 인에이블 신호에 응답하여 상기 제3 스위치로부터 전달된 상기 반전클록을 출력하는 제4 스위치를 포함하는 전압 생성 회로.
  8. 제5항에 있어서,
    상기 비교회로는, 상기 고전압 생성 회로에서 생성된 고전압이 상기 기준전압보다 높으면 상기 클록 인에이블 신호를 로우로 출력하여 레귤레이터 역할을 하는 전압 생성 회로.
  9. 제1항에 있어서,
    상기 클록신호를 생성하는 오실레이터를 더 포함하는 전압 생성 회로.
  10. 제1항에 있어서,
    상기 펌프회로들 각각은 하나의 펌프로 구현되거나, 두 개의 펌프들이 쌍을 이루어 구현되는 전압 생성 회로.
  11. 제10항에 있어서,
    상기 펌프는 하나 또는 다수의 스테이지(stage)를 포함하는 전압 생성 회로.
  12. 제11항에 있어서,
    상기 스테이지(stage)는 전압의 레벨을 상승시키기 위한 캐패시터와 다이오드로 이루어지는 하나의 단위 그룹인 전압 생성 회로.
  13. 클록신호를 생성하는 오실레이터;
    프로그램, 리드 또는 소거 동작에 따라 내부동작신호를 출력하는 제어회로;
    클록신호에 따라 펌핑 동작을 수행하여 다양한 레벨을 갖는 고전압을 생성하기 위한 다수의 펌프회로들을 포함하는 고전압 생성 회로;
    상기 내부동작신호에 응답하여, 상기 펌프회로들 중에서 생성하고자 하는 전압레벨에 대응하는 수의 펌프회로들을 동작시키기 위한 인에이블 신호를 출력하는 제1 디코더;
    상기 인에이블 신호에 따라 상기 클록신호를 상기 펌프회로들에 선택적으로 제공하는 클록 전달 회로;
    상기 인에이블 신호에 따라 선택신호를 출력하는 제2 디코더; 및
    상기 선택신호에 따라 상기 고전압 생성 회로에서 생성된 고전압을 내부회로에 전달하기 위한 고전압 스위치 회로를 포함하는 불휘발성 메모리 장치.
  14. 제13항에 있어서,
    상기 클록신호는 클록 및 상기 클록과 위상이 반대인 반전클록을 포함하는 불휘발성 메모리 장치.
  15. 제13항에 있어서,
    상기 펌프회로들은, 서로 직렬로 연결되며, 상기 클록신호가 활성화되면 각각 펌핑동작을 수행하여 다양한 레벨의 고전압을 생성하는 전압 생성 회로.
  16. 제13항에 있어서,
    상기 클록 전달 회로는,
    상기 인에이블 신호에 따라 각각 동작하여 상기 클록신호를 상기 펌프회로들에 제공하기 위한 다수의 클록 드라이버들; 및
    상기 고전압 생성 회로에서 생성된 고전압과 기준전압을 비교하여 상기 클록 드라이버들에 클록 인에이블 신호를 출력하는 비교회로를 포함하는 전압 생성 회로.
  17. 제16항에 있어서,
    상기 각각의 클록 드라이버는, 상기 클록 인에이블 신호 및 상기 인에이블 신호가 모두 하이일 때 활성화되어 상기 클록신호를 전달하고, 상기 클록 인에이블 신호 또는 상기 인에이블 신호 중 어느 하나라도 로우이면 비활성화되는 전압 생성 회로.
  18. 제13항에 있어서, 상기 고전압 스위치 회로는,
    상기 선택신호에 따라 상기 고전압 생성 회로에서 생성된 고전압을 상기 내부회로에 전달하기 위한 다수의 스위치들을 포함하는 전압 생성 회로.
KR1020100139184A 2010-12-30 2010-12-30 전압 생성 회로 및 이를 구비한 불휘발성 메모리 장치 KR20120077284A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020100139184A KR20120077284A (ko) 2010-12-30 2010-12-30 전압 생성 회로 및 이를 구비한 불휘발성 메모리 장치
US13/338,999 US8792290B2 (en) 2010-12-30 2011-12-28 Voltage generator and nonvolatile memory device including the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100139184A KR20120077284A (ko) 2010-12-30 2010-12-30 전압 생성 회로 및 이를 구비한 불휘발성 메모리 장치

Publications (1)

Publication Number Publication Date
KR20120077284A true KR20120077284A (ko) 2012-07-10

Family

ID=46380235

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100139184A KR20120077284A (ko) 2010-12-30 2010-12-30 전압 생성 회로 및 이를 구비한 불휘발성 메모리 장치

Country Status (2)

Country Link
US (1) US8792290B2 (ko)
KR (1) KR20120077284A (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140028621A (ko) * 2012-08-29 2014-03-10 에스케이하이닉스 주식회사 전압 발생 회로
KR20160097403A (ko) * 2015-02-06 2016-08-18 에스케이하이닉스 주식회사 내부 전압 생성 회로 및 그의 동작 방법
US10312791B1 (en) * 2018-07-02 2019-06-04 National Chiao Tung University Negative high-voltage generation device with multi-stage selection

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW423162B (en) 1997-02-27 2001-02-21 Toshiba Corp Power voltage supplying circuit and semiconductor memory including the same
JP3090097B2 (ja) * 1997-06-30 2000-09-18 日本電気株式会社 昇圧回路及びその制御方法
JP4263650B2 (ja) * 2004-03-31 2009-05-13 パナソニック株式会社 昇圧回路
KR100800139B1 (ko) 2005-06-24 2008-02-01 주식회사 하이닉스반도체 디엘엘 장치
KR101435164B1 (ko) * 2008-05-14 2014-09-02 삼성전자주식회사 고전압 발생회로 및 이를 포함하는 플래시 메모리 장치

Also Published As

Publication number Publication date
US8792290B2 (en) 2014-07-29
US20120169407A1 (en) 2012-07-05

Similar Documents

Publication Publication Date Title
US8625376B2 (en) Semiconductor memory device and method of operation the same
KR101139133B1 (ko) 반도체 메모리 장치 및 이의 동작 방법
JP4908064B2 (ja) 半導体集積回路装置
US8358540B2 (en) Access line dependent biasing schemes
US9390808B1 (en) Semiconductor memory device
US7414890B2 (en) Semiconductor device including a high voltage generation circuit and method of a generating high voltage
US20130194870A1 (en) Semiconductor memory device and method of operating the same
US8804391B2 (en) Semiconductor memory device and method of operating the same
US7564724B2 (en) Flash memory device
KR102152524B1 (ko) 반도체 기억장치, 및 nand형 플래시 메모리의 소거방법
US8897069B2 (en) Semiconductor memory device and operating method thereof
KR20120061574A (ko) 펌프회로 및 이를 구비한 반도체 메모리 장치
US9269443B2 (en) Semiconductor device and program fail cells
US20140169096A1 (en) Semiconductor memory device and operating method thereof
KR20120121166A (ko) 반도체 장치 및 이의 동작 방법
US20200402583A1 (en) Flash memory and method for controlling the same
US8547752B2 (en) Method of reading data in non-volatile memory device, and device thereof
KR20070033193A (ko) 펌핑 전압을 재충전하는 플래쉬 메모리 장치 및 그 펌핑전압 재충전 방법
KR101024152B1 (ko) 불휘발성 메모리 소자의 페이지 버퍼를 이용한 프로그램 검증 방법
JP2008052803A (ja) 不揮発性半導体記憶装置
KR20120077284A (ko) 전압 생성 회로 및 이를 구비한 불휘발성 메모리 장치
KR101150432B1 (ko) 반도체 메모리 장치 및 그 동작 방법
KR20140079913A (ko) 불휘발성 메모리 장치 및 이의 프로그램 방법
JP2021002415A (ja) 半導体装置およびその動作方法
KR20120037187A (ko) 반도체 메모리 장치 및 그의 동작 방법

Legal Events

Date Code Title Description
A201 Request for examination
E601 Decision to refuse application