KR20140079913A

KR20140079913A - 불휘발성 메모리 장치 및 이의 프로그램 방법

Info

Publication number: KR20140079913A
Application number: KR1020120149097A
Authority: KR
Inventors: 김세현
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2012-12-20
Filing date: 2012-12-20
Publication date: 2014-06-30

Abstract

불휘발성 메모리 장치 및 이의 프로그램 방법은 선택된 워드라인, 선택된 워드라인에 인접한 제1 및 제2 워드라인에는 패스전압보다 높은 플러스 패스전압을 인가하고, 선택된 워드라인, 제1 및 제2 워드라인을 제외한 워드라인들에 패스전압보다 낮은 마이너스 패스전압을 인가한다. 따라서 열 전자 주입으로 인한 프로그램 디스터번스 현상의 발생을 방지하면서 선택된 메모리 셀의 프로그램을 용이하게 할 수 있다.

Description

불휘발성 메모리 장치 및 이의 프로그램 방법{Nonvolatile memory device and programming method thereof}

본 발명은 전자기기에 관한 것으로, 보다 구체적으로는 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 프로그램 방법에 관한 것이다.

반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Non-volatile memory device)로 구분된다.

휘발성 메모리 장치는 쓰기 및 읽기 속도가 빠르지만 전원 공급이 차단되면 저장된 데이터가 소실된다. 불휘발성 메모리 장치는 쓰기 및 읽기 속도가 상대적으로 느리지만 전원 공급이 차단되더라도 저장된 데이터를 유지한다. 따라서 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위해 불휘발성 메모리 장치가 사용된다. 불휘발성 메모리 장치에는 ROM(Read-Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 플래시 메모리(Flash memory), PRAM(Phase-change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다. 플래시 메모리는 노어 타입과 낸드 타입으로 구분된다.

플래시 메모리는 데이터의 프로그램과 소거가 자유로운 RAM의 장점과 전원 공급이 차단되어도 저장된 데이터를 보존할 수 있는 ROM의 장점을 가진다. 플래시 메모리는 디지털 카메라, PDA(Personal Digital Assistant) 및 MP3 플레이어와 같은 휴대용 전자기기의 저장 매체로 널리 사용되고 있다.

다양한 원인들로 인해, 반도체 메모리 장치의 프로그램 동작이 페일된다.

반도체 메모리 장치가 높은 데이터 신뢰성을 갖도록 하는 것이 바람직하다.

본 발명의 실시예는 프로그램 디스터브 현상(program disturbance)의 발생을 방지할 수 있는 불휘발성 메모리 장치 및 이의 프로그램 방법을 제공한다.

본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 프로그램 방법은 선택된 워드라인에 프로그램전압을 인가하고, 상기 선택된 워드라인과 소스 셀렉트 라인 방향으로 인접한 제1 워드라인 및 상기 선택된 워드라인과 드레인 셀렉트 라인 방향으로 인접한 제2 워드라인에 플러스 패스전압을 인가하고, 상기 선택된 워드라인, 상기 제1 및 제2 워드라인을 제외한 워드라인들에 마이너스 패스전압을 인가하는 단계를 포함하되, 상기 플러스 패스전압은 프로그램 동작 시 비선택된 워드라인들에 인가하는 패스전압보다 크고, 상기 마이너스 패스전압은 상기 패스전압보다 작은 것을 특징으로 한다.

본 발명의 다른 실시예에 따른 불휘발성 메모리 장치의 프로그램 방법은 선택된 워드라인에 프로그램전압을 인가하고, 상기 선택된 워드라인과 소스 셀렉트 라인 방향으로 인접한 제1 워드라인 및 상기 선택된 워드라인과 드레인 셀렉트 라인 방향으로 인접한 제2 워드라인에 플러스 패스전압을 인가하고, 상기 소스 셀렉트 라인에 두 번째로 인접한 워드라인과 상기 제1 워드라인 사이의 제3 워드라인들에 패스전압을 인가하고, 상기 선택된 워드라인, 상기 제1 및 제2 워드라인, 상기 제3 워드라인들을 제외한 워드라인들에 마이너스 패스전압을 인가하는 단계를 포함하되, 상기 플러스 패스전압은 프로그램 동작 시 비선택된 워드라인들에 인가하는 상기 패스전압보다 크고, 상기 마이너스 패스전압은 상기 패스전압보다 작은 것을 특징으로 한다.

본 발명의 또 다른 실시예에 따른 불휘발성 메모리 장치의 프로그램 방법은 선택된 워드라인에 프로그램전압을 인가하고, 상기 선택된 워드라인과 소스 셀렉트 라인 방향으로 인접한 제1 워드라인, 상기 선택된 워드라인과 드레인 셀렉트 라인 방향으로 인접한 제2 워드라인, 상기 제1 워드라인과 소스 셀렉트 라인 방향으로 인접한 제3 워드라인, 및 상기 제2 워드라인과 드레인 셀렉트 라인 방향으로 인접한 제4 워드라인에 플러스 패스전압을 인가하고, 상기 선택된 워드라인, 상기 제1 내지 제4 워드라인을 제외한 워드라인들에 마이너스 패스전압을 인가하는 단계를 포함하되, 상기 플러스 패스전압은 프로그램 동작 시 비선택된 워드라인들에 인가하는 패스전압보다 크고, 상기 마이너스 패스전압은 상기 패스전압보다 작은 것을 특징으로 한다.

본 발명의 또 다른 실시예에 따른 불휘발성 메모리 장치의 프로그램 방법은 선택된 워드라인에 프로그램전압을 인가하고, 상기 선택된 워드라인과 소스 셀렉트 라인 방향으로 인접한 제1 워드라인, 상기 선택된 워드라인과 드레인 셀렉트 라인 방향으로 인접한 제2 워드라인, 상기 제1 워드라인과 소스 셀렉트 라인 방향으로 인접한 제3 워드라인, 및 상기 제2 워드라인과 드레인 셀렉트 라인 방향으로 인접한 제4 워드라인에 플러스 패스전압을 인가하고, 상기 소스 셀렉트 라인에 두 번째로 인접한 워드라인과 상기 제3 워드라인 사이의 제5 워드라인들에 패스전압을 인가하고, 상기 선택된 워드라인, 상기 제1 내지 제4 워드라인, 상기 제5 워드라인들을 제외한 워드라인들에 마이너스 패스전압을 인가하는 단계를 포함하되, 상기 플러스 패스전압은 프로그램 동작 시 비선택된 워드라인들에 인가하는 상기 패스전압보다 크고, 상기 마이너스 패스전압은 상기 패스전압보다 작은 것을 특징으로 한다.

본 발명의 일 실시예에 따른 불휘발성 메모리 장치는 워드라인들과 연결된 메모리 셀들을 포함하는 메모리 어레이, 프로그램 동작시 프로그램 전압, 플러스 패스전압, 패스전압, 및 마이너스 패스전압을 발생하도록 구성된 전압발생기, 및 상기 프로그램 전압, 상기 플러스 패스전압, 상기 패스전압, 및 상기 마이너스 패스전압을 제공받고, 로우 어드레스에 응답하여 상기 워드라인들 중 어느 하나를 선택하도록 구성된 로우 디코더를 포함하되, 상기 로우 디코더는 선택된 워드라인에 프로그램전압을 인가하고, 상기 선택된 워드라인과 소스 셀렉트 라인 방향으로 인접한 제1 워드라인 및 상기 선택된 워드라인과 드레인 셀렉트 라인 방향으로 인접한 제2 워드라인에 플러스 패스전압을 인가하고, 상기 선택된 워드라인, 상기 제1 및 제2 워드라인을 제외한 워드라인들에 마이너스 패스전압을 인가하고, 상기 플러스 패스전압은 프로그램 동작 시 비선택된 워드라인들에 인가하는 상기 패스전압보다 크고, 상기 마이너스 패스전압은 상기 패스전압보다 작은 것을 특징으로 한다.

본 발명의 다른 실시예에 따른 불휘발성 메모리 장치는 워드라인들과 연결된 메모리 셀들을 포함하는 메모리 어레이, 프로그램 동작시 프로그램 전압, 플러스 패스전압, 패스전압, 및 마이너스 패스전압을 발생하도록 구성된 전압발생기, 및 상기 프로그램 전압, 상기 플러스 패스전압, 상기 패스전압, 및 상기 마이너스 패스전압을 제공받고, 로우 어드레스에 응답하여 상기 워드라인들 중 어느 하나를 선택하도록 구성된 로우 디코더를 포함하되, 상기 로우 디코더는 선택된 워드라인에 프로그램전압을 인가하고, 상기 선택된 워드라인과 소스 셀렉트 라인 방향으로 인접한 제1 워드라인 및 상기 선택된 워드라인과 드레인 셀렉트 라인 방향으로 인접한 제2 워드라인에 플러스 패스전압을 인가하고, 상기 소스 셀렉트 라인에 두 번째로 인접한 워드라인과 상기 제1 워드라인 사이의 제3 워드라인들에 패스전압을 인가하고, 상기 선택된 워드라인, 상기 제1 및 제2 워드라인, 상기 제3 워드라인들을 제외한 워드라인들에 마이너스 패스전압을 인가하고, 상기 플러스 패스전압은 프로그램 동작 시 비선택된 워드라인들에 인가하는 상기 패스전압보다 크고, 상기 마이너스 패스전압은 상기 패스전압보다 작은 것을 특징으로 한다.

본 발명의 또 다른 실시예에 따른 불휘발성 메모리 장치는 워드라인들과 연결된 메모리 셀들을 포함하는 메모리 어레이, 프로그램 동작시 프로그램 전압, 플러스 패스전압, 패스전압, 및 마이너스 패스전압을 발생하도록 구성된 전압발생기, 및 상기 프로그램 전압, 상기 플러스 패스전압, 상기 패스전압, 및 상기 마이너스 패스전압을 제공받고, 로우 어드레스에 응답하여 상기 워드라인들 중 어느 하나를 선택하도록 구성된 로우 디코더를 포함하되, 상기 로우 디코더는 선택된 워드라인에 프로그램전압을 인가하고, 상기 선택된 워드라인과 소스 셀렉트 라인 방향으로 인접한 제1 워드라인, 상기 선택된 워드라인과 드레인 셀렉트 라인 방향으로 인접한 제2 워드라인, 상기 제1 워드라인과 소스 셀렉트 라인 방향으로 인접한 제3 워드라인, 및 상기 제2 워드라인과 드레인 셀렉트 라인 방향으로 인접한 제4 워드라인에 플러스 패스전압을 인가하고, 상기 선택된 워드라인, 상기 제1 내지 제4 워드라인을 제외한 워드라인들에 마이너스 패스전압을 인가하고, 상기 플러스 패스전압은 프로그램 동작 시 비선택된 워드라인들에 인가하는 상기 패스전압보다 크고, 상기 마이너스 패스전압은 상기 패스전압보다 작은 것을 특징으로 한다.

본 발명의 또 다른 실시예에 따른 불휘발성 메모리 장치는 워드라인들과 연결된 메모리 셀들을 포함하는 메모리 어레이, 프로그램 동작시 프로그램 전압, 플러스 패스전압, 패스전압, 및 마이너스 패스전압을 발생하도록 구성된 전압발생기, 및 상기 프로그램 전압, 상기 플러스 패스전압, 상기 패스전압, 및 상기 마이너스 패스전압을 제공받고, 로우 어드레스에 응답하여 상기 워드라인들 중 어느 하나를 선택하도록 구성된 로우 디코더를 포함하되, 상기 로우 디코더는 선택된 워드라인에 프로그램전압을 인가하고, 상기 선택된 워드라인과 소스 셀렉트 라인 방향으로 인접한 제1 워드라인, 상기 선택된 워드라인과 드레인 셀렉트 라인 방향으로 인접한 제2 워드라인, 상기 제1 워드라인과 소스 셀렉트 라인 방향으로 인접한 제3 워드라인, 및 상기 제2 워드라인과 드레인 셀렉트 라인 방향으로 인접한 제4 워드라인에 플러스 패스전압을 인가하고, 상기 소스 셀렉트 라인에 두 번째로 인접한 워드라인과 상기 제3 워드라인 사이의 제5 워드라인들에 패스전압을 인가하고, 상기 선택된 워드라인, 상기 제1 내지 제4 워드라인, 상기 제5 워드라인들을 제외한 워드라인들에 마이너스 패스전압을 인가하고, 상기 플러스 패스전압은 프로그램 동작 시 비선택된 워드라인들에 인가하는 상기 패스전압보다 크고, 상기 마이너스 패스전압은 상기 패스전압보다 작은 것을 특징으로 한다.

프로그램 동작 시 채널 부스팅에 의해 채널 전압이 높아진다. 이로 인해 열 전자 주입(Hot Carrier Injection)이 발생하여 프로그램 디스터브 현상이 발생한다. 본 발명의 실시예에 따른 불휘발성 메모리 장치 및 이의 프로그램 방법에 의하면 선택된 워드라인, 선택된 워드라인에 인접한 제1 및 제2 워드라인을 제외한 워드라인들에 패스전압보다 낮은 마이너스 패스전압을 인가함으로써 선택된 메모리 셀이 포함된 셀 스트링의 전체 채널 부스팅 레벨은 낮춘다. 따라서 열 전자 주입으로 인한 프로그램 디스터번스 현상의 발생을 방지할 수 있다.

또한, 제1 및 제2 워드라인에는 패스전압보다 높은 플러스 패스전압을 인가함으로써 선택된 메모리 셀에 인접한 채널의 부스팅 레벨을 높인다. 이에 따라 선택된 메모리 셀의 프로그램을 용이하게 할 수 있다.

도 1은 본 발명의 실시예에 따른 불휘발성 메모리 장치를 설명하기 위한 블록도이다.
도 2는 도 1에 도시된 메모리 블록을 설명하기 위한 회로도이다.
도 3은 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 프로그램 방법을 설명하기 위한 흐름도이다.
도 4는 도 3의 단계 220을 설명하기 위한 타이밍도이다.
도 5는 본 발명의 다른 실시예에 따른 불휘발성 메모리 장치의 프로그램 방법을 설명하기 위한 흐름도이다.
도 6은 도 5의 단계 320을 설명하기 위한 타이밍도이다.
도 7은 본 발명의 또 다른 실시예에 따른 불휘발성 메모리 장치의 프로그램 방법을 설명하기 위한 흐름도이다.
도 8은 도 7의 단계 420을 설명하기 위한 타이밍도이다.
도 9는 본 발명의 또 다른 실시예에 따른 불휘발성 메모리 장치의 프로그램 방법을 설명하기 위한 흐름도이다.
도 10은 도 9의 단계 520을 설명하기 위한 타이밍도이다.
도 11은 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 12는 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다.
도 13은 본 발명의 실시예에 따른 플래시 메모리 장치를 포함한 컴퓨팅 시스템을 간략히 보여주는 블록도이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.

도 1은 본 발명의 실시예에 따른 불휘발성 메모리 장치를 설명하기 위한 회로도이다. 도 2는 도 1에 도시된 메모리 블록을 설명하기 위한 회로도이다.

본 발명의 실시예에 따른 불휘발성 메모리 장치는 다수의 메모리 블록들(110MB)을 포함하는 메모리 어레이(110), 메모리 블록(110MB)의 선택된 페이지에 포함된 메모리 셀들의 프로그램 동작을 수행하도록 구성된 동작 회로(130, 140, 150, 160, 170, 180), 동작 회로(130, 140, 150, 160, 170, 180)를 제어하도록 구성된 제어 회로(120)를 포함한다. NAND 플래시 메모리 장치의 경우, 동작 회로는 전압 공급 회로(135), 페이지 버퍼 그룹(150), 컬럼 선택 회로(160), 입출력 회로(170) 및 패스/페일 체크 회로(180)를 포함한다.

메모리 어레이(110)는 복수의 메모리 블록들(110MB)을 포함한다.

도 2를 참조하면, 각각의 메모리 블록은 비트라인들(BLe1~BLek, BLo1~BLok)과 공통 소스 라인(CSL) 사이에 연결된 다수의 스트링들(STe1~STek, STo1~STok)을 포함한다. 즉, 스트링들(STe1~STok)은 대응하는 비트 라인들(BLe1~BLok)과 각각 연결되고 공통 소스 라인(CSL)과 공통으로 연결된다. 각각의 스트링(STe1)은 소스가 공통 소스 라인(CSL)에 연결되는 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(C0e1~Cne1), 그리고 드레인이 비트라인(BLe1)에 연결되는 드레인 셀렉트 트랜지스터(DST)를 포함한다. 메모리 셀들(C0e1~Cne1)은 셀렉트 트랜지스터들(SST, DST) 사이에 직렬로 연결된다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(C0e1~Cne1)의 게이트들은 워드라인들(WL0~WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다.

낸드 플래시 메모리 장치에서 메모리 블록에 포함된 메모리 셀들은 물리적 페이지 단위 또는 논리적 페이지 단위로 구분할 수 있다. 예를 들어, 하나의 워드라인(예, WL0)에 연결된 메모리 셀들(C0e1~C0ek, C0o1~C0ok)이 하나의 물리적 페이지(PAGE0)를 구성한다. 또한, 하나의 워드라인(예, WL0)에 연결된 짝수 번째 메모리 셀들(C0e1~C0ek)이 하나의 이븐 물리적 페이지를 구성하고, 홀수 번째 메모리 셀들(C0o1~C0ok)이 하나의 오드 물리적 페이지를 구성할 수 있다. 이러한 페이지(또는, 이븐 페이지와 오드 페이지)는 프로그램 동작의 기본 단위가 된다.

다시, 도 1 및 도 2를 참조하면, 제어 회로(120)는 외부로부터 입출력 회로(170)를 통해 입력되는 명령 신호(CMD)에 응답하여 프로그램 동작 및 검증 동작을 수행하기 위해 필요한 전압을 생성하기 위한 전압 제어 신호(VCON)를 출력하고, 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들(PB1~PBk)을 제어하기 위한 PB 제어 신호들(PBCON)을 출력한다. 또한, 제어 회로(120)는 입출력 회로(170)를 통해 외부로부터 입력되는 어드레스 신호(ADD)에 응답하여 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력한다. 입력되는 칩 인에이블 신호(/CE), 쓰기 인에이블 신호(/WE), 독출 인에이블 신호(/RE), 그 밖의 외부 제어 신호는 타이밍 제어에 사용된다.

전압 공급 회로(135)는 제어 회로(120)의 전압 제어 신호(VCON)에 응답하여 메모리 셀들의 프로그램 동작에 필요한 동작 전압들(예, Vpgm, Vpass+, Vpass, Vpass-, Vvfy, Vdsl, Vssl, Vcsl)을 선택된 메모리 블록의 드레인 셀렉트 라인(DSL), 워드라인들(WL0~WLn) 및 소스 셀렉트 라인(SSL)를 포함하는 로컬 라인들로 공급한다. 이러한 전압 공급 회로(135)는 전압 생성 회로(130) 및 로우 디코더(140)를 포함한다.

전압 생성 회로(130)는 제어 회로(120)의 전압 제어 신호(VCON)에 응답하여 메모리 셀들의 프로그램 동작에 필요한 동작 전압들(예, Vpgm, Vpass+, Vpass, Vpass-, Vvfy, Vdsl, Vssl, Vcsl)을 글로벌 라인들로 출력한다. 전압 생성 회로(130)는 선택된 페이지의 메모리 셀들에 인가하기 위한 프로그램 전압(Vpgm) 및 비선택된 메모리 셀들에 인가하기 위한 패스 전압들(Vpass+, Vpass, Vpass-)을 글로벌 라인들로 출력한다. 패스 전압들 중 플러스 패스전압(Vpass+)은 패스전압(Vpass) 보다 크고, 마이너스 패스전압(Vpass-)은 패스전압(Vpass)보다 작다. 프로그램 동작 시 비선택된 메모리 셀들에 패스 전압(Vpass)을 인가하면 메모리 셀이 턴온된다. 마이너스 패스전압(Vpass-)은 패스 전압(Vpass) 보다 작지만(예: 5V), 마이너스 패스전압(Vpass-)을 메모리 셀에 인가하면 메모리 셀을 턴온시킬 수 있다. 실시예로서, 마이너스 패스전압(Vpass-)은 2비트 멀티 레벨 셀의 프로그램 동작 시 가장 높은 검증전압(PV3) 보다 더 클 수 있다.

로우 디코더(140)는 제어 회로(120)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 생성 회로(130)에서 글로벌 라인들로 출력된 동작 전압들이 메모리 어레이(110)에서 선택된 메모리 블록(110MB)의 로컬 라인들(DSL, WL0~WLn, SSL)로 전달될 수 있도록 글로벌 라인들과 로컬 라인들(DSL, WL0~WLn, SSL)을 연결한다. 이로써, 선택된 셀(예, C0e1)과 연결된 로컬 워드라인(예, WL0)에는 전압 생성 회로(130)로부터 글로벌 워드라인을 통해 프로그램 전압(Vpgm)이 인가된다. 그리고, 선택되지 않은 셀들(C1e1~Cne1)과 연결된 로컬 워드라인들(예, WL1~WLn)에는 전압 생성 회로(130)로부터 글로벌 워드라인들을 통해 패스 전압들(Vpass+, Vpass, Vpass-)이 인가된다.

일 실시예로서, 로우 디코더(140)는 선택된 워드라인에 프로그램전압(Vpgm)을 인가하고, 선택된 워드라인과 소스 셀렉트 라인(SSL) 방향으로 인접한 제1 워드라인 및 선택된 워드라인과 드레인 셀렉트 라인(DSL) 방향으로 인접한 제2 워드라인에 플러스 패스전압(Vpass+)을 인가하고, 선택된 워드라인, 제1 및 제2 워드라인을 제외한 워드라인들에 마이너스 패스전압(Vpass-)을 인가하도록 구성된다. 이때 로우 디코더(140)는 모든 워드라인들에 마이너스 패스전압(Vpass-)을 인가한 후에 선택된 워드라인, 제1 및 제2 워드라인에는 플러스 패스전압(Vpass+)을 인가하고, 그 후 선택된 워드라인에 프로그램전압(Vpgm)을 인가할 수 있다.

다른 실시예로서, 로우 디코더(140)는 선택된 워드라인에 프로그램전압(Vpgm)을 인가하고, 선택된 워드라인과 소스 셀렉트 라인 방향으로 인접한 제1 워드라인 및 선택된 워드라인과 드레인 셀렉트 라인 방향으로 인접한 제2 워드라인에 플러스 패스전압(Vpass+)을 인가하고, 소스 셀렉트 라인(SSL)에 두 번째로 인접한 워드라인과 제1 워드라인 사이의 제3 워드라인들에 패스전압(Vpass)을 인가하고, 선택된 워드라인, 제1 및 제2 워드라인, 제3 워드라인들을 제외한 나머지 워드라인들에 마이너스 패스전압(Vpass-)을 인가한다. 이때 로우 디코더(140)는 모든 워드라인들에 마이너스 패스전압(Vpass-)을 인가한 후에, 선택된 워드라인, 제1 및 제2 워드라인, 제3 워드라인들에 패스전압(Vpass)을 인가하고, 그 후 선택된 워드라인, 제1 및 제2 워드라인에 플러스 패스전압(Vpass+)을 인가하고, 그 다음 선택된 워드라인에 프로그램전압(Vpgm)을 인가할 수 있다.

또 다른 실시예로서, 로우 디코더(140)는 선택된 워드라인에 프로그램전압(Vpgm)을 인가하고, 선택된 워드라인과 소스 셀렉트 라인 방향으로 인접한 제1 워드라인, 선택된 워드라인과 드레인 셀렉트 라인 방향으로 인접한 제2 워드라인, 제1 워드라인과 소스 셀렉트 라인 방향으로 인접한 제3 워드라인, 제2 워드라인과 드레인 셀렉트 라인 방향으로 인접한 제4 워드라인에 플러스 패스전압(Vpass+)을 인가하고, 선택된 워드라인, 제1 내지 제4 워드라인들을 제외한 나머지 워드라인들에 마이너스 패스전압(Vpass-)을 인가한다. 이때, 로우 디코더(140)는 모든 워드라인들에 마이너스 패스전압(Vpass-)을 인가한 후에, 선택된 워드라인, 제1 내지 제4 워드라인에 플러스 패스전압(Vpass+)을 인가하고, 그 다음 선택된 워드라인에 프로그램전압(Vpgm)을 인가할 수 있다.

또 다른 실시예로서, 로우 디코더(140)는 선택된 워드라인에 프로그램전압(Vpgm)을 인가하고, 선택된 워드라인과 소스 셀렉트 라인 방향으로 인접한 제1 워드라인, 선택된 워드라인과 드레인 셀렉트 라인 방향으로 인접한 제2 워드라인, 제1 워드라인과 소스 셀렉트 라인 방향으로 인접한 제3 워드라인, 및 제2 워드라인과 드레인 셀렉트 라인 방향으로 인접한 제4 워드라인에 플러스 패스전압(Vpass+)을 인가하고, 소스 셀렉트 라인(SSL)에 두 번째로 인접한 워드라인과 제3 워드라인 사이의 제5 워드라인들에 패스전압(Vpass)을 인가하고, 선택된 워드라인, 제1 내지 제4 워드라인, 제5 워드라인들을 제외한 나머지 워드라인들에 마이너스 패스전압(Vpass-)을 인가한다. 이때, 로우 디코더(140)는 모든 워드라인들에 마이너스 패스전압(Vpass-)을 인가하고, 선택된 워드라인, 제1 내지 제4 워드라인, 제5 워드라인들에 패스전압(Vpass)을 인가하고, 선택된 워드라인 및 제1 내지 제4 워드라인에 플러스 패스전압(Vpass+)을 인가하고, 선택된 워드라인에 프로그램전압(Vpgm)을 인가할 수 있다.

페이지 버퍼 그룹들(150)은 비트라인들(BLe1~BLek, BLo1~BLok)을 통해 메모리 어레이(110)와 연결되는 다수의 페이지 버퍼들(PB1~PBk)을 각각 포함한다. 페이지 버퍼 그룹(150)의 페이지 버퍼들(PB1~PBk)은 제어 회로(120)의 PB 제어 신호(PBCON)에 응답하여 메모리 셀들(C0e1~C0ek 또는 C0o1~C0ok)에 데이터를 저장하기 위하여 입력되는 데이터에 따라 비트라인들(BLe1~BLek 또는 BLo1~BLok)을 선택적으로 프리차지하거나, 메모리 셀들(C0e1~C0ek 또는 C0o1~C0ok)에 프로그램한 데이터를 검증하기 위하여 비트라인들(BLe1~BLek 또는 BLo1~BLok)의 전압을 센싱한다.

예를 들어, 메모리 셀(C0e1)에 저장하기 위해 프로그램 데이터(예, '0' 데이터)가 페이지 버퍼(PB1)로 입력되면, 프로그램 동작에서 페이지 버퍼(PB1)는 프로그램 데이터가 저장되는 메모리 셀(C0e1)의 비트라인(BLe1)에 프로그램 허용 전압(예, 접지 전압)을 인가한다. 그 결과, 메모리 셀(C0e1)의 문턱전압은 프로그램 동작에서 워드라인(WL0)에 인가되는 프로그램 전압(Vpgm)과 비트라인(BLe1)에 인가되는 프로그램 허용 전압에 의해 상승한다. 그리고, 메모리 셀(C0e1)에 저장하기 위해 소거 데이터(예, '1' 데이터)가 페이지 버퍼(PB1)로 입력되면, 프로그램 동작에서 페이지 버퍼(PB1)는 소거 데이터가 저장되는 메모리 셀(C0e1)의 비트라인(BLe1)에 프로그램 금지 전압(예, 전원 전압)을 인가한다. 그 결과, 프로그램 동작에서 워드라인(WL0)에 프로그램 전압(Vpgm)이 인가되더라도 비트라인(BLe1)에 인가되는 프로그램 금지 전압에 의해 메모리 셀(C0e1)의 문턱전압은 상승하지 않는다. 이렇게 문턱전압이 서로 달라짐에 따라, 메모리 셀에는 서로 다른 데이터가 저장될 수 있다.

한편, 검증 동작에서, 페이지 버퍼 그룹(150)은 이븐 비트라인들(BLe1~BLek)과 오드 비트라인들(BLo1~BLok) 중 선택된 비트라인들(예, BLe1~BLek)을 모두 프리차지하고 비선택 비트라인들(예, BLo1~BLok)을 모두 디스차지한다. 그리고, 전압 공급 회로(135)로부터 선택된 워드라인(WL0)에 검증전압(Vvfy)이 인가되면, 프로그램 데이터가 저장된 메모리 셀들의 비트라인들은 프리차지 상태를 유지하고, 소거 데이터가 저장된 메모리 셀들의 비트라인들은 디스차지된다. 페이지 버퍼 그룹(150)은 비트라인들(BLe1~BLek)의 전압 변화를 센싱하고, 센싱 결과에 대응하는 메모리 셀들의 데이터를 래치한다.

컬럼 선택 회로(160)는 제어 회로(120)에서 출력된 컬럼 어드레스 신호(CADD)에 응답하여 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들(PB1~PBk)을 선택한다. 즉, 컬럼 선택 회로(160)는 메모리 셀들에 저장될 데이터를 컬럼 어드레스 신호(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB1~PBk)로 전달한다.

입출력 회로(170)는 프로그램 동작 시 메모리 셀들에 저장하기 위해 외부로부터 입력된 데이터를 페이지 버퍼 그룹(150)으로 입력하기 위하여 제어 회로(120)의 제어에 따라 데이터를 컬럼 선택 회로(160)에 전달한다. 컬럼 선택 회로(160)는 입출력 회로(170)로부터 전달된 데이터를 앞서 설명한 방식에 따라 페이지 버퍼 그룹(150)의 페이지 버퍼들(PB1~PBk)로 전달하면 페이지 버퍼들(PB1~PBk)은 입력된 데이터를 내부의 래치 회로에 저장한다.

패스/페일 체크 회로(180)는 프로그램 동작 후에 실시되는 프로그램 검증 동작에서 페이지 버퍼들(PB1~PBk)로부터 각각 출력되는 비교 결과 신호들에 응답하여 패스/페일 신호(PFS)를 출력한다. 구체적으로 설명하면, 프로그램 검증 동작에서 메모리 셀의 문턱전압과 목표 전압을 비교하고 그 결과값이 페이지 버퍼들(PB1~PBk)의 내부 래치 회로에 래치된다. 그리고, 래치된 비교 결과 신호들은 패스/페일 체크 회로(180)로 출력된다. 패스/페일 체크 회로(180)는 비교 결과 신호들에 응답하여 프로그램 동작의 완료 여부를 나타내는 패스/페일 신호(PFS)를 제어 회로(120)로 출력한다. 제어 회로(120)는 패스/페일 신호(PFS)에 응답하여 프로그램 데이터가 저장되는 메모리 셀들 중 문턱전압이 목표 전압보다 낮은 메모리 셀이 존재하는지를 판단하고, 그 결과에 따라 프로그램 동작의 재실시 여부를 결정한다.

도 3은 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 프로그램 방법을 설명하기 위한 흐름도이다.

도 3을 참조하면, 프로그램 동작 실시횟수(i)를 초기값 '0'으로 설정한다(S210).

그 다음, 선택된 워드라인(WLk)에 프로그램전압(Vpgm)을 인가하고, 선택된 워드라인과 소스 셀렉트 라인 방향으로 인접한 제1 워드라인(WLk-1) 및 선택된 워드라인과 드레인 셀렉트 라인 방향으로 인접한 제2 워드라인(WLk+1)에 플러스 패스전압(Vpass+)을 인가하고, 선택된 워드라인, 제1 및 제2 워드라인을 제외한 워드라인들(WL0~WLk-2, WLk+2~WLn)에 마이너스 패스전압(Vpass-)을 인가한다(S220).

워드라인들에 전압을 인가하는 순서는 한정되지 않는다. 워드라인들에 대한 전압 인가는 동시에 수행될 수 있고 또는 시간 차를 가지고 수행될 수 있다.

다음으로, 프로그램 검증동작을 실시한다(S230). 프로그램 동작 실시 결과 메모리 셀들의 문턱전압이 검증전압 이상으로 상승된 경우에는 검증동작이 패스된다.

검증동작이 패스되지 않은 경우에는 프로그램전압(Vpgm)을 스텝전압(Vstep)만큼 상승시킨다(S240).

프로그램 동작 실시횟수(i)를 '1' 증가시킨다(S250).

프로그램 동작 실시횟수(i)가 최대값인지를 확인한다(S260). 프로그램 동작 실시횟수(i)가 최대값이 아닌 경우에는 단계 220으로 돌아가서 워드라인들에 전압을 인가한다.

프로그램 동작 실시횟수(i)가 최대값인 경우에는 프로그램 동작을 실시한 메모리 셀이 포함된 메모리 블록을 페일처리하고(S270), 동작을 종료한다.

선택된 워드라인에 인접한 제1 및 제2 워드라인에 패스전압보다 높은 플러스 패스전압을 인가함으로써 선택된 메모리 셀의 채널 부스팅 레벨을 높인다. 이에 따라 선택된 메모리 셀의 프로그램이 용이해진다. 선택된 워드라인, 제1 및 제2 워드라인을 제외한 워드라인들에는 패스전압보다 낮은 마이너스 패스전압을 인가함으로써 선택된 메모리 셀이 포함된 셀 스트링의 전체 채널 부스팅 레벨은 낮춘다. 따라서 열 전자 주입(Hot Carrier Injecton)으로 인한 프로그램 디스터번스 현상의 발생을 방지할 수 있다.

일반적으로 메모리 셀의 프로그램 동작은 워드라인들에 동작전압을 인가하기 전에 비트라인의 전위를 설정(set up)하는 단계 등 여러 단계를 포함하지만, 이 부분은 본 발명의 특징이 아니기 때문에 기재를 생략하였다.

도 4는 도 3의 단계 220을 설명하기 위한 타이밍도이다.

도 4를 참조하면, 단계 220에서 선택된 워드라인(WLk)에 프로그램전압(Vpgm)을 인가하고, 제1 및 제2 워드라인(WLk-1, WLk+1)에 플러스 패스전압(Vpass+)을 인가하고, 선택된 워드라인, 제1 및 제2 워드라인을 제외한 워드라인들(WL0~WLk-2, WLk+2, WLn)에 마이너스 패스전압을 인가할 때, 모든 워드라인들(WL0~WLn)에 마이너스 패스전압(Vpass-)을 인가한다.

그 다음, 선택된 워드라인(WLk), 제1 및 제2 워드라인(WLk-1, WLk+1)에 플러스 패스전압(Vpass+)을 인가한다.

마지막으로, 선택된 워드라인(WLk)에 프로그램전압(Vpgm)을 인가한다.

이와 같이 워드라인들에 전압을 인가함으로써, 워드라인의 전압레벨이 각 동작전압 레벨에 도달하는데 소요되는 시간을 단축시킬 수 있다.

도 5는 본 발명의 다른 실시예에 따른 불휘발성 메모리 장치의 프로그램 방법을 설명하기 위한 흐름도이다.

본 발명의 다른 실시예에 따른 불휘발성 메모리 장치의 프로그램 방법은 워드라인들에 동작전압을 인가하는 단계(S220)를 제외하고는 도 3에 도시된 불휘발성 메모리 장치의 프로그램 방법과 유사하다.

도 5을 참조하면, 본 발명의 다른 실시예에 따른 불휘발성 메모리 장치의 프로그램 방법에서는 선택된 워드라인(WLk)에 프로그램전압(Vpgm)을 인가하고, 선택된 워드라인과 소스 셀렉트 라인 방향으로 인접한 제1 워드라인(WLk-1) 및 선택된 워드라인과 드레인 셀렉트 라인 방향으로 인접한 제2 워드라인(WLk+1)에 플러스 패스전압(Vpass+)을 인가하고, 소스 셀렉트 라인에 두 번째로 인접한 워드라인(WL1)과 제1 워드라인(WLk-1) 사이의 제3 워드라인들(WL2~WLk-2)에 패스전압(Vpass)을 인가하고, 선택된 워드라인, 제1 및 제2 워드라인, 제3 워드라인들을 제외한 워드라인들(WL0~WL1, WLk+2~WLn)에 마이너스 패스전압(Vpass-)을 인가한다(S320).

프로그램 동작은 소스 셀렉트 라인에 인접한 워드라인부터 실시된다. 소스 셀렉트 라인에 두 번째로 인접한 워드라인(WL1)과 제1 워드라인(WLk-1) 사이의 제3 워드라인들(WL2~WLk-2)은 이미 프로그램 동작이 실시된 워드라인들이다. 도 3에서 설명한 프로그램 동작 방법과 비교하여, 제3 워드라인들(WL2~WLk-2)에 마이너스 패스전압(Vpass-) 보다 큰 패스전압(Vpass)을 인가함으로써 인접영역의 채널 부스팅 레벨을 더 높일 수 있다.

도 6은 도 5의 단계 320을 설명하기 위한 타이밍도이다.

도 6을 참조하면, 단계 320에서 선택된 워드라인(WLk)에 프로그램전압(Vpgm)을 인가하고, 제1 및 제2 워드라인(WLk-1, WLk+1)에 플러스 패스전압(Vpass+)을 인가하고, 제3 워드라인들(WL2~WLk-2)에 패스전압(Vpass)을 인가하고, 선택된 워드라인, 제1 및 제2 워드라인, 제3 워드라인들을 제외한 워드라인들(WL0~WL1, WLk+2~WLn)에 마이너스 패스전압(Vpass-)을 인가할 때, 모든 워드라인들(WL0~WLn)에 마이너스 패스전압(Vpass-)을 인가한다.

그 다음, 선택된 워드라인(WLk), 제1 및 제2 워드라인(WLk-1, WLk+1), 제3 워드라인들(WL2~WLk-2)에 패스전압(Vpass)을 인가한다.

도 7은 본 발명의 또 다른 실시예에 따른 불휘발성 메모리 장치의 프로그램 방법을 설명하기 위한 흐름도이다.

본 발명의 또 다른 실시예에 따른 불휘발성 메모리 장치의 프로그램 방법 또한 워드라인들에 동작전압을 인가하는 단계(S220)를 제외하고는 도 3에 도시된 불휘발성 메모리 장치의 프로그램 방법과 유사하다.

도 7을 참조하면, 선택된 워드라인(WLk)에 프로그램전압(Vpgm)을 인가하고, 선택된 워드라인과 소스 셀렉트 라인 방향으로 인접한 제1 워드라인(WLk-1), 선택된 워드라인과 드레인 셀렉트 라인 방향으로 인접한 제2 워드라인(WLk+1), 제1 워드라인과 소스 셀렉트 라인 방향으로 인접한 제3 워드라인(WLk-2) 및 제2 워드라인과 드레인 셀렉트 라인 방향으로 인접한 제4 워드라인(WLk+2)에 플러스 패스전압(Vpass+)을 인가하고, 선택된 워드라인, 제1 내지 제4 워드라인을 제외한 워드라인들(WL0~WLk-3, WLk+3~WLn)에 마이너스 패스전압(Vpass-)을 인가한다(S420).

도 3에서 설명한 프로그램 동작 방법과 비교하여, 제1 워드라인과 소스 셀렉트 라인 방향으로 인접한 제3 워드라인(WLk-2) 및 제2 워드라인과 드레인 셀렉트 라인 방향으로 인접한 제4 워드라인(WLk+2)에 마이너스 패스전압(Vpass-) 보다 큰 플러스 패스전압(Vpass+)을 인가함으로써 인접영역의 채널 부스팅 레벨을 더 높일 수 있다.

도 8은 도 7의 단계 420을 설명하기 위한 타이밍도이다.

도 8을 참조하면, 단계 420에서 선택된 워드라인(WLk)에 프로그램전압(Vpgm)을 인가하고, 제1 내지 제4 워드라인(WLk-2~WLk-1, WLk+1~WLk+2)에 플러스 패스전압(Vpass+)을 인가하고, 선택된 워드라인, 제1 내지 제4 워드라인을 제외한 워드라인들(WL0~WLk-3, WLk+3~WLn)에 마이너스 패스전압(Vpass-)을 인가할 때, 모든 워드라인들(WL0~WLn)에 마이너스 패스전압(Vpass-)을 인가한다.

그 다음, 선택된 워드라인(WLk), 제1 내지 제4 워드라인(WLk-2~WLk-1, WLk+1~WLk+2)에 플러스 패스전압(Vpass+)을 인가한다.

도 9는 본 발명의 또 다른 실시예에 따른 불휘발성 메모리 장치의 프로그램 방법을 설명하기 위한 흐름도이다.

도 9를 참조하면, 본 발명의 또 다른 실시예에 따른 불휘발성 메모리 장치의 프로그램 방법에서는 선택된 워드라인(WLk)에 프로그램전압(Vpgm)을 인가하고, 선택된 워드라인과 소스 셀렉트 라인 방향으로 인접한 제1 워드라인(WLk-1), 선택된 워드라인과 드레인 셀렉트 라인 방향으로 인접한 제2 워드라인(WLk+1), 제1 워드라인과 소스 셀렉트 라인 방향으로 인접한 제3 워드라인(WLk-2) 및 제2 워드라인과 드레인 셀렉트 라인 방향으로 인접한 제4 워드라인(WLk+2)에 플러스 패스전압(Vpass+)을 인가하고, 소스 셀렉트 라인에 두 번째로 인접한 워드라인(WL1)과 제3 워드라인(WLk-1) 사이의 제5 워드라인들(WL2~WLk-3)에 패스전압(Vpass)을 인가하고, 선택된 워드라인, 제1 내지 제4 워드라인, 제5 워드라인들을 제외한 워드라인들(WL0~WL1, WLk+3~WLn)에 마이너스 패스전압(Vpass-)을 인가한다(S520).

도 7에서 설명한 프로그램 동작 방법과 비교하여, 제5 워드라인들(WL2~WLk-3)에 마이너스 패스전압(Vpass-) 보다 큰 패스전압(Vpass)을 인가함으로써 인접영역의 채널 부스팅 레벨을 더 높일 수 있다.

도 10은 도 9의 단계 520을 설명하기 위한 타이밍도이다.

도 10을 참조하면, 단계 520에서 선택된 워드라인(WLk)에 프로그램전압(Vpgm)을 인가하고, 제1 내지 제4 워드라인(WLk-2~WLk-1, WLk+1~WLk+2)에 플러스 패스전압(Vpass+)을 인가하고, 제5 워드라인들(WL2~WLk-3)에 패스전압(Vpass)을 인가하고, 선택된 워드라인, 제1 내지 제4 워드라인, 제5 워드라인들을 제외한 워드라인들(WL0~WL1, WLk+3~WLn)에 마이너스 패스전압(Vpass-)을 인가할 때, 모든 워드라인들(WL0~WLn)에 마이너스 패스전압(Vpass-)을 인가한다.

그 다음, 선택된 워드라인(WLk), 제1 내지 제4 워드라인(WLk-2~WLk-1, WLk+1~WLk+2), 제5 워드라인들(WL2~WLk-3)에 패스전압(Vpass)을 인가한다.

도 11은 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.

도 11을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(600)은 불휘발성 메모리 장치(620)와 메모리 컨트롤러(610)를 포함한다.

불휘발성 메모리 장치(620)는 메모리 컨트롤러(610)와의 호환성을 위해 앞서 설명한 불휘발성 메모리 장치로 구성되고 앞서 설명한 방법으로 동작될 수 있다. 메모리 컨트롤러(610)는 불휘발성 메모리 장치(620)를 제어하도록 구성될 것이다. 불휘발성 메모리 장치(620)와 메모리 컨트롤러(610)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(611)은 프로세싱 유닛(612)의 동작 메모리로써 사용된다. 호스트 인터페이스(613)는 메모리 시스템(600)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(614)은 불휘발성 메모리 장치(620)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(614)는 본 발명의 불휘발성 메모리 장치(620)와 인터페이싱 한다. 프로세싱 유닛(612)은 메모리 컨트롤러(610)의 데이터 교환을 위한 제반 제어 동작을 수행한다.

비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(600)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 불휘발성 메모리 장치(620)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다. 이상의 본 발명의 메모리 시스템(600)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(610)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다.

도 12는 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다. 예를 들면, 퓨전 메모리 장치로서 원낸드 플래시 메모리 장치(700)에 본 발명의 기술적 특징이 적용될 수 있다.

원낸드 플래시 메모리 장치(700)는 서로 다른 프로토콜을 사용하는 장치와의 각종 정보 교환을 위한 호스트 인터페이스(710)와, 메모리 장치를 구동하기 위한 코드를 내장하거나 데이터를 일시적으로 저장하는 버퍼 램(720)과, 외부에서 주어지는 제어 신호와 명령어에 응답하여 읽기와 프로그램 및 모든 상태를 제어하는 제어부(730)와, 명령어와 어드레스, 메모리 장치 내부의 시스템 동작 환경을 정의하는 설정(Configuration) 등의 데이터가 저장되는 레지스터(740) 및 불휘발성 메모리 셀과 페이지 버퍼를 포함하는 동작 회로로 구성된 낸드 플래시 셀 어레이(750)를 포함한다. 호스트로부터의 쓰기 요청에 응답하여 원낸드 플래시 메모리 장치는 앞서 설명한 방식에 따라 데이터를 프로그램하게 된다.

도 13에는 본 발명에 따른 플래시 메모리 장치(812)를 포함한 컴퓨팅 시스템이 개략적으로 도시되어 있다.

본 발명에 따른 컴퓨팅 시스템(800)은 시스템 버스(860)에 전기적으로 연결된 마이크로프로세서(820), 램(830), 사용자 인터페이스(840), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(850) 및 메모리 시스템(810)을 포함한다. 본 발명에 따른 컴퓨팅 시스템(800)이 모바일 장치인 경우, 컴퓨팅 시스템(800)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(800)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(810)은, 예를 들면, 데이터를 저장하는 데 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(810)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.

이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있는 것이다.

이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

110: 메모리 어레이 110MB: 메모리 블록
PAGE0: 페이지 STe1~STok: 스트링
120: 제어 회로 130: 전압 생성 회로
140: 로우 디코더 150: 페이지 버퍼 그룹
160: 컬럼 선택 회로 170: 입출력 회로
180: 패스/페일 체크 회로

Claims

불휘발성 메모리 장치의 프로그램 방법에 있어서,
선택된 워드라인에 프로그램전압을 인가하고,
상기 선택된 워드라인과 소스 셀렉트 라인 방향으로 인접한 제1 워드라인 및 상기 선택된 워드라인과 드레인 셀렉트 라인 방향으로 인접한 제2 워드라인에 플러스 패스전압을 인가하고,
상기 선택된 워드라인, 상기 제1 및 제2 워드라인을 제외한 워드라인들에 마이너스 패스전압을 인가하는 단계를 포함하되,
상기 플러스 패스전압은 프로그램 동작 시 비선택된 워드라인들에 인가하는 패스전압보다 크고, 상기 마이너스 패스전압은 상기 패스전압보다 작은 것을 특징으로 하는 불휘발성 메모리 장치의 프로그램 방법.
제1항에 있어서, 상기 선택된 워드라인에 프로그램전압을 인가하고, 상기 제1 및 제2 워드라인에 플러스 패스전압을 인가하고, 상기 선택된 워드라인, 상기 제1 및 제2 워드라인을 제외한 워드라인들에 마이너스 패스전압을 인가하는 단계는,
모든 워드라인들에 상기 마이너스 패스전압을 인가하는 단계;
상기 선택된 워드라인, 상기 제1 및 제2 워드라인에 상기 플러스 패스전압을 인가하는 단계; 및
상기 선택된 워드라인에 프로그램전압을 인가하는 단계를 포함하는 불휘발성 메모리 장치의 프로그램 방법.
불휘발성 메모리 장치의 프로그램 방법에 있어서,
선택된 워드라인에 프로그램전압을 인가하고,
상기 선택된 워드라인과 소스 셀렉트 라인 방향으로 인접한 제1 워드라인 및 상기 선택된 워드라인과 드레인 셀렉트 라인 방향으로 인접한 제2 워드라인에 플러스 패스전압을 인가하고,
상기 소스 셀렉트 라인에 두 번째로 인접한 워드라인과 상기 제1 워드라인 사이의 제3 워드라인들에 패스전압을 인가하고,
상기 선택된 워드라인, 상기 제1 및 제2 워드라인, 상기 제3 워드라인들을 제외한 워드라인들에 마이너스 패스전압을 인가하는 단계를 포함하되,
상기 플러스 패스전압은 프로그램 동작 시 비선택된 워드라인들에 인가하는 상기 패스전압보다 크고, 상기 마이너스 패스전압은 상기 패스전압보다 작은 것을 특징으로 하는 불휘발성 메모리 장치의 프로그램 방법.
제3항에 있어서, 상기 선택된 워드라인에 프로그램전압을 인가하고, 상기 제1 및 제2 워드라인에 플러스 패스전압을 인가하고, 상기 제3 워드라인들에 패스전압을 인가하고, 상기 선택된 워드라인, 상기 제1 및 제2 워드라인, 상기 제3 워드라인들을 제외한 워드라인들에 마이너스 패스전압을 인가하는 단계는,
모든 워드라인들에 상기 마이너스 패스전압을 인가하는 단계;
상기 선택된 워드라인, 상기 제1 및 제2 워드라인, 상기 제3 워드라인들에 상기 패스전압을 인가하는 단계;
상기 선택된 워드라인, 상기 제1 및 제2 워드라인에 상기 플러스 패스전압을 인가하는 단계; 및
상기 선택된 워드라인에 상기 프로그램전압을 인가하는 단계를 포함하는 불휘발성 메모리 장치의 프로그램 방법.
불휘발성 메모리 장치의 프로그램 방법에 있어서,
선택된 워드라인에 프로그램전압을 인가하고,
상기 선택된 워드라인과 소스 셀렉트 라인 방향으로 인접한 제1 워드라인, 상기 선택된 워드라인과 드레인 셀렉트 라인 방향으로 인접한 제2 워드라인, 상기 제1 워드라인과 소스 셀렉트 라인 방향으로 인접한 제3 워드라인, 및 상기 제2 워드라인과 드레인 셀렉트 라인 방향으로 인접한 제4 워드라인에 플러스 패스전압을 인가하고,
상기 선택된 워드라인, 상기 제1 내지 제4 워드라인을 제외한 워드라인들에 마이너스 패스전압을 인가하는 단계를 포함하되,
상기 플러스 패스전압은 프로그램 동작 시 비선택된 워드라인들에 인가하는 패스전압보다 크고, 상기 마이너스 패스전압은 상기 패스전압보다 작은 것을 특징으로 하는 불휘발성 메모리 장치의 프로그램 방법.
제5항에 있어서, 상기 선택된 워드라인에 프로그램전압을 인가하고 상기 제1 내지 제4 워드라인에 플러스 패스전압을 인가하고 상기 선택된 워드라인, 상기 제1 내지 제4 워드라인을 제외한 워드라인들에 마이너스 패스전압을 인가하는 단계는,
모든 워드라인들에 상기 마이너스 패스전압을 인가하는 단계;
상기 선택된 워드라인, 상기 제1 내지 제4 워드라인에 상기 플러스 패스전압을 인가하는 단계; 및
상기 선택된 워드라인에 프로그램전압을 인가하는 단계를 포함하는 불휘발성 메모리 장치의 프로그램 방법.
불휘발성 메모리 장치의 프로그램 방법에 있어서,
선택된 워드라인에 프로그램전압을 인가하고,
상기 선택된 워드라인과 소스 셀렉트 라인 방향으로 인접한 제1 워드라인, 상기 선택된 워드라인과 드레인 셀렉트 라인 방향으로 인접한 제2 워드라인, 상기 제1 워드라인과 소스 셀렉트 라인 방향으로 인접한 제3 워드라인, 및 상기 제2 워드라인과 드레인 셀렉트 라인 방향으로 인접한 제4 워드라인에 플러스 패스전압을 인가하고,
상기 소스 셀렉트 라인에 두 번째로 인접한 워드라인과 상기 제3 워드라인 사이의 제5 워드라인들에 패스전압을 인가하고,
상기 선택된 워드라인, 상기 제1 내지 제4 워드라인, 상기 제5 워드라인들을 제외한 워드라인들에 마이너스 패스전압을 인가하는 단계를 포함하되,
상기 플러스 패스전압은 프로그램 동작 시 비선택된 워드라인들에 인가하는 상기 패스전압보다 크고, 상기 마이너스 패스전압은 상기 패스전압보다 작은 것을 특징으로 하는 불휘발성 메모리 장치의 프로그램 방법.
제7항에 있어서, 상기 선택된 워드라인에 프로그램전압을 인가하고, 상기 제1 내지 제4 워드라인에 플러스 패스전압을 인가하고, 상기 제5 워드라인들에 상기 패스전압을 인가하고, 상기 선택된 워드라인, 상기 제1 내지 제4 워드라인, 상기 제5 워드라인들을 제외한 워드라인들에 마이너스 패스전압을 인가하는 단계는,
모든 워드라인들에 상기 마이너스 패스전압을 인가하는 단계;
상기 선택된 워드라인, 상기 제1 내지 제4 워드라인, 상기 제5 워드라인들에 상기 패스전압을 인가하는 단계;
상기 선택된 워드라인 및 상기 제1 내지 제4 워드라인에 상기 플러스 패스전압을 인가하는 단계; 및
상기 선택된 워드라인에 상기 프로그램전압을 인가하는 단계를 포함하는 불휘발성 메모리 장치의 프로그램 방법.
워드라인들과 연결된 메모리 셀들을 포함하는 메모리 어레이;
프로그램 동작시 프로그램 전압, 플러스 패스전압, 패스전압, 및 마이너스 패스전압을 발생하도록 구성된 전압발생기; 및
상기 프로그램 전압, 상기 플러스 패스전압, 상기 패스전압, 및 상기 마이너스 패스전압을 제공받고, 로우 어드레스에 응답하여 상기 워드라인들 중 어느 하나를 선택하도록 구성된 로우 디코더를 포함하되,
상기 로우 디코더는 선택된 워드라인에 프로그램전압을 인가하고, 상기 선택된 워드라인과 소스 셀렉트 라인 방향으로 인접한 제1 워드라인 및 상기 선택된 워드라인과 드레인 셀렉트 라인 방향으로 인접한 제2 워드라인에 플러스 패스전압을 인가하고, 상기 선택된 워드라인, 상기 제1 및 제2 워드라인을 제외한 워드라인들에 마이너스 패스전압을 인가하고,
상기 플러스 패스전압은 프로그램 동작 시 비선택된 워드라인들에 인가하는 상기 패스전압보다 크고, 상기 마이너스 패스전압은 상기 패스전압보다 작은 것을 특징으로 하는 불휘발성 메모리 장치.
제9항에 있어서, 상기 로우 디코더는
상기 선택된 워드라인에 프로그램전압을 인가하고, 상기 제1 및 제2 워드라인에 플러스 패스전압을 인가하고, 상기 선택된 워드라인, 상기 제 1 및 제2 워드라인을 제외한 워드라인들에 마이너스 패스전압을 인가할 때,
모든 워드라인들에 상기 마이너스 패스전압을 인가하고, 상기 선택된 워드라인 및 상기 제1 및 제2 워드라인에 상기 플러스 패스전압을 인가하고, 상기 선택된 워드라인에 프로그램전압을 인가하는 것을 특징으로 하는 불휘발성 메모리 장치.
워드라인들과 연결된 메모리 셀들을 포함하는 메모리 어레이;
프로그램 동작시 프로그램 전압, 플러스 패스전압, 패스전압, 및 마이너스 패스전압을 발생하도록 구성된 전압발생기; 및
상기 프로그램 전압, 상기 플러스 패스전압, 상기 패스전압, 및 상기 마이너스 패스전압을 제공받고, 로우 어드레스에 응답하여 상기 워드라인들 중 어느 하나를 선택하도록 구성된 로우 디코더를 포함하되,
상기 로우 디코더는 선택된 워드라인에 프로그램전압을 인가하고, 상기 선택된 워드라인과 소스 셀렉트 라인 방향으로 인접한 제1 워드라인 및 상기 선택된 워드라인과 드레인 셀렉트 라인 방향으로 인접한 제2 워드라인에 플러스 패스전압을 인가하고, 상기 소스 셀렉트 라인에 두 번째로 인접한 워드라인과 상기 제1 워드라인 사이의 제3 워드라인들에 패스전압을 인가하고, 상기 선택된 워드라인, 상기 제1 및 제2 워드라인, 상기 제3 워드라인들을 제외한 워드라인들에 마이너스 패스전압을 인가하고,
상기 플러스 패스전압은 프로그램 동작 시 비선택된 워드라인들에 인가하는 상기 패스전압보다 크고, 상기 마이너스 패스전압은 상기 패스전압보다 작은 것을 특징으로 하는 불휘발성 메모리 장치.
제11항에 있어서, 상기 로우 디코더는
상기 선택된 워드라인에 프로그램전압을 인가하고, 상기 제1 및 제2 워드라인에 플러스 패스전압을 인가하고, 상기 제3 워드라인들에 패스전압을 인가하고, 상기 선택된 워드라인, 상기 제1 및 제2 워드라인, 상기 제3 워드라인들을 제외한 워드라인들에 마이너스 패스전압을 인가할 때,
모든 워드라인들에 상기 마이너스 패스전압을 인가하고, 상기 선택된 워드라인, 상기 제1 및 제2 워드라인, 상기 제3 워드라인들에 상기 패스전압을 인가하고, 상기 선택된 워드라인, 상기 제1 및 제2 워드라인에 상기 플러스 패스전압을 인가하고, 상기 선택된 워드라인에 상기 프로그램전압을 인가하는 것을 특징으로 하는 불휘발성 메모리 장치.
워드라인들과 연결된 메모리 셀들을 포함하는 메모리 어레이;
프로그램 동작시 프로그램 전압, 플러스 패스전압, 패스전압, 및 마이너스 패스전압을 발생하도록 구성된 전압발생기; 및
상기 프로그램 전압, 상기 플러스 패스전압, 상기 패스전압, 및 상기 마이너스 패스전압을 제공받고, 로우 어드레스에 응답하여 상기 워드라인들 중 어느 하나를 선택하도록 구성된 로우 디코더를 포함하되,
상기 로우 디코더는 선택된 워드라인에 프로그램전압을 인가하고, 상기 선택된 워드라인과 소스 셀렉트 라인 방향으로 인접한 제1 워드라인, 상기 선택된 워드라인과 드레인 셀렉트 라인 방향으로 인접한 제2 워드라인, 상기 제1 워드라인과 소스 셀렉트 라인 방향으로 인접한 제3 워드라인, 및 상기 제2 워드라인과 드레인 셀렉트 라인 방향으로 인접한 제4 워드라인에 플러스 패스전압을 인가하고, 상기 선택된 워드라인, 상기 제1 내지 제4 워드라인을 제외한 워드라인들에 마이너스 패스전압을 인가하고,
상기 플러스 패스전압은 프로그램 동작 시 비선택된 워드라인들에 인가하는 상기 패스전압보다 크고, 상기 마이너스 패스전압은 상기 패스전압보다 작은 것을 특징으로 하는 불휘발성 메모리 장치.
제13항에 있어서, 상기 로우 디코더는
상기 선택된 워드라인에 프로그램전압을 인가하고 상기 제1 내지 제4 워드라인에 플러스 패스전압을 인가하고 상기 선택된 워드라인, 상기 제1 내지 제4 워드라인을 제외한 워드라인들에 마이너스 패스전압을 인가할 때,
모든 워드라인들에 상기 마이너스 패스전압을 인가하고, 상기 선택된 워드라인, 상기 제1 내지 제4 워드라인에 상기 플러스 패스전압을 인가하고, 상기 선택된 워드라인에 프로그램전압을 인가하는 것을 특징으로 하는 불휘발성 메모리 장치.
워드라인들과 연결된 메모리 셀들을 포함하는 메모리 어레이;
프로그램 동작시 프로그램 전압, 플러스 패스전압, 패스전압, 및 마이너스 패스전압을 발생하도록 구성된 전압발생기; 및
상기 프로그램 전압, 상기 플러스 패스전압, 상기 패스전압, 및 상기 마이너스 패스전압을 제공받고, 로우 어드레스에 응답하여 상기 워드라인들 중 어느 하나를 선택하도록 구성된 로우 디코더를 포함하되,
상기 로우 디코더는 선택된 워드라인에 프로그램전압을 인가하고, 상기 선택된 워드라인과 소스 셀렉트 라인 방향으로 인접한 제1 워드라인, 상기 선택된 워드라인과 드레인 셀렉트 라인 방향으로 인접한 제2 워드라인, 상기 제1 워드라인과 소스 셀렉트 라인 방향으로 인접한 제3 워드라인, 및 상기 제2 워드라인과 드레인 셀렉트 라인 방향으로 인접한 제4 워드라인에 플러스 패스전압을 인가하고, 상기 소스 셀렉트 라인에 두 번째로 인접한 워드라인과 상기 제3 워드라인 사이의 제5 워드라인들에 패스전압을 인가하고, 상기 선택된 워드라인, 상기 제1 내지 제4 워드라인, 상기 제5 워드라인들을 제외한 워드라인들에 마이너스 패스전압을 인가하고,
상기 플러스 패스전압은 프로그램 동작 시 비선택된 워드라인들에 인가하는 상기 패스전압보다 크고, 상기 마이너스 패스전압은 상기 패스전압보다 작은 것을 특징으로 하는 불휘발성 메모리 장치.
제15항에 있어서, 상기 로우 디코더는
상기 선택된 워드라인에 프로그램전압을 인가하고, 상기 제1 내지 제4 워드라인에 플러스 패스전압을 인가하고, 상기 제5 워드라인들에 상기 패스전압을 인가하고, 상기 선택된 워드라인, 상기 제1 내지 제4 워드라인, 상기 제5 워드라인들을 제외한 워드라인들에 마이너스 패스전압을 인가할 때,
모든 워드라인들에 상기 마이너스 패스전압을 인가하고, 상기 선택된 워드라인, 상기 제1 내지 제4 워드라인, 상기 제5 워드라인들에 상기 패스전압을 인가하고, 상기 선택된 워드라인 및 상기 제1 내지 제4 워드라인에 상기 플러스 패스전압을 인가하고, 상기 선택된 워드라인에 상기 프로그램전압을 인가하는 것을 특징으로 하는 불휘발성 메모리 장치.