KR20150008671A - 반도체 장치 - Google Patents

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KR20150008671A KR1020130082904A KR20130082904A KR20150008671A KR 20150008671 A KR20150008671 A KR 20150008671A KR 1020130082904 A KR1020130082904 A KR 1020130082904A KR 20130082904 A KR20130082904 A KR 20130082904A KR 20150008671 A KR20150008671 A KR 20150008671A
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Abstract

반도체 장치는 동작이 중지될 때의 롬 어드레스를 저장하고, 동작이 중지될 때의 롬 어드레스를 롬에 출력하여 동작을 재수행한다. 따라서 동작이 중지되었을 때에 수행 중이던 동작을 다시 수행할 필요가 없어 동작에 소요되는 시간을 단축할 수 있고, 성능 저하을 방지할 수 있다.

Description

반도체 장치{Semiconductor Apparatus}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치 중 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Non-volatile memory device)로 구분된다.
휘발성 메모리 장치는 쓰기 및 읽기 속도가 빠르지만 전원 공급이 차단되면 저장된 데이터가 소실된다. 불휘발성 메모리 장치는 쓰기 및 읽기 속도가 상대적으로 느리지만 전원 공급이 차단되더라도 저장된 데이터를 유지한다. 따라서 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위해 불휘발성 메모리 장치가 사용된다. 불휘발성 메모리 장치에는 ROM(Read-Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 플래시 메모리(Flash memory), PRAM(Phase-change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다. 플래시 메모리는 노어 타입과 낸드 타입으로 구분된다.
다양한 원인들로 인해, 반도체 메모리 장치의 성능이 저하된다.
본 발명의 실시예는 동작 성능을 향상시킬 수 있는 반도체 장치를 제공한다.
본 발명의 실싱예에 따른 컨트롤러는 동작을 수행하기 위해 상기 동작에 관련된 롬 어드레스에 응답하여 롬 데이터를 생성하도록 구성된 롬, 상기 동작에 관련된 롬 어드레스를 출력하되, 상기 동작의 중지 커맨드에 응답하여 어드레스 저장 신호를 생성하고, 상기 동작의 재개 커맨드에 응답하여 어드레스 출력 신호를 생성하도록 구성된 커맨드 분석부, 상기 어드레스 저장 신호에 응답하여 상기 동작이 중지될 때의 롬 어드레스를 저장하도록 구성된 어드레스 저장부, 및 상기 어드레스 출력 신호에 응답하여 상기 동작이 중지될 때의 롬 어드레스를 출력하도록 구성된 어드레스 출력부를 포함하고, 상기 롬은 상기 동작이 중지될 때의 롬 어드레스에 기반하여 상기 동작을 재개하기 위한 롬 데이터를 생성한다.
본 발명의 실싱예에 따른 반도체 장치는 동작을 수행하도록 구성된 주변회로, 및 상기 주변회로를 제어하도록 구성된 컨트롤러를 포함하고, 상기 컨트롤러는 상기 주변회로가 상기 동작을 수행하도록 하기 위해 상기 동작에 관련된 롬 어드레스에 응답하여 롬 데이터를 생성하도록 구성된 롬, 상기 동작에 관련된 롬 어드레스를 출력하되, 상기 동작의 중지 커맨드에 응답하여 어드레스 저장 신호를 생성하고, 상기 동작의 재개 커맨드에 응답하여 어드레스 출력 신호를 생성하도록 구성된 커맨드 분석부, 상기 어드레스 저장 신호에 응답하여 상기 동작이 중지될 때의 롬 어드레스를 저장하도록 구성된 어드레스 저장부, 및 상기 어드레스 출력 신호에 응답하여 상기 동작이 중지될 때의 롬 어드레스를 출력하도록 구성된 어드레스 출력부를 포함하고, 상기 롬은 상기 동작이 중지될 때의 롬 어드레스에 기반하여 상기 동작을 재개하기 위한 롬 데이터를 생성한다.
본 발명의 실시예에 따른 반도체 장치에 의하면 동작이 중지될 때의 롬 어드레스를 저장하고, 동작이 중지될 때의 롬 어드레스를 롬에 출력하여 동작을 재수행한다. 따라서 동작이 중지되었을 때에 수행 중이던 동작을 다시 수행할 필요가 없어 동작에 소요되는 시간을 단축할 수 있고, 성능 저하(performance degradation)을 방지할 수 있다.
도 1은 본 발명의 실시예에 따른 컨트롤러를 설명하기 위한 블록도이다.
도 2는 도 1에 도시된 어드레스 출력부를 설명하기 위한 블록도이다.
도 3은 도 1에 도시된 커맨드 분석부 및 어드레스 저장부를 설명하기 위한 블록도이다.
도 4는 도 1의 컨트롤러를 설명하기 위한 블록도이다.
도 5는 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다.
도 6은 도 5에 도시된 메모리 블록을 설명하기 위한 회로도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 장치의 동작방법을 설명하기 위한 파형도이다.
도 8은 본 발명의 다른 실시예에 따른 반도체 장치의 동작방법을 설명하기 위한 파형도이다.
도 9는 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 10은 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다.
도 11은 본 발명의 실시예에 따른 플래시 메모리 장치를 포함한 컴퓨팅 시스템을 간략히 보여주는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 실시예에 따른 컨트롤러를 설명하기 위한 블록도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 컨트롤러(100)는 롬(110), 커맨드 분석부(120), 어드레스 저장부(130) 및 어드레스 출력부(140)를 포함한다.
롬(110)은 컨트롤러(100)에 의해 제어되는 주변회로가 수행할 동작에 관련된 롬 어드레스(ROMADD)에 응답하여 롬 데이터(ROMDATA)를 생성하도록 구성된다.
커맨드 분석부(120)는 커맨드(CMD)에 응답하여 동작에 관련된 롬 어드레스(ROMADD)를 롬(ROM)으로 출력한다. 커맨드 분석부(120)는 동작 중지 커맨드(SUS_CMD)에 응답하여 어드레스 저장 신호(SUS_WRITE)를 생성한다. 커맨드 분석부(120)는 동작 재개 커맨드(REL_CMD)에 응답하여 어드레스 출력 신호(SUS_RELEASE)를 생성한다.
어드레스 저장부(130)는 어드레스 저장 신호(SUS_WRITE)에 응답하여 동작이 중지될 때의 롬 어드레스(SUS_ROMADD)를 저장한다. 어드레스 저장부(130)는 플립-플롭으로 구현될 수 있다.
어드레스 출력부(140)는 어드레스 출력 신호(SUS_RELEASE)에 응답하여 어드레스 저장부(130)로부터 입력되는 동작이 중지될 때의 롬 어드레스(SUS_ROMADD)를 롬(110)으로 출력한다.
롬(110)은 동작이 중지될 때의 롬 어드레스(SUS_ROMADD)에 기반하여 동작을 재개하기 위한 롬 데이터(ROMDATA)를 생성한다.
실시예로서, 주변회로가 수행하고 컨트롤러가 제어하는 동작은 메모리 블록의 소거동작일 수 있다. 메모리 블록의 소거 동작을 수행한 후에 소거 검증동작을 수행한다. 소거 검증동작이 패스되지 않으면 즉, 메모리 블록에 포함되는 메모리 셀들 중 문턱전압이 소거 검증전압보다 높은 메모리 셀이 존재한다면 소거전압을 상승시켜 다음 소거 동작을 수행한다. 소거전압을 상승시키면서 소거 동작을 수행하는 도중에 호스트의 요청에 따라 다른 메모리 블록의 메모리 셀들에 저장된 데이터를 리드해야 할 필요가 있다. 이 경우 상기한 바와 같이 커맨드 분석부(120)는 호스트로부터의 동작 중지 명령(SUS_CMD)에 응답하여 소거 동작을 중지하고, 다른 메모리 블록의 메모리 셀들에 대한 리드 동작을 수행하도록 롬 어드레스(ROMADD)를 롬(110)으로 출력한다.
리드 동작이 완료되면 커맨드 분석부(130)는 동작 재개 명령(REL_CMD)에 응답하여 중지되었던 소거 동작을 다시 수행한다. 본 발명의 실시예에서는 소거 동작이 중지될 때의 롬 어드레스(SUS_ROMADD)를 어드레스 저장부(130)에 저장하고, 소거 동작이 중지될 때의 롬 어드레스(SUS_ROMADD)를 롬(110)에 출력하여 소거 동작을 재수행한다. 따라서 동작이 중지되었을 때의 소거전압을 기준으로 다시 소거동작이 수행할 필요가 없어 종래에 동작이 중지되는 동안 소거동작에 소요되었던 시간이 단축될 수 있고, 메모리 셀들의 과소거(overerase) 및 성능 저하(performance degradation)을 방지할 수 있다.
도 2는 도 1에 도시된 어드레스 출력부를 설명하기 위한 블록도이다.
도 2를 참조하면, 어드레스 출력부(140)는 어드레스 출력 신호(SUS_RELEASE)에 따라 커맨드 분석부(120)로부터의 일반 동작 시의 롬 어드레스(ROMADD) 또는 어드레스 저장부(130)로부터의 동작이 중지될 때의 롬 어드레스(SUS_ROMADD)를 선택적으로 출력할 수 있다.
실시예로서, 어드레스 출력부(140)는 멀티플렉서로 구현될 수 있다. 어드레스 출력부(140)는 제1 레벨(로직 로우)의 어드레스 출력 신호에 응답하여 일반 동작 시의 롬 어드레스(ROMADD)를 출력하고 제2 레벨(로직 하이)의 어드레스 출력 신호에 응답하여 동작이 중지될 때의 롬 어드레스(SUS_ROMADD)를 출력할 수 있다.
도 3은 도 1에 도시된 커맨드 분석부 및 어드레스 저장부를 설명하기 위한 블록도이다.
도 3을 참조하면, 커맨드 분석부(120)는 동작이 재개된 후 동작이 완료되면 어드레스 저장부(130)를 초기화하기 위한 초기화 신호(SUS_INITIAL)를 생성하여 어드레스 저장부(130)로 출력한다.
어드레스 저장부(130)는 초기화 신호(SUS_INITIAL)에 응답하여 저장된 어드레스를 초기화한다.
따라서 새로운 동작을 수행하다가 동작이 중지되면 동작이 중지될 때에의 롬 어드레스를 저장할 수 있다.
커맨드 분석부(120)는 파워 업(power up) 시에 어드레스 저장부(130)를 초기화하도록 초기화 신호(SUS_INITIAL)를 생성하여 어드레스 저장부(130)로 출력할 수 있다.
도 4는 도 1의 컨트롤러를 설명하기 위한 블록도이다.
도 4를 참조하면, 컨트롤러(100)는 롬(110)으로부터의 롬 데이터(ROMDATA)에 응답하여, 동작을 수행하는 주변회로(PERI)를 제어하도록 구성된 명령 디코더(instruction decoder)(150)를 더 포함한다.
명령 디코더(150)는 롬(110)으로부터의 롬 데이터(ROMDATA)를 디코딩하여 주변회로(PERI)를 제어한다.
도 5는 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다.
도 6은 도 5에 도시된 메모리 블록을 설명하기 위한 회로도이다.
도 5를 참조하면, 본 발명의 실시예에 따른 반도체 장치는 제1 내지 제m 메모리 블록들(MB1~MBm)을 포함하는 메모리 어레이(210), 메모리 블록들(MB1~MBm)의 선택된 페이지에 포함된 메모리 셀들의 리드 동작 및 소거 동작을 수행하도록 구성된 주변회로(PERI), 및 주변회로(PERI)를 제어하기 위한 컨트롤러(100)를 포함한다. 주변회로(PERI)는 전압 공급 회로(230), 페이지 버퍼 그룹(240), 컬럼 디코더(150) 및 입출력 회로(260)를 포함한다.
도 6을 참조하면, 각 메모리 블록은 비트라인들(BL1~BLk)과 공통 소스 라인(CSL) 사이에 연결된 다수의 스트링들(ST1~STk)을 포함한다. 즉, 스트링들(ST1~STk)은 대응하는 비트 라인들(BL1~BLk)과 각각 연결되고 공통 소스 라인(CSL)과 공통으로 연결된다. 각각의 스트링(ST1)은 소스가 공통 소스 라인(CSL)에 연결되는 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(C01~Cn1), 그리고 드레인이 비트라인(BL1)에 연결되는 드레인 셀렉트 트랜지스터(DST)를 포함한다. 메모리 셀들(C01~Cn1)은 셀렉트 트랜지스터들(SST, DST) 사이에 직렬로 연결된다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(C01~Cn1)의 게이트들은 워드라인들(WL0~WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다.
메모리 블록에 포함된 메모리 셀들은 페이지 단위로 구분할 수 있다. 예를 들어, 하나의 워드라인(예, WL0)에 연결된 메모리 셀들(C01~C0k)이 하나의 페이지(PAGE0)를 구성한다. 이러한 페이지는 프로그램 동작 또는 리드 동작의 기본 단위가 된다.
컨트롤러(100)는 외부로부터 입출력 회로(260)를 통해 입력되는 명령 신호(CMD)에 응답하여 검증 동작, 리드 동작 또는 소거 동작을 수행하기 위해 필요한 전압을 생성하기 위한 전압 제어 신호(VCON)를 출력하고, 동작의 종류에 따라 페이지 버퍼 그룹(240)에 포함된 페이지 버퍼들(PB1~PBk)을 제어하기 위한 PB 제어 신호(PBCON)를 출력한다. 또한, 컨트롤러(100)는 입출력 회로(260)를 통해 외부로부터 입력되는 어드레스 신호(ADD)에 응답하여 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력한다.
전압 공급 회로(230)는 컨트롤러(100)의 전압 제어 신호(VCON)에 응답하여 메모리 셀들의 리드 동작 또는 소거 동작에 필요한 동작 전압들을 선택된 메모리 블록의 드레인 셀렉트 라인(DSL), 워드라인들(WL0~WLn) 및 소스 셀렉트 라인(SSL)를 포함하는 로컬 라인들로 공급한다. 이러한 전압 공급 회로(230)는 전압 생성 회로 및 로우 디코더를 포함한다.
전압 생성 회로는 컨트롤러(100)의 전압 제어 신호(VCON)에 응답하여 메모리 셀들의 리드 동작, 또는 소거 동작에 필요한 동작 전압들을 글로벌 라인들로 출력한다. 예를 들어, 리드 동작을 위해 전압 생성 회로는 선택된 페이지의 메모리 셀들에 인가하기 위한 리드 전압 및 비선택된 메모리 셀들에 인가하기 위한 패스 전압을 글로벌 라인들로 출력한다. 소거 동작을 위해 전압 생성 회로는 선택된 메모리 블록의 메모리 셀들에 인가하기 위한 소거 전압을 글로벌 라인들로 출력한다.
로우 디코더는 컨트롤러(100)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 생성 회로에서 글로벌 라인들로 출력된 동작 전압들이 메모리 어레이(110)에서 선택된 메모리 블록의 로컬 라인들(DSL, WL0~WLn, SSL)로 전달될 수 있도록 글로벌 라인들과 로컬 라인들(DSL, WL0~WLn, SSL)을 연결한다. 이로써, 선택된 셀(예, C01)과 연결된 로컬 워드라인(예, WL0)에는 전압 생성 회로로부터 글로벌 워드라인을 통해 리드 전압이 인가된다. 그리고, 선택되지 않은 셀들(C11~Cn1)과 연결된 로컬 워드라인들(예, WL1~WLn)에는 전압 생성 회로로부터 글로벌 워드라인들을 통해 패스 전압(Vpass)이 인가된다. 소거 동작에서는 블록 내의 메모리 셀들 전체에 소거 전압이 인가될 수 있다. 이에 따라, 선택된 셀(C01)에 저장된 데이터가 리드 전압(Vread)에 의해 독출된다.
페이지 버퍼 그룹(240)은 비트라인들(BL1~BLk)을 통해 메모리 어레이(110)와 연결되는 다수의 페이지 버퍼들(PB1~PBk)을 각각 포함한다. 페이지 버퍼 그룹(240)의 페이지 버퍼들(PB1~PBk)은 컨트롤러(100)의 PB 제어 신호(PBCON)에 응답하여 메모리 셀들(C01~C0k)에 데이터를 저장하기 위하여 입력되는 데이터에 따라 비트라인들(BL1~BLk)을 선택적으로 프리차지하거나, 메모리 셀들(C01~C0k)로부터 데이터를 독출하기 위하여 비트라인들(BL1~BLk)의 전압을 센싱한다.
예를 들어, 리드 동작에서, 페이지 버퍼 그룹(240)은 선택된 비트라인들을 프리차지한다. 그리고, 전압 공급 회로(230)로부터 선택된 워드라인(WL0)에 리드 전압이 인가되면, 프로그램 데이터가 저장된 메모리 셀들의 비트라인들은 프리차지 상태를 유지하고, 소거 데이터가 저장된 메모리 셀들의 비트라인들은 디스차지된다. 페이지 버퍼 그룹(240)은 비트라인들(BL1~BLk)의 전압 변화를 센싱하고, 센싱 결과에 대응하는 메모리 셀들의 데이터를 래치한다.
컬럼 디코더(250)는 컨트롤러(100)에서 출력된 컬럼 어드레스 신호(CADD)에 응답하여 페이지 버퍼 그룹(240)에 포함된 페이지 버퍼들(PB1~PBk)을 선택한다. 즉, 컬럼 디코더(250)는 메모리 셀들에 저장될 데이터를 컬럼 어드레스 신호(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB1~PBk)로 전달한다. 또한, 리드 동작에 의해 페이지 버퍼들(PB1~PBk)에 래치된 메모리 셀들의 데이터가 외부로 출력될 수 있도록 컬럼 어드레스 신호(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB1~PBk)을 선택한다.
입출력 회로(260)는 프로그램 동작 시 메모리 셀들에 저장하기 위해 외부로부터 입력된 데이터를 페이지 버퍼 그룹(240)으로 입력하기 위하여 컨트롤러(100)의 제어에 따라 데이터를 컬럼 디코더(250)에 전달한다. 컬럼 디코더(250)는 입출력 회로(260)로부터 전달된 데이터를 앞서 설명한 방식에 따라 페이지 버퍼 그룹(240)의 페이지 버퍼들(PB1~PBk)로 전달하면 페이지 버퍼들(PB1~PBk)은 입력된 데이터를 내부의 래치 회로에 저장한다. 또한, 리드 동작 시 입출력 회로(260)는 페이지 버퍼 그룹(240)의 페이지 버퍼들(PB1~PBk)로부터 컬럼 디코더(250)를 통해 전달된 데이터를 외부로 출력한다.
이하에, 상기와 같은 구성을 갖는 반도체 장치의 동작방법을 설명하기로 한다.
도 7은 본 발명의 일 실시예에 따른 반도체 장치의 동작방법을 설명하기 위한 파형도이다.
도 7을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치의 동작방법에서는 입출력회로(I/O)로 소거 커맨드(CMD1), 소거 동작을 수행할 메모리 블록 어드레스(BLKADD), 및 소거 컨펌 커맨드(CMD2)가 입력된다.
레디/비지 신호(R/Bb)가 로우 레벨로 떨어지면 주변회로(PERI)가 소거 동작을 수행한다. 주변회로(PREI)는 제1 소거전압(VERASE)으로 소거 동작을 수행한 후 소거 검증동작(Erase Verify)을 수행한다. 소거 검증동작 수행 결과 문턱전압이 소거 검증전압보다 작은 메모리 셀이 존재하면 소거 검증동작이 패스되지 않은 것으로 처리하고 소거 전압을 제2 소거전압(VERASE+1)으로 증가시켜 소거 동작을 수행한다.
입출력회로(I/O)로 동작 중지 커맨드(CMD3)가 입력되면(1), 레디/비지 신호(R/Bb)가 하이 레벨이 되고, 컨트롤러의 제어에 의해 주변회로(PERI)는 소거 동작을 중지한다. 이에 따라 제3 소거전압(VERASE+2)으로 수행되고 있던 소거 동작이 중지된다.
이어서 입출력회로(I/O)로 리드 커맨드(CMD4), 리드 동작을 수행할 메모리 블록 어드레스(BLKADD), 및 리드 컨펌 커맨드(CMD5)가 입력된다(2).
레디/비지 신호(R/Bb)가 로우 레벨로 떨어지면 소거전압을 생성하는 펌프가 디스차지(Pump discharge)되고 메모리 셀들에 리드 동작이 수행된다(Read). 레디/비지 신호(R/Bb)가 하이 레벨이 되면 입출력회로(I/O)로 데이터가 출력(Data output)된다(3).
입출력회로(I/O)로 동작 재개 커맨드(CMD6)가 입력되면(4), 레디/비지 신호(R/Bb)가 로우 레벨로 떨어지고, 중지되었던 소거동작이 재수행된다. 소거전압을 생성하기 위해 펌프가 다시 턴온되고, 제3 소거전압(VERASE+2)으로 소거동작이 다시 수행된다.
본 발명의 일 실시예에 따른 반도체 장치의 동작방법에서는 소거 동작이 중지되면 소거전압 인가 횟수를 기억하였다가 소거 동작이 재개되면 기억한 소거전압 인가 횟수에 근거하여 소거동작을 재수행한다. 이로인해 소거동작에 소요되는 시간(tsus+tA)이 증가된다.
도 8은 본 발명의 다른 실시예에 따른 반도체 장치의 동작방법을 설명하기 위한 파형도이다.
도 8을 참조하면, 본 발명의 다른 실시예에 따른 반도체 장치의 동작방법에서는 입출력회로(I/O)로 소거 커맨드(CMD1), 소거 동작을 수행할 메모리 블록 어드레스(BLKADD), 및 소거 컨펌 커맨드(CMD2)가 입력된다.
레디/비지 신호(R/Bb)가 로우 레벨로 떨어지면 주변회로(PERI)가 롬 어드레스(ROMADD)에 따라 출력된 롬 데이터에 기반하여 소거 동작을 수행한다. 주변회로(PREI)는 제1 소거전압(VERASE)으로 소거 동작을 수행한 후 소거 검증동작(Erase Verify)을 수행한다. 소거 검증동작 수행 결과 문턱전압이 소거 검증전압보다 작은 메모리 셀이 존재하면 소거 검증동작이 패스되지 않은 것으로 처리하고 소거 전압을 제2 소거전압(VERASE+1)으로 증가시켜 소거 동작을 수행한다.
입출력회로(I/O)로 동작 중지 커맨드(CMD3)가 입력되면(1), 레디/비지 신호(R/Bb)가 하이 레벨이 되고, 컨트롤러의 제어에 의해 주변회로(PERI)는 소거 동작을 중지한다. 이에 따라 제3 소거전압(VERASE+2)으로 수행되고 있던 소거 동작을 마친 후 다음 동작을 중지된다. 이때, 어드레스 저장 신호(SUS_WRITE)에 응답하여 소거 동작이 중지될 때의 롬 어드레스(AAAA)가 어드레스 저장부에 저장된다.
이어서 입출력회로(I/O)로 리드 커맨드(CMD4), 리드 동작을 수행할 메모리 블록 어드레스(BLKADD), 및 리드 컨펌 커맨드(CMD5)가 입력된다(2).
레디/비지 신호(R/Bb)가 로우 레벨로 떨어지면 소거전압을 생성하는 펌프가 디스차지(Pump discharge)되고 롬 어드레스(ROMADD)에 따라 출력된 롬 데이터에 기반하여 메모리 셀들에 리드 동작이 수행된다(Read).
레디/비지 신호(R/Bb)가 하이 레벨이 되면 입출력회로(I/O)로 데이터가 출력(Data output)된다(3).
입출력회로(I/O)로 동작 재개 커맨드(CMD6)가 입력되면(4), 레디/비지 신호(R/Bb)가 로우 레벨로 떨어지고, 중지되었던 소거동작이 재수행된다. 소거전압을 생성하기 위해 펌프가 다시 턴온되고, 어드레스 출력 신호(SUS_RELEASE)에 응답하여 어드레스 저장부에 저장된 소거 동작이 중지될 때의 롬 어드레스(AAAA)가 롬에 입력되면, 소거 동작이 중지될 때의 롬 어드레스(AAAA)에 따른 롬 데이터에 기반하여 소거동작이 재수행된다.
그 다음, 초기화 신호(SUS_INITIAL)에 응답하여 어드레스 저장부를 초기화(0000)한다.
이와 같이, 본 발명의 다른 실시예에 따른 반도체 장치의 동작방법에서는 소거 동작이 중지될 때의 롬 어드레스(SUS_ROMADD)를 어드레스 저장부에 저장하고, 소거 동작이 중지될 때의 롬 어드레스(SUS_ROMADD)를 롬에 출력하여 소거 동작을 재수행한다. 따라서 동작이 중지되었을 때의 소거전압을 기준으로 다시 소거동작이 수행할 필요가 없어 종래에 동작이 중지되는 동안 소거동작에 소요되었던 시간이 단축(tA-sus)될 수 있고, 메모리 셀들의 과소거(overerase) 및 성능 저하(performance degradation)을 방지할 수 있다.
도 9는 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 9를 참조하면, 본 발명의 실시예에 따른 메모리 시스템(600)은 불휘발성 메모리 장치(620)와 메모리 컨트롤러(610)를 포함한다.
불휘발성 메모리 장치(620)는 메모리 컨트롤러(610)와의 호환성을 위해 앞서 설명한 반도체 장치로 구성되고 앞서 설명한 방법으로 동작될 수 있다. 메모리 컨트롤러(610)는 불휘발성 메모리 장치(620)를 제어하도록 구성될 것이다. 불휘발성 메모리 장치(620)와 메모리 컨트롤러(610)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(611)은 프로세싱 유닛(612)의 동작 메모리로써 사용된다. 호스트 인터페이스(613)는 메모리 시스템(600)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(614)은 불휘발성 메모리 장치(620)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(614)는 본 발명의 불휘발성 메모리 장치(620)와 인터페이싱 한다. 프로세싱 유닛(612)은 메모리 컨트롤러(610)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(600)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 불휘발성 메모리 장치(620)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다. 이상의 본 발명의 메모리 시스템(600)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(610)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다.
도 10은 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다. 예를 들면, 퓨전 메모리 장치로서 원낸드 플래시 메모리 장치(700)에 본 발명의 기술적 특징이 적용될 수 있다.
원낸드 플래시 메모리 장치(700)는 서로 다른 프로토콜을 사용하는 장치와의 각종 정보 교환을 위한 호스트 인터페이스(710)와, 메모리 장치를 구동하기 위한 코드를 내장하거나 데이터를 일시적으로 저장하는 버퍼 램(720)과, 외부에서 주어지는 제어 신호와 명령어에 응답하여 읽기와 프로그램 및 모든 상태를 제어하는 제어부(730)와, 명령어와 어드레스, 메모리 장치 내부의 시스템 동작 환경을 정의하는 설정(Configuration) 등의 데이터가 저장되는 레지스터(740) 및 불휘발성 메모리 셀과 페이지 버퍼를 포함하는 동작 회로로 구성된 낸드 플래시 셀 어레이(750)를 포함한다. 호스트로부터의 쓰기 요청에 응답하여 원낸드 플래시 메모리 장치는 앞서 설명한 방식에 따라 데이터를 프로그램하게 된다.
도 11에는 본 발명에 따른 플래시 메모리 장치(812)를 포함한 컴퓨팅 시스템이 개략적으로 도시되어 있다.
본 발명에 따른 컴퓨팅 시스템(800)은 시스템 버스(860)에 전기적으로 연결된 마이크로프로세서(820), 램(830), 사용자 인터페이스(840), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(850) 및 메모리 시스템(810)을 포함한다. 본 발명에 따른 컴퓨팅 시스템(800)이 모바일 장치인 경우, 컴퓨팅 시스템(800)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(800)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(810)은, 예를 들면, 데이터를 저장하는 데 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(810)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
210: 메모리 어레이 MB1~MBm: 제1 내지 제m 메모리 블록
PAGE0: 페이지 ST1~STk: 스트링
230: 전압 생성 회로 240: 페이지 버퍼 그룹
250: 컬럼 디코더 260: 입출력 회로

Claims (18)

  1. 동작을 수행하기 위해 상기 동작에 관련된 롬 어드레스에 응답하여 롬 데이터를 생성하도록 구성된 롬;
    상기 동작에 관련된 롬 어드레스를 출력하되, 상기 동작의 중지 커맨드에 응답하여 어드레스 저장 신호를 생성하고, 상기 동작의 재개 커맨드에 응답하여 어드레스 출력 신호를 생성하도록 구성된 커맨드 분석부;
    상기 어드레스 저장 신호에 응답하여 상기 동작이 중지될 때의 롬 어드레스를 저장하도록 구성된 어드레스 저장부; 및
    상기 어드레스 출력 신호에 응답하여 상기 동작이 중지될 때의 롬 어드레스를 출력하도록 구성된 어드레스 출력부를 포함하고,
    상기 롬은 상기 동작이 중지될 때의 롬 어드레스에 기반하여 상기 동작을 재개하기 위한 롬 데이터를 생성하는 컨트롤러.
  2. 제1항에 있어서, 상기 롬 데이터에 응답하여, 상기 동작을 수행하는 주변회로를 제어하도록 구성된 명령 디코더(instruction decoder)를 더 포함하는 컨트롤러.
  3. 제1항에 있어서, 상기 어드레스 저장부는
    상기 동작이 재개된 후 상기 동작이 완료될 때 상기 커맨드 분석부로부터 입력되는 초기화 신호에 응답하여, 초기화되는 컨트롤러.
  4. 제3항에 있어서, 상기 커맨드 분석부는
    파워 업 시에 상기 어드레스 저장부를 초기화하기 위해 상기 초기화 신호를 출력하는 컨트롤러.
  5. 제1항에 있어서, 상기 동작은 메모리 블록의 소거 동작인 것을 특징으로 하는 컨트롤러.
  6. 제5항에 있어서, 상기 커맨드 분석부는
    상기 소거 동작이 중지된 후 다른 메모리 블록의 메모리 셀들의 리드 동작에 관련된 롬 어드레스를 출력하는 컨트롤러.
  7. 제1항에 있어서, 상기 어드레스 저장부는 플립-플롭으로 구현되는 컨트롤러.
  8. 제1항에 있어서, 상기 어드레스 출력부는
    상기 어드레스 출력 신호에 따라 상기 동작에 관련된 롬 어드레스 또는 상기 동작이 중지될 때의 롬 어드레스를 선택적으로 출력하도록 구성된 컨트롤러.
  9. 제8항에 있어서, 상기 어드레스 출력부는 멀티플렉서로 구현되는 컨트롤러.
  10. 동작을 수행하도록 구성된 주변회로; 및
    상기 주변회로를 제어하도록 구성된 컨트롤러를 포함하고,
    상기 컨트롤러는
    상기 주변회로가 상기 동작을 수행하도록 하기 위해 상기 동작에 관련된 롬 어드레스에 응답하여 롬 데이터를 생성하도록 구성된 롬;
    상기 동작에 관련된 롬 어드레스를 출력하되, 상기 동작의 중지 커맨드에 응답하여 어드레스 저장 신호를 생성하고, 상기 동작의 재개 커맨드에 응답하여 어드레스 출력 신호를 생성하도록 구성된 커맨드 분석부;
    상기 어드레스 저장 신호에 응답하여 상기 동작이 중지될 때의 롬 어드레스를 저장하도록 구성된 어드레스 저장부; 및
    상기 어드레스 출력 신호에 응답하여 상기 동작이 중지될 때의 롬 어드레스를 출력하도록 구성된 어드레스 출력부를 포함하고,
    상기 롬은 상기 동작이 중지될 때의 롬 어드레스에 기반하여 상기 동작을 재개하기 위한 롬 데이터를 생성하는 반도체 장치.
  11. 제10항에 있어서, 상기 롬 데이터에 응답하여, 상기 주변회로를 제어하도록 구성된 명령 디코더(instruction decoder)를 더 포함하는 반도체 장치.
  12. 제1항에 있어서, 상기 어드레스 저장부는
    상기 동작이 재개된 후 상기 동작이 완료될 때 상기 커맨드 분석부로부터 입력되는 초기화 신호에 응답하여, 저장된 어드레스를 초기화하는 반도체 장치.
  13. 제12항에 있어서, 상기 커맨드 분석부는
    파워 업 시에 상기 어드레스 저장부를 초기화하기 위해 상기 초기화 신호를 출력하는 반도체 장치.
  14. 제10항에 있어서, 상기 동작은 메모리 블록의 소거 동작인 것을 특징으로 하는 반도체 장치.
  15. 제14항에 있어서, 상기 커맨드 분석부는
    상기 소거 동작이 중지된 후 다른 메모리 블록의 메모리 셀들의 리드 동작에 관련된 롬 어드레스를 출력하는 반도체 장치.
  16. 제10항에 있어서, 상기 어드레스 저장부는 플립-플롭으로 구현되는 반도체 장치.
  17. 제10항에 있어서, 상기 어드레스 출력부는
    상기 어드레스 출력 신호에 따라 상기 동작에 관련된 롬 어드레스 또는 상기 동작이 중지될 때의 롬 어드레스를 선택적으로 출력하도록 구성된 반도체 장치.
  18. 제17항에 있어서, 상기 어드레스 출력부는 멀티플렉서로 구현되는 반도체 장치.
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