KR100290474B1 - 다단계 펄스 발생 회로 및 이를 이용한 플래쉬 메모리 셀의소거 방법 - Google Patents
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Abstract
1. 청구 범위에 기재된 발명이 속하는 기술 분야
다단계 펄스 발생 회로 및 이를 이용한 플래쉬 메모리 셀의 소거 방법
2. 발명이 해결하고자 하는 기술적 과제
종래의 다단계 펄스 소거 동작 중 중지(suspend) 명령이 입력된 후 소거 동작을 재시작(resume)할 경우, 다단계 펄스 발생 과정을 처음부터 재수행하게 되어 소거 동작에 많은 시간이 소요되는 문제점이 있음.
3. 발명의 해결 방법의 요지
소거 동작 중 중지 명령이 입력된 경우 다단계 펄스 카운트 블럭을 초기화시키지 않고 읽기 모드로 전환하고, 소거 동작을 재시작하게 되면, 중지명령이 입력되기 전에 수행하고 있던 단계부터 재시작하게 되므로써 소거 동작에 필요한 시간을 단축시킬 수 있음.
Description
본 발명은 다단계 펄스(Multi-Step Pulse) 발생 회로 및 이를 이용한 플래쉬 메모리 셀의 소거 방법에 관한 것으로, 특히 소거 동작 중 중지(suspend) 명령에 의해 소거를 중단한 후 재시작(resume)할 경우, 다단계 펄스 발생 과정을 처음부터 재수행하게 되어 많은 시간이 소요되는 문제점을 해결하기 위하여, 소거 과정 중단시 다단계 펄스 카운트 블럭을 초기화시키지 않고 읽기 모드로 전환하고, 소거 동작의 재시작시에는 중지된 카운트부터 재시작하게 되므로써 소거에 필요한 시간을 단축시킬 수 있는 다단계 펄스 발생 회로 및 이를 이용한 플래쉬 메모리 셀의 소거 방법에 관한 것이다.
일반적으로 플래쉬 메모리 셀의 소거 과정은 프리프로그램 단계, 소거 단계 및 포스트프로그램(post program) 단계를 통하여 이루어지며, 근래에는 소거된 셀의 문턱전압 레벨을 개선시키기 위하여 다단계 펄스 소거 방법을 이용한다.
그러나 다단계 펄스 소거 방법은 메모리 셀의 문턱 전압 레벨을 개선시켜주는 반면, 다단계로 펌핑을 수행해야 하므로 많은 시간이 필요한 단점이 있다. 실제로, 한 섹터에서의 다단계 펄스 소거를 위한 펌핑에는 약 200ms의 시간이 필요하며, 200Mb 메모리 칩의 경우 7개의 섹터가 존재하므로 다단계 펄스 소거를 위한 펌핑에만 1400ms의 시간이 소모되는 문제점이 있다.
또한, 소거 동작 수행 중 중지 명령이 입력되는 경우에는 현재 수행중인 소거 동작을 중단하고 읽기(read) 모드로 전환한 후, 재시작 명령에 의해 소거 동작이 재시작된다. 이러한 읽기 모드로의 전환시 다단계 펄스에 따른 펌핑 횟수를 카운트하는 블럭이 리셋되어 이전의 펌핑 횟수에 관한 정보를 알 수 없게 되는 문제점이 있다. 즉, 소거 동작이 재시작됨에 따라 처음부터 다단계 펄스 발생을 재수행해야 하므로 한 섹터의 다단계 펄스 소거를 위하여 다시 200ms 정도의 시간이 소모되며, 만약 재시작시 다단계 펄스 소거 과정을 생략할 경우에는 다단계 펄스 소거의 의미가 없어지는 문제점이 있다.
따라서, 본 발명은 다단계 펄스 소거 동작 수행 도중 중지 명령이 입력되면 읽기 모드로 전환하기 전에 현재 상태의 정보를 기억하게 하고, 소거 동작이 재시작되면 기억된 시점부터 수행되도록 하므로써, 소거에 필요한 시간을 줄이고 소자의 크기를 감소시킬 수 있는 다단계 펄스 발생 회로 및 이를 이용한 플래쉬 메모리 셀의 소거 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 다단계 펄스 발생 회로는 루프리셋 신호에 따라 세트 또는 리셋되며, 소거 또는 프로그램시 소거 또는 프로그램의 실패에 따른 소거 또는 프로그램의 반복 횟수를 카운트하고, 다단계 펄스소거모드 신호를 생성하는 루프카운트 블럭과, 상기 루프카운트 블럭으로부터 생성된 다단계 펄스소거모드 신호에 따라 각 소거 모드에 필요한 타이밍 간격을 출력하는 타이머와, 상기 루프카운트 블럭으로부터 생성된 다단계 펄스소거모드 신호, 상기 타이머로부터 출력된 타이밍 간격 및 소거모드 신호에 따라 다단계 펄스소거 신호 또는 노멀 소거 신호를 발생하는 다단계 펄스 발생 블럭과, 상기 타이머로부터 입력된 타이밍 간격에 따라 상기 다단계 펄스 발생 블럭을 통하여 발생된 다단계 펄스 신호를 클럭으로 하여 펄스 발생 횟수를 카운트하며, 펄스 발생 횟수에 따라 소거 리셋 신호를 발생시키는 펄스발생횟수 카운트 블럭을 포함하여 구성되는 것을 특징으로 한다.
또한 상술한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 셀의 소거 방법은 다단계 펄스 소거 모드인지 검사하는 단계와, 상기 다단계 펄스 소거 모드인지 검사한 결과 다단계 펄스 소거 모드인 경우에는 다단계 펄스를 발생시켜 다단계 펄스 소거 동작을 수행하는 단계와, 상기 다단계 펄스 소거 동작 도중 중지 명령이 입력된 경우에는 다단계 펄스 소거를 중단하고 펄스 발생 횟수 카운트를 리셋하지 않은 상태로 루프카운트를 증가시키는 단계와, 루프카운트를 리셋한 후 재시작 명령이 입력되었는지 확인하는 단계와, 상기 재시작 명령이 입력되었는지 확인한 결과 재시작 명령이 입력된 경우에는 다단계 펄스 소거 단계로 진행하여 현재 펄스 발생 횟수에 따라 1 내지 10의 전압 레벨 중 하나를 선택하기 위한 전압 발생 신호에 의해 다단계 펄스 소거 동작을 재시작하고 재시작 명령이 입력되지 않은 경우에는 읽기 모드로 전환하는 단계와, 상기 다단계 펄스 소거를 수행하는 도중 중지 명령이 입력되지 않은 경우에는 펄스 발생 횟수 카운트를 리셋한 후 루프카운트를 증가시키는 단계와, 다단계 펄스 소거 동작이 성공적으로 수행되었는지 확인하는 단계와, 상기 다단계 펄스 소거 동작이 성공적으로 수행되었는지 확인한 결과 소거가 성공적으로 수행되지 않은 경우에는 상기 다단계 펄스 소거 모드인지 확인하는 단계로 진행하는 단계와, 상기 소거 동작이 성공적으로 수행되었는지 확인한 결과 소거가 성공적으로 수행된 경우에는 루프카운트를 리셋한 후 포스트 프로그램 과정을 수행하는 단계와, 상기 다단계 펄스 소거 모드인지를 확인하는 단계로부터 현재 모드가 다단계 펄스 소거 모드가 아닌 경우에는 펌핑 과정을 수행한 후 노멀 소거를 수행하는 단계와, 루프카운트를 증가시킨 후 노멀 소거 동작이 성공적으로 수행되었는지 확인하는 단계와, 상기 노멀 소거 동작이 성공적으로 수행되었는지 확인한 결과 소거가 성공적으로 수행되지 않은 경우에는 현재 모드가 다단계 펄스 소거 모드인지 확인하는 단계로 진행하는 단계와, 상기 노멀 소거 동작이 성공적으로 수행되었는지 확인한 결과 소거가 성공적으로 수행된 경우에는 포스트 프로그램 과정을 수행하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1(a) 및 1(b)는 본 발명에 따른 다단계 펄스 발생 회로의 블럭도 및 다단계 펄스 소거시 신호의 파형도.
도 2는 본 발명에 따른 플래쉬 메모리 셀의 소거 방법을 설명하기 위해 도시한 흐름도.
도 3은 본 발명에 따른 다단계 펄스 발생 회로의 루프리셋 신호 발생 회로를 설명하기 위한 도면.
도 4(a) 및 4(b)는 본 발명에 따른 다단계 펄스 발생 회로의 펄스발생횟수 카운트 블럭의 상세 회로도.
도 5(a) 내지 5(j)는 본 발명에 따른 다단계 펄스 발생시 각 단계에서의 전압 레벨 결정 방법을 설명하기 위해 도시한 회로도.
도 6(a) 내지 6(e)는 본 발명에 따른 다단계 펄스 발생 회로에 필요한 신호를 생성하기 위한 회로도.
〈도면의 주요 부분에 대한 부호 설명〉
11 : 루프카운트 블럭 12 : 타이머
13 : 다단계 펄스 발생 블럭 14 : 펄스발생횟수 카운트 블럭
LOOPRST : 루프리셋 신호 LOOP0 : 다단계 펄스소거모드 신호
ERASE STEP : 소거모드 신호 ERASE4 : 다단계 펄스소거 신호
ER4_SET : 다단계 펄스 신호 ERASE5 : 노멀 소거 신호
ERASE_RESET : 소거 리셋 신호(loop9)
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1(a) 및 1(b)는 본 발명에 따른 다단계 펄스 발생 회로의 블럭도 및 다단계 펄스 소거시 신호의 파형도이다.
루프카운트 블럭(LOOPCNT, 11)은 소거 또는 프로그램시 검증 결과 성공적으로 소거 또는 프로그램이 수행되지 않은 경우 소거 또는 프로그램을 반복하여 수행해야 하는데, 이 때의 반복 횟수를 카운트하기 위한 블럭이다.
타이머(TIMER, 12)는 20ms를 카운트하기 위한 타이머이고, 펄스발생횟수 카운트 블럭(LOOPCNT9, 13)은 다단계 펄스 소거를 위해 다단계 펄스 신호(ER4_SET)가 9회 토글(toggle)해야 하는데, 이를 카운트하는 역할을 한다.
다단계 펄스 발생 블럭(Multi-Step Pulse ;이하 MSP라 함, 14)은 루프카운트 블럭(11)으로부터 입력되는 다단계 펄스소거모드 신호(LOOP0), 소거모드 신호(ERASE STEP), 타이머(12)로부터 입력되는 타이밍(20ms) 및 펄스발생횟수 카운트 블럭(13)으로부터 입력되는 소거 리셋 신호(ERASE4_RESET 또는 loop9)를 이용하여 도 1(b)와 같은 파형을 만들어낸다.
이러한 기능 블럭을 갖는 다단계 펄스 발생 회로의 동작은 다음과 같다.
먼저, 루프카운트 블럭(11)으로부터 다단계 펄스소거모드 신호(LOOP0)가 입력되는데, 이 신호가 하이(high)인 경우에만 다단계 펄스 소거 동작을 수행하게 된다. 이후, MSP 블럭(14)으로 소거모드 신호(ERASE STEP) 입력되면, 다단계 펄스소거 신호(ERASE4)가 하이(high)가되어, 이때부터 타이머(12)가 동작을 시작하게 된다. 타이머(12)가 20ms를 카운트한 후 150ns 정도의 폭을 갖는 펄스가 발생하는데, 이 펄스가 다단계 펄스 신호(ER4_SET)가 된다. 이 다단계 펄스 신호(ER4_SET)는 펄스발생횟수 카운트 블럭(13)의 클럭으로 사용되어 펄스 발생 횟수가 카운팅되게 된다. 펄스발생횟수 카운트 블럭(13)이 다단계 펄스 신호(ER4_SET)를 10회 카운트하게 되면 소거 리셋 신호(ERASE_RESET 또는 loop9)가 하이(hugh)가 되고 이 신호가 다단계 펄스소거 신호(ERASE4)를 리셋시켜 로우(low)로 되게 하면서 다단계 펄스 소거 동작이 종료된다. 이후, 노멀 소거 신호(ERASE5)가 하이(hugh)가 되어 노멀 소거가 수행된다.
이때, 루프카운트 블럭(11)으로 입력되는 루프리셋 신호(LOOPRST)는 다단계 펄스 소거 동작 수행 도중 중지 명령이 입력된 경우, 노멀 소거 동작을 수행하는 경우에 루프카운트 블럭(11)을 리셋시키고, 노멀 소거 동작을 수행하는 도중 중지 명령이 입력된 경우 루프카운트 블럭(11)이 리셋되지 않도록 하여 다단계 펄스 소거 동작이 재시작되지 않도록 하는 신호이다.
도 2는 본 발명에 따른 플래쉬 메모리 셀의 소거 방법을 설명하기 위해 도시한 흐름도이다.
플래쉬 메모리 셀의 소거 과정은 프리프로그램(preprogram) 단계, 소거 단계 및 포스트 프로그램(post program) 단계로 이루어진다.
프리프로그램 단계를 수행한 후 소거 단계가 시작되면 먼저, 다단계 펄스소거모드 신호(LOOP0)가 하이(high)인지를 검사한다(201). 이 신호가 하이(high)인 경우는 다단계 펄스 소거 모드인 경우이므로, 다단계 펄스를 발생시켜 소거를 수행한다(202). 이러한 다단계 펄스 소거를 수행하는 중 중지 명령이 입력되었는지 확인(203)하여, 중지신호가 입력된 경우에는 다단계 펄스 소거를 중단(204)하고 펄스 발생 횟수 카운트를 리셋하지 않고(205) 루프카운트를 증가시킨다(206). 이때, 중지 명령이 입력되어 있는 상태(207)이므로 루프카운트를 리셋(208)한다. 여전히 중지 명령이 입력되어 있는 상태(209)에서, 재시작 명령이 입력되었는지 확인(210)하여 재시작 명령이 입력된 경우에는 다단계 펄스 소거 단계(202)로 진행하여 현재 펄스 발생 횟수에 따라 1 부터 10까지의 전압 레벨 중 하나를 선택하여 다단계 펄스 소거 동작을 재시작 하고 재시작 명령이 입력되지 않은 경우에는 읽기 모드로 전환한다(211).
만약, 다단계 펄스 소거를 수행하는 중 중지 명령이 입력되었는지 확인(203)한 결과 중지 명령이 입력되지 않은 경우에는 펄스 발생 횟수 카운트를 리셋(212)한 후 루프카운트를 증가시킨다(206). 이때, 중지 명령이 입력되어 있지 않은 상태(207)이므로, 소거가 성공적으로 수행되었는지 확인(213)한다. 확인 결과 소거가 성공적으로 수행되지 않은 경우에는 현재 모드가 다단계 펄스 소거 모드인지 확인하는 단계(201)로 진행하고, 소거가 성공적으로 수행된 경우에는 루프카운트를 리셋(208)한 다음, 중지 명령이 입력되어 있지 않은 상태(209)이므로 포스트 프로그램 과정을 수행한다(214).
만약, 다단계 펄스 소거 모드인지를 확인하는 단계로부터, 현재 모드가 다단계 펄스 소거 모드가 아닌 경우 즉, 노멀 소거 모드인 경우에는 펌핑(215)한 후 노멀 소거를 수행(216)한 다음, 루프카운트를 증가시킨다(206). 이후, 소거가 성공적으로 수행되었는지 확인(213)하여, 확인 결과 소거가 성공적으로 수행되지 않은 경우에는 현재 모드가 다단계 펄스 소거 모드인지 확인하는 단계(201)로 진행하고, 소거가 성공적으로 수행된 경우에는 중지 명령이 입력되어 있지 않은 상태(209)이므로 포스트 프로그램 과정을 수행한다(214).
도 3은 본 발명에 따른 다단계 펄스 발생 회로의 루프리셋 신호 발생 회로를 설명하기 위한 도면이다.
루프리셋 신호(LOOPRST)는 다단계 펄스소거모드 신호(LOOP0)가 하이(high)일 때 중지 신호(SUSPEND)가 하이(high)로 되는 경우 즉, 다단계 펄스 소거 동작 수행 도중 중지 명령이 입력된 경우 중지 신호(SUSPEND)가 클럭으로 동작하여 루프리셋 신호(LOOPRST)가 하이(high)가 되게 하여 루프카운트 블럭(도 1의 11)을 리셋시킨다.
또한, 다단계 펄스 소거모드 신호(LOOP0)가 로우(low)인 경우 즉, 노멀 소거 동작을 수행하는 경우에도 루프리셋 신호(LOOPRST)가 하이(high)가 되게 하여 루프카운트 블럭(11)을 리셋시킨다.
한편, 다단계 펄스소거모드 신호(LOOP0)가 로우(low)이고 중지 신호(SUSPEND)가 하이(high)인 경우 즉, 노멀 소거 동작을 수행하는 도중 중지 명령이 입력된 경우에는 루프카운트 블럭(11)이 리셋되지 않도록 하여 다단계 펄스 소거 동작이 재시작되지 않도록 하는 신호이다.
이러한 루프리셋 신호(LOOPRST) 신호는 다단계 펄스소거모드 신호(LOOP0)는 중지 신호(SUS)를 클럭 신호(CLK)로 하고 준비신호(Pssm_read_state)를 세트 신호(S)로 하는 지연(delay) 플립플롭인 제 1 플립플롭(FF1, 31)을 통하여 출력되고, 제 1 플립플롭(31)의 출력값은 루프리셋 명령 신호(Loop_reset_command)와 함께 제 1 낸드 게이트(32)로 입력되고, 이 제 1 낸드 게이트(32)의 출력값을 제 1 인버터(I1)를 통하여 반전하여 얻어진다.
이때, 준비 신호는 소거 또는 프로그램 등의 동작 전후에 다음 동작을 수행하기 위해 초기화 하는 신호를 말한다.
도 4(a) 및 4(b)는 본 발명에 따른 다단계 펄스 발생 회로의 펄스발생횟수 카운트 블럭의 상세 회로도이다.
먼저, 도 4(a)는 펄스 발생 횟수 카운터 이다. 펄스발생횟수 카운트 블럭(LOOPCNT9, 13)은 다단계 펄스 소거를 위해 다단계 펄스 신호(ER4_SET)가 9회 토글(toggle)해야 하는데, 이 신호를 클럭으로 하여 코틀 횟수를 카운트하고 토글이 완료되면 소거 리셋 신호(loop9)를 하이(high)가 되게 하여 더 이상 카운팅이 되지 않도록 하며, 동시에 다단계 펄스소거 신호(ERASE4)가 로우(low)가 되게 하여 다단계 펄스 소거가 더 이상 수행되지 않도록 하게 하는 역할을 한다.
다단계 펄스 소거 모드시에 소거 리셋 신호(loop9)는 로우(low) 상태이며, 다단계 펄스 신호(ER4_SET)는 도 1(b)에 도시된 것과 같은 파형을 갖는다. 직렬 연결된 4 개의 플립플롭(FF2 내지 FF5)은 지연(delay) 플립플롭으로, 클럭 신호로는 소거 리셋 신호(loop9)와 다단계 펄스 신호(ER4_SET)가 논리적으로 조합되어 입력되고, 리셋 신호로는 다단계 펄스소거모드 신호(LOOP0)와 중지 신호(SUS)가 논리적으로 조합되어 입력된다.
제 2 내지 제 5 플립플롭(FF2 내지 FF5)을 리셋시키기 위한 신호인 다단계 펄스소거모드 신호(LOOP0)와 중지 신호(SUS)는 제 1 노아(NOR) 게이트(42)로 입력된 후, 반전되어 리셋 신호(RESET)와 함께 제 3 낸드 게이트(43)로 입력된다. 이때, 제 1 노아 게이트(42)의 출력 값은 중지 명령(SUS)에 무관하게 다단계 펄스 소거 모드인 경우 항상 로우(low) 상태를 가지고 초기 상태에 리셋 신호(RESET)는 하이(high) 상태이므로 제 3 낸드 게이트(43)의 출력은 로우(low)가 되어 제 2 내지 제 5 플립플롭(FF2 내지 FF5)이 리셋되게 한다. 이 제 1 노아 게이트(42)가 중지 명령(SUS)에 영향을 받지 않으므로, 다단계 펄스 소거 수행 도중 중지 명령에 의해 읽기모드로 전환하고 다시 다단계 펄스 소거 모드로 복귀하더라도 펄스발생횟수 카운트 블럭이 리셋되지 않게 된다.
다단계 펄스 신호(ER4_SET)가 하이(high) 상태로 토글하게 되면, 제 2 낸드 게이트(41)로는 소거 리셋 신호(loop9)와 다단계 펄스 신호(ER4_SET)가 각각 반전되어 입력되고, 결과적으로 제 2 낸드 게이트(41)의 출력 값은 하이(high) 레벨이 되며, 이에 따라 제 2 내지 제 5 플립플롭(FF2 내지 FF5)이 카운트를 시작하게 된다.
도 4(b)는 펄스 발생 횟수를 카운트 한 후 다단계 펄스 소거 과정을 리셋하기 위한 리셋 회로이다.
다단계 펄스 소거시 다단계 펄스 신호(ER4_SET)는 로우(low) 상태에서 하이(high) 상태로 9회 토글하므로, 제 2 내지 제 5 플립플롭(FF2 내지 FF5)의 출력 신호(Q〈3〉Q〈2〉Q〈1〉Q〈0〉)가 '1010'이 되는 시점에서 카운팅을 종료하고 소거 리셋 신호(loop9)를 하이(high)로 하여 주어야 한다.
즉, 제 5 및 제 3 플립플롭(FF5 및 FF3)의 출력 신호(Q〈3〉Q〈1〉)가 동시에 '11'인 경우에는 다단계 펄스소거모드 신호(LOOP0)가 하이(high) 상태이더라도 제 4 낸드 게이트(44)의 출력이 로우(low) 레벨이고, 제 5 낸드 게이트(45)로 제 4 낸드 게이트(44)의 출력이 반전되어 하이(high) 레벨로 입력되기 때문에, 제 5 낸드 게이트(45)의 출력값을 제 2 인버터(I2)를 통하여 반전시킨 값인 소거 리셋 신호(loop9)는 하이(high) 상태가 된다. 이와 같이 소거 리셋 신호(loop9)가 하이(high) 상태로 됨에 따라 다단계 펄스 소거 모드가 종료되고 노멀 소거가 수행되게 된다.
도 5(a) 내지 5(j)는 본 발명에 따른 다단계 펄스 발생시 각 단계에서의 전압 레벨 결정 방법을 설명하기 위해 도시한 회로도이다.
다단계 펄스 소거 동작을 수행하는 도중 중지 명령이 입력된 경우, 본 발명에서는 현재 카운트하고 있는 펄스발생횟수 카운트 블럭을 리셋시키지 않고 읽기 모드로 진행하기 때문에, 재시작 명령에 따라 다단계 펄스 소거 동작으로 복귀한 경우 펌핑 단계에 적합한 전압 레벨을 발생시켜 주어야 한다.
본 발명의 다단계 펄스 소거시에 발생되는 다단계 펄스는 10가지의 레벨이 있으며, 각 단계에서 알맞은 전압을 발생시켜 주기 위한 펌프 구동 신호(ISP1 내지 ISP10)는 포스트 프로그램 신호(PSTPGM), 노멀 소거 신호(ERASE5), 프로그램 신호(PGM), 프로그램 검증 신호(PVER) 및 펄스발생횟수 카운트 블럭의 펄스 발생 횟수 카운터에서 만들어진 출력 신호(Q〈0〉 내지 Q〈3〉)로부터 얻어진다.
일반적으로 각 단계의 전압 레벨은 다단계 펄스 신호(ER4_SET)가 한 번 토글할때마다 0.5V씩 상승한다.
먼저, 도 5(a)의 제 1 전압 레벨을 발생시키기 위한 신호(ISP1)는 포스트 프로그램 신호(PSTPGM), 노멀 소거 신호(ERASE5), 프로그램 신호(PGM) 및 프로그램 검증 신호(PVER)를 제 2 노아 게이트(51)의 입력으로 하고, 펄스발생횟수 카운트 블럭의 펄스 발생 횟수 카운터에서 발생되는 제 1 내지 제 4 출력 신호(Q〈0〉Q〈1〉Q〈2〉Q〈3〉)를 제 3 노아 게이트(52)의 입력으로 하여 논리 연산을 수행한다. 이후, 제 2 및 제 3 노아 게이트(51 및 52)의 출력값을 입력으로 하는 제 6 낸드 게이트(53)의 출력값으로부터 얻어진다.
도 5(b)의 제 2 전압 레벨을 발생시키기 위한 신호(ISP2)는 펄스발생횟수 카운트 블럭의 펄스 발생 횟수 카운터의 제 1 내지 제 4 출력 신호(Q〈0〉Qb〈1〉Qb〈2〉Qb〈3〉)를 입력으로 하는 제 7 낸드 게이트(54)의 출력값으로부터 얻어진다.
도 5(c)의 제 3 전압 레벨을 발생시키기 위한 신호(ISP3)는 펄스발생횟수 카운트 블럭의 펄스 발생 횟수 카운터의 제 1 내지 제 3 출력 신호(Qb〈0〉Q〈1〉Qb〈2〉)를 입력으로 하는 제 8 낸드 게이트(55)의 출력값으로부터 얻어진다.
도 5(d)의 제 4 전압 레벨을 발생시키기 위한 신호(ISP4)는 펄스발생횟수 카운트 블럭의 펄스 발생 횟수 카운터의 제 1 내지 제 3 출력 신호(Q〈0〉Q〈1〉Qb〈2〉)를 입력으로 하는 제 9 낸드 게이트(56)의 출력값으로부터 얻어진다.
도 5(e)의 제 5 전압 레벨을 발생시키기 위한 신호(ISP5)는 펄스발생횟수 카운트 블럭의 펄스 발생 횟수 카운터의 제 1 내지 제 3 출력 신호(Qb〈0〉Qb〈1〉Q〈2〉)를 입력으로 하는 제 10 낸드 게이트(57)의 출력값으로부터 얻어진다.
도 5(f)의 제 6 전압 레벨을 발생시키기 위한 신호(ISP6)는 펄스발생횟수 카운트 블럭의 펄스 발생 횟수 카운터의 제 1 내지 제 3 출력 신호(Q〈0〉Qb〈1〉Q〈2〉)를 입력으로 하는 제 11 낸드 게이트(58)의 출력값으로부터 얻어진다.
도 5(g)의 제 7 전압 레벨을 발생시키기 위한 신호(ISP7)는 펄스발생횟수 카운트 블럭의 펄스 발생 횟수 카운터의 제 1 내지 제 3 출력 신호(Qb〈0〉Q〈1〉Q〈2〉)를 입력으로 하는 제 12 낸드 게이트(59)의 출력값으로부터 얻어진다.
도 5(h)의 제 8 전압 레벨을 발생시키기 위한 신호(ISP8)는 펄스발생횟수 카운트 블럭의 펄스 발생 횟수 카운터의 제 1 내지 제 3 출력 신호(Q〈0〉Q〈1〉Q〈2〉)를 입력으로 하는 제 13 낸드 게이트(60)의 출력값으로부터 얻어진다.
도 5(i)의 제 9 전압 레벨을 발생시키기 위한 신호(ISP6)는 펄스발생횟수 카운트 블럭의 펄스 발생 횟수 카운터의 제 1 및 제 4 출력 신호(Qb〈0〉Q〈3〉)를 입력으로 하는 제 14 낸드 게이트(61)의 출력값으로부터 얻어진다.
마지막으로, 제 10 전압 레벨을 발생시키기 위한 신호(ISP10)는 펄스발생횟수 카운트 블럭의 펄스 발생 횟수 카운터의 제 1 및 제 4 출력 신호(Q〈0〉Q〈3〉)를 입력으로 하는 제 15 낸드 게이트(62) 출력값의 반전된 신호와 노멀 소거 신호(ERASE5), 포스트 프로그램 신호(PSTPGM)를 입력으로 하는 제 4 노아 게이트(63)의 출력값으로부터 얻어진다.
도 6(a) 내지 6(e)는 본 발명에 따른 다단계 펄스 발생 회로에 필요한 신호를 생성하기 위한 회로도이다.
먼저 도 6(a)는 다단계 펄스 발생 블럭(도 1의 13)으로 타이밍을 입력시켜 주기 위한 타이머 회로이다.
이 타이머 회로는 내부에서 발생되는 신호중 필요한 신호만 다단계 펄스 발생 블럭(도 1의 13)으로 출력하는 멀티플랙서(MUX) 역할을 하는 회로이다. 즉, 다단계 펄스 소거 동작과 노멀 소거 동작에 필요한 타이밍을 선별하여 출력하는데, 제 1 멀티플랙서(MUX, 601)의 제어신호(10Mr)가 하이(high)가 되면, 10ms 신호(10msb)가 출력되고 제어신호(10Mr)가 로우(low)이면, 20ms 신호(20msb)가 출력된다. 제 1 멀티플랙서(601)를 통하여 출력된 신호는 반전되어 지연(delay) 플립플롭인 제 6 플립플롭(FF6, 602)으로 입력되며, 제 6 플립플롭(602)은 외부에서 공급되는 리셋(RESET) 신호 및 클럭(CLK) 신호에 따라 펄스 간격 신호(ER4b)를 출력한다. 이 펄스 간격 신호(ER4b)는 제 2 멀티플랙서(603)로 입력된다. 제 2 멀티플랙서(603)는 다단계 펄스소거모드 신호(LOOP0)를 제어 신호로 하여 동작하는데, 다단계 펄스소거모드 신호(LOOP0)가 하이(high)인 경우에는 출력단(T8Mb)으로 10ms 또는 20ms 신호를 출력하여, 다단계 펄스 신호가 10ms 또는 20ms 간격으로 토글하도록 한다. 반면 다단계 펄스소거모드 신호(LOOP0)가 로우(low)인 경우에는 제 2 멀티플랙서(603)의 다른 입력 신호인 타이밍 선택 신호(Timing_option)에 따라 10ms, 5ms, 500㎲, 10㎲의 시간 간격 중 하나를 출력단(T8Mb)으로 출력하여 노멀 소거 동작이 수행되도록 한다.
도 6(b)는 다단계 펄스 소거 과정의 초기화 신호(int) 발생 회로이다.
다단계 펄스 소거 과정시 소거모드 신호(ERASE STEP)는 하이(high) 상태이므로, 이 회로는 소거 펌핑 신호(Erase_Pumping_Step) 신호에 의해 동작한다. 소거 펌핑 신호(Erase_Pumping_Step) 신호가 하이(high)이면, 제 5 노아 게이트(604)의 출력값은 로우(low) 상태가 되며, 이 값이 제 3 인버터(I3)를 통하여 반전되어 초기화 신호(int)를 하이(high) 상태로 만든다.
도 6(c)는 다단계 펄스소거 신호(ERASE4) 발생 회로이다.
다단계 펄스 소거 과정시에는 초기화 신호(int)가 하이(high) 상태이고, 다단계 펄스소거모드 신호(LOOP0) 및 다단계 소거 리셋 신호(loop9) 또한 하이(high) 상태이므로, 제 16 낸드 게이트(605)의 출력값은 로우 상태가 되며, 이 제 16 낸드 게이트(605)의 출력값을 제 4 인버터(I4)를 통하여 반전시켜 얻은 신호인 다단계 펄스소거 신호(ERASE4)는 하이(high)가 된다.
도 6(d)는 다단계 펄스 신호(ER4_SET) 발생 회로이다.
다단계 소거 과정시 초기화 신호(int), 다단계 펄스소거모드 신호(LOOP0) 및 다단계 펄스소거 신호(ERASE4)는 하이(high) 상태이며, 도 6(a)의 타이머 회로를 통해 출력된 20ms 간격의 카운트 신호가 출력된다.
먼저, 타이머 회로의 출력 신호(T8Mb)의 반전된 신호 및 다단계 펄스소거모드 신호(LOOP0)를 입력으로 하는 제 17 낸드 게이트(606)의 출력값과 초기화 신호(int), 다단계 펄스소거 신호(ERASE4)를 제 18 낸드 게이트(607)로 입력한다. 다단계 펄스 신호(ER4_SET)는 제 18 낸드 게이트(607)의 출력값을 제 5 인버터(I5)를 통하여 반전시켜 얻어진다.
이러한 과정을 10회 반복하면, 다단계 소거 리셋 신호(loop9)가 하이(high)가 되어 다단계 펄스소거 신호(ERASE4)가 로우(low)가 되게 하고, 다단계 펄스소거 신호(ERASE4)가 로우(low)가 되면 다단계 펄스 신호(ER4_SET)가 더 이상 발생하지 않게 되어 다단계 펄스 소거 과정이 종료되게 된다.
도 6(e)는 노멀 소거 신호(ERASE5) 발생 회로이다.
초기화 신호(int)가 하이(high)인 상태에서 다단계 펄스 소거 과정이 종료되어 다단계 펄스소거모드 신호(LOOP0)가 로우(low)가 되면, 타이머 회로로부터 타이밍 선택 신호(Timing_option)에 따라 10ms, 5ms, 500㎲, 10㎲ 간격의 카운트 신호 중 어느 하나를 카운트 간격으로 하여 노멀 소거 과정을 수행한다. 즉, 노멀 소거 신호(ERASE5)는 다단계 펄스소거모드 신호(LOOP0)의 반전된 값, 초기화 신호(int) 및 타이밍 회로의 출력 신호(T8Mb)를 입력으로 하는 제 19 낸드 게이트(608)의 출력값을 제 6 인버터(I6)를 통하여 반전시키므로써 얻어진다.
상술한 바와 같이, 본 발명에 따르면 다단계 펄스 소거 동작 수행 도중 중지 명령이 입력되면 읽기 모드로 전환하기 전에 현재 상태의 정보를 기억하게 하고, 소거 동작이 재시작되면 기억된 시점부터 수행되도록 하므로써, 소거 동작에 필요한 시간을 줄이고 성능을 향상시키며 소자의 크기를 감소시킬 수 있는 탁월한 효과가 있다.
Claims (10)
- 루프리셋 신호에 따라 세트 또는 리셋되며, 소거 또는 프로그램시 소거 또는 프로그램의 실패에 따른 소거 또는 프로그램의 반복 횟수를 카운트하고, 다단계 펄스소거모드 신호를 생성하는 루프카운트 블럭과,상기 루프카운트 블럭으로부터 생성된 다단계 펄스소거모드 신호에 따라 각 소거 모드에 필요한 타이밍 간격을 출력하는 타이머와,상기 루프카운트 블럭으로부터 생성된 다단계 펄스소거모드 신호, 상기 타이머로부터 출력된 타이밍 간격 및 소거모드 신호에 따라 다단계 펄스소거 신호 또는 노멀 소거 신호를 발생하는 다단계 펄스 발생 블럭과,상기 타이머로부터 입력된 타이밍 간격에 따라 상기 다단계 펄스 발생 블럭을 통하여 발생된 다단계 펄스 신호를 클럭으로 하여 펄스 발생 횟수를 카운트하며, 펄스 발생 횟수에 따라 소거 리셋 신호를 발생시키는 펄스발생횟수 카운트 블럭을 포함하여 구성되는 것을 특징으로 하는 다단계 펄스 발생 회로.
- 제 1 항에 있어서, 상기 루프리셋 신호를 발생시키기 위한 루프리셋 회로는다단계 펄스소거모드 신호를 입력으로 하고 중지 신호를 클럭 신호로 하며 소거 또는 프로그램 등의 동작 전후에 다음 동작을 수행하기 위해 초기화 하는 신호인 준비신호를 세트 신호로 하는 제 1 플립플롭과,상기 제 1 플립플롭의 출력과 루프리셋 명령 신호를 입력으로 하는 제 1 낸드 게이트와,상기 제 1 낸드 게이트의 출력을 반전시켜 출력하는 제 1 인버터를 포함하여 구성되는 것을 특징으로 하는 다단계 펄스 발생 회로.
- 제 1 항에 있어서, 상기 펄스발생횟수 카운트 블럭은소거 리셋 신호의 반전된 값 및 다단계 펄스 신호의 반전된 값을 입력으로 하는 제 2 낸드 게이트의 출력을 클럭 신호로 하고, 다단계 펄스소거모드 신호 및 중지 신호를 입력으로 하는 제 1 노아 게이트의 출력을 반전시킨 값과 리셋 신호를 입력으로 하는 제 3 낸드 게이트의 출력을 리셋 신호로 하는 제 2 내지 제 5 플립플롭에 있어서, 상기 제 2 내지 제 5 플립플롭은 각 플립플롭의 반전된 출력값을 입력으로 하는 플립플롭인 것을 특징으로 하는 다단계 펄스 발생 회로.
- 제 3 항에 있어서, 상기 소거 리셋 신호를 발생시키기 위한 소거 리셋 회로는상기 제 2 및 제 4 플립플롭의 출력값을 입력으로 하는 제 4 낸드 게이트와,상기 제 4 낸드 게이트의 출력값의 반전된 값 및 다단계 펄스소거모드 신호를 입력으로 하는 제 5 낸드 게이트와,상기 제 5 낸드 게이트의 출력값을 반전시키는 제 2 인버터를 포함하여 구성되는 것을 특징으로 하는 다단계 펄스 발생 회로.
- 제 1 항에 있어서, 상기 타이머는제어 신호에 따라 10ms 또는 20ms의 타이밍 간격 신호 중 어느 하나를 출력시키는 제 1 멀티플랙서와,상기 제 1 멀티플랙서의 출력값을 반전시킨 값을 클럭 신호 및 리셋 신호에 따라 출력시키는 제 6 플립플롭과,다단계 펄티 펄스 소거모드 신호를 제어 신호로 하여 상기 제 6 플립플롭의 출력시킨 값 및 타이밍 선택 신호 중 어느 하나를 출력시키는 제 2 멀티플랙서를 포함하여 구성되는 것을 특징으로 하는 다단계 펄스 발생 회로.
- 제 1 항에 있어서, 상기 다단계 펄스소거 신호 발생 회로는다단계 펄스소거모드 신호, 소거 리셋 신호의 반전된 신호 및 초기화 신호를 입력으로 하는 제 6 낸드 게이트와,상기 제 6 낸드 게이트의 출력값을 반전시켜 출력하는 제 3 인버터를 포함하여 구성되는 것을 특징으로 하는 다단계 펄스 발생 회로.
- 제 1 항에 있어서, 상기 다단계 펄스 신호 발생 회로는상기 타이머의 출력값을 반전시킨 값 및 다단계 펄스소거모드 신호를 입력으로 하는 제 7 낸드 게이트와,상기 제 7 낸드 게이트의 출력값, 초기화 신호 및 다단계 펄스소거 신호를 입력으로 하는 제 8 낸드 게이트와,상기 제 8 낸드 게이트의 출력값을 반전시켜 출력하는 제 4 인버터를 포함하여 구성되는 것을 특징으로 하는 다단계 펄스 발생 회로.
- 제 1 항에 있어서, 상기 노멀 소거 신호 발생 회로는초기화 신호, 다단계 펄스소거모드 신호 및 상기 타이머의 출력 신호를 입력으로 하는 제 9 낸드 게이트와,상기 제 9 낸드 게이트의 출력값을 반전시켜 출력하는 제 5 인버터를 포함하여 구성되는 것을 특징으로 하는 다단계 펄스 발생 회로.
- 제 6, 7 및 8 항에 있어서, 상기 초기화 신호 발생 회로는소거 펌핑 신호 및 소거모드 신호를 입력으로 하는 제 2 노아 게이트와,상기 제 2 노아 게이트의 출력값을 반전시켜 출력하는 제 6 인버터를 포함하여 구성되는 것을 특징으로 하는 다단계 펄스 발생 회로.
- 프리프로그램 과정, 소거 과정 및 포스프 프로그램 과정으로 이루어진 플래쉬 메모리 셀의 소거 방법에 있어서, 상기 소거 과정은현재 모드가 다단계 펄스 소거 모드인지 검사하는 단계와,상기 다단계 펄스 소거 모드인지 검사한 결과 다단계 펄스 소거 모드인 경우에는 다단계 펄스를 발생시켜 다단계 펄스 소거 동작을 수행하는 단계와,상기 다단계 펄스 소거 동작 도중 중지 명령이 입력된 경우에는 다단계 펄스 소거를 중단하고 펄스 발생 횟수 카운트를 리셋하지 않은 상태에서 루프카운트를 증가시키는 단계와,루프카운트를 리셋한 후 재시작 명령이 입력되었는지 확인하는 단계와,상기 재시작 명령이 입력되었는지 확인한 결과 재시작 명령이 입력된 경우에는 다단계 펄스 소거 단계로 진행하여 다단계 펄스 소거 동작을 재시작하고 재시작 명령이 입력되지 않은 경우에는 읽기 모드로 전환하는 단계와,상기 다단계 펄스 소거를 수행하는 도중 중지 명령이 입력되지 않은 경우에는 펄스 발생 횟수 카운트를 리셋한 후 루프카운트를 증가시킨 후 다단계 펄스 소거 동작이 성공적으로 수행되었는지 확인하는 단계와,상기 다단계 펄스 소거 동작이 성공적으로 수행되었는지 확인한 결과 소거가 성공적으로 수행되지 않은 경우에는 상기 다단계 펄스 소거 모드인지 확인하는 단계로 진행하고, 소거가 성공적으로 수행된 경우에는 루프카운트를 리셋한 후 포스트 프로그램 과정을 수행하는 단계와,상기 다단계 펄스 소거 모드인지를 확인하는 단계로부터 현재 모드가 다단계 펄스 소거 모드가 아닌 경우에는 펌핑 과정을 수행한 후 노멀 소거를 수행하는 단계와,루프카운트를 증가시킨 후 노멀 소거 동작이 성공적으로 수행되었는지 확인하는 단계와,상기 노멀 소거 동작이 성공적으로 수행되었는지 확인한 결과 소거가 성공적으로 수행되지 않은 경우에는 현재 모드가 다단계 펄스 소거 모드인지 확인하는 단계로 진행하고, 소거가 성공적으로 수행된 경우에는 포스트 프로그램 과정을 수행하는 단계를 포함하여 이루어지는 것을 특징으로 하는 플래쉬 메모리 셀의 소거 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980021701A KR100290474B1 (ko) | 1998-06-11 | 1998-06-11 | 다단계 펄스 발생 회로 및 이를 이용한 플래쉬 메모리 셀의소거 방법 |
| US09/330,131 US6279070B1 (en) | 1998-06-11 | 1999-06-11 | Multistep pulse generation circuit and method of erasing a flash memory cell using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980021701A KR100290474B1 (ko) | 1998-06-11 | 1998-06-11 | 다단계 펄스 발생 회로 및 이를 이용한 플래쉬 메모리 셀의소거 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000001436A KR20000001436A (ko) | 2000-01-15 |
| KR100290474B1 true KR100290474B1 (ko) | 2001-06-01 |
Family
ID=19539021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980021701A KR100290474B1 (ko) | 1998-06-11 | 1998-06-11 | 다단계 펄스 발생 회로 및 이를 이용한 플래쉬 메모리 셀의소거 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6279070B1 (ko) |
| KR (1) | KR100290474B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100816748B1 (ko) * | 2006-03-16 | 2008-03-27 | 삼성전자주식회사 | 프로그램 서스펜드/리줌 모드를 지원하는 상 변화 메모리장치 및 그것의 프로그램 방법 |
| US9244835B2 (en) | 2013-07-15 | 2016-01-26 | SK Hynix Inc. | Control circuit of semiconductor device and semiconductor memory device |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100631770B1 (ko) * | 1999-09-07 | 2006-10-09 | 삼성전자주식회사 | 플래시 메모리의 실시간 처리방법 |
| KR100662109B1 (ko) * | 1999-12-28 | 2006-12-27 | 주식회사 하이닉스반도체 | 플래시 메모리의 리세트신호 제어회로 |
| KR100414146B1 (ko) * | 2000-06-27 | 2004-01-13 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 소거 방법 |
| US6781880B2 (en) * | 2002-07-19 | 2004-08-24 | Micron Technology, Inc. | Non-volatile memory erase circuitry |
| US6977841B2 (en) * | 2002-11-21 | 2005-12-20 | Micron Technology, Inc. | Preconditioning of defective and redundant columns in a memory device |
| JP4664707B2 (ja) * | 2004-05-27 | 2011-04-06 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| ITMI20050063A1 (it) * | 2005-01-20 | 2006-07-21 | Atmel Corp | Metodo e sistema per la gestione di una richiesta di sospensione in una memoria flash |
| US7403430B2 (en) * | 2006-02-16 | 2008-07-22 | Macronix International Co., Ltd. | Erase operation for use in non-volatile memory |
| US8964488B2 (en) | 2007-12-14 | 2015-02-24 | Samsung Electronics Co., Ltd. | Non-volatile memory device using variable resistance element with an improved write performance |
| KR101339288B1 (ko) | 2007-12-14 | 2013-12-09 | 삼성전자 주식회사 | 저항체를 이용한 비휘발성 메모리 장치 |
| US8364888B2 (en) * | 2011-02-03 | 2013-01-29 | Stec, Inc. | Erase-suspend system and method |
| US8797802B2 (en) * | 2012-03-15 | 2014-08-05 | Macronix International Co., Ltd. | Method and apparatus for shortened erase operation |
| KR102187637B1 (ko) | 2014-02-03 | 2020-12-07 | 삼성전자주식회사 | 불휘발성 메모리 장치를 포함하는 메모리 시스템 및 그것의 소거 방법 |
| KR102203298B1 (ko) | 2014-08-01 | 2021-01-15 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 구동 방법 |
| KR102277652B1 (ko) | 2017-10-26 | 2021-07-14 | 삼성전자주식회사 | 워드 라인 불량 검출 회로를 포함하는 메모리 장치 및 그 구동 방법 |
| KR102477267B1 (ko) | 2017-11-14 | 2022-12-13 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 이의 동작 방법 |
| KR102386242B1 (ko) | 2017-11-14 | 2022-04-12 | 삼성전자주식회사 | 전원 전압 변동에 독립적인 워드 라인 불량 검출 회로를 포함하는 메모리 장치 및 그 구동 방법 |
| KR102569820B1 (ko) * | 2018-10-25 | 2023-08-24 | 에스케이하이닉스 주식회사 | 메모리 컨트롤러 및 그 동작 방법 |
| US11061578B2 (en) * | 2019-08-05 | 2021-07-13 | Micron Technology, Inc. | Monitoring flash memory erase progress using erase credits |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04206094A (ja) | 1990-11-30 | 1992-07-28 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JPH0729221B2 (ja) | 1991-03-05 | 1995-04-05 | アイダエンジニアリング株式会社 | プレス機械のクラッチ装置 |
| JPH0528775A (ja) | 1991-07-24 | 1993-02-05 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JPH05159586A (ja) | 1991-11-29 | 1993-06-25 | Mitsubishi Electric Corp | フラッシュｅｅｐｒｏｍ |
| JP2968906B2 (ja) | 1992-04-07 | 1999-11-02 | 三菱電機株式会社 | 不揮発性半導体記憶装置 |
| JP2825217B2 (ja) | 1992-11-11 | 1998-11-18 | シャープ株式会社 | フラッシュメモリ |
| JPH06187791A (ja) | 1992-12-15 | 1994-07-08 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH06332797A (ja) | 1993-05-27 | 1994-12-02 | Nec Corp | 半導体メモリ装置 |
| JP3615812B2 (ja) | 1994-12-22 | 2005-02-02 | 株式会社ルネサスＬｓｉデザイン | フラッシュメモリの消去コマンドラッチ回路 |
| US5890193A (en) * | 1995-07-28 | 1999-03-30 | Micron Technology, Inc. | Architecture for state machine for controlling internal operations of flash memory |
| US5724303A (en) | 1996-02-15 | 1998-03-03 | Nexcom Technology, Inc. | Non-volatile programmable memory having an SRAM capability |
| US5805501A (en) | 1996-05-22 | 1998-09-08 | Macronix International Co., Ltd. | Flash memory device with multiple checkpoint erase suspend logic |
| US5835414A (en) | 1996-06-14 | 1998-11-10 | Macronix International Co., Ltd. | Page mode program, program verify, read and erase verify for floating gate memory device with low current page buffer |
-
1998
- 1998-06-11 KR KR1019980021701A patent/KR100290474B1/ko not_active IP Right Cessation
-
1999
- 1999-06-11 US US09/330,131 patent/US6279070B1/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100816748B1 (ko) * | 2006-03-16 | 2008-03-27 | 삼성전자주식회사 | 프로그램 서스펜드/리줌 모드를 지원하는 상 변화 메모리장치 및 그것의 프로그램 방법 |
| US9244835B2 (en) | 2013-07-15 | 2016-01-26 | SK Hynix Inc. | Control circuit of semiconductor device and semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000001436A (ko) | 2000-01-15 |
| US6279070B1 (en) | 2001-08-21 |
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| A201 | Request for examination | ||
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| FPAY | Annual fee payment |
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