JPH10293998A

JPH10293998A - 不揮発性半導体記憶装置

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Publication number: JPH10293998A
Application number: JP10283497A
Authority: JP
Inventors: Yasumichi Mori; 康通森
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1997-04-21
Filing date: 1997-04-21
Publication date: 1998-11-04
Anticipated expiration: 2017-04-21
Also published as: JP3537989B2

Abstract

(57)【要約】【課題】書き込み・消去時間や消費電流の増加を招く
ことなく、不揮発性半導体記憶装置の信頼性を高めるこ
と。【解決手段】内部に昇圧回路１３を有し、該昇圧回路
１３により生成された高電圧を用いてメモリセル１６へ
の情報書き込み・消去を行う不揮発性半導体記憶装置に
於いて、上記昇圧回路１３の出力に接続され、上記昇圧
回路１３の出力電位が、予め設定された所定の電位より
低くなったことを検出して、その期間、検出信号Ｄを出
力する出力電位検出回路１７と、該出力電位検出回路１
７よりの上記検出信号Ｄの出力が、予め設定された所定
時間以上継続したことを検出して制御信号Ｃを出力する
制御信号出力回路１８と、上記制御信号Ｃを入力として
有し、該制御信号により、メモリセル１６への情報書き
込み・消去動作を停止させる機能を有する内部コントロ
ール回路１２とを設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気的に書き込み
・消去が可能な不揮発性半導体記憶装置に係るものであ
り、特に、内部に昇圧回路を有し、該昇圧回路により生
成された高電圧を用いてメモリセルへの情報書き込み・
消去を行う不揮発性半導体記憶装置に関するものであ
る。

【０００２】

【従来の技術】通常、不揮発性半導体記憶装置に於いて
行うメモリセルへの電気的な書き込み・消去動作には、
電源電位（通常５Ｖ程度）と比較して高電位（１２Ｖ程
度）が必要とされている。この高電位を外部より直接与
える方法もあるが、最近では、高電位を半導体記憶装置
内部にある昇圧回路により電源電位から昇圧して生成す
ることが多い。

【０００３】内部に昇圧回路を有する不揮発性半導体記
憶装置の従来の構成について、昇圧回路を中心として図
２に示す。図に示すように、内部に昇圧回路を有する従
来の不揮発性半導体記憶装置は、昇圧回路２３、メモリ
セルに与える端子電位を切り替えるための端子電位切り
替え回路２４、該端子電位切り替え回路２４により出力
された電位Ｖを、アドレス信号Ａにより選択されたメモ
リセルの端子に与えるためのアドレスデコーダ回路２
５、情報の記憶を行うメモリセル２６、内部コントロー
ル回路２２に接続され、外部から入力されたコマンドの
認識や内部の状態を外部に出力する機能を有するインタ
ーフェース回路２１、該インターフェース回路２１から
の制御信号により予め設定されたシーケンスに従い各回
路（図示しない回路も含む）に書き込み又は消去のため
の制御信号（図示しない制御信号も含む）を出力する機
能を有する内部コントロール回路２２などから構成され
ている。この場合、昇圧回路２３に供給される外部電源
と、その他の内部回路（図示しない回路も含む）に接続
される外部電源とは、外部端子から分割されていること
が多い。なぜなら、昇圧回路が動作を始める際などに、
外部端子を通して外部電源から急激に昇圧回路に電流が
供給され、一時的に電源電位が下がることにより、回路
内部の誤動作を引き起こす可能性があるからである。こ
の昇圧回路専用の電源をＶ_PP（通常、電源電位Ｖ_CCと同
電位）と呼ぶ。

【０００４】不揮発性半導体記憶装置に書き込みコマン
ド又は消去コマンドを与えると、書き込み又は消去動作
を始める。インターフェース回路２１により、入力され
たコマンドが書き込み又は消去コマンドであることが認
識されると、インターフェース回路２１は、内部コント
ロール回路２２に対して、書き込み又は消去のシーケン
スに基づき、内部回路を動作させるよう制御信号を出力
する。これを受けた内部コントロール回路２２は、昇圧
回路２３に対して、昇圧動作を開始するよう制御信号を
出力する。これにより、昇圧回路２３は、昇圧回路専用
の電源であるＶ_PPから、書き込み又は消去動作に必要な
高電位の生成を開始する。

【０００５】一方、外部から入力された書き込み又は消
去の対象となるメモリセルのアドレスから生成されたア
ドレス信号Ａにより、アドレスデコーダ回路２５は、メ
モリセル２６の中から、書き込み又は消去の対象となる
メモリセルを選択する。この際、選択されるメモリセル
は、複数の場合もある。また、端子電位切り替え回路２
４は、選択されたメモリセルの端子に所望の電位を与え
るため、アドレスデコーダ回路２５に、昇圧回路２３に
より生成された高電位を供給する。端子電位切り替え回
路２４も内部コントロール回路２２からの制御信号を受
けており、該制御信号に応じてアドレスデコーダ回路２
５に供給する電位を切り替えられるようになっている。

【０００６】選択されたメモリセルの端子に、端子電位
切り替え回路２４、アドレスデコーダ回路２５を通じ
て、昇圧回路２３により生成された高電位が供給される
ことにより、選択されたメモリセルは、書き込み又は消
去モードになる。書き込み又は消去モードとは、メモリ
セルの端子電位が書き込み又は消去に必要な電位とな
り、又は、必要な電流が供給され、書き込み又は消去可
能な状態を示す。

【０００７】ここで、書き込み又は消去動作中に、不測
の事態により、昇圧回路専用の外部電源であるＶ_PPが極
端な電位低下を起こしたり、遮断された場合を考える。
これらは、ユーザが、書き込み又は消去動作中に、外部
電源を切り離したり、不揮発性半導体記憶装置が搭載さ
れているシステムの電源を遮断した場合に相当する。あ
るメモリセルが書き込み又は消去動作モードであるとき
に、これらの原因により、それまで与えられていた端子
電位が極端に低下すると、それら書き込み又は消去モー
ドであるメモリセルには、正常に書き込み又は消去動作
を続行することができない。また、何らかの不具合で昇
圧回路が正常に動作しない場合など、昇圧回路の出力電
位が所望の電位より低い場合も同様である。このよう
に、上記理由に起因する誤書き込みや誤消去などを防
ぎ、内部データを保護すると共に、書き込み又は消去動
作時間の遅延によるシステム側の不具合などを防ぎ、シ
ステムの信頼性を向上させるためには、その状態のまま
書き込み又は消去動作を続行することはできない。

【０００８】上記の問題を解決するためには、昇圧回路
が動作している期間は、その出力電位を監視し、出力電
位が所定の電位よりも低いときには、メモリセルへの書
き込み又は消去動作を中断・禁止する手段を追加すれば
よい。

【０００９】次に、第２の従来技術として、昇圧回路の
出力電位が所定の電位よりも低いときに書き込み及び消
去動作を中断・禁止する手段を設けた特開平７−５００
９７号公報に記載の不揮発性半導体記憶装置の構成を図
３に示す。この例では、昇圧回路３３に接続された出力
電位検出回路３７が昇圧回路３３の出力電位を常に監視
し、出力電位が所定の電位に達していない場合は、端子
電位切り替え・遮断回路３４により、昇圧回路３３の出
力電位のアドレスデコーダ回路３５への供給を遮断する
ものである。なお、同図において、３１はインターフェ
ース回路、３２は内部コントロール回路、３６はメモリ
セルである。この回路によれば、昇圧回路の出力電位が
所定の電位に達していない場合は、該電位のアドレスデ
コーダ回路への供給を遮断し、メモリセルへの誤書き込
みなどの不具合を未然に防止することができる。

【００１０】

【発明が解決しようとする課題】一般的に、昇圧回路は
多数のキャパシタンス成分を有することなどから、チッ
プ上で大きな面積を占有する。チップ面積の縮小が低コ
スト・高歩留まりに寄与することから、昇圧回路におい
ても占有面積をできるだけ小さくすることが求められて
いる。このため、昇圧回路の電流供給能力等の電気的特
性には、それほど能力的な余裕がないのが通常である。
また、昇圧回路は、その出力を所望の電位に維持するよ
うに設計されているため、電流供給能力が、その都度適
切な値になるように内部クロックの周波数を変化させる
ための回路が組み込まれていることが多い。これら昇圧
回路の内部動作については、各種の公知資料により明ら
かにされている。このため、内部回路のスイッチング動
作などにより昇圧回路の出力にかかる負荷が変化した場
合は、昇圧回路は、その都度適切な電流供給能力になる
ように状態を変化しようとする。このため、例えば、負
荷が急激に大きくなったときには、昇圧回路が、その負
荷に適した電流供給能力に切り替わるまでの遅延時間に
より、昇圧回路の出力電位は瞬時的に低電位になること
がある。瞬時的な低電位状態の発生は、昇圧回路の電流
供給能力に余裕がない場合に特に起こりやすい。この電
位低下は、前述したような電源の遮断等による継続的な
ものではなく、あくまで瞬時的なものである。この瞬時
的な出力電位の低下は、一連の書き込み又は消去の手順
の中で、メモリセルへの書き込み動作から書き込みベリ
ファイ動作への切り替わりなどの動作の切り替わりタイ
ミングでの内部回路のスイッチングにより起こる負荷の
変動や、内部回路のスイッチングにより瞬時的にＤＣパ
ス（昇圧回路の出力と接地電位の経路）ができたことに
よる。これらは、書き込み・消去動作に影響を与えるも
のではないため、書き込み・消去の中断や中止を行う必
要はない。

【００１１】しかしながら、前述の第２の従来技術によ
ると、瞬時的な昇圧電位の低下が起こった際にも、端子
電位切り替え・遮断回路３４により昇圧回路出力の供給
が遮断される。これでは、瞬時的な昇圧電位の低下が発
生するたびに、書き込み・消去動作が中断してしまうこ
とになり、書き込み・消去時間の増加を招くことにな
る。また、昇圧回路の出力電位が遮断されるたびに、そ
れまで高電位が供給されていた回路と、昇圧回路におい
て余分な電流が消費されることになる。

【００１２】また、昇圧回路からの出力電位が、所定の
レベル（例えば、１２Ｖ）を超えると、書き込み動作時
にワード線に必要以上の高電位が印加されることにな
り、書き込み動作中の選択セルについては、オーバープ
ログラムが生じる可能性を有し、また、選択ワード線に
繋がる非選択メモリセルについては、ゲートディスター
ブが発生し、トンネル電流により電子がフローティング
ゲートに注入される不都合が生じる。更に、必要以上の
高電位により、メモリセルに恒久的なダメージが加わる
可能性もある。したがって、かかる場合についても、昇
圧回路出力の供給を遮断する必要があるが、その所定レ
ベル以上の高電位の印加が短時間で終了する場合は、特
に、供給を遮断する必要は無い。

【００１３】本発明は、このような現状に鑑みてなされ
たものであり、その目的は、昇圧回路の出力電位が所定
期間以上、所定電位よりも低くなったことに応じて、或
いは、所定期間以上、所定電位よりも高くなったことに
応じて、書き込み・消去動作を停止させることにより、
書き込み・消去時間や消費電流の増加を招くことなく、
不揮発性半導体記憶装置の信頼性を高めることにある。

【００１４】

【課題を解決するための手段】請求項１に係る本発明の
不揮発性半導体記憶装置は、内部に昇圧回路を有し、該
昇圧回路により生成された高電圧を用いてメモリセルへ
の情報書き込み・消去を行う不揮発性半導体記憶装置に
於いて、上記昇圧回路の出力に接続され、上記昇圧回路
の出力電位が、予め設定された所定の第１電位より低く
なったこと、及び／又は予め設定された所定の第２電位
より高くなったことを検出して、その期間、検出信号を
出力する出力電位検出回路と、該出力電位検出回路より
の上記検出信号の出力が、予め設定された所定時間以上
継続したことを検出して制御信号を出力する制御信号出
力回路と、上記制御信号を入力として有し、該制御信号
により、メモリセルへの情報書き込み・消去動作を停止
させる機能を有する制御回路とを設けて成ることを特徴
とするものである。

【００１５】また、請求項２に係る本発明の不揮発性半
導体記憶装置は、上記請求項１に係る不揮発性半導体記
憶装置に於いて、上記所定の第１電位及び／又は所定の
第２電位が可変であることを特徴とするものである。

【００１６】更に、請求項３に係る本発明の不揮発性半
導体記憶装置は、上記請求項１又は２に係る不揮発性半
導体記憶装置に於いて、上記所定時間が可変であること
を特徴とするものである。

【００１７】かかる本発明の不揮発性半導体記憶装置に
よれば、昇圧回路の出力が、所定期間以上、所定電位よ
りも低くなったことに応じて、或いは、所定期間以上、
所定電位よりも高くなったことに応じて、書き込み・消
去動作が停止されるものである。

【００１８】

【発明の実施の形態】以下、本発明の実施形態につい
て、図面を参照して詳細に説明する。

【００１９】図１は、本発明の一実施形態である不揮発
性半導体記憶装置の構成図である。

【００２０】本実施形態の不揮発性半導体記憶装置は、
昇圧回路１３、メモリセルに与える端子電位を切り替え
るための端子電位切り替え回路１４、該端子電位切り替
え回路１４により出力された電位Ｖを、アドレス信号Ａ
により選択されたメモリセルの端子に与えるためのアド
レスデコーダ回路１５、情報の記憶を行うメモリセル１
６、内部コントロール回路１２に接続され、外部から入
力されたコマンドの認識や内部の状態を外部に出力する
機能を有するインターフェース回路１１、該インターフ
ェース回路１１からの制御信号により予め設定されたシ
ーケンスに従い各回路（図示しない回路も含む）に書き
込み又は消去のための制御信号（図示しない制御信号も
含む）を出力する機能を有する内部コントロール回路１
２などを具備している。

【００２１】本実施形態においては、上記構成に加え、
昇圧回路１３に接続され、該昇圧回路１３の出力電位が
予め設定された所定電位より低い場合に検出信号Ｄを出
力する出力電位検出回路１７を具備している。昇圧回路
１３が動作している期間、昇圧回路の出力である高電位
は、出力電位検出回路１７によって常に監視されてい
る。

【００２２】出力電位検出回路１７の一例を図４に示
す。出力電位検出回路の入力ａの電位が高電位より徐々
に下がり、入力ａの電位−入力ａの電位×（抵抗成分１
の抵抗値）／（抵抗成分１の抵抗値＋抵抗成分２の抵抗
値）の値が、ＰチャネルＭＯＳトランジスタの閾値以下
になると、ＰチャネルＭＯＳトランジスタが、オン状態
からオフ状態に遷移し、インバータの入力ｄの電位が下
降し始める。その電位が、インバータの閾値以下に低下
すると、出力電位検出回路１７の出力ｂは、”Ｈ”レベ
ルになり、入力ａの電位が設定された電位以下になった
ことを示す。”Ｈ”レベルとは、電源電位と同一レベル
を示し、”Ｌ”レベルとは接地電位と同一レベルを示
す。この際に、抵抗成分１、２及び３の抵抗値、Ｐチャ
ネルＭＯＳトランジスタの閾値、並びにインバータの閾
値によって決定される、出力ｂが”Ｈ”レベルになる、
入力ａの電位を低電位検知レベルという。

【００２３】なお、出力電位検出回路１７の構成は、図
４の構成に限定されない。また、抵抗成分は、どのよう
な要素で実現してもよい。例えば、拡散抵抗、ポリシリ
コン抵抗あるいはトランジスタ等で形成可能である。

【００２４】また、抵抗成分の抵抗値を可変とし、低電
位検知レベルを複数の値に設定可能としてもよい。かか
る構成とすることにより、電源電位或いは使用環境温度
等に応じて、最適の検知レベルを設定することができる
ものである。

【００２５】本実施形態においては、更に、上記出力電
位検出回路１７の出力である検出信号Ｄを入力とし、検
出信号Ｄが、予め設定された期間以上の期間、出力され
たときのみ活性化され内部コントロール回路１２に制御
信号Ｃを出力する制御信号出力回路１８を具備してい
る。該制御信号出力回路１８の一例を図５に示す。図に
示すように、制御信号出力回路は、遅延回路とアンドゲ
ートとで構成されている。遅延回路はどのように構成さ
れていてもよいが、例えば、複数段（偶数）の縦続接続
されたインバータで構成することができる。

【００２６】入力ｅには、上記出力電位検出回路１７よ
り出力される検出信号Ｄが入力される。遅延回路が実現
する遅延時間を、低電位検知時間という。入力ｅに、低
電位検知時間以上の”Ｈ”レベル期間を持つ検出信号Ｄ
が入力されたときのみ、ｅ，ｇが共に”Ｈ”レベルとな
って、出力ｆ（制御信号Ｃ）が”Ｈ”レベルになる。こ
れにより、瞬時的な電位低下による、低電位検知時間以
下のパルス状の入力ｅでは、出力ｆは活性化されず、内
部コントロール回路１２に、昇圧回路１３の出力が低電
位状態であることを伝えない。

【００２７】また、上記制御信号出力回路１８は、クロ
ック制御になっていてもよい。図６に、そのように構成
した他の構成例を示す。この場合、制御信号出力回路
は、複数の（図では、４個）のクロック（Ｃｌｏｃｋ）
制御ラッチ回路とアンドゲートとで構成されている。ラ
ッチ回路の構成を図１３に示す。各ラッチ回路は、クロ
ック信号Ｃｌｏｃｋの立ち下がりで入力レベル（”Ｈ”
レベル又は”Ｌ”レベル）を記憶し、クロック信号Ｃｌ
ｏｃｋが”Ｌ”レベルの間は、入力レベルにかかわら
ず、記憶しているレベルを出力する。クロック信号Ｃｌ
ｏｃｋが”Ｈ”レベルの期間は、入力レベルと同じレベ
ルを出力する。また、クロック信号Ｃｌｏｃｋとして
は、一定の周期を持つ矩形波が入力される。内部コント
ロール回路がクロック制御である場合は、内部コントロ
ール回路で用いられている内部クロック信号を接続して
もよい。

【００２８】制御信号出力回路１８の入力ｅが”Ｈ”レ
ベルに遷移すると、クロック信号の位相に伴い、各ラッ
チ回路間を”Ｈ”レベルが伝播される。最終段のラッチ
回路の出力ｇが”Ｈレベルになり、且つ、その時点で、
入力ｅが”Ｈ”レベルであった場合にのみ、出力ｆ（制
御信号Ｃ）が”Ｈ”レベルになり、内部コントロール回
路に昇圧回路の出力が低電位検知レベルより低くなって
いることを伝える。制御信号出力回路の入力ｅに、（ク
ロック信号Ｃｌｏｃｋの周期×ラッチ回路段数）よりも
短いパルス状の”Ｈ”レベル信号が入力された場合、最
終段のラッチ回路の出力ｇが”Ｈ”レベルになった時点
では、制御信号出力回路の入力ｅは”Ｌ”レベルに戻っ
ているため、制御信号出力回路の出力ｆは”Ｈ”レベル
にはならず、内部コントロール回路には、昇圧回路の出
力電位が低電位検知レベルよりも低くなっていることを
伝えない。このように、（クロック信号Ｃｌｏｃｋの周
期×ラッチ回路段数）以下の幅を持つパルス状の検出信
号Ｄが入力ｅに与えられた際には、この信号を、書き込
み或いは消去動作に影響を与えない瞬時的な電位低下に
よるものと判断し、内部コントロール回路に伝えない。
上記クロック信号Ｃｌｏｃｋの周期とラッチ回路段数と
で定められる時間、すなわち、（クロック信号Ｃｌｏｃ
ｋの周期×ラッチ回路段数）を低電位検知時間という。

【００２９】制御信号出力回路の構成は、図５及び図６
の構成に限定されない。例えば、図７に示すように、別
の制御信号Ｓｅｌｅｃｔにより、ラッチ回路の段数を変
化させ、上記低電位検知時間を複数の値に設定できる回
路構成も可能である。この例では、２ビットの制御信号
Ｓｅｌｅｃｔにより４：１マルチプレクサ回路の４つの
入力から１つを選択することができる。制御信号Ｓｅｌ
ｅｃｔにより、有効となるラッチ回路の段数を変えるこ
とができるので、電源電圧などの動作条件により低電位
検知時間を最適にすることが可能である。

【００３０】制御信号出力回路１８より出力された制御
信号Ｃは内部コントロール回路１２に入力され、内部コ
ントロール回路１２は、該制御信号に基づき、書き込み
動作或いは消去動作を停止させる制御信号を各回路に出
力する。

【００３１】次に、本実施形態の動作について説明す
る。

【００３２】インターフェース回路１１が、書き込み又
は消去のコマンドを外部より受け取ると、本実施形態の
不揮発性半導体記憶装置は、書き込み又は消去動作を開
始する。インターフェース回路１１により、入力された
コマンドが書き込み又は消去コマンドであることが認識
されると、インターフェース回路１１は内部コントロー
ル回路１２に対して、書き込み又は消去動作のシーケン
スに基づき内部回路を動作させるよう制御信号を送る。
これを受けた内部コントロール回路１２は、昇圧回路１
３に対して、書き込み又は消去動作に必要な高電位を生
成するために、昇圧動作を開始するよう制御信号を送
る。これにより、動作可能状態となった昇圧回路１３
は、昇圧回路専用の電源であるＶ_PPから書き込み又は消
去動作に必要な高電位の生成を開始する。

【００３３】制御信号を受けて、高電位の生成を開始し
た昇圧回路１３は、昇圧回路セットアップ時間を経て、
その出力を、書き込み又は消去動作可能な電位にする。
出力が、書き込み又は消去可能な電位に達すると、内部
コントロール回路１２は、あらかじめ設定された手順に
基づき、書き込み又は消去に関係する回路（図示しない
回路も含む）に制御信号（図示しないものも含む）を送
り、書き込み又は消去動作を実行させる。書き込み動作
の手順の一例を図８に示して説明する。書き込み動作に
は、書き込み準備（上記昇圧回路セットアップ時間を含
む）、書き込み、書き込み後ベリファイ、再書き込み、
後処理の動作が必要である。書き込み準備は、昇圧回路
のセットアップや、入力されたアドレスに基づくメモリ
セルの選択などである。書き込みは、選択されたメモリ
セルを書き込み動作モードにし、メモリセルへの書き込
みを実際に行う動作である。書き込み後ベリファイは、
メモリセルへの書き込みが正常に行われたか否かを確認
する動作である。再書き込みは、書き込み後ベリファイ
の結果により行われ、正常に書き込みが行われなかった
メモリセルに対して、再度書き込みを行う動作である。
後処理は、昇圧回路の昇圧動作を停止させる、書き込み
動作が正常に終了したことを外部に報知する、などの動
作である。

【００３４】上記書き込み動作の手順を実行していく中
で、各モードの切り替え時には内部コントロール回路１
２からの制御信号により書き込み動作に関係する回路の
状態が一斉に変化する。その際、端子電位切り替え回路
１４内部の状態の遷移（スイッチング）により、昇圧回
路１３の出力が瞬時的に接地電位に引かれたり、出力に
かかる負荷成分値が大きく変化したりする。昇圧回路１
３は、その出力の状況変化に応じて、電流供給能力を変
化させようとするが、反応時間が充分に速くない場合、
昇圧回路１３の出力の電位は瞬時的に低電位になること
がある。

【００３５】図９に、書き込み動作の手順と昇圧回路１
３の出力の電位との関係のモデルを示す。図９に示され
るように、書き込み動作の手順の中で、各モードの切り
替えタイミングに同期して、昇圧回路の出力が瞬時的に
低電位になることがあるが、上記制御信号出力回路１８
により、内部コントロール回路１２に、昇圧回路出力が
低電位検知レベル以下になったことは伝えられない。こ
のため、書き込み動作を中断或いは一時停止することな
く遂行する事ができる。

【００３６】また、昇圧回路専用の電源であるＶ_PP電位
が低くなった等の理由により、昇圧回路１３の出力の電
位が、低電位検知時間以上の期間、低電位検知レベルを
下回ると、制御信号出力回路１８から制御信号Ｃが出力
され、内部コントロール回路１２に、その旨が伝達され
る。

【００３７】図１０に、その際の昇圧回路１３の出力、
検出信号Ｄ、内部コントロール回路１２への制御信号Ｃ
の波形図の一例を示す。昇圧回路１３の出力の電位が、
セットアップ時間を経て高電位になってから、図１０で
は、２回の瞬時的な電位低下が見られる。上述の通り、
瞬時的な電位低下では、内部コントロール回路１２への
制御信号Ｃは”Ｈ”レベルにならない。その後、昇圧回
路１３の出力の電位が低電位検知時間以上の期間、低電
位検知レベル以下になると、これ以上の書き込み動作の
続行は不可能と判断され、制御信号Ｃが”Ｈ”レベルに
なり、内部コントロール回路１２に、書き込み動作を中
止するよう伝える。制御信号Ｃを受けた内部コントロー
ル回路１２は、昇圧回路１３の昇圧動作を停止させると
ともに、書き込み動作に関係する各回路（図示しない回
路も含む）に、書き込み動作を中止して通常状態（リセ
ット状態）になるよう制御信号を送る。また、制御信号
Ｃを受けた内部コントロール回路１２は、更に、インタ
ーフェース回路１１を通して、外部に、書き込み動作が
異常終了したことを伝える。インターフェース回路１１
は、特定のピンや、内部にもつレジスタ等を通じて、外
部に、書き込みの異常終了を伝える事ができる。

【００３８】以上、書き込み動作を例に挙げて説明した
が、消去動作についても同様である。

【００３９】また、上記実施形態においては、昇圧回路
の出力が、所定期間以上、所定レベル以下になったとき
に、書き込み又は消去動作を停止させる構成としていた
が、昇圧回路出力が必要以上に高くなり、その状態が継
続することによって生じる不都合を排除するために、低
電位検知回路に代えて高電位検知回路を設ける構成も有
効である。

【００４０】図１１に、高電位検知回路の一例を示す。
入力ａの電位が所定の高電位より上昇し、入力ａの電位
×（抵抗成分１の抵抗値）／（抵抗成分１の抵抗値＋抵
抗成分２の抵抗値）の値が、ＮチャネルＭＯＳトランジ
スタの閾値以上になると、ＮチャネルＭＯＳトランジス
タが、オフ状態からオン状態に遷移し、インバータの入
力ｄの電位が下降し始める。その電位が、インバータの
閾値以下に低下すると、出力ｂは、”Ｈ”レベルにな
り、入力ａの電位が設定された電位以上になったことを
示す。”Ｈ”レベルとは、電源電位と同一レベルを示
し、”Ｌ”レベルとは接地電位と同一レベルを示す。こ
の際に、抵抗成分１、２及び３の抵抗値、ＮチャネルＭ
ＯＳトランジスタの閾値、並びにインバータの閾値によ
って決定される、出力ｂが”Ｈ”レベルになる、入力ａ
の電位を高電位検知レベルという。

【００４１】なお、高電位検知回路の構成は、図１１の
構成に限定されない。また、抵抗成分は、どのような要
素で実現してもよい。例えば、拡散抵抗、ポリシリコン
抵抗あるいはトランジスタ等で形成可能である。

【００４２】また、抵抗成分の抵抗値を可変とし、高電
位検知レベルを複数の値に設定可能としてもよい。かか
る構成とすることにより、電源電位或いは使用環境温度
等に応じて、最適の検知レベルを設定することができる
ものである。

【００４３】更に、上記低電位検知回路及び高電位検知
回路の双方を設けて、昇圧回路の出力が所定期間以上、
高電位検知レベルを越えた場合、及び、低電位検知レベ
ル以下になった場合の何れに於いても、書き込み、消去
動作を停止させる構成としてもよい。この場合の構成を
図１２に示す。図に示すように、出力電位検出回路は、
昇圧回路の出力が並列に与えられる高電位検知回路と低
電位検知回路とを含み、該２つの電位検知回路の出力の
論理和信号を出力電位検出回路の出力信号（検出信号
Ｄ）としている。

【００４４】

【発明の効果】以上詳細に説明したように、本発明の不
揮発性半導体記憶装置は、内部に昇圧回路を有し、該昇
圧回路により生成された高電圧を用いてメモリセルへの
情報書き込み・消去を行う不揮発性半導体記憶装置に於
いて、上記昇圧回路の出力に接続され、上記昇圧回路の
出力電位が、予め設定された所定の第１電位より低くな
ったこと、及び／又は予め設定された所定の第２電位よ
り高くなったことを検出して、その期間、検出信号を出
力する出力電位検出回路と、該出力電位検出回路よりの
上記検出信号の出力が、予め設定された所定時間以上継
続したことを検出して制御信号を出力する制御信号出力
回路と、上記制御信号を入力として有し、該制御信号に
より、メモリセルへの情報書き込み・消去動作を停止さ
せる機能を有する制御回路とを設けて成ることを特徴と
するものであり、かかる本発明の不揮発性半導体記憶装
置によれば、昇圧回路が出力する高電位の瞬時的な電位
低下、或いは、瞬時的な電位上昇によっては、制御信号
出力回路は活性化されず、継続的な電位低下及び電位上
昇が生じた場合においてのみ、制御信号出力回路が活性
化される。したがって、書き込み、消去動作に影響のな
い瞬時的な電位低下、或いは電位上昇によって、不必要
な書き込み、消去動作の中断を招くことがなく、本発明
の不揮発性半導体記憶装置によれば、書き込み、消去時
間や、消費電流の増加を招くことなく、信頼性の高い不
揮発性半導体記憶装置を提供することができるものであ
る。

【図面の簡単な説明】

【図１】本発明の一実施形態の不揮発性半導体記憶装置
の構成図である。

【図２】従来の不揮発性半導体記憶装置の構成図であ
る。

【図３】他の従来の不揮発性半導体記憶装置の構成図で
ある。

【図４】図１に示される出力電位検出回路の構成図であ
る。

【図５】同制御信号出力回路の構成図である。

【図６】同制御信号出力回路の他の例の構成図である。

【図７】同制御信号出力回路の更に他の例の構成図であ
る。

【図８】書き込み動作の手順の一例を示すフローチャー
トである。

【図９】書き込み動作の手順と昇圧回路の出力の電位と
の関係を示す図である。

【図１０】昇圧回路の出力、検出信号、内部コントロー
ル回路への制御信号の一例を示す波形図である。

【図１１】高電位検知回路の一例の構成図である。

【図１２】高電位検知回路と低電位検知回路とを含む出
力電位検出回路の構成図である。

【図１３】図６に示されるラッチ回路の構成図である。

【符号の説明】

１１インターフェース回路１２内部コントロール回路１３昇圧回路１４端子電位切り替え回路１５アドレスデコーダ回路１６メモリセル１７出力電位検出回路１８制御信号出力回路Ｄ検出信号Ｃ制御信号

Claims

【特許請求の範囲】

【請求項１】内部に昇圧回路を有し、該昇圧回路によ
り生成された高電圧を用いてメモリセルへの情報書き込
み・消去を行う不揮発性半導体記憶装置に於いて、上記昇圧回路の出力に接続され、上記昇圧回路の出力電
位が、予め設定された所定の第１電位より低くなったこ
と、及び／又は予め設定された所定の第２電位より高く
なったことを検出して、その期間、検出信号を出力する
出力電位検出回路と、該出力電位検出回路よりの上記検出信号の出力が、予め
設定された所定時間以上継続したことを検出して制御信
号を出力する制御信号出力回路と、上記制御信号を入力として有し、該制御信号により、メ
モリセルへの情報書き込み・消去動作を停止させる機能
を有する制御回路とを設けて成ることを特徴とする不揮
発性半導体記憶装置。
【請求項２】請求項１に記載の不揮発性半導体記憶装
置に於いて、上記所定の第１電位及び／又は所定の第２
電位が可変であることを特徴とする不揮発性半導体記憶
装置。
【請求項３】請求項１又は２に記載の不揮発性半導体
記憶装置に於いて、上記所定時間が可変であることを特
徴とする不揮発性半導体記憶装置。